DE10321403A1 - Verfahren zur Markierung von Schlechtteilen - Google Patents

Verfahren zur Markierung von Schlechtteilen

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Abstract

Die Erfindung betrifft ein Verfahren zur Markierung von Schlechtteilen auf Systemträgern für die Chipmontage. DOLLAR A Durch die Erfindung soll ein Verfahren zum Markieren von Schlechtteilen geschaffen werden, bei dem ohne besonderen Aufwand eine dauerhafte, durch ein optisches Erkennungssystem gut erkennbare Markierung mit ausreichendem Kontrast hergestellt werden kann und bei dem das Auftreten des Stempeleffektes sicher vermieden wird. Erfindungsgemäß wird für die Markierung von Schlechtteilen auf dem Systemträger eine dauerhafte, nicht ablösbare und sich von der Umgebung farblich absetzende BUM-Markierung verwendet. Das kann durch Abtragen von Material von der Oberfläche des Systemträgers oder durch ein Abscheideverfahren erfolgen. Andere Möglichkeiten bestehen durch eine punktuelle Wärmeeinbringung oder eine chemische Markierung, so dass ein örtlich begrenzter dauerhafter oberflächennaher Farbumschlag des Substrates oder des auf diesem abgeschiedenen Metalls im Bereich der BUM-Markierung bewirkt wird.

Description

  • Die Erfindung betrifft ein Verfahren zur Markierung von Schlechtteilen auf Systemträgern für die Chipmontage.
  • Als Systemträger für die Herstellung von FBGA-Bausteinen werden Matrixsubstrate beispielsweise aus glasfaserverstärkten Polymeren verwendet. Unter einem Matrixsubstrat ist hier zu verstehen, dass auf dem Systemträger aus einem glasfaserverstärkten Polymer (Substrat) eine Vielzahl von Einheiten zur Aufnahme von Chips matrixartig angeordnet ist. Diese Einheiten müssen wegen der besonders hohen Qualitätsanforderungen vom Hersteller zu 100% kontrolliert werden.
  • Fehlerhafte Teile, sogenannte Schlechtteile, werden dabei üblicherweise mit einem speziellen Farbstift an einer definierten Stelle (goldbeschichtetes Kupfer) mit einer BUM-Markierung (Bad Unit Marking) gekennzeichnet. Dadurch können diese Schlechtteile von einer weiteren Verarbeitung bei der Herstellung der FBGA-Bauelemente (Fine Ball Grid Array), z. B. COB-Bauelemente (Chip on Board), ausgeschlossen werden können. Chipverluste durch die Montage guter Chips auf Schlechtteile können durch diese Farbmarkierungen, die durch einen Chipbonder erkannt werden können, somit vermieden werden.
  • Hierbei ist allerdings von Nachteil, dass die mit dem Farbstift aufgebrachten Farbmarkierungen höher als das umgebende Substrat sind.
  • Infolge der notwendigen Prozessgestaltung, insbesondere durch den Temperatureinfluss beim Diebonden (Chipbonden), kann es während des Chipbondprozesses zu einer Farbübertragung auf das Chipbondwerkzeug kommen und die Farbe der Farbmarkierung durch das Chipbondwerkzeug auf Gutteile übertragen werden (Stempeleffekt). Ganz allgemein kann festgestellt werden, dass der Stempeleffekt überall dort möglich ist, wo markierte Schlechtteile mit temperierten Auflageflächen der für die Prozessierung notwendigen Werkzeuge in Berührung kommen. Der Stempeleffekt kann somit auch beim Moldprozess auftreten. Diese unbeabsichtigt als fehlerhaft markierten Gutteile werden ebenfalls von der Weiterverarbeitung ausgeschlossen, was letztendlich zu einem zusätzlichen Ausbeuteverlust, wenn auch im Prozentbereich, führt.
  • Bisher wurde versucht, den Stempeleffekt hauptsächlich durch Verlagerung der Markierung oder durch Änderung des Designs der Markierung zu lösen. Die zunehmende Miniaturisierung lässt dies aber nur begrenzt zu. Ein anderer Ansatz wäre die Variation der Chipmontagebedingungen (z. B. geringere Andruckkraft, Temperatur). Dies führt aber in der Folge zu schwerwiegenden Problemen in Bezug auf die Reduzierung der Chiphaftung, Delaminationen und Zuverlässigkeitsproblemen.
  • Nach dem Diebonden und Molden (Umhüllen der Chips, oder zumindest Herstellen eines Chipkantenschutzes), werden die Systemträger dann mechanisch vereinzelt.
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein Verfahren zum Markieren von Schlechtteilen zu schaffen, bei dem ohne besonderen Aufwand eine dauerhafte, durch ein optisches Erkennungssystem gut erkennbare Markierung mit ausreichendem Kontrast hergestellt werden kann und bei dem das Auftreten des Stempeleffektes sicher vermieden wird.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird da durch gelöst, dass für die Markierung von Schlechtteilen auf dem Systemträger eine dauerhafte, nicht ablösbare und sich von der Umgebung farblich absetzende BUM-Markierung verwendet wird.
  • Eine derartige dauerhafte Markierung von Schlechtteilen kann mit einer temperaturbeständigen Farbe, oder auch mit einer an sich für Waferanwendungen vorgesehenen Inktinte, erfolgen.
  • Alternativ kann die BUM-Markierung auch durch Abtragen von Material von der Oberfläche des Matrixsubstrates realisiert werden, was beispielsweise durch spanende Bearbeitung erfolgen kann.
  • Für die spanende Bearbeitung lässt sich Fräsen, Bohren, Schleifen, Laserbearbeitung oder Funkenerosion einsetzen.
  • In einer alternativen Ausgestaltung der Erfindung erfolgt die BUM-Markierung von Schlechtteilen durch ein Abscheideverfahren, indem ein Metall abgeschieden wird.
  • So kann beispielsweise ein Lotmaterial abgeschieden werden, was eine dauerhafte Markierung zur Folge hat.
  • In einer besonderen Fortführung der Erfindung erfolgt die BUM- Markierung von Schlechtteilen durch eine punktuelle Wärmeeinbringung, so dass zumindest ein dauerhafter oberflächennaher Farbumschlag des Substrates oder des auf diesem abgeschiedenen Metalls im Bereich der BUM-Markierung bewirkt wird.
  • Die punktuelle Wärmeeinbringung kann im einfachsten Fall durch eine Gasflamme, oder auch durch einen Laserstrahl erfolgen. In einer speziellen Ausgestaltung der Erfindung erfolgt die punktuelle Wärmeeinbringung so lange, bis sich wenigstens die oberste Materialschicht in Bereich der BUM-Markierung zumindest teilweise ablöst. Die dabei entstehenden Partikel können problemlos durch eine Vakuumabsaugung entfernt werden.
  • In einer besonderen Fortführung der Erfindung wird für die Markierung von Schlechtteilen auf dem Systemträger eine flächenmäßig begrenzte Fläche durch Aufbringen einer geringen Menge eines Reagenz angegriffen und verändert. Das kann einfach dadurch erfolgen, dass ein Cu-Pad eines Schlechtteiles durch das Reagenz chemisch verändert wird. Das Reagenz kann dabei ein Oxidations- oder Reduktionsmittel sein.
  • Die Anwendung eines Reduktionsmittels ist allerdings nur dann sinnvoll, wenn vorher sämtliche Flächen, die für die BUM- Markierung vorgesehene sind, oxidiert worden sind. Im Ergebnis würde dann bei einer Reduktion wieder die Cu-Oberfläche erzeugt werden.
  • Eine andere Möglichkeit für die Markierung von Schlechtteilen besteht im Einsatz eines Komplex-Bildners. Wird NH3 als Komplex-Bildner eingesetzt, entsteht ein intensiv blauer Cu- Teramin-Komplex.
  • Mit der erfindungsgemäßen Lösung der Aufgabenstellung wird eine kontrastreiche Unterscheidung von Gut- und Schlechtteilen ermöglicht, so dass mit den vorhandenen Visionssystemen (Bilderkennungssystemen) der Chipbonder eine eindeutige Klassifizierung der FBGA-Matrixsubstrate erreicht wird.
  • Ein weiterer Vorteil der Erfindung besteht darin, dass nunmehr auch Nacharbeiten möglich sind und dass der Stempeleffekt vollständig vermieden wird.
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden.
  • Aus der zugehörigen Zeichnungsfigur ist ein Systemträger eines FBGA-Bauelementes mit einer erfindungsgemäßen BUM-Markierung ersichtlich.
  • Der FBGA-Baustein 1 besteht aus einem Systemträger 2, auf dem Leitbahnen 3 befinden, die Kontaktflächen 4 auf dem Systemträger 2 mit einer Anschlussleiste 5 verbinden. Weiterhin ist in der Zeichnungsfigur die BUM-Markierung 6 eines Schlechtteiles dargestellt, das Bestandteil eines sogenannten Matrixsubstrates ist. In der Zeichnungsfigur sind weiterhin die Trennlinien 7 zum benachbarten Systemträger 2 angedeutet.
  • Für die Markierung von Schlechtteilen auf dem Matrixsubstrat kann erfindungsgemäß eine dauerhafte, nicht ablösbare sich von der Umgebung farblich absetzende BUM-Markierung 6 verwendet werden, wobei auch eine temperaturbeständige Farbe verwendet werden kann. Eine temperaturbeständige Farbe ist beispielsweise eine Inktinte, die eigentlich für Waferanwendungen vorgesehen ist.
  • Es ist auch möglich, die BUM-Markierung 6 durch Abtragen von Material von der Oberfläche des Systemträgers 2 zu erzeugen, was beispielsweise durch eine spanende Bearbeitung durch Fräsen, Bohren, Schleifen, Laserbearbeitung oder Funkenerosion erfolgen kann.
  • Für die BUM-Markierung 6 von Schlechtteilen können auch Abscheideverfahren eingesetzt werden, indem beispielsweise ein Metall, z. B. ein Lotmaterial, abgeschieden wird.
  • In einer besonderen Variante kann die BUM-Markierung 6 von Schlechtteilen auf dem Systemträger durch eine punktuelle Wärmeeinbringung vorgenommen werden, wodurch ein örtlich begrenzter dauerhafter oberflächennaher Farbumschlag des Substrates oder des auf diesem abgeschiedenen Metalls im Bereich der BUM- Markierung 6 bewirkt wird. Die punktuelle Wärmeeinbringung kann durch eine Gasflamme, oder auch durch Laserenergie erfolgen, bis sich wenigstens die oberste Materialschicht in Bereich der BUM-Markierung 6 zumindest teilweise ablöst.
  • Es ist zweckmäßig, die bei der BUM-Markierung 6 eventuell entstehenden Partikel abzusaugen.
  • Weiterhin ist es möglich, die Markierung von Schlechtteilen auf dem Systemträger 2 auf einer flächenmäßig begrenzten Fläche durch Aufbringen einer geringen Menge eines Reagenz anzugreifen bzw. zu verändern. So kann beispielsweise ein Cu-Pad eines Schlechtteiles durch das Reagenz gezielt angegriffen werden. Als Reagenz kommt hier ein Oxidations- oder Reduktionsmittel in Betracht. Ein Reduktionsmittels ist allerdings nur dann sinnvoll anwendbar, wenn vorher sämtliche Flächen, die für die BUM- Markierung vorgesehene sind, oxidiert worden sind. Das Ergebnis einer Reduktion ist eine reine Cu-Oberfläche.
  • Schließlich besteht auch die Möglichkeit, für die Markierung von Schlechtteilen einen Komplex-Bildner zu verwenden. Wird NH3 als Komplex-Bildner eingesetzt, entsteht ein intensiv blauer Cu-Teramin-Komplex.
  • Bei der chemischen Schlechtteil-Markierung ist es allerdings notwendig, dass die Flächen, die für die BUM-Markierung 6 vorgesehen sind, nicht mit vergoldet werden. Nur in diesem Fall ist eine chemische Umwandlung des Kupfers möglich. Durch die Cu-Oberfläche, auch am Gutteil, kann die BUM-Markierung im Gegensatz zu anderen Schlechtteil-Markierungen auch beim fertigen Produkt nachvollzogen werden. Bezugszeichenliste 1 FBGA-Baustein
    2 Systemträger
    3 Leitbahn
    4 Kontaktfläche
    5 Anschlussleiste
    6 BUM-Markierung
    7 Trennlinie zwischen benachbarten FBGA-Bausteinen

Claims (19)

1. Verfahren zur Markierung von Schlechtteilen auf Systemträgern für die Chipmontage, dadurch gekennzeichnet, dass für die Markierung von Schlechtteilen auf dem Systemträger (2) eine dauerhafte, nicht ablösbare und sich von der Umgebung farblich absetzende BUM-Markierung (6) verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Markierung mit einer temperaturbeständigen Farbe erfolgt.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Markierung von Schlechtteilen mit einer Inktinte für Waferanwendungen erfolgt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die BUM-Markierung durch Abtragen von Material von der Oberfläche des Systemträgers (2) erzeugt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Abtragen von Material durch eine Material abtragende Bearbeitung erfolgt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die spanende Bearbeitung durch Fräsen, Bohren, Schleifen, Laserbearbeitung oder Funkenerosion erfolgt.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die BUM-Markierung von Schlechtteilen durch ein Abscheideverfahren erfolgt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass zur BUM-Markierung ein Metall abgeschieden wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass ein Lotmaterial abgeschieden wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die BUM-Markierung von Schlechtteilen auf dem Systemträger (2) durch eine punktuelle Wärmeeinbringung erfolgt, so dass ein örtlich begrenzter dauerhafter oberflächennaher Farbumschlag des Substrates oder des auf diesem abgeschiedenen Metalles im Bereich der BUM-Markierung (6) bewirkt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die punktuelle Wärmeeinbringung durch eine Gasflamme erfolgt.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Wärmeeinbringung durch Laserenergie erfolgt.
13. Verfahren nach den Ansprüchen 10 bis 12, dadurch gekennzeichnet, dass die punktuelle Wärmeeinbringung so lange erfolgt, bis sich wenigstens die oberste Materialschicht in Bereich der BUM-Markierung (6) zumindest teilweise ablöst.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass bei der BUM- Markierung eventuell entstehende Partikel abgesaugt werden.
15. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für die Markierung von Schlechtteilen auf dem Systemträger (1) eine flächenmäßig begrenzte Fläche durch Aufbringen einer geringen Menge eines Reagenz angegriffen und verändert wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass ein Cu-Pad eines Schlechtteiles durch das Reagenz angegriffen wird.
17. Verfahren nach Anspruch 15 und 16, dadurch gekennzeichnet, dass das Reagenz ein Oxidations- oder Reduktionsmittel ist.
18. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine chemische Markierung der Schlechtteile auf dem Systemträger (1) mit einem Komplexbildner erfolgt.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass als Komplex-Bildner NH3 verwendet wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016166235A1 (de) * 2015-04-15 2016-10-20 Osram Opto Semiconductors Gmbh Anordnung zur aufnahme von markermaterial

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2004302220A1 (en) * 2003-08-08 2005-02-17 Telecommunication Systems, Inc. Method and system for collecting synchronizing and reporting telecommunication call events and work flow related information
US7720185B2 (en) * 2006-11-06 2010-05-18 Qualcomm Incorporated Narrow-band interference canceller

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19754860C1 (de) * 1997-12-10 1999-05-12 Huebner Stefan Echtheitsmerkmal
DE69508713T2 (de) * 1994-12-09 1999-07-29 Stmicroelectronics S.A., Gentilly Verfahren zur Kennzeichnung von integrierten Schaltungen mit einem Laser
DE19903196A1 (de) * 1999-01-27 2000-08-10 Siemens Ag Verfahren zur Verbesserung der Erkennbarkeit von Alignmentmarken
DE10108924A1 (de) * 2001-02-23 2002-09-05 Infineon Technologies Ag Wafer-Test- und Markierverfahren für Halbleiterbausteine mit Schmelzstrukturen
DE10159369A1 (de) * 2001-06-04 2002-12-05 Mitsubishi Electric Corp Lasermarkierer und Lasermarkierungsverfahren

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US180110A (en) * 1876-07-25 Improvement in base-balls
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
CA2101293C (en) * 1992-08-05 2004-06-29 David A. Nicholas Articulating endoscopic surgical apparatus
US5838361A (en) * 1996-01-11 1998-11-17 Micron Technology, Inc. Laser marking techniques
US6069089A (en) * 1998-12-18 2000-05-30 Suh; Hong C. Defective semiconductor redistribution labeling system
US6284184B1 (en) * 1999-08-27 2001-09-04 Avaya Technology Corp Method of laser marking one or more colors on plastic substrates
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
KR100458502B1 (ko) * 2000-09-06 2004-12-03 삼성전자주식회사 웨이퍼에 인식 부호를 마킹하는 방법 및 장치
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69508713T2 (de) * 1994-12-09 1999-07-29 Stmicroelectronics S.A., Gentilly Verfahren zur Kennzeichnung von integrierten Schaltungen mit einem Laser
DE19754860C1 (de) * 1997-12-10 1999-05-12 Huebner Stefan Echtheitsmerkmal
DE19903196A1 (de) * 1999-01-27 2000-08-10 Siemens Ag Verfahren zur Verbesserung der Erkennbarkeit von Alignmentmarken
DE10108924A1 (de) * 2001-02-23 2002-09-05 Infineon Technologies Ag Wafer-Test- und Markierverfahren für Halbleiterbausteine mit Schmelzstrukturen
DE10159369A1 (de) * 2001-06-04 2002-12-05 Mitsubishi Electric Corp Lasermarkierer und Lasermarkierungsverfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016166235A1 (de) * 2015-04-15 2016-10-20 Osram Opto Semiconductors Gmbh Anordnung zur aufnahme von markermaterial

Also Published As

Publication number Publication date
KR20040014169A (ko) 2004-02-14
KR100567484B1 (ko) 2006-04-03
US20040022959A1 (en) 2004-02-05
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