DE10300697A1 - Dynamisch einstellbare Cachegröße basierend auf dem Anwendungsverhalten, um Leistung zu sparen - Google Patents

Dynamisch einstellbare Cachegröße basierend auf dem Anwendungsverhalten, um Leistung zu sparen

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Abstract

Eine Schaltung zum Reduzieren von Leistung in einem chipintegrierten Cachespeicher auf einem Mikroprozessorchip wird durch dynamisches Steuern der Leistung implementiert, die an individuelle Speicherabschnitte angelegt wird. Individuelle Abschnitte des Speichers werden von einer festen Leistungsversorgung durch Einfügen von einem oder mehreren Schaltern zwischen Masse und einer negativen Verbindung eines individuellen Speicherabschnitts oder durch Einfügen von einem oder mehreren Schaltern zwischen VDD und eine positive Verbindung eines individuellen Speicherabschnitts isoliert. Wenn auf einen Speicherabschnitt für eine vorbestimmte Zeit nicht zugegriffen wird, erfaßt eine PMU (Verhaltensüberwachungseinheit) dies und die Leistung zu diesem Abschnitt wird abgeschaltet, wodurch Leistung gespart wird. Zusätzlich dazu kann eine Softwareanwendung Informationen zu der PMU senden, um die Menge des Cachespeichers auszuwählen, die für die bestimmte Softewareanwendung benötigt wird.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf elektronische Schaltungen. Insbesondere bezieht sich diese Erfindung auf das Reduzieren der Durchschnittsleistung in Cachespeicherarrays.
  • Wenn mehr elektronische Schaltungen auf einem einzelnen Chip umfaßt sind, erhöht sich die Leistung immer weiter, die durch einen einzelnen Chip verbraucht wird. Um die Temperatur einer einzelnen IC (integrated circuit = integrierte Schaltung) auf einer angemessenen Temperatur zu halten, wurden viele Techniken verwendet, um die IC zu kühlen. Es wurden z. B. hochentwickelte Kühlrippen an das Substrat von ICs angebracht. Ferner wurden Lüfter in der Nähe einer Gruppe von ICs positioniert, um dieselben zu kühlen. In bestimmten Fällen wurden Flüssigkeiten verwendet, um die Wärme zu reduzieren, die durch ICs produziert wird. Diese Lösungen können kostspielig sein und können eine große Menge Raum erfordern, wobei Raum im Vordergrund steht. Wenn die Leistung an ICs reduziert werden kann, während weiterhin hohe Integrationspegel erreicht werden, können die Kosten und der Bereich der Vorrichtungen reduziert werden, die ICs verwenden.
  • Da die Größe von Mikroprozessoren weiterhin wächst, kann die Größe des Cachespeichers, der häufig in einem Mikroprozessorchip umfaßt ist, ebenfalls wachsen. Bei bestimmten Anwendungen kann der Cachespeicher mehr als die Hälfte der physikalischen Größe eines Mikroprozessors verwenden. Wenn der Cachespeicher wächst, tut dies auch der Leistungsverbrauch.
  • Chipintegrierter Cachespeicher auf einem Mikroprozessor wird üblicherweise in Gruppen aufgeteilt: eine Gruppe speichert Daten und die andere Gruppe speichert Adressen. Innerhalb von jeder dieser Gruppen ist der Cache weiter gruppiert, abhängig davon, wie schnell auf Informationen zugegriffen werden kann. Eine erste Gruppe, üblicherweise genannt L1, kann aus einer kleinen Speichermenge bestehen, z. B. aus 16 Kbyte. L1 hat üblicherweise sehr schnelle Zugriffszeiten. Eine zweite Gruppe, üblicherweise genannt L2, kann aus einer größeren Speichermenge bestehen, z. B. 256 Kbyte, die Zugriffszeit von L2 ist jedoch langsamer als die von L1. Eine dritte Gruppe, üblicherweise genannt L3, kann eine noch größere Speichermenge aufweisen als L2, z. B. 4 Mbyte. Der Speicher, der in L3 enthalten ist, hat langsamere Zugriffszeiten als L1 und L2.
  • Eine Verhaltensmonitoreinheit (PMU = performance monitor unit) auf einem Mikroprozessor überwacht zusammen mit anderen Dingen "Fehlgriffe", die in dem Speicher auftreten. Ein "Fehlgriff" tritt auf, wenn die CPU nach Informationen aus einem Abschnitt des Cache fragt und die Informationen nicht dort sind. Wenn ein Fehlgriff in einem L1-Abschnitt des Cache auftritt, kann die CPU in einem L2-Abschnitt des Cache nachsehen. Wenn ein Fehlgriff in dem L2-Abschnitt auftritt, kann die CPU in L3 nachsehen.
  • Im allgemeinen wird auf den L1-Cache häufiger zugegriffen als auf den L2- und L3-Cache, und auf L2 wird häufiger zugegriffen auf L3. Da auf L3 weniger häufig zugegriffen wird, als auf L1 oder L2, kann es Zeiten geben, zu denen auf Abschnitte des L3-Cache nicht zugegriffen wird.
  • Die Abschnitte des L3-Speichers, auf die nicht zugegriffen wird, können unter Verwendung einer PMU überwacht werden. Nach dem Identifizieren der Speicherabschnitte, auf die nicht zugegriffen wird, kann die Leistung zu diesen Abschnitten abgeschaltet werden. Auf diese Weise kann Leistung zu Abschnitten des L3-Speichers geleitet werden, die momentan aktiv sind, und die Leistung kann aus Abschnitten abgeschaltet werden, auf die nicht zugegriffen wird.
  • Abschnitte des L3-Cachespeichers können basierend auf der Menge von chipintegriertem Cachespeichers abgeschaltet werden, die eine Softwareanwendung benötigt. Transaktionsverarbeitungsanwendungen erfordern z. B. häufig größere Mengen an Cachespeicher im Vergleich zu Technikanwendungen. Da die Menge von chipintegriertem Cachespeicher eines Mikroprozessors fest ist, kann Leistung gespart werden, durch Abschalten von Abschnitten des L3-Caches, die für bestimmte Anwendungen nicht benötigt werden, und durch Anschalten von mehr Abschnitten des L3-Caches, wenn dieselben durch andere Anwendungen benötigt werden.
  • Wenn eine Softwareanwendung kompiliert ist, kann ein Signal von der Softwareanwendung zu der PMU gesendet werden, um anzuzeigen, wieviel L3-Cachespeicher die Anwendung möglicherweise benötigt. Die PMU schaltet dann die entsprechende Menge von Cachespeicher an, die für diese Anwendung benötigt wird.
  • Während eine Softwareanwendung läuft, kann die Anwendung ferner eine Signal zu der PMU senden, um anzuzeigen, wieviel L3-Cachespeicher die Anwendung zu der Zeit benötigt.
  • Die nachfolgende Beschreibung einer Vorrichtung und eines Verfahrens zum Anlegen von Leistung an individuelle Abschnitte eines L3-Caches erfüllt einen Bedarf in der Technik, um die Leistung in ICs und Computersystemen zu reduzieren, während die Verhaltensanforderungen beibehalten werden.
  • Es die Aufgabe der vorliegenden Erfindung, Schaltungen und Verfahren zum Sparen von Leistung bei der Verwendung eines Cache-Speichers zu schaffen.
  • Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1, 8 oder 15 und durch ein Verfahren gemäß Anspruch 22, 29 oder 36 gelöst.
  • Ein Ausführungsbeispiel der Erfindung schafft eine Schaltung und ein Verfahren zum Steuern der Leistung in individuellen Speicherarrays eines Cachespeichers. Individuelle Speicherarrays werden von einem festen Leistungsvorrat isoliert, durch Einfügen von einem oder mehreren Schaltern zwischen der Erdung und der negativen Verbindung eines individuellen Speicherabschnitts oder zwischen VDD und der positiven Verbindung eines individuellen Speicherabschnitts. Diese Schalter werden durch eine Verhaltensüberwachungseinheit (PMU) gesteuert. Wenn auf ein Speicherarray für eine spezifische Zeitspanne nicht zugegriffen wird, erfaßt die PMU dies und schaltet die Leistung zu diesem Speicherabschnitt ab. Wenn auf ein inaktives Speicherarray zugegriffen wird, erfaßt die PMU die Zugriffe und liefert Leistung zu dem inaktiven Speicherarray. Eine Softwareanwendung kann ferner Informationen an eine PMU darüber liefern, wieviel Cachespeicher benötigt wird. Diese Erfindung erfüllt einen Bedarf, die Gesamtleistung auf einem Mikroprozessorchip zu reduzieren.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • Fig. 1 eine schematische Zeichnung von Cachespeicherelementen, die durch Schalter, die durch eine PMU gesteuert werden mit VDD-Elementen verbunden sind.
  • Fig. 2 eine schematische Zeichnung von Cachespeicherelementen, die durch Schalter, die durch eine PMU gesteuert sind, mit Masse verbunden sind.
  • Fig. 1 zeigt drei Cachespeicherarrays, MA11, MA12 und MA13, die mit einer positiven Leistungsversorgung 102, und VDD durch drei Schalter S11, S12 und S13 an Knoten 110, 112 bzw. 114 verbunden sind. Eine PMU, die PMU11, ist mit Speicherarrays MA11, MA12 und MA13 an einem Knoten 116, 118 bzw. 120 und mit einer Softwareanwendung SA11 an einem Knoten 122 verbunden. Drei Ausgänge von einer PMU, der PMU11, 104, 106 und 108 steuern die Schalter S11, S12 bzw. S13.
  • Wenn z. B. eine PMU, die PMU11, erfaßt, daß auf das Speicherarray MA11 für eine bestimmte Zeitspanne nicht zugegriffen wurde, leert die CPU die Daten und die PMU11 sendet ein Signal, das den Schalter S11 öffnet. Wenn der Schalter S11 offen ist, kann keine Leistung zu dem Speicherarray MA11 geliefert werden. Wenn das Speicherarray MA11 nach einer bestimmten Zeit eine Anzahl von Cache-"Fehlgriffen" aufweist, sendet die PMU11 ein Signal, das den Schalter S11 schließt, der Leistung zu dem MA11 liefert. Auf diese Weise kann die PMU11 die Leistung zu einem Speicherarray basierend darauf ein- oder ausschalten, wie oft das Array verwendet wird.
  • Eine Softwareanwendung, die SA11, kann ferner ein Signal an die PMU11 senden. Die Softwareanwendung bestimmt, wieviel Cachespeicher dieselbe benötigt, und sendet diese Informationen an die PMU11. Die PMU11 fügt entweder Cachearrays hinzu oder entfernt dieselben, um die Speicherbedürfnisse der bestimmten Softwareanwendung durch ein- oder ausschalten von chipintegriertem Cachespeicher zu erfüllen. Wenn eine Anwendung z. B. nicht den gesamten chipintegrierten Cachespeicher benötigt, sendet dieselbe ein Signal an die PMU11, um die geeignete Anzahl von Cachespeicherarrays abzuschalten. Die Softwareanwendung kann das richtige Signal an die PMU11 senden, während die Softwareanwendung kompiliert oder wenn die Softwareanwendung in Betrieb ist.
  • Fig. 2 zeigt drei Cachespeicherarrays MA21, MA22 und MA23, die mit einer negativen Leistungsversorgung 202, der GND durch drei Schalter S21, S22 und S23 an den Knoten 210, 212 bzw. 214 verbunden sind. Eine PMU, die PMU21, ist mit den Speicherarrays MA21, MA22 und MA23 an den Knoten 216, 218 bzw. 220 und mit der Softwareanwendung SA21 an dem Knoten 222 verbunden. Die drei Ausgänge von einer PMU, der PMU21, 204, 206 und 208 steuern die Schalter S21, S22 bzw. S23.
  • Wenn eine PMU, die PMU21, z. B. erfaßt, daß auf das Speicherarray MA21 für eine bestimmte Zeitspanne nicht zugegriffen wurde, sendet die PMU21 ein Signal, das den Schalter S21 öffnet. Wenn der Schalter S21 offen ist, kann keine Leistung zu dem Speicherarray MA21 geliefert werden. Wenn das Speicherarray MA21 nach einer bestimmten Zeit eine Anzahl von Cache-"Fehlgriffen" aufwe ist, sendet die PMU11 ein Signal, das den Schalter S21 schließt, der Leistung zu dem MA21 liefert. Auf diese Weise kann die PMU21 die Leistung zu einem Speicherarray basierend darauf an- und ausschalten, wie oft das Array verwendet wird.
  • Eine Softwareanwendung, die SA21, kann ferner ein Signal an die PMU21 senden. Die Softwareanwendung bestimmt, wieviel Cachespeicher dieselbe benötigen wird, und sendet diese Informationen an die PMU21. Die PMU21 fügt entweder Cachearrays hinzu oder entfernt dieselben, um die Speicherbedürfnisse der bestimmten Softwareanwendung durch ein- oder ausschalten eines chipintegrierten Cachespeichers zu erfüllen. Wenn eine Anwendung z. B. nicht den gesamten chipintegrierten Cachespeicher benötigt, sendet dieselbe ein Signal an die PMU21, um die geeignete Anzahl von Cachespeicherarrays abzuschalten. Die Softwareanwendung kann das richtige Signal zu der PMU21 senden, während die Softwareanwendung kompiliert oder wenn die Softwareanwendung in Betrieb ist.
  • Schalter können mit Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs = Metal Oxide Semiconductor Field Effect Transistor), Bipolartransistoren oder einem anderen Typ von Halbleitertransistor implementiert sein.

Claims (42)

1. Schaltung zum Anlegen von Leistung an ein chipintegriertes Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23), die folgende Merkmale aufweist:
einen Schalter (S11, S12, S13; S21, S22, S23) in Reihe mit einer Leistungsversorgung und dem chipintegrierten Cachespeicherarray;
eine Verhaltensüberwachungseinheit (PMU), die elektrisch mit dem chipintegrierten Cachespeicherarray verbunden ist;
eine Softwareanwendung (SA11; SA21), die elektrisch mit der Verhaltensüberwachungseinheit (PMU11; PMU21) verbunden ist;
wobei der Schalter durch die Verhaltensüberwachungseinheit geöffnet oder geschlossen werden kann.
2. Schaltung gemäß Anspruch 1, bei der die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativen Anschluß des chipintegrierten Cachespeicherarrays (MA21, MA22, MA23) und Masse (GND) der Leistungsversorgung geschaltet ist.
3. Schaltung gemäß Anspruch 2, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
4. Schaltung gemäß Anspruch 2, bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
5. Schaltung gemäß Anspruch 1, bei der die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays (MA11, MA12, MA13) und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
6. Schaltung gemäß Anspruch 5, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
7. Schaltung gemäß Anspruch 5. bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
8. Schaltung zum Anlegen von Leistung an ein chipintegriertes Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23), die folgende Merkmale aufweist:
einen Schalter (S11, S12, S13; S21, S22, S23) in Reihe mit einer Leistungsversorgung und dem chipintegrierten Cachespeicherarray;
eine Verhaltensüberwachungseinheit (PMU11; PMU21), die elektrisch mit dem chipintegrierten Cachespeicherarray verbunden ist;
wobei der Schalter durch die Verhaltensüberwachungseinheit (PMU) geöffnet oder geschlossen werden kann.
9. Schaltung gemäß Anspruch 8, bei der die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativen Anschluß des chipintegrierten Cachespeicherarrays und Masse (GND) der Leistungsversorgung geschaltet ist.
10. Schaltung gemäß Anspruch 9, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
11. Schaltung gemäß Anspruch 9, bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
12. Schaltung gemäß Anspruch 8, bei der die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
13. Schaltung gemäß Anspruch 12, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
14. Schaltung gemäß Anspruch 12, bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
15. Schaltung zum Anlegen von Leistung an ein chipintegriertes Cachespeicherarray, die folgende Merkmale aufweist:
einen Schalter (S11, S12, S13; S21, S22, S23) in Reihe mit einer Leistungsversorgung und einem chipintegrierten Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23);
eine Softwareanwendung (SA11; SA21), die elektrisch mit einer Verhaltensüberwachungseinheit (PMU11; PMU21) verbunden ist;
wobei der Schalter durch die Verhaltensüberwachungseinheit geöffnet oder geschlossen werden kann.
16. Schaltung gemäß Anspruch 15, bei der die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativen Anschluß des chipintegrierten Cachespeicherarrays und Masse (GND) der Leistungsversorgung geschaltet ist.
17. Schaltung gemäß Anspruch 16, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
18. Schaltung gemäß Anspruch 16, bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
19. Schaltung gemäß Anspruch 15, bei der die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
20. Schaltung gemäß Anspruch 19, bei der die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
21. Schaltung gemäß Anspruch 19, bei der die Schaltungsvorrichtung ein Bipolartransistor ist.
22. Verfahren zum Anlegen von Leistung an ein chipintegriertes Cachespeicherarray, das folgende Schritte aufweist:
elektrisches Schalten eines Schalters (S11, S12, S13; S21, S22, S23) zwischen eine Leistungsversorgung und das chipintegrierte Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23);
elektrisches Verbinden einer Verhaltensüberwachungseinheit (PMU11; PMU21) mit dem chipintegrierten Cachespeicherarray;
elektrisches Verbinden einer Softwareanwendung (SA11; SA21) mit der Verhaltensüberwachungseinheit;
wobei der Schalter durch die Verhaltensüberwachungseinheit geöffnet oder geschlossen werden kann.
23. Verfahren gemäß Anspruch 22, bei dem die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativen Anschluß des chipintegrierten Cachespeicherarrays und Masse (GND) des Leistungsversorgungsarrays geschaltet ist.
24. Verfahren gemäß Anspruch 23, bei dem eine Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
25. Verfahren gemäß Anspruch 23, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
26. Verfahren gemäß Anspruch 22, bei dem die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
27. Verfahren gemäß Anspruch 26, bei dem die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
28. Verfahren gemäß Anspruch 26, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
29. Verfahren zum Anlegen von Leistung an ein chipintegriertes Cachespeicherarray, das folgende Schritte aufweist:
elektrisches Schalten eines Schalters (S11, S12, S13; S21, S22, S23) zwischen eine Leistungsversorgung und das chipintegrierte Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23);
elektrisches Verbinden einer Verhaltensüberwachungseinheit (PMU11; PMU21) mit dem chipintegrierten Cachespeicherarray;
wobei der Schalter durch die Verhaltensüberwachungseinheit geöffnet oder geschlossen werden kann.
30. Verfahren gemäß Anspruch 29, bei dem die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativen Anschluß des chipintegrierten Cachespeicherarrays und Masse (GND) des Leistungsversorgungsarrays geschaltet ist.
31. Verfahren gemäß Anspruch 30, bei dem die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
32. Verfahren gemäß Anspruch 30, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
33. Verfahren gemäß Anspruch 29, bei dem die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
34. Verfahren gemäß Anspruch 33, bei dem die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
35. Verfahren gemäß Anspruch 33, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
36. Verfahren zum Anlegen von Leistung an ein Cachespeicherarray, das folgende Schritte aufweist:
elektrisches Schalten eines Schalters (S11, S12, S13; S21, S22, S23) zwischen eine Leistungsversorgung und das chipintegrierte Cachespeicherarray (MA11, MA12, MA13; MA21, MA22, MA23);
elektrisches Verbinden einer Softwareanwendung (SA11; SA21) mit einer Verhaltensüberwachungseinheit (PMU11; PMU21);
wobei der Schalter durch die Verhaltensüberwachungseinheit (PMU) geöffnet oder geschlossen werden kann.
37. Verfahren gemäß Anspruch 36, bei dem die Schaltungsvorrichtung (S21, S22, S23) zwischen einen negativem Anschluß des chipintegrierten Cachespeicherarrays und Masse (GND) des Leistungsversorgungsarrays geschaltet ist.
38. Verfahren gemäß Anspruch 37, bei dem die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
39. Verfahren gemäß Anspruch 37, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
40. Verfahren gemäß Anspruch 36, bei dem die Schaltungsvorrichtung (S11, S12, S13) zwischen einen positiven Anschluß des chipintegrierten Cachespeicherarrays und die Versorgungsspannung (VDD) der Leistungsversorgung geschaltet ist.
41. Verfahren gemäß Anspruch 40, bei dem die Schaltungsvorrichtung ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ist.
42. Verfahren gemäß Anspruch 40, bei dem die Schaltungsvorrichtung ein Bipolartransistor ist.
DE10300697A 2002-01-31 2003-01-10 Dynamisch einstellbare Cachegröße basierend auf dem Anwendungsverhalten, um Leistung zu sparen Withdrawn DE10300697A1 (de)

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