DE10260765A1 - Wafer-Level-Package und Prüfkarte zum Kontaktieren des Wafer-Level-Package - Google Patents

Wafer-Level-Package und Prüfkarte zum Kontaktieren des Wafer-Level-Package Download PDF

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Abstract

Die Erfindung betrifft eine integrierte Schaltung mit einer Oberfläche, auf der eine erste Anschlussfläche für die Ansteuerung der integrierten Schaltung und eine zweite Anschlussfläche für eine Ansteuerung einer Testfunktion der integrierten Schaltung vorgesehen sind, wobei die erste Anschlussfläche über eine Verbindungsleitung mit einem ersten Kontaktelement verbunden sind, wobei die zweite Anschlussfläche über eine weitere Verbindungsleitung mit einem zweiten Kontaktelement verbunden ist, wobei eine Höhe des ersten Kontaktelementes über der Oberfläche größer ist als eine Höhe des zweiten Kontaktelementes. Die Erfindung betrifft weiterhin eine Prüfkarte zum Kontaktieren einer integrierten Schaltung, wobei die Prüfkarte auf einer Oberfläche einen ersten Kontaktanschluß und einen zweiten Kontaktanschluß aufweist, wobei die Höhe des ersten Kontaktanschlusses geringer ist als die Höhe des zweiten Kontaktanschlusses.

Description

  • Die Erfindung betrifft eine integrierte Schaltung mit einem Wafer-Level-Package sowie eine Prüfkarte zum Kontaktieren der integrierten Schaltung.
  • Beim Wafer-Level-Package werden auf die Oberfläche einer integrierten Schaltung Kontaktelemente zum Kontaktieren der integrierten Schaltung aufgebracht. Ein zusätzliches Gehäuse für die integrierte Schaltung wird dabei nicht vorgesehen. Integrierte Schaltungen in einem Wafer-Level-Package werden kontaktiert, in dem sie mit den Kontaktelementen auf einer Leiterplatte aufgebracht werden. Die Kontaktelemente werden dazu auf die Leiterplatte aufgesetzt und mit der Leiterplatte verbunden, so dass eine dauerhafte Verbindung zwischen integrierter Schaltung und der Leiterplatte entsteht.
  • Das Testen der integrierten Schaltung erfolgt beim Frontend-Test vor dem Zersägen der integrierten Schaltung. Der Backend-Test wird ebenfalls vor dem Zersägen durchgeführt, nachdem das Wafer-Level-Package auf die Oberfläche der integrierten Schaltungen aufgebracht worden ist. Es muss daher vorgesehen sein, dass Testanschlüsse zum Testen der integrierten Schaltung zur Verfügung stehen. Die Testanschlüsse sollen in der Regel in der späteren Betriebsumgebung nicht kontaktiert werden, da man ein versehentliches Aktivieren von Testfunktionen im späteren Betrieb vermeiden möchte.
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung mit einem Wafer-Level-Package vorzusehen, bei der Testfunktionen über gesonderte Anschlüsse zugänglich sind, aber die Gefahr eines versehentlichen Aktivierens von Testfunktionen verringert ist. Weiterhin ist es Aufgabe der vorliegenden Erfindung eine Prüfkarte vorzusehen, mit der eine integrierte Schaltung in einem solchen Wafer-Level-Package zum Testen kontaktiert werden kann.
  • Diese Aufgabe wird durch die integrierte Schaltung nach Anspruch 1 sowie durch die Prüfkarte nach Anspruch 5 gelöst.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Schaltung mit einer Oberfläche vorgesehen, auf der eine erste Anschlussfläche für die Ansteuerung der integrierten Schaltung und eine zweite Anschlussfläche für die eine Ansteuerung einer Testfunktion der integrierten Schaltung vorgesehen sind. Die erste Anschlussfläche ist über eine Verbindungsleitung mit einem ersten Kontaktelement verbunden und die zweite Anschlussfläche über eine weiter Verbindungsleitung mit einem zweiten Kontaktelement verbunden. Eine Höhe des ersten Kontaktelements über der Oberfläche ist größer als eine Höhe des zweiten Kontaktelements über der Oberfläche.
  • Die integrierte Schaltung hat den Vorteil, dass die Testfunktionen der integrierten Schaltung über das zweite Kontaktelement zugänglich sind, wobei bei einer Montage der integrierten Schaltung auf eine Leiterplatte das zweite Kontaktelement die Leiterplatte im Wesentlichen nicht berührt, so dass kein versehentliches Kontaktieren des zweiten Kontaktelementes möglich ist. Bei dem Montieren der integrierten Schaltung auf die Leiterplatte liegt lediglich das erste Kontaktelement auf einer entsprechenden Kontaktfläche der Leiterplatte auf.
  • Es kann weiterhin vorgesehen sein, dass das zweite Kontaktelement lediglich ein Kontaktpad auf der Oberfläche der integrierten Schaltung aufweist. Dieses Kontaktpad berührt bei der Montage der integrierten Schaltung auf einer Leiterplatte die Leiterplatte nicht und ist somit durch den zwischen Leiterplatt und Kontaktpad gebildeten Abstand elektrisch iso liert. So kann vermieden werden, dass Testfunktionen in der integrierten Schaltung versehentlich aktiviert werden.
  • Gemäß einem weiten Aspekt der vorliegenden Erfindung ist eine Prüfkarte zum Kontaktieren einer integrierten Schaltung vorgesehen. Die Prüfkarte weist auf einer Oberfläche einen ersten Kontaktanschluss und einen zweiten Kontaktanschluss auf, wobei die Höhe des ersten Kontaktanschlusses geringer ist als die Höhe des zweiten Kontaktanschlusses.
  • Eine solche Prüfkarte hat den Vorteil, die erfindungsgemäße integrierte Schaltung durch Aufsetzen so zu kontaktieren, dass sowohl das erste Kontaktelement als auch das zweite Kontaktelement über die Prüfkarte kontaktierbar sind. Das gegenüber dem ersten Kontaktelement zurückversetzte zweite Kontaktelement wird durch den zweiten Kontaktanschluss der Prüfkarte kontaktiert, der eine größere Höhe aufweist als der erste Kontaktanschluss.
  • Vorzugsweise sind die Höhen des ersten Kontaktanschlusses und des zweiten Kontaktanschlusses an die Höhen des ersten Kontaktelements und des zweiten Kontaktelementes angepasst, so dass beim Aufsetzen der Prüfkarte auf die integrierte Schaltung sowohl das erste Kontaktelement als auch das zweite Kontaktelement mit einem gleichen Kontaktierungsdruck kontaktiert werden kann. Auf diese Weise kann eine Durchbiegung der zu testenden integrierten Schaltung bzw. der Prüfkarte vermieden werden, und so die Gefahr einer Beschädigung oder Zerstörung von integrierter Schaltung bzw. der Prüfkarte reduziert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Kontaktieren der erfindungsgemäßen integrierten Schaltung mit der erfindungsgemäßen Prüfkarte vorgesehen. Dabei wird der erste Konataktanschluss so auf die integrierte Schaltung aufgesetzt, dass das erste Kontaktelement kontaktiert wird, wobei der zweite Kontaktanschluss so auf die integrierte Schaltung aufgesetzt wird, dass das zweite Kontaktelement kontaktiert wird.
  • Bevorzugte Ausführungsformen der Erfindung werden im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Draufsicht auf eine integrierte Schaltung in einem Wafer-Level-Package gemäß dem Stand der Technik;
  • 2a einen Querschnitt durch ein Kontaktelement, dass auf der integrierten Schaltung nach 1 angeordnet ist;
  • 2b eine Draufsicht auf ein Kontaktelement nach 2a;
  • 3a eine Prüfkarte zum Aufsetzten auf eine integrierte Schaltung nach 1;
  • 3b eine Prüfkarte, die auf eine integrierte Schaltung nach 1 aufgesetzt ist;
  • 4 eine integrierte Schaltung gemäß einer ersten Ausführungsform der Erfindung;
  • 5a einen Querschnitt durch ein erstes Kontaktelement mit einer ersten Höhe;
  • 5b einen Querschnitt durch ein zweites Kontaktelement mit einer zweiten Höhe;
  • 6a eine Prüfkarte zum Aufsetzten auf eine integrierte Schaltung gemäß der ersten Ausführungsform der Erfindung;
  • 6b eine Prüfkarte, die auf die integrierte Schaltung gemäß der ersten Ausführungsform der Erfindung aufgesetzt ist;
  • 7 eine integrierte Schaltung gemäß einer zweiten Ausführungsform der Erfindung;
  • 8a ein erstes Kontaktelement der integrierten Schaltung gemäß der 7;
  • 8b ein zweites Kontaktelement der integrierten Schaltung gemäß 7;
  • 9a eine Prüfkarte gemäß einer zweiten Ausführungsform der Erfindung zum Kontaktieren der integrierten Schaltung nach 7;
  • 9b eine aufgesetzte Prüfkarte gemäß der zweiten Ausführungsform der Erfindung.
  • In 1 ist eine Draufsicht auf eine integrierte Schaltung 1 mit einem Wafer-Level-Package dargestellt. Die Draufsicht zeigt Anschlussflächen 2, über die die integrierten Schaltungen kontaktiert werden können. Die Anschlussflächen 2 sind über Verbindungsleitungen 3 mit Kontaktelementen 4 verbunden, so dass über die Kontaktelemente 4 die integrierte Schaltung angesteuert werden kann. Die ersten Anschlussflächen 2 sind mit den Kontaktelementen 4 verbunden und werden zum Betreiben der integrierten Schaltung benötigt. Es sind weiterhin zweite Anschlussflächen 5 vorgesehen (dunklere Kästchen), über die Testfunktionen der integrierten Schaltung angesteuert werden können. Die zweiten Anschlussflächen 5 sind nicht über Verbindungsleitungen mit Kontaktelementen verbunden.
  • Die ersten und die zweiten Anschlussflächen 2, 5 sind vorzugsweise entlang einer Mittellinie über der integrierten Schaltung angeordnet und weisen Größen auf von 40 x 40 μm2, 60 x 60 μm2 bzw. 80 x 80 μm2. Die ersten und die zweiten Anschlussflächen 2, 5 weisen zueinander einen geringen Abstand auf, vorzugsweise 60 μm – 120 μm.
  • Durch den geringen Abstand der Anschlussflächen 2, 5 ist es schwer möglich, die integrierte Schaltung 1 über die Anschlussflächen 2, 5 durch eine Prüfkarte zu kontaktieren, um die integrierte Schaltung zu testen. Herkömmliche Prüfkarten weisen Kontaktanschlüsse auf, die auf die integrierte Schaltung 1 aufgesetzt werden, so dass die zu kontaktierenden Anschlussflächen bzw. Kontaktelemente kontaktiert werden. Zum Testen der integrierten Schaltung 1 ist es notwendig, sowohl über die Kontaktelemente 4 die ersten Anschlussflächen 2 zu kontaktieren als auch die zum Aufrufen von Testfunktionen benötigten zweiten Anschlussflächen 5.
  • In 2a ist ein Kontaktelement 4 dargestellt, dass eine Höhe H aufweist. An dem oberen Ende des Kontaktelementes 4 befindet sich eine Kontaktelektrode 6, die mit der Verbindungsleitung 3 verbunden ist. In 2b ist eine Draufsicht auf das Kontaktelement nach 2a dargestellt.
  • Zum Kontaktieren der integrierten Schaltung nach 1 wird eine Prüfkarte 7 verwendet, wie die in 3a dargestellt ist. Die Prüfkarte 7 weist Kontaktanschlüsse 8 auf, die so auf der Prüfkarte 7 angeordnet sind, um die Kontaktelemente 4 der integrierten Schaltung 1 gleichzeitig zu kontaktieren. Die Kontaktanschlüsse 8 sind vorzugsweise als flache Metallflächen ausgebildet, die, wie in 3b gezeigt, auf die Kontaktelemente 4 der integrierten Schaltung gleichzeitig aufsetzbar sind.
  • Eine solche Prüfkarte 7 eignet sich nicht dafür, die ersten und die zweiten Anschlussflächen 2, 5 der integrierten Schaltung zu kontaktieren, da die zweiten Anschlussflächen eine zu geringe Kontaktfläche aufweisen, um einzeln kontaktiert zu werden und andererseits nicht kontaktiert werden können, da die Prüfkarte 7 durch die Höhe der Kontaktelemente 4 auf Abstand zu den zweiten Anschlussflächen gehalten wird.
  • In 4 ist eine erfindungsgemäße integrierte Schaltung in einem Wafer-Level-Package dargestellt. Die integrierte Schaltung weist wie beim Stand der Technik Kontaktelemente 4 auf, die mit den ersten Anschlussflächen 2 verbunden sind. Ferner ist vorgesehen, die zweiten Anschlussflächen 5 über zweite Verbindungsleitungen 9 des zweiten Kontaktelementen 10 zu verbinden. In den 5a und 5b sind die ersten Kontaktelemente 4 und die zweiten Kontaktelemente 10 dargestellt. Man erkennt, dass die zweiten Kontaktelemente 10, die in 5b dargestellt, eine zweite Höhe h aufweisen, die geringer ist als die erste Höhe H. Das heißt, es werden Testfunktionen über zweite Kontaktelemente 10 zugänglich gemacht, indem die zweiten Kontaktelemente 10 so auf der integrierten Schaltung angeordnet werden, dass sie eine ausreichende Kontaktierungsfläche und einen ausreichend großen Abstand zu den ersten Kontaktelementen 4 bzw. den Anschlussflächen 2, 5 aufweisen. Somit ist es möglich mit einer Prüfkarte die zweiten Kontaktelemente 10 zu kontaktieren und somit über die Prüfkarte bzw. der daran angeschlossenen Testereinrichtung die Testfunktionen aufzurufen.
  • Der Einbau einer integrierten Schaltung 1 in einem Wafer-Level-Package erfolgt, indem die integrierte Schaltung 1 auf eine Leiterplatte (nicht gezeigt) mit Kontaktflächen so aufgesetzt wird, dass die Kontaktelemente 4 auf den Kontaktflächen aufliegen und mit diesen dauerhaft verbunden werden. Die geringere Höhe der zweiten Kontaktelemente 10 über der Oberfläche der integrierten Schaltung 1 verhindert, dass beim Einbau der integrierten Schaltung 1 auf die Leiterplatte in einem Modul die zweiten Kontaktelemente 10 die Oberfläche der Leiterplatte berühren und somit unerwünschte Kontaktierungen zwischen Leiterplatte und zweiten Kontaktelementen bewirken.
  • Durch das Vorsehen von zweiten Kontaktelementen 10 mit der zweiten Höhe h, die geringer ist als die Höhe der ersten Kontaktelemente 4, ist es also möglich, zum einen auch bei integrierten Schaltungen 1 mit einem Wafer-Level-Package über zweite Anschlussflächen 10 aufrufbare Testfunktionen aufzurufen und andererseits zu vermeiden, dass beim Einbau der integrierten Schaltung 1 mit einem Wafer-Level-Package auf Systemebene Leiterbahnen eines Leiterplatte versehentlich durch die zweiten Kontaktelemente 10 kontaktiert werden.
  • In den 5a, 5b sind die Höhenunterschiede zwischen den ersten Kontaktelementen 4, 5a, und den zweiten Kontaktelementen 10, 5b, dargestellt.
  • Die 6a, 6b zeigen eine erfindungsgemäße Prüfkarte 12, die erste Kontaktanschlüsse 13 und zweite Kontaktanschlüsse 11 aufweist. Die Prüfkarte 12 kann so auf eine integrierte Schaltung gemäß der Erfindung, wie in 4 dargestellt, aufgesetzt werden, dass die ersten Kontaktanschlüsse 13 im wesentlichen die ersten Kontaktelemente 4 und die zweiten Kontaktanschlüsse 11 im wesentlichen die zweiten Kontaktelemente 10 kontaktieren.
  • Die ersten Kontaktanschlüsse 13 und die zweiten Kontaktanschlüsse 11 weisen unterschiedliche Höhen auf. Die Höhen sind so gewählt, dass die Gesamthöhe des ersten Kontaktelementes 4 und des ersten Kontaktanschlusses 13 sowie die Gesamthöhe des zweiten Kontaktelementes 10 und des zweiten Kontaktanschlusses 11 der Prüfkarte 12 im Wesentlichen gleich sind. So kann gewährleistet werden, dass bei einem im Wesentlichen parallelen Aufsetzten der Prüfkarte 12 auf die integrierte Schaltung 1 alle Kontaktelemente mit Kontaktanschlüssen bei im Wesentlichen gleicher Kontaktierungskraft kontaktiert werden. In 6b ist dargestellt, wie die ersten Kontaktanschlüsse erste Kontaktelemente und die zweiten Kontaktanschlüsse die zweiten Kontaktelemente 10 kontaktieren.
  • Die Kontaktanschlüsse der Prüfkarte 12 sind vorzugsweise als Anschlussflächen verschiedener Höhen mit im Wesentlichen parallel zur Oberfläche der Prüfkarte 12 verlaufenden Oberfläche ausgebildet. Dies ermöglicht bei der Kontaktierung von Kontaktelementen 4, 10, die kegelförmig ausgebildet sind, dass eine laterale Justierungenauigkeit zulässig ist, ohne dass das Kontaktieren der Kontaktelementen 4, 10 mit Hilfe der Prüfkarte 12 zu einer teilweisen oder vollständigen Fehlkontaktierung führt.
  • Selbstverständlich kann auch vorgesehen sein, dass die Kontaktelemente 4, 10 in Form von Kontaktflächen verschiedener Höhe ausgebildet sind, während die Prüfkarte 12 Kontaktanschlüsse in Form von kegelförmigen Kontakten aufweist.
  • Eine Kombination daraus ist in der Ausführungsform nach 7 dargestellt. Ebenso wie der Ausführungsform nach 4 werden die zweiten Anschlussflächen über zweite Verbindungsleitungen 9 mit zweiten Kontaktelementen 10 verbunden. Die zweiten Kontaktelemente 10 sind jedoch nicht kegelförmig sondern als dritte Anschlussflächen 14 ausgebildet, die im wesentlichen die gleiche Höhe wie die erste bzw. zweiten Anschlussflächen 2, 5 aufweist, wobei deren Fläche gegenüber der zweiten Anschlussfläche vergrößert ist und der Abstand zu den ersten Kontaktelementen 4 ausreichend groß ist, um mit Hilfe einer Prüfkarte kontaktiert zu werden. Dies hat den Vorteil, dass die dritte Anschlussflächen 14 im wesentlichen durch denselben Prozessschritt wie die erste und zweite Anschlussflächen 2, 5 ausgebildet werden können.
  • In 8a und 8b ist im Vergleich der Höhenunterschied zwischen dem ersten Kontaktelementen 4 und den dritten Anschlussflächen 14 dargestellt. Diese Ausführungsform bietet den größten Schutz davor, bei der Montage der integrierten Schaltung 1 auf eine Leiterplatte versehentlich mit einer Leiterbahn einer Leiterplatte in Verbindung zu bringen.
  • In 9a ist eine Prüfkarte 15 gemäß einer zweiten Ausführungsform der Erfindung dargestellt. Die zweite Prüfkarte 15 dient dazu, eine integrierte Schaltung gemäß der zweiten Ausführungsform der Erfindung, wie in 7 dargestellt zu kontaktieren. Die zweite Prüfkarte 15 weist dritte Kontaktanschlüsse 16 auf, die in Form einer Anschlussfläche ausgebildet sind. Die zweite Prüfkarte 15 weist weiterhin vierte Kontaktanschlüsse 17 auf, die kegelförmig ausgebildet sind und deren Höhe über der Oberfläche der zweiten Prüfkarte 15 größer ist als die Höhe der dritten Kontaktanschlüsse 16.
  • Die dritten Kontaktanschlüsse 16 dienen dazu, die ersten Kontaktelemente 4 der integrierten Schaltung 1 zu kontaktieren. Die vierten Kontaktanschlüsse 17 dienen dazu, die dritten Anschlussflächen, die über die zweiten Verbindungsleitungen 9 mit den zweiten Anschlussflächen 5 verbunden sind, zu kontaktieren.
  • Die 9b ist die zweite Prüfkarte 15 in einem auf die integrierte Schaltung 1 aufgesetzten Zustand dargestellt.
  • Die ersten und die zweiten Kontaktelemente 4, 10 sowie die ersten, zweiten, dritten und vierten Kontaktanschlüsse 13, 11, 16, 17 können verformbar ausgeführt sein. Vorzugsweise ist vorgesehen, dass jeweils eines der einander zugeordneten Kontaktelemente bzw. Kontaktanschlüsse elastisch ausgeführt ist, um beim Aufsetzen der Prüfkarte einen Kontaktierungsdruck auf das jeweils zugeordnete Kontaktelement bzw. Kontaktanschluss auszuüben.
  • Der erfindungsgemäße Vorteil besteht darin, ein Wafer-Level-Package für eine integrierte Schaltung zu schaffen, bei dem die zweiten Anschlussflächen 5 zum Aufrufen von Testfunktionen nach Fertigstellung der integrierten Schaltung und des Wafer-Level-Package über eine Prüfkarte zugänglich sind. Dies ermöglicht es, dass auch im Backend-Testverfahren Testfunktionen, die ansonsten nur im Frontend-Testverfahren aufzurufen sind, zugänglich sind. Gleichzeitig wird vermieden, dass beim Einbau der integrierten Schaltung in dem Wafer-Level-Package z. B. auf eine Leiterplatte die Testfunktionen versehentlich durch ein ungewolltes Kontaktieren der zweiten Anschlussflächen über Leiterbahnen der Leiterplatte aktiviert werden.
  • 1
    integrierte Schaltung
    2
    erste Anschlussfläche
    3
    erste Verbindungsleitung
    4
    erstes Kontaktelementen
    5
    zweite Anschlussfläche
    6
    Kontaktspitze
    7
    Prüfkarte
    8
    Kontaktanschluss
    9
    zweite Verbindungsleitung
    10
    zweite Kontaktelemente
    11
    zweite Kontaktanschlüsse
    12
    erste Prüfkarte
    13
    erste Kontaktanschlüsse
    14
    dritte Anschlussflächen
    15
    zweite Prüfkarte
    16
    dritte Kontaktanschlüsse
    17
    vierte Kontaktanschlüsse

Claims (8)

  1. Integrierte Schaltung (1) mit einer Oberfläche, auf der eine erste Anschlussfläche (2) für die Ansteuerung der integrierten Schaltung und eine zweite Anschlussfläche (5) für eine Ansteuerung einer Testfunktionen der integrierten Schaltung vorgesehen sind, wobei die erste Anschlussfläche (2) über eine Verbindungsleitung (3) mit einem ersten Kontaktelement (4) verbunden ist, wobei die zweite Anschlussfläche (5) über eine weitere Verbindungsleitung (9) mit einem zweiten Kontaktelement (10) verbunden ist, dadurch gekennzeichnet, dass eine Höhe des ersten Kontaktelementes (4) über der Oberfläche größer ist als eine Höhe des zweiten Kontaktelementes (10).
  2. Integrierte Schaltung (1) nach Anspruch 1, dadurch gekennzeichnet, dass das erste Kontaktelement (4) so gestaltet ist, um die integrierte Schaltung (1) bei einer Montage auf einer Leiterplatte zu kontaktieren.
  3. Integrierte Schaltung (1) nach Anspruch 2, dadurch gekennzeichnet, dass das zweite Kontaktelement (10) bei einer Montage der integrierte Schaltung (1) auf der Leiterplatte die Leiterplatte nicht elektrisch kontaktiert.
  4. Integrierte Schaltung (1) nach Anspruch 1 bis 3, dadurch gekennzeichnet, dass das zweite Kontaktelement (10) ein Kontaktpad auf der Oberfläche der integrierten Schaltung (1) aufweist.
  5. Prüfkarte (12, 15) zum Kontaktieren einer integrierten Schaltung, wobei die Prüfkarte (12, 15) auf einer Oberfläche einen ersten Kontaktanschluß (13, 16) und einen zweiten Kontaktanschluß (11, 17) aufweist, wobei die Höhe des ersten Kontaktanschlusses (13, 16) geringer ist als die Höhe des zweiten Kontaktanschlusses (11, 17).
  6. Prüfkarte (12, 15) nach Anspruch 5, zum Kontaktieren einer integrierten Schaltung (1) nach einem der Ansprüche 1 bis 4, wobei die Höhe des erste Kontaktanschlusses (13, 16) so gestaltet ist, um das erste Kontaktelement (4), und die Höhe des zweiten Kontaktanschlusses (11, 17) so gestaltet ist, um das zweite Kontaktelement (10) zu kontaktieren, so dass im wesentlichen die beiden Kontaktelemente (4, 10) mit einem gleichem Kontaktierungsdruck kontaktiert werden.
  7. Prüfkarte (12, 15) nach einem der Ansprüche 5 oder 6, wobei der erste Kontaktanschluß (4) als Kontaktpad (14) auf der Oberfläche der Prüfkarte (12, 15) ausgebildet ist.
  8. Verfahren zum Kontaktieren einer integrierten Schaltung (1) nach einem der Ansprüche 1 bis 4 mit einer Prüfkarte (12, 15) nach einem der Ansprüche 5 bis 7, wobei der erste Kontaktanschluß so auf die integrierte Schaltung (1) aufgesetzt wird, dass das erste Kontaktelement (4) kontaktiert wird und wobei der zweite Kontaktanschluß (11) so auf die integrierte Schaltung (1) aufgesetzt wird, dass das zweite Kontaktelement (10) kontaktiert wird.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985682A (en) * 1997-08-25 1999-11-16 Motorola, Inc. Method for testing a bumped semiconductor die
US6018249A (en) * 1997-12-11 2000-01-25 Micron Technolgoy, Inc. Test system with mechanical alignment for semiconductor chip scale packages and dice
JP2001007275A (ja) * 1999-06-25 2001-01-12 Toshiba Corp 半導体装置及びそのテスト方法
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US20010052786A1 (en) * 1998-12-31 2001-12-20 Formfactor, Inc. A Delaware Coporation Special contact points for accessing internal circuitry of an integrated circuit
DE10136152A1 (de) * 2001-07-25 2002-10-02 Infineon Technologies Ag Halbleiterbauteil

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985682A (en) * 1997-08-25 1999-11-16 Motorola, Inc. Method for testing a bumped semiconductor die
US6018249A (en) * 1997-12-11 2000-01-25 Micron Technolgoy, Inc. Test system with mechanical alignment for semiconductor chip scale packages and dice
US20010052786A1 (en) * 1998-12-31 2001-12-20 Formfactor, Inc. A Delaware Coporation Special contact points for accessing internal circuitry of an integrated circuit
JP2001007275A (ja) * 1999-06-25 2001-01-12 Toshiba Corp 半導体装置及びそのテスト方法
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
DE10136152A1 (de) * 2001-07-25 2002-10-02 Infineon Technologies Ag Halbleiterbauteil

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