DE10235771A1 - Gekapselter Chip und Verfahren zu seiner Herstellung - Google Patents
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Abstract
Gekapselter Chip, bei dem der Chip 10 auf eine Grundplatte 12 aufgebracht ist, die eine leitfähige Schicht 14 aufweist, die mindestens so hoch wie der Chip 10 ist und zum Anschließen des Chips 10 dient. Es ist auf diese leitfähige Schicht 14 eine mit elektrisch leitfähigen Flächen 18 versehene Abdeckplatte 16 aufgebracht, die beispielsweise mit Hilfe eines anisotrop leitenden Films 26 mit dem Chip 10 und der leitfähigen Schicht 14 elektrisch und mechanisch verbunden ist. Die Abdeckplatte 16 bietet Schutz gegen Berührung und andere mechanische Einflüsse. Der anisotrop leitende Film 26 umschließt den Chip 10 vollständig. Die Abdeckplatte 16 stellt eine elektrische Verbindung zwischen dem Chip 10 und der leitfähigen Schicht 14 her und dient zugleich als Teil der Kapselung des Chips 10. Dadurch kann der Chip 10 mit relativ wenigen Prozeßschritten einfach und kostengünstig hergestellt werden. Dadurch, daß die leitfähige Schicht 14 genauso hoch wie der Chip 10 oder höher als der Chip 10 ist, wird der Chip 10 beim Aufbringen der Abdeckplatte 16 unter Druck und Wärme auf die leitfähige Schicht 14 mechanisch kaum belastet. Der Chip 10 kann zum Beispiel einen Transponder umfassen und die leitfähige Schicht 14 die Transponderantenne. Es wird auch ein Verfahren zur Herstellung des gekapselten Chips beschrieben, was sich z. B. zur Herstellung von flexiblen Smart-Labels eignet.
Description
- Die Erfindung betrifft einen gekapselten Chip und ein Verfahren zur Herstellung eines gekapselten Chips.
- Die Herstellungskosten von integrierten Schaltkreisen sind in den letzten Jahren stark gesunken. Damit haben sich eine ganze Reihe neuer Anwendungsfelder für integrierte Schaltkreise eröffnet. Beispiele hierfür sind sogenannte Smart-Labels zur Kennzeichnung und Identifikation von Gütern. Smart-Labels bestehen aus einem Transponderchip, in dem die produktrelevante Information gespeichert ist, und einer Antenne zur Ankopplung eines Lesegerätes, mit dessen Hilfe die in dem Transponderchip gespeicherten Daten kontaktlos ausgelesen werden können.
- Bei vielen Smart-Labels ist der Transponderchip auf einem Basissubstrat aufgebracht, welches die Antenne in Form einer leitfähigen Schicht umfaßt. Die Antenne ist mit dem Transponderchip verbunden. Bei diesen Anwendungen können die Chips in ein Gehäuse beispielsweise aus Plastik gepackt werden oder direkt auf das Basissubstrat z.B. mit einer Flip-Chip-Technologie aufgebracht werden.
- Der Erfindung liegt nun die Aufgabe zugrunde, einen neuen, besonders für Smart-Labels geeigneten, gekapselten Chip zu schaffen, der ein Gehäuse aufweist, welches flexibel ausgeführt sein kann und gleichzeitig zur Kontaktierung des Chip nach außen beiträgt, und der durch ein einfaches und kostengünstiges Verfahren hergestellt werden kann, bei dem der Chip während der Herstellung des Gehäuses mechanisch sehr wenig beansprucht wird.
- Diese Aufgabe wird bei dem gekapselten Chip erfindungsgemäß dadurch gelöst, daß der Chip auf einer Grundplatte aufgebracht wird, auf der der Chip so angebracht ist, daß seine Kontaktflächen von der Grundplatte weg gerichtet sind, eine auf der Grundplatte angebrachte und um den Chip herum angeordnete Schicht aus leitfähigem Material vorgesehen wird, die dazu dient, den Chip anzuschließen, mindestens genauso hoch wie der Chip ist und als Träger einer auf der Schicht angeordneten Abdeckplatte fungiert, deren eine Seite, die dem Chip gegenüberliegt, leitfähige Flächen aufweist, die so angeordnet sind, daß sie eine Verbindung zwischen dem Chip und der Schicht bilden.
- Der neue erfindungsgemäße Chip besitzt einen besonders einfachen Aufbau, der ein kostengünstiges und aus wenigen Prozeßschritten bestehendes Herstellungsverfahren ermöglicht, was insbesondere dann ins Gewicht fällt, wenn Massenprodukte wie Smart-Labels hergestellt werden sollen. Die Abdeckplatte erfüllt dabei eine Doppelfunktion. Sie erlaubt gleichzeitig eine Kapselung des Chips und eine elektrische Kontaktierung zwischen dem Chip und der leitfähigen Schicht, die z.B. aus einer Transponderantenne bestehen kann. Der Chip wird auch mechanisch dadurch entlastet, daß die leitfähige Schicht mindestens so hoch wie der Chip oder höher als der Chip ist. Das wirkt sich besonders positiv aus, wenn der Chip in einem Smart-Label integriert ist.
- Die Aufgabe der Erfindung wird auch durch mehrere erfindungsgemäße Verfahren zum Herstellen eines gekapselten Chips gelöst.
- Bei einem ersten erfindungsgemäßen Verfahren zur Herstellung eines gekapselten Chips wird der Chip auf einer Grundplatte so befestigt, daß seine Kontaktflächen von der Grundplatte weg gerichtet sind und es wird eine leitfähige Schicht, die zum Anschließen des Chips dient und mindestens genauso hoch wie der Chip ist, auf der Grundplatte um den Chip herum angebracht. Ferner wird eine Abdeckplatte bereitgestellt, auf deren einer Seite eine oder mehrere leitfähige Flächen so angeordnet werden, daß sie eine Verbindung zwischen dem Chip und der Schicht bilden können. Darauf wird auf der einen Seite der Abdeckplatte ein anisotrop leitender Film aufgebracht, und es wird die Abdeckplatte über der Grundplatte so ausgerichtet, daß die Seite mit der leitfähigen Fläche bzw. den leitfähigen Flächen über dem Chip angeordnet wird und eine Verbindung zwischen dem Chip und der Schicht gebildet werden kann. Schließlich wird die Abdeckplatte unter Wärmeeinwirkung so auf die Schicht gepreßt, daß der anisotrop leitende Film eine mechanische und elektrische Verbindung zwischen den Kontaktflächen des Chips und der leitfähigen Fläche bzw. den leitfähigen Flächen der Abdeckplatte herstellt und gleichzeitig eine elektrische und mechanische Verbindung zwischen der leitfähigen Fläche bzw. den leitfähigen Flächen der Abdeckplatte und der Schicht hergestellt wird.
- Bei einem zweiten erfindungsgemäßen Verfahren zur Herstellung eines gekapselten Chips wird auf einer Grundplatte eine zum Anschließen eines Chips dienende leitfähige Schicht, die mindestens genauso hoch wie der Chip ist, um eine für den Chip vorgesehene Fläche angebracht. Dann werden auf einer Seite einer Abdeckplatte eine oder mehrere leitfähige Flächen so angeordnet werden, daß sie eine Verbindung zwischen dem Chip und der Schicht bilden können, und es wird auf der einen Seite der Abdeckplatte über dem leitfähigen Film ein anisotrop leitender Film aufgebracht. Darauf wird der Chip auf dem anisotrop leitenden Film so angebracht, daß seine Kontaktflächen zu der Abdeckplatte hin gerichtet sind, und es wird die Abdeckplatte so auf die Grundplatte gelegt, daß der Chip auf der dafür vorgesehenen Fläche zum Liegen kommt und eine Verbindung zwischen dem Chip und der Schicht gebildet werden kann. Schließlich wird die Abdeckplatte unter Wärmeeinwirkung so auf die Schicht gepreßt, daß der anisotrop leitende Film eine mechanische und elektrische Verbindung zwischen den Kontaktflächen des Chips und der leitfähigen Fläche bzw. den leitfähigen Flächen der Abdeckplatte bildet und gleichzeitig eine elektrische und mechanische Verbindung zwischen der leitfähigen Fläche bzw. den leitfähigen Flächen der Abdeckplatte und der Schicht hergestellt wird.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
- Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. In der Zeichnung zeigen:
-
1 eine Seitenansicht im Schnitt einer ersten Ausführungsform eines erfindungsgemäßen gekapselten Chips, -
2 eine Draufsicht einer weiteren Ausführungsform eines erfindungsgemäßen gekapselten Chips, -
a3 bis3g die während der jeweiligen Schritte eines erfindungsgemäßen ersten Verfahrens zur Herstellung eines gekapselten Chips entstandenen Teile eines gekapselten Chips in einer Seitenansicht im Schnitt, -
4a bis4g die während der jeweiligen Schritte eines erfindungsgemäßen zweiten Verfahrens zur Herstellung eines gekapselten Chips entstandenen Teile eines gekapselten Chips in einer Seitenansicht im Schnitt. -
1 zeigt eine Ausführungsform eines gekapselten Chips gemäß der Erfindung. Der Chip10 ist mit der inaktiven Rückseite auf einer Grundplatte12 angebracht. Die Grundplatte12 kann aus einem starren Basismaterial bestehen, z.B. aus einem Epoxidharz mit Glasfasergewebe, oder sie kann als flexible Folie, beispielsweise aus Polyethylen (PET) oder Polyimid, ausgeführt sein. Um einen flexiblen Aufbau zu erreichen, kann der Chip10 auf seiner inaktiven Rückseite soweit abgeschliffen sein, daß er flexibel ist. Bei einem überwiegend aus Silizium bestehenden Chip10 läßt sich diese Flexibilität bei einer Dicke von weniger als 50 μm erreichen. - Auf die Grundplatte
12 ist eine elektrisch leitfähige Schicht14 aufgebracht, die beispielsweise aus Aluminium oder Kupfer bestehen kann. Diese Schicht14 dient dazu, den Chip10 an andere auf der Grundplatte12 angeordnete und in der1 nicht dargestellte Bauelemente anzuschließen. Die elektrisch leitfähige Schicht14 ist um den Chip10 herum angebracht und so hoch, daß sie mindestens gleich oder höher ist als der Chip10 zusammen mit seinen Kontaktflächen20 . Falls der Chip10 durch Abschleifen flexibel ausgeführt ist, weist die Schicht14 etwa eine Höhe von etwa 50 μm auf. Die Schicht14 kann z.B. aus zwei schmalen Aluminiumstreifen bestehen, die entlang von zwei Seiten eines rechteckigen Chips10 angebracht sind. Die Schicht14 muß den Chip10 nicht notwendigerweise vollständig umschließen. Es ist nur wichtig, daß die leitfähige Schicht14 als Träger für eine Abdeckplatte16 fungieren kann. Auf der Abdeckplatte16 , die beispielsweise ebenfalls aus einer flexiblen Folie besteht, sind leitfähige Flächen18 angebracht, die einen elektrischen Kontakt zwischen der leitfähigen Schicht14 auf der Grundplatte12 und den Kontaktflächen20 des Chips10 herstellen. Die leitfähigen Flächen18 können beispielsweise aus aufgeklebten dünnen Aluminium- oder Kupferstreifen bestehen oder in Form eines elektrisch leitfähigen Lacks (z.B. Graphitlack) aufgedruckt sein. - Der Chip
10 ist von einem Füllmaterial26 umschlossen. Dieses kann beispielsweise aus zwei verschiedenen Klebern bestehen: einem leitfähigen Kleber, der an den Kontaktflächen20 angebracht ist und die leitfähigen Flächen18 der Abdeckplatte16 mit den Kontaktflächen20 des Chips10 verbindet, sowie einem nichtleitenden Kleber, welcher den Chip10 umgibt. Zur Herstellung der elektrischen Verbindung zwischen den Kontaktflächen20 des Chips und den leitfähigen Flächen18 der Abdeckplatte16 kann auch ein anisotrop leitender Film (ACF) verwendet werden, also ein Material, das nur in einer Richtung einen sehr niedrigen elektrischen Widerstand hat, während es in der dazu senkrechten Richtung praktisch nichtleitend ist. Der anisotrop leitende Film26 besteht beispielsweise aus einem Epoxidharz, in welches sehr viele elektrisch leitende Partikel eingebracht sind, die so angeordnet sind, daß sie sich nur entlang der Richtung, in der elektrische Leitfähigkeit gewünscht ist, berühren. Das Epoxidharz dient gleichzeitig auch als Füllmaterial und umschließt den Chip10 vollständig und schützt ihn somit vor äußeren Einflüssen, wie z.B. Berührungen oder Feuchtigkeit. - Die leitfähige Schicht
14 auf der Grundplatte12 kann rein mechanisch, beispielsweise durch eine Crimpverbindung, mit den leitfähigen Flächen18 auf der Abdeckplatte16 kontaktiert sein. Ebenfalls kann die elektrische Verbindung mit einem elektrisch leitfähigen Kleber oder mit einem anisotrop leitenden Film ausgeführt sein. - In
2 ist in einer Draufsicht eine Ausführungsform des erfindungsgemäßen gekapselten Chips gezeigt, bei der die leitfähige Schicht14 auf der Grundplatte12 eine Antenne bildet, die an einen flexiblen Transponderchip30 angeschlossen ist. Die Grundplatte12 besteht beispielsweise aus einer dünnen flexiblen PET-Folie, auf die die Antenne14 aus Kupfer oder Aluminium aufgebracht ist. Auf der Abdeckplatte16 , welche ebenfalls aus einer dünnen flexiblen PET-Folie besteht, sind leitfähige Flächen18 aus Kupfer oder Aluminium aufgebracht. Ein anisotrop leitender Film26 stellt die Verbindung zwischen der leitfähigen Schicht14 auf der Grundplatte12 und den Kontaktflächen20 des Transponderchips30 her. - Der Transponderchip
30 kann zusammen mit der Antenne und dem Gehäuse ein sogenanntes Smart-Label bilden, bei dem z.B. im Speicher des Transponderchips30 Informationen gespeichert sind, die Merkmale eines Gegenstands repräsentieren, an dem das Smart-Label angebracht ist. Mehrere dieser flexiblen Smart-Labels können beispielsweise auf einem Papierstreifen aufgebracht werden, der zum kompakten Transport und zur einfachen Handhabung der Smart-Labels zu einer Rolle aufgewickelt werden kann. Bei solchen aufgewickelten Rollen, auf denen Tausende von Smart-Labels aufgewickelt sein können, wird zum Teil ein gewaltiger Druck auf die einzelnen Smart-Labels und damit die empfindlichen Transponderchips30 ausgeübt. Die Transponderchips30 können diesem Druck gut standhalten, da sie durch die leitfähigen Flächen14 , die genauso hoch oder höher als die Transponderchips30 sind und im Vergleich zum Transponderchip eine relativ große Fläche einnehmen, vom Druck entlastet werden. - Im folgenden wird unter Bezugnahme auf die
3a bis3g ein erfindungsgemäßes Verfahren zur Herstellung eines gekapselten Chips10 erläutert. In einem ersten Schritt, welcher in3a dargestellt ist, wird eine Grundplatte12 bereitgestellt. Die Grundplatte12 kann aus einem starren Basissubstrat, wie z.B. ein Epoxidharz mit Glasfasergewebe, bestehen oder als flexible Folie, beispielsweise aus PET oder Polyimid, ausgeführt sein. - Wie in
3b zu erkennen, wird dann auf die Grundplatte12 eine leitfähige Schicht14 aufgebracht. Die leitfähige Schicht14 kann beispielsweise aus Kupfer oder Aluminium bestehen und ist mindestens genauso hoch wie ein Chip10 , der später aufgebracht wird (siehe3c ). Die leitfähige Schicht14 wird auf der Grundplatte12 um eine für den Chip10 vorgesehene Fläche angebracht. - Der Chip
10 wird, wie in3c dargestellt, auf die Grundplatte12 , z.B. durch Kleben, auf der vorgesehenen Fläche aufgebracht. - In einem vierten Schritt, wie in der
3d dargestellt, wird eine Abdeckplatte16 bereitgestellt, die aus dem gleichen Material wie die Grundplatte12 gefertigt sein kann. Auf dieser Abdeckplatte16 sind zwei leitfähige Flächen18 , beispielsweise aus Aluminium oder Kupfer aufgebracht, die durch einen isolierenden Abschnitt voneinander getrennt sind. - Die Abdeckplatte
16 wird, wie in3e zu erkennen ist, in einem nächsten Schritt mit einem anisotrop leitenden Film26 versehen, der auf den leitfähigen Flächen18 auftragen wird. - Danach wird, wie in
3f zu erkennen ist, die Seite der leitfähigen Flächen18 der Abdeckplatte16 so über der Grundplatte12 angebracht, daß eine erste leitfähige Fläche18 sowohl mit einem ersten Teil der leitfähigen Schicht14 und einer ersten Kontaktfläche20 verbunden werden kann, was in3f links zu erkennen ist, und eine zweite leitfähige Fläche18 , die von der ersten leitfähigen Fläche18 isoliert ist, sowohl mit einem zweiten Teil der leitfähigen Schicht14 und einer zweiten Kontaktfläche20 verbunden werden kann. - Im letzten Schritt, der in
3g gezeigt ist, wird die Abdeckplatte16 mit einem Druckstempel32 unter Wärmeeinwirkung auf die Grundplatte10 gepreßt. Der anisotrop leitende Film26 stellt dabei eine elektrische Verbindung zwischen den Kontaktflächen20 des Chips10 und den leitfähigen Flächen18 auf der Abdeckplatte16 sowie zwischen der leitfähigen Schicht14 auf der Grundplatte12 und den leitfähigen Flächen18 auf der Abdeckplatte16 her. Durch die Wärmeund Druckeinwirkung verteilt sich der anisotrop leitende Film26 um den Chip10 und versiegelt diesen hermetisch. - In den
4a bis4g ist ein zweites erfindungsgemäßes Verfahren zur Herstellung eines gekapselten Chips dargestellt. In einem ersten Schritt, welcher in4a dargestellt ist, wird eine Grundplatte12 bereitgestellt. Die Grundplatte12 kann aus einem starren Basissubstrat, wie z.B. ein Epoxidharz mit Glasfasergewebe, bestehen oder als flexible Folie, beispielsweise aus PET oder Polyimid, ausgeführt sein. - In einem zweiten Schritt (
4b ) wird auf die Grundplatte12 eine leitfähige Schicht14 aufgebracht. Die leitfähige Schicht14 kann beispielsweise aus Kupfer oder Aluminium bestehen und wird auf der Grundplatte12 um eine für einen Chip10 vorgesehene Fläche angebracht (siehe4f ). Die leitfähige Schicht14 ist mindestens genauso hoch wie der Chip10 . - Im nächsten Schritt (
4c ) wird eine Abdeckplatte16 bereitgestellt, die aus dem gleichen Material wie die Grundplatte12 gefertigt sein kann. Auf dieser Abdeckplatte16 sind flächenhaft leitfähige Schichten beispielsweise aus Aluminium oder Kupfer aufgebracht. In der4c sind zwei leitfähige Flächen18 dargestellt, die voneinander isoliert sind. - Die Abdeckplatte
16 wird dann, wie in4d dargestellt, mit einem anisotrop leitenden Film26 versehen, der auf der Seite der Abdeckplatte16 mit den leitfähigen Flächen18 auftragen wird. - Danach wird, wie in
4e dargestellt, der Chip10 so auf die Abdeckplatte16 aufgebracht, daß seine Kontaktflächen20 zu den leitfähigen Flächen18 hin gerichtet sind und eine elektrische Verbindung zwischen einigen der Kontaktflächen20 des Chips10 und bestimmten der leitfähigen Flächen18 in gewünschter Weise hergestellt werden kann. - Danach wird, wie in
4f gezeigt, die Seite der Abdeckplatte16 mit den leitfähigen Flächen18 so über der Grundplatte12 angebracht, daß Teile der leitfähigen Flächen18 eine elektrische Verbindung zu Teilen der Schicht14 herstellen können. Der Chip10 wird dabei so angeordnet, daß er von der leitfähigen Schicht14 auf der Grundplatte12 umgeben wird. - Im letzten Schritt gemäß der
4g wird, wie im oben beschriebenen ersten Verfahren, die Abdeckplatte16 unter Wärmeeinwirkung mit einem Druckstempel32 auf die Grundplatte12 gepreßt. - Verfahren zur Herstellung eines gekapselten Chips
10 wurden anhand von zwei konkreten Beispielen beschrieben, die in vielfältiger Weise modifiziert werden können. Beispielsweise kann der anisotrop leitende Film26 nur auf eine kleinere Fläche aufgebracht werden, wobei die leitfähige Schicht14 und Teile der leitfähigen Flächen18 nicht bedeckt werden. Es können dann vor dem Anpressen der Abdeckplatte16 auf die Grundplatte12 die leitfähige Schicht14 auf der Grundplatte12 und die leitfähigen Flächen18 auf der Abdeckplatte16 durch eine Crimpverbindung verbunden werden. Die Crimpverbindung kann beispielsweise durch mechanische Verformung oder mit Hilfe von Ultraschall hergestellt werden. Die Verbindung kann natürlich auch durch den anisotrop leitenden Film erfolgen.
Claims (17)
- Gekapselter Chip mit einer Grundplatte (
12 ), auf der der Chip (10 ) so angebracht ist, daß seine Kontaktflächen (20 ) von der Grundplatte (12 ) weg gerichtet sind, einer auf der Grundplatte (12 ) angebrachten und um den Chip (10 ) herum angeordneten Schicht (14 ) aus leitfähigem Material, die dazu dient, den Chip (10 ) anzuschließen, mindestens genauso hoch wie der Chip (10 ) ist und als Träger einer auf der Schicht (14 ) angeordneten Abdeckplatte (16 ) fungiert, deren eine Seite, die dem Chip (10 ) gegenüberliegt, eine oder mehrere leitfähige Flächen (18 ) aufweist, die so angeordnet sind, daß sie eine elektrische Verbindung zwischen dem Chip (10 ) und der Schicht (14 ) bilden. - Gekapselter Chip nach Anspruch 1, wobei der Chip (
10 ) mit einem Füllmaterial umgeben ist, das den Hohlraum zwischen der Grundplatte (12 ) und der Abdeckplatte (16 ) ausfüllt. - Gekapselter Chip nach einem der vorherigen Ansprüche, bei dem darüber hinaus ein elektrisch leitender Kleber vorgesehen ist, der die elektrische und mechanische Verbindung zwischen den Kontaktflächen (
20 ) des Chips (10 ) und der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) herstellt. - Gekapselter Chip nach einem der Ansprüche 1 und 2, bei dem darüber hinaus ein anisotrop leitender Film (
26 ) (ACF) vorgesehen ist, der eine elektrische und mechanische Verbindung zwischen den Kontaktflächen (20 ) des Chips (10 ) und der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und zwischen der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und der auf der Grundplatte (12 ) angeordneten leitfähigen Schicht (14 ) herstellt. - Gekapselter Chip nach Anspruch 4, bei dem das Füllmaterial aus dem anisotrop leitenden Film (
26 ) besteht. - Gekapselter Chip nach einem der vorherigen Ansprüche, bei dem die Grundplatte (
12 ) und die Abdeckplatte (16 ) jeweils aus einem flexiblen Material bestehen. - Gekapselter Chip nach einem der vorherigen Ansprüche, bei dem die Höhe des Chips (
10 ) so gering ist, daß er flexibel ist. - Gekapselter Chip nach Anspruch 7, bei dem der Chip (
10 ) im wesentlichen aus Silizium besteht und weniger als 50 μm hoch ist. - Gekapselter Chip nach einem der vorherigen Ansprüche, bei dem der Chip (
10 ) einen Transponder umfaßt. - Gekapselter Chip nach Anspruch 9, bei dem die leitfähige Schicht (
14 ) eine Antenne umfaßt. - Smart-Label mit einem gekapselten Chip nach Anspruch 10.
- Rolle aus einer aufgerollten Bahn eines Trägermaterials, auf der mehrere Smart-Labels nach Anspruch 11 angebracht sind.
- Rolle nach Anspruch 12, bei der das Trägermaterial aus Papier besteht.
- Verfahren zur Herstellung eines gekapselten Chips, bei dem (a) der Chip (
10 ) auf einer Grundplatte (12 ) so befestigt wird, daß seine Kontaktflächen (20 ) von der Grundplatte (12 ) weg gerichtet sind und eine leitfähige Schicht (14 ), die zum Anschließen des Chips (10 ) dient und mindestens genauso hoch wie der Chip (10 ) ist, auf der Grundplatte (12 ) um den Chip (10 ) herum angebracht wird, (b) eine Abdeckplatte (16 ) bereitgestellt wird, auf deren einer Seite eine oder mehrere leitfähige Flächen (18 ) so angeordnet werden, daß sie eine Verbindung zwischen dem Chip (10 ) und der Schicht (14 ) bilden können, (c) auf der einen Seite der Abdeckplatte (16 ) ein anisotrop leitender Film (26 ) aufgebracht wird, (d) die Abdeckplatte (16 ) über der Grundplatte (12 ) so ausgerichtet wird, daß die Seite mit der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) über dem Chip (10 ) angeordnet wird und eine Verbindung zwischen dem Chip (10 ) und der Schicht (14 ) gebildet werden kann, (e) die Abdeckplatte (16 ) unter Wärmeeinwirkung so auf die Schicht (14 ) gepreßt wird, daß der anisotrop leitende Film (26 ) eine mechanische und elektrische Verbindung zwischen den Kontaktflächen (20 ) des Chips (10 ) und der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) herstellt und gleichzeitig eine elektrische und mechanische Verbindung zwischen der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und der Schicht (14 ) hergestellt wird. - Verfahren zur Herstellung eines gekapselten Chips, bei dem (a) auf einer Grundplatte (
12 ) eine zum Anschließen eines Chips (10 ) dienende leitfähige Schicht (14 ), die mindestens genauso hoch wie der Chip (10 ) ist, um eine für den Chip (10 ) vorgesehene Fläche angebracht wird, (b) auf einer Seite einer Abdeckplatte (16 ) eine oder mehrere leitfähige Flächen (18 ) so angeordnet werden, daß sie eine Verbindung zwischen dem Chip (10 ) und der Schicht (14 ) bilden können, (c) auf der einen Seite der Abdeckplatte (16 ) über der leitfähigen Fläche (18 ) oder den leitfähigen Flächen (18 ) ein anisotrop leitender Film (26 ) aufgebracht wird, (d) der Chip (10 ) auf dem anisotrop leitenden Film (26 ) so angebracht wird, daß seine Kontaktflächen (20 ) zu der Abdeckplatte (16 ) hin gerichtet sind, (e) die Abdeckplatte (16 ) so auf die Grundplatte (12 ) gelegt wird, daß der Chip (10 ) auf der dafür vorgesehenen Fläche zum Liegen kommt und eine Verbindung zwischen dem Chip (10 ) und der Schicht (14 ) gebildet werden kann, und (f) die Abdeckplatte (16 ) unter Wärmeeinwirkung so auf die Schicht (14 ) gepreßt wird, daß der anisotrop leitende Film (26 ) eine mechanische und elektrische Verbindung zwischen den Kontaktflächen (20 ) des Chips (10 ) und der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) bildet und gleichzeitig eine elektrische und mechanische Verbindung zwischen der leitfähigen Fläche (18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und der Schicht (14 ) hergestellt wird. - Verfahren nach einem der Ansprüche 14 oder 15, bei dem die gleichzeitige Verbindung zwischen der leitfähigen Fläche (
18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und der Schicht (14 ) durch eine Crimpverbindung hergestellt wird. - Verfahren nach einem der Ansprüche 14 oder 15, bei dem die gleichzeitige Verbindung zwischen der leitfähigen Fläche (
18 ) bzw. den leitfähigen Flächen (18 ) der Abdeckplatte (16 ) und der Schicht (14 ) durch den anisotrop leitenden Film gebildet wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10235771A DE10235771A1 (de) | 2002-08-05 | 2002-08-05 | Gekapselter Chip und Verfahren zu seiner Herstellung |
US10/629,095 US20040089956A1 (en) | 2002-08-05 | 2003-07-29 | Encapsulated chip and procedure for its manufacture |
US11/025,245 US20050110112A1 (en) | 2002-08-05 | 2004-12-28 | Encapsulated chip and procedure for its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10235771A DE10235771A1 (de) | 2002-08-05 | 2002-08-05 | Gekapselter Chip und Verfahren zu seiner Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10235771A1 true DE10235771A1 (de) | 2004-02-26 |
Family
ID=30775007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10235771A Ceased DE10235771A1 (de) | 2002-08-05 | 2002-08-05 | Gekapselter Chip und Verfahren zu seiner Herstellung |
Country Status (2)
Country | Link |
---|---|
US (2) | US20040089956A1 (de) |
DE (1) | DE10235771A1 (de) |
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8131 | Rejection |