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Bezeichnung der Erfindung: Schaltungsanordnung
zur Regeneration von Taktsignalen.
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Die Erfindung betrifft eine Schaltungsanordnung
zur Regeneration von Taktsignalen. Sie findet insbesondere Verwendung
bei CMOS-Schaltungen mit hochfrequenten Taktsignalen im Gigahertzbereich.
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Bei integrierten Schaltungen und
anderen Anwendungen werden zunehmend Taktsignale mit sehr hohen
Frequenzen benötigt.
Beispielsweise liegen die Frequenzen der Taktsignale bei komplexen CMOS-Schaltungen
im Bereich von 3 Gigahertz. Zur Realisierung derart hochfrequenter
Taktfrequenzen in integrierten Schaltungen ist es notwendig, die
Taktsignale über
mehrere Millimeter bis Zentimeter auf dem Chip mit der integrierten
Schaltung zu übertragen.
Allerdings sind die Leitungsverluste auf einem Chip relativ groß. Es ist
daher notwendig, die Taktsignale regelmäßig zu regenerieren.
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Darüberhinaus treten Verzerrungen
des Taktsignals sowohl in der Amplitude als auch im Zeitbereich
auf, die zu verringerten Störabständen im System
und damit zu Problemen bei der Taktung der Lokigschaltungen führen können. Beispielsweise
erzeugen CMOS-Inverter inhärent
Pulsverzerrungen, d.h. die HIGH-LOW Flanke weist eine unterschiedliche
Laufzeit auf als die LOW-HIGH Flanke. Ein anderes Problem kann darin
bestehen, dass die HIGH oder LOW Zustände eines Taktsignals zu kurz
sind. Es ist anzustreben, bei der Regeneration der Taktsignale derartige
Verzerrungen des Taktsignals zu beseitigen.
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Der vorliegenden Erfindung liegt
die Aufgabe zugrunde, hochfrequente Taktsignale in integrierten Schaltungen
zu regenerieren und dabei Pulsverzerrungen der Taktsignale möglichst
weitgehend auszugleichen, insbesondere regenerierte Taktsignale
mit einem vollen CMOS-Hub bereitzustellen.
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Diese Aufgabe wird erfindungsgemäß durch eine
Schaltungsanordnung mit den Merkmalen des Anspruchs 1 und eine Schaltungsanordnung
des Anspruchs 5 gelöst.
Bevorzugte und vorteilhafte Ausgestaltungen der Erfindung sind in
den Unteransprüchen
angegeben.
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Danach zeichnet sich die erfindungsgemäße Lösung dadurch
aus, dass zunächst
ein Eingangs-Differenzverstärker
zur Beseitigung von Störungen
der Taktsignale vorgesehen ist. Der Eingangs-Differenzverstärker beseitigt
insbesondere Störungen,
die sich aus unterschiedlichen Laufzeiten oder aus unterschiedlichen
HIGH-/LOW-Phasen des positiven und des negativen Taktsignals ergeben. Des
weiteren wird erfindungsgemäß in einem
sich anschließenden
Regelkreis eine Offset-Kompensation vorgenommen. Zielgröße für die Regelung
ist das Ausgangssignal der Schaltungsanordnung, das durch zwei Inverter
bereitgestellt wird. Die Regelgröße ist die
Differenz der beiden Invertersignale, welche auf Null geregelt wird.
Die Offset-Kompensation ermöglich
die Beseitigung von Störungen,
die durch einen Gleichspannungs-Offset
auf den zueinander invertierten Taktsignalen hervorgerufen werden.
Ein solcher kann beispielsweise durch ungleiche Lastwiderstände oder
Schalttransistoren herbeigeführt
werden.
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Die erfindungsgemässe Lösung stellt somit ein regeneriertes
differentielles Taktsignal bereit, das weitgehend von Störungen befreit
ist.
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In einer bevorzugten Ausgestaltung
der Erfindung ist zusätzlich
eine Regelschaltung zur Ansteuerung der beiden Inverter, die das
Ausgangs-Taktsignal bereitstellen, vorgesehen. Diese Regelschaltung
gleicht Verzerrungen am Ausgang der Inverter aus, die darauf zurückzuführen sind, dass
die Schaltschwellen von Invertern stark über Prozesstoleranzen und der
Umgebungstemperatur streuen. Durch die Regelschaltung wird die Pegellage
(d.h. der Offset) für
den Inverterschaltpunkt genau eingestellt. Dies wird über eine
Steuerspannung erreicht, welche durch einen Regelverstärker der
Regelschaltung bereitgestellt wird. Über die Steuerspannung wird
den Ausgangssignalen des Differenzverstärkers, der die Ansteuersignale
für die
beiden Inverter erzeugt, eine Offset-Spannung überlagert. Dadurch kann die
Eingangsimpulsform für
den jeweiligen Inverter in den optimalen Schaltpunkt des Inverters
geschoben und eine optimale Ausgangsimpulsform des Ausgangs-Taktsignals
erreicht werden.
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Die Regelgröße für diese weitere Regelung wird
aus dem Mittelwert des ersten und des zweiten differentiellen Ausgangs-Taktsignales
gewonnen. Der Sollwert wird durch einen Spannungsteiler bereitgestellt.
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In einer alternativen Ausgestaltung
der Erfindung weist die erfindungsgemässe Schaltungsanordnung neben
dem Eingangs-Differenzverstärker lediglich
die Regelschaltung zur Ansteuerung der beiden Inverter auf. Eine
Offset-Kompensationsschaltung
ist bei dieser Ausgestaltung dagegen nicht vorgesehen. Neben dem
Eingangs-Differenzverstärker
kann somit die Offset-Kompensationsschaltung und/oder die Regelschaltung
zur Ansteuerung der beiden Inverter vorgesehen sein.
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In einer bevorzugten Ausgestaltung
ist der Regelverstärker
der Offset-Kompensationsschaltung ein Integrator, der dem Differenzverstärker der
Offset-Kompensationsschaltung zwei Eingangssignale zur Verfügung stellt.
Dem Eingang des Integrators kann dabei ein Hochfrequenzfilter vorgeschaltet
sein, durch das nichtlineare Effekte vermieden werden. Im Differenzverstärker der
Offset-Kompensationsschaltung wird den beiden Ausgangssignalen des
Differenzverstärkers bevorzugt über zwei
geregelte Ströme
und mindestens einen Widerstand jeweils eine Offset-Spannung überlagert.
Es kann somit der Offset sowohl des positiven als auch des negativen
Taktsignals individuell ausgeglichen werden.
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Auch der (zweite) Regelverstärker der
Regelschaltung zur Ansteuerung der beiden Inverter ist bevorzugt
ein Integrator. Die Eingangssignale des zweiten Integrators, zum
einen der Mittelwert des ersten und des zweiten differentiellen
Ausgangs-Taktsignals (EP, En) und zum anderen ein Sollwert, werden
bevorzugt jeweils durch eine Spannungsteilerschaltung bereitgestellt.
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Der Ausgang des zweiten Regelverstärkers wird
einem (dritten) Differenzverstärker
zugeführt, der
in Antwort auf das erste und das zweite verstärkte Offset-kompensierte Signal
des (zweiten) Differenzverstärkers
der Offset-Kompensationsschaltung
sowie das Ausgangssignal des zweiten Regelverstärkers erste und zweite Ansteuersignale
für den
ersten und zweiten Inverter erzeugt. Der Regelverstärker regelt
dabei bevorzugt eine Stromquelle des dritten Differenzverstärkers, durch
die ein Strom bereitstellbar ist, über den zur Ausregelung der
Duty-Cycle-Verzerrung des ersten und des zweiten Inverters eine
Offset-Spannung auf die Ansteuersignale für den ersten und für den zweiten
Inverter gelegt wird.
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Alternativ sind für den Fall, dass für jeden
Inverter eine getrennte Regelung vorliegt, zwei geregelte Stromquellen
des dritten Differenzverstärkers vorgesehen,
die jeweils eine individuelle Offset-Spannung auf die Ansteuersignale
für den
ersten und für
den zweiten Inverter legen.
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Bevorzugt sind sämtliche Schaltungskomponenten
in CMOS-Technik
ausgeführt.
Die Taktfrequenz liegt bevorzugt bei 3 GHz.
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Die Erfindung wird nachfolgend unter
Bezugnahme auf die Figuren der Zeichnung anhand eines Ausführungsbeispieles
näher erläutert. Es
zeigen:
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1A – ein unverzerrtes
differentielles Taktsignal bestehend aus einem positiven Signal
und einem dazu invertierten negativen Signal;
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1B – ein erstes
verzerrtes Taktsignal, das mit einem Offset versehen ist;
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1C – ein zweites
verzerrtes Taktsignal, bei dem das eine (negative) Signal gegenüber dem anderen
(positiven) Signal zeitverzögert
ist;
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1D – ein drittes
verzerrtes Taktsignal, bei dem die HIGH-Phase des positiven und
des negativen Signals jeweils länger
ist als die LOW-Phase;
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1E – ein stark
verzerrtes Taktsignal, das die in 1D dargestellte
Verzerrung in verstärktem Maße aufweist
und wie es beispielsweise nach mehrfachem Durchlaufen eines CMOS-Inverters
auftritt;
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2 – ein Ausführungsbeispiel
einer Schaltungsanordnung zur Regeneration von Taktsignalen;
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3 – eine Anordnung
von Schaltungsanordnungen gemäß der 2;
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4 – ein Ausführungsbeispiel
eines ersten Differenzverstärkers
der 2;
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5A – ein Ausführungsbeispiel
eines zweiten Differenzverstärkers
der 2;
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5B – ein Ausführungsbeispiel
eines dritten Differenzverstärkers
der 2;
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5C – eine alternative
Ausgestaltung des Differenzverstärkers
der 5A.
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6 – ein Ausführungsbeispiel
eines ersten Integrators der 2;
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7 – ein Ausführungsbeispiel
eines zweiten Integrators der 2;
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8 – ein Ausführungsbeispiel
eines Inverters der 2 und
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9 – eine Kennlinie,
eine Eingangspulsform und eine an der Kennlinie gespiegelte Ausgangspulsform
eines Inverters gemäß der 8.
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Die grundlegenden Komponenten der
Schaltung zur Regeneration von Taktsignalen sind in der 2 dargestellt. Danach weist
die Schaltungsanordnung einen ersten Differenzverstärker 1,
einen zweiten Differenzverstärker 2,
einen dritten Differenzverstärker 3,
zwei Inverter In1, In2, zwei Spannungsteiler 4, 5,
einen differentiellen Leitungstreiber 6, einen ersten Integrator 7 und
einen zweiten Integrator 8 auf.
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Der erste Differenzverstärker 1 ist
ein Eingangsverstärker
und weist als Eingangssignal ein erstes und ein zweites differentielles
Eingangs-Taktsignal Ap, An auf, das dem Differenzverstärker durch Transmissionsleitungen 9, 10 zugeführt wird.
Die Transmissionsleitungen können
Wellenleitungseigenschaften haben oder eine einfache RC-Eigenschaft, wie
sie z.B. bei relativ kurzen Leitungen auf integrierten Schaltungen
vorliegt.
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Der Differenzverstärker 1 erzeugt
ein erstes und ein zweites verstärktes
Signal Bp, Bn in Antwort auf das erste und das zweite differentielle
Eingangs-Taktsignal Ap, An. Die verstärkten Signale Bp, Bn werden
dem zweiten Differenzverstärker 2 zugeführt.
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Der Eingangs-Differenzverstärker 1 beseitigt Störungen des
Taktsignals, wie sie in den 1C bis 1E dargestellt sind. Zunächst ist
in der 1A ein unverzerrtes, ideales
Taktsignal bestehend aus einem positiven Signal P und einem negativen
Signal N, die zueinander invertiert sind, dargestellt. Die Pulsweiten T-High
und T-Low weisen die gleiche Länge
auf. Die Schnittpunkte der beiden zueinander invertierten Differenzsignale
liegen bei 50 Prozent der Amplitude.
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Bei dem Taktsignal der 1C liegt eine Laufzeitverschiebung der
einzelnen Taktsignale P, N vor, die durch unterschiedliche Laufzeiten
auf die Übertragungsstrecke
des positiven und negativen Signals hervorgerufen ist. Es liegt
dabei keine Verzerrung des Differenzensignals, sondern nur eine
Verzerrung der einzelnen Signale P, N vor. Dies kann zu Problemen
führen,
wenn vom Differenzsignal auf zwei Eintaktsignale übergegangen
wird.
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Die 1D zeigt
ein verzerrtes Signal, bei dem die HIGH-Phase jedes Signals P, N länger ist
als die LOW-Phase. Ähnlich
wie bei der 1C ist auch hier nicht
das Differenzsignal, sondern sind nur die einzelnen Signale gestört.
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Die 1E zeigt
die gleiche, nur verstärkte Störung, wie
sie üblicherweise
beim mehrfachen Durchlaufen von CMOS-Invertern auftritt. Die Pulsweiten Td_High
und Td_Low in Bezug auf die Differenz der Signale P, N sind zwar
gleich groß,
die Weiten Ts_low und Ts_low hinsichtlich der bei 50% der Amplitude
liegenden Schaltschwellen jedoch unterschiedlich.
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Der Eingangs-Differenzverstärker 1 beseitigt Störungen des
Taktsignals entsprechend den 1C bis 1E, da das Differenzsignal nicht gestört ist.
Der Differenzverstärker
schaltet stets am Kreuzungspunkt X des positiven Signals P und des
negativen Signals N um. Bezüglich
der Korrektur einer Laufzeitverschiebung (1C)
ist es dafür
erforderlich, dass die Verzögerung
kleiner ist als die jeweilige Anstiegs- bzw. Abfallflanke des Signals und dass
der Schnittpunkt X der Differenzsignale im COMMON-MODE-Bereich des
Differenzverstärker
liegt.
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Eine beispielhafte Ausgestaltung
des Eingangs-Differenzverstärkers 1 ist
in der 4 dargestellt.
Danach weist der Differenzverstärker 1 zwei Feldeffekttransistoren
T1, T2 auf, deren Gate-Anschlüsse
mit den Eingangs-Taktsignalen
Ap, An beaufschlagt sind. Die Source-Anschlüsse sind zusammengeschaltet
und mit einer Stromquelle S1 verbunden. Die Drain-Anschlüsse der
beiden Transistoren T1, T2 sind jeweils über einen Widerstand R7, R8
mit einer Vdd-Versorgungsspannung
verbunden. Des weiteren sind die Gate-Anschlüsse der Transistoren T1, T2
mit Ausgängen
verbunden, an denen das erste und zweite verstärkte Signal Bp, Bn anliegen.
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Es wird darauf hingewiesen, dass
das dargestellte Ausführungsbeispiel
eines Differenzverstärkers
wie auch die nachfolgenden Ausführungsbeispiele
anderer Differenzverstärker
und Integratoren nur beispielhaft zu verstehen sind. Grundsätzlich können die
Differenzverstärker
und Integratoren auch durch andere Schaltungen realisiert sein.
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Das verstärkte Ausgangssignal Bb, Bn
des ersten Differenzverstärkers 1 beseitigt
zwar Störungen
der in den
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1C bis 1E beschriebenen Art. Auch der Differenzverstärker 1 kann
jedoch fehlerbehaftet sein. Zudem kann ein Offset auf der Leitung
liegen, den der Differenzverstärker 1 nicht
beseitigen kann. Ein solcher Offset ist in 1D dargestellt.
Anders als bei der 1A, die ein unverzerrtes,
ideales Signal zeigt, liegt bei 1D ein
Signal mit einem Gleichspannungs(DC)-Offset vor. Ein solcher Gleichspannungs-Offset
kann bei sogenannten Current-Mode-Level-Signalen (CML) vorkommen
und wird beispielsweise hervorgerufen durch ungleiche Lastwiderstände oder
Schalttransistoren. Aufgrund des Offsets verschieben sich die Pulsweiten
T_High und T_Low. Ferner nimmt der Störabstand ab und die Differenzamplitude
wird kleiner, wie in der Taktphase T_High zu erkennen ist.
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Zur Beseitigung einer derartigen
Verzerrung weist die in 2 dargestellte
Schaltung einen Offset-Kompensationsschaltungsteil
auf.
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Zur Erläuterung des Offset-Kompensationsschaltungsteils
wird zunächst
darauf hingewiesen, dass das differentielle Ausgangs-Taktsignal
Ep, En der Schaltungsanordnung durch zwei Inverter In1, In2 bereitgestellt
wird. Bei den Signalen Ep, En handelt es sich um das eigentliche
Nutzsignal für
die Schaltung. Die Offset-Kompensationsschaltung weist nun einen
Regelkreis auf, dessen Zielgröße für die Regelung
das Ausgangssignal Ep, En hinter den beiden Invertern ist. Die Regelgröße ist die
Differenz der beiden Inverter-Signale Ep, En. Diese soll auf Null
bzw. auf einen konstanten Wert geregelt werden, da dann davon ausgegangen
werden kann, dass die Störungen
der 1B (und auch der 1C bis 1E) nicht mehr vorliegen.
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Die Ausgangssignale der beiden Inverter In1,
In2 werden über
einen Hochfrequenzfilter, der aus einer Kapazität C4 und zwei Widerständen R5, R6
besteht, dem ersten Integrator 7 zugeführt. Durch das Hochfrequenzfilter,
das optional ist, können nichtlineare
Effekte durch hochfrequente Übersteuerung
vermieden bzw. herausgefiltert werden.
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Eine beispielhafte Ausführungsform
des Integrators 7 ist in der 7 dargestellt.
Der Integrator der 7 weist
zwei Eingangstransistoren T3, T4, zwei dazu komplementäre Transistoren
T5, T6, zwei Ausgangstransistoren, T7, T8, zwei Stromquellen S2,
S3 und eine Kapazität
C5 auf. Die Drain-Anschlüsse der
Eingangstransistoren T3, T4 sind jeweils über einen komplementären Transistor
T5, T6 mit der Versorgungsspannung Vdd verbunden. Zusätzlich sind
die Gate-Anschlüsse der
beiden komplementären
Transistoren T5, T6 zusammengeschaltet und mit dem Drain-Anschluss
des einen Eingangstransistors T3 verbunden. Der Drain-Anschluss
des anderen Eingangstransistors T4 ist mit der Kapazität C5 verbunden.
Der andere Anschluss der Kapazität C5
ist mit Ground verbunden.
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Die Schaltung funktioniert derart,
dass die an den Eingangstransistoren T3, T4 anliegende Differenz
der Ausgangssignale Ep, En der beiden Inverter In1, In2 integriert
wird. Die Ausgangsspannung VC5 liegt über die Kapazität C5 an
dem Ausgangstransistor T7 an, dessen Drain-Anschluss zusammen mit dem Drain-Anschluss
des weiteren Transistors T8, dessen Gate-Spannung durch einen Referenzwert Vref
festgelegt ist, die Ausgänge
des Integrators bildet. Die Source-Anschlüsse der Ausgangstransistoren
T7, T8 sind zusammengeschaltet und mit der Stromquelle S3 verbunden.
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Es werden ausgangsseitig zwei Korrekturströme Ioffsp
und Ioffsn bereitgestellt, die beide invers zueinander sind und
die dem zweiten Differenzverstärker 2 zugeführt werden.
Die Zeitkonstante der Regelung wird über die Integrator-Zeitkonstante T2 eingestellt,
welche sich aus der Kapazität
C5 und dem Strom I2 durch die erste Stromquelle S2 einstellt.
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Eine beispielhafte Ausgestaltung
des zweiten Differenzverstärkers
ist in 5B dargestellt. Der Differenzverstärker der 5B weist zunächst einen Differenzverstärker ähnlich dem
Differenzverstärker der 4 mit zwei Eingangstransistoren
T9, T10 und einer Stromquelle S4 auf. Die Drain-Anschlüsse der Transistoren
T9, T10 sind jeweils über
zwei Widerstände
R9, R11b und R10, R11a mit der Spannung Vdd verbunden. Die Ausgänge des
ersten Integrators 7 sind jeweils mit einem Bezugspunkt
zwischen den jeweiligen Widerständen
R9, R11b; R10, R11a verbunden. Bei Fließen eines Stromes Ioffsp bzw.
Ioffsn wird ein differentieller Gleichstrom in den zweiten Differenzverstärker 2 eingespeist,
der zu einer Änderung
der Pegel des differentiellen Ausganges Cp, Cn führt, wobei eine Offset-Korrektur
erfolgt.
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Ein weiterer Schaltungsteil der Generatorschaltung
der 2 wird durch eine
Regelsteuerung zur Ansteuerung der beiden Inverter In1, In2 realisiert.
Die Inverter In1, In2 sind in 8 dargestellt. Es
handelt sich um übliche
CMOS-Inverter mit zwei MOS-Transistoren T17, T18, einem p-Kanal MOS-Transistor T17 und
einem n-Kanal MOS-Transistor T18, die komplementär ausgebildet und in Reihe
geschaltet sind. Der Transistor T17 ist mit seinem Source-Anschluß mit dem
Bezugspotential GROUND und der Transistor T28 mit seinem Source-Anschluß mit der
Betriebsspannung Vdd verbunden.
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Wenn an dem Eingangsknoten die Eingangsspannung
LOW anliegt, sperrt der Transistor T17 und wird der Ausgang auf
die Betriebsspannung Vdd gezogen. Wenn dagegen die Eingangsspannung
am Eingangsknoten den Wert HIGH annimmt, sperrt der obere Transistor
T18 und wird der Ausgang auf Ground gezogen. Derartige CMOS-Inverter
sind an sich bekannt.
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Hintergrund der im Folgenden erläuterten Regelschaltung
zur Ansteuerung der beiden Inverter ist der Umstand, dass die Schaltstellen
von CMOS-Invertern stark über
Prozesstoleranzen und Temperatur streuen. Eine derartige Invertercharakteristik ist
in 9 dargestellt. In
Abhängigkeit
von der absoluten Pegellage des Eingangssignals 13 ergibt sich
eine Verzerrung der Ausgangspulsform 14. Die Ausgangspulsform
ergibt sich dabei durch Spiegelung der Eingangspulsform 10 an
der Kennlinie 15 des Inverters. Die Signalformen 14, 14', 14'' der
Ausgangspulsform korrespondieren dabei zu den jeweiligen Kennlinien 15, 15', 15'' des
Inverters (gleiche Strichform), wobei die nichtgestrichelte Eingangsimpulsform
zugrunde liegt.
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Die gewünschte Regelung soll dahingehend erfolgen,
dass stets die nichtgestrichelte Ausgangspulsform 14 vorliegen
soll. Angesichts der nicht vermeidbaren Kennlinienschwankung wird
dies dadurch erreicht, dass über
die Eingangsimpulsform eine Offset-Korrektur erfolgt, um bei Kennlinienschwankungen
die durchgezogene Ausgangskennlinie zu erhalten. Beispiele für entsprechend
Offset-korrigierte Eingangsimpulsformen sind gestrichelt dargestellt
(Pulse 13', 13'' ).
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Mit anderen Worten soll durch die
absolute Pegellage des Eingangssignales bzw. Eingangsimpulses die
Pulsverzerrung am Ausgang minimiert werden. Die Einstellung der
absoluten Pegellage des Eingangssignals für die Inverter In1, In2 erfolgt
durch eine Regelschleife mit dem als Regelverstärker dienenden zweiten Integrator
B. Die Regelgröße für die Regelung
wird aus dem Mittelwert der beiden Ausgänge Ep, En der beiden Inverter
In1, In2 gewonnen. Der Mittelwert wird durch den Spannungsteiler 4 bereitgestellt,
der zwei Widerständen
R1, R2 und eine Kapazität
C2 aufweist. Die Widerstände
sind dabei in Reihe zwischen die Ausgänge der Inverter In1, In2 geschaltet.
Die Widerstände
R1, R2 sind in der Regel gleich groß, jedenfalls sofern das Taktsignal
wie üblich
symmetrisch ist. Die zwischen den beiden Widerständen R1, R2 anliegenden Spannung
wird dem Integrator 8 als ein Eingangssignal zugeführt.
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Das zweite Eingangssignal für den Integrator wird
ebenfalls durch einen Spannungsteiler 5 mit den Widerständen R3,
R4 und einer Kapazität
C2 bereitgestellt. Der Spannungsteiler 5 stellt einen Sollwert bereit.
Die Differenz der Eingangssignale wird vom Integrator 1 integriert.
Der Integrator 1 stellt dann dem dritten Differenzverstärker 3,
der hinter den zweiten Differenzverstärker 2 geschaltet
ist und die Ansteuersignale für
die beiden Inverter In1, In2 ausgibt, eine Steuerspannung Vcmc zu
Verfügung.
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Ein Ausführungsbeispiel des ersten Integrators
ist in 6 dargestellt.
Danach besteht dieser ähnlich
wie der Integrator 7 der 7 aus
zwei Eingangstransistoren T11, T12, zwei dazu komplementären Transistoren
T13, T14, einer Stromquelle S5 und einer Kapazität C3, an der die Ausgangsspannung
Vcmc anliegt.
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Der dritte Differenzverstärker 3 ist
in der 5A dargestellt. Die Ausgangsspannung
Vcmc des zweiten Integrators dient zur Steuerung einer Stromquelle
S6 des dritten Differenzverstärkers.
Dieser weist des weiteren ähnlich
wie die zuvor beschriebenen Differenzverstärker zwei Eingangstransistoren
T15, T16, eine Stromquelle S7 und zwei Widerstände R9, R10 auf, wobei jeweils
einer der Widerstände
R9, R10 zwischen dem Drain-Anschluss der Transistoren T15, T16 und
der Spannung Vdd liegt. Über
die Steuerspannung Vcmc, die der Integrator 8 bereitstellt,
wird nun ein Strom Icmc, der über einen
Widerstand R11 zur Stromquelle 56 fließt, bereitgestellt. Über den
Strom Icmc und den Widerstand R11 wird den Signalspannungen Dp,
Dn an den Ausgängen
des dritten Differenzverstärkers 3 eine
Offset-Spannung überlagert.
Dadurch kann die Eingangspulsform gemäß 9 in den optimalen Schaltpunkt des Inverters
geschoben und eine optimale Ausgangsimpulsform erreicht werden.
Dabei wird aufgrund der vorherigen Schaltungsmaßnahmen davon ausgegangen,
dass das Differenzsignal Dp-Dn schon optimal eingestellt ist und
nur noch die Pegellage, d.h. der Offset für den Inverterschaltpunkt einzustellen
ist.
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Üblicherweise
ist es nicht erforderlich, für
jeden Inverter In1, In2 eine getrennte Regelung aufzubauen, da sich
die Inverter auf einem Chip gleich verhalten. Falls doch eine getrennte
Regelung erfolgen soll, werden zwei Integratoren bereitgestellt
und der Verstärker
wie in 5C dargestellt modifiziert.
Danach erfolgt für
jeden Ausgang Dp, Dn eine gesonderte Einstellung des Offsets über eine
gesonderte Stromquelle S8, S9, die jeweils über eine Spannung Vcmcb, Vcmca
gesteuert wird. Die Schaltung der 5c entspricht
im übrigen
der Schaltung der 5b.
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Das ausgeregelte Ausgangssignal der
Inverter In1, In2 wird einer zu versorgenden Schaltung zugeführt. Desweiteren
ist der beispielsweise als weiterer Differenzverstärker ausgebildete
Leitungstreiber 6 vorgesehen, der das Signal für eine weitere Übertragung
auf Transmissionsleitungen 11, 12 zum nächsten Schaltungsteil
vorbereitet. Die Ausgangssignale des Leitungstreiber 6 sind
mit Fp, Fn gekennzeichnet.
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Ein typischer Anwendungsfall der
Regeneratorschaltung der 2 ist
in der 3 dargestellt. Danach
sind mehrere Regenerator-Schaltungen gemäß 2 in Reihe angeordnet. Von jeder Regeneratorschaltung
wird jeweils ein regeneriertes Taktsignal an eine zu taktende Schaltung übertragen.
Statt der gezeigten Reihenschaltung ist dabei auch eine sternförmige Anordnung
denkbar, wie sie üblicherweise
zur Taktverteilung angewendet wird.