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Die
Erfindung betrifft ein Verfahren zur blockierungsfreien Informationsübertragung
zwischen mehreren Übertragungsmodulen.
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Eine
digitale Informations- bzw. Datenübertragung zwischen elektronischen
Schaltungsbaugruppen erfolgt in der Regel über serielle oder parallele
Schnittstellen. Während
bei einer seriellen Schnittstelle die einzelnen Datenbits von zu übertragenden
Daten nacheinander über
eine einzelne Übertragungsleitung
zu übertragen
sind, werden bei einer parallelen Schnittstelle Datenbits parallel über mehrere Übertragungsleitungen übermittelt.
Die eigentliche Datenübertragung
wird dabei häufig
durch schnittstellenspezifische Übertragungsmodule
ausgeführt.
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Häufig sind
derartige Schnittstellen als sog. Master-Slave-Schnittstellen ausgeführt, bei
denen jede Informationsübertragung
von einem sog. Master-Übertragungsmodul
gesteuert wird. Dieses Master-Übertragungsmodul
steuert insbesondere auch das oder die anderen an einer jeweiligen
Informationsübertragung
beteiligten Übertragungsmodule,
die meist als Slave-Übertragungsmodule
bezeichnet werden. Die zentrale Übertragungssteuerung
durch ein Master-Übertragungsmodul
erlaubt eine blockierungsfreie Datenübertragung vom Master- zum
Slave-Übertragungsmodul
sowie in umgekehrter Richtung.
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Ein
Problem einer solchen Master-Slave-Schnittstelle besteht jedoch
darin, dass neben den datenführenden
Leitungen zusätz liche
Signalleitungen zur Übertragungssteuerung
erforderlich sind, um Slave-Übertragungsmodulen
ein Senden von Daten zu ermöglichen.
Eine von einem Slave-Übertragungsmodul
ausgehende Datenübertragung
kann entweder mittels eines Anfrage/Bestätigungsverfahrens oder durch
periodischen Abfragen aller Slave-Übertragungsmodule, von denen
potentiell Daten ausgehen könnten,
durch das Master-Übertragungsmodul
realisiert werden. Eine derartige periodische Abfrage wird häufig auch
als polling bezeichnet. Beide Verfahrensalternativen sind jedoch
verhältnismäßig aufwendig
und vermindern die erzielbare Übertragungsrate.
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Aus
der Druckschrift „Time
Division Multiplexed Vectored Interrupt" des "IBM Technical Disclosure Bulletin", Vol. 35, No. 6,
S. 476–478,
datiert vom November 1992 ist ein Verfahren zur Datenübertragung
zwischen einem Prozessor und daran angeschlossenen Baugruppen bekannt. Ähnlich wie
bei einer Master-Slave-Übertragung,
sind die jeweiligen Übertragungspartner
hierbei jedoch nicht gleichberechtigt, insofern jede Datenübertragung
nur zu oder von dem die Übertragung
steuernden Prozessor erfolgt. Insbesondere wird ein jeweiliger Sendevorgang nicht
eigeninitiativ durch eine Baugruppe, sondern erst auf Veranlassung
des Prozessors eingeleitet. Dies bedingt jedoch zusätzlichen
Signalisierungsaufwand.
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Es
ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Informationsübertragung
zwischen mehreren Übertragungsmodulen
anzugeben, das mit geringem Aufwand den Übertragungsmodulen erlaubt,
eigeninitiativ, blockierungsfrei und untereinander möglichst
gleichberechtigt Informationen zu übertragen.
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Gelöst wird
diese Aufgabe durch ein Verfahren mit den Merkmalen des Patentanspruchs
1.
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Zur
Informationsübertragung
zwischen einem ersten Übertragungsmodul
und einem zweiten Übertragungsmodul
wird durch das erste Übertragungsmodul
zyklisch ein Synchronisationssignal übertragen. Das Synchronisationssignal
kann beispielsweise durch einen vorgegebenen logischen Pegel oder
durch eine steigende oder fallende Pegelflanke definiert sein. Dem
Synchronisationssignal folgen mehrere, an diesem zeitlich ausgerichtete
Zeitintervalle, die jeweils einem Übertragungsmodul zugeordnet
sind. Ein jeweiliges Übertragungsmodul
kündigt
ein bevorstehendes Senden einer Information durch Senden eines logischen
Ankündigungssignals in
dem diesem Übertragungsmodul
jeweils zugeordneten Zeitintervall an und geht in einen Sendezustand
zum Senden der Information über.
Somit ist für ein
jeweiliges Übertragungsmodul
gewissermaßen ein
zugeordnetes Zeitintervall reserviert, in dem dieses Übertragungsmodul
einen Sendewunsch ankündigen
kann. Das zur Ankündigung
zu nutzende logische Ankündigungssignal
kann beispielsweise ein vorgegebener logischer Pegel oder eine steigende oder
fallende Pegelflanke sein. Nach Erkennen des von einem jeweiligen Übertragungsmodul
gesendeten logischen Ankündigungssignals
durch das jeweils andere Übertragungsmodul
geht dieses in einen Empfangszustand zum Empfangen der zu übertragenden
Information über.
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Ein
wesentlicher Vorteil der Erfindung gegenüber herkömmlichen Master-Slave-Schnittstellen besteht
darin, dass prinzipiell jedes Übertragungsmodul
eigeninitiativ Informationen senden kann.
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Da
keine zusätzlichen
Steuerleitungen erforderlich sind, ist das erfindungsgemäße Verfahren
besonders vorteilhaft für
serielle Informationsübertragungen über serielle Übertragungsstrecken,
wie z.B. einzelne Übertragungsleitungen,
Lichtleiter, Funkstrecken oder Koaxialkabel, verwendbar. Eine derartige
serielle Schnittstelle ist aufgrund ihrer minimalen Leitungsanzahl
in der Regel mit erheblich geringerem Schaltungsaufwand realisierbar
als eine parallele Schnittstelle.
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Die
Erfindung ist ferner auch für
Informationsübertragungen
zwischen drei oder mehr Übertragungsmodulen
vorteilhaft einsetzbar.
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Vorteilhafte
Ausführungsformen
und Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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In
vorteilhafter Weise können
bei der Erfindung nach Abschluss einer Informationsübertragung das
erste und das zweite Übertragungsmodul
hinsichtlich des Sendens des Synchronisationssignals und/oder der
Zuordnung zu den Zeitintervallen ihre Rollen vertauschen. Auf diese
Weise können sich das
erste und das zweite Übertragungsmodul
beim Senden des Synchronisationssignals abwechseln. Weiterhin kann
die zeitliche Reihenfolge der dem ersten und zweiten Übertragungsmodul
zugeordneten Zeitintervalle gewechselt werden. Da die zeitliche Reihenfolge
der Zeitintervalle gewissermaßen
die Sendepriorität
der zugeordneten Übertragungsmodule
festlegt, werden durch einen derartigen zyklischen Rollenwechsel
das erste und das zweite Übertragungsmodul
hinsichtlich der Informationsübertragung
im Wesentlichen gleichberechtigt. Darüber hinaus kann durch einen
zyklischen Rollenwechsel auf einfache Weise eine blockierungsfreie
Informationsübertragung
in unterschiedlichen Übertragungsrichtungen
gewährleistet
werden.
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Nach
einer vorteilhaften Ausführungsform der
Erfindung kann als Information eine Lesanforderung zum Auslesen
eines Speichers des die Information empfangenden Übertragungsmoduls
oder eine Schreibanforderung zum Beschreiben eines Speichers des
die Information empfangenden Übertragungsmoduls übermittelt
werden. Eine auszulesende bzw. zu beschreibende Speicherzelle kann
hierbei durch eine in einem Informationsrahmen übermittelte Adressinformation
identifiziert werden.
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Gemäß einer
vorteilhaften Ausgestaltung des Verfahrens kann die Information
innerhalb eines vorgegebenen Informationsrahmen übertragen werden. Hierbei können Informationsrahmen
für unterschiedliche Übertragungsoperationen
vorgesehen sein, wobei ein Rahmentyp eines Informationsrahmens durch
eine mit diesem übermittelte
Rahmentypinformation identifiziert wird. Als Übertragungsoperationen können beispielsweise
eine Leseanforderung (Read Request), eine Schreibanforderung (Write
Request) oder eine Ausleseantwort (Read Response) spezifiziert werden.
Leseanforderung, Schreibanforderung und Ausle seantwort können dabei
anhand einer Rahmentypinformation unterschieden werden.
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Weiterhin
kann die Vertauschung der Rollen des ersten und des zweiten Übertragungsmoduls
abhängig
vom Rahmentyp eines übertragenen
Informationsrahmens erfolgen. Beispielsweise kann so nach Übertragung
einer Leseanforderung an das zweite Übertragungsmodul, dieses automatisch
vom Empfangszustand in den Sendezustand übergehen und erst nach Senden
einer Ausleseantwort mit dem ersten Übertragungsmodul die Rollen
vertauschen.
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Gemäß einer
weiteren vorteilhaften Ausführungsform
der Erfindung kann der Informationsrahmen sowohl eine Dateninformation
als auch eine Adressinformation enthalten. Durch eine solche Adressinformation
kann beispielsweise eine Speicherzelle beim Empfänger des Informationsrahmens adressiert
werden.
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Nach
einer weiteren vorteilhaften Weiterbildung der Erfindung kann bei
Vorhandensein von mehr als zwei Übertragungsmodulen,
in einem Informationsrahmen eine dasjenige Übertragungsmodul identifizierende
Adressinformation übertragen
werden, an das dieser und/oder ein nachfolgender Informationsrahmen
zu übermitteln
ist.
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Gemäß einer
vorteilhaften Ausgestaltung der Erfindung kann ein im ersten Übertragungsmodul
implementierter Zustandsautomat zum Steuern der Zustands- und/oder
Rollenwechsel mit einem im zweiten Übertragungsmodul implementierten
Zustandsautomaten im Wesentlichen übereinstimmen. Hierdurch verringert
sich der Implementierungsaufwand für das erfindungsgemäße Verfahren
erheblich. Insbesondere lässt
sich das Verfahren mit verhältnismäßig geringem
Aufwand mittels Hardwarekomponenten realisieren.
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Nach
einer weiteren vorteilhaften Ausführungsform der Erfindung kann
zwischen dem ersten und dem zweiten Übertragungsmodul ein Taktsignal zum
zeitlichen Ausrichten der Zeitintervalle übertragen werden.
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Weiterhin
kann eine anfängliche
Rollenverteilung des ersten und des zweiten Übertragungsmoduls hinsichtlich
des Sendens des Synchronisationssignals und/oder der Zuordnung zu
den Zeitintervallen durch ein jeweils zum ersten und zum zweiten Übertragungsmodul übermitteltes,
externes Rücksetzsignal
festgelegt werden.
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Ferner
kann ein Übertragungsmodul
nach Abschluss einer Informationsübertragung, insbesondere nach
einer Anforderungsoperation, wie z.B. einer Lese- oder Schreibanforderung,
unmittelbar vom Sendezustand in den Empfangszustand oder vom Empfangzustand
in den Sendezustand übergehen.
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Ein
Ausführungsbeispiel
der Erfindung wird nachfolgend anhand der Zeichnung näher erläutert.
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Dabei
zeigen jeweils in schematischer Darstellung
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1 zwei über eine serielle Schnittstelle gekoppelte Übertragungsmodule,
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2 einen Signallaufplan zur
Veranschaulichung von im Rahmen des erfindungsgemäßen Verfahrens übertragenen
Signalen,
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3 ein Diagramm zur Veranschaulichung der
Struktur eines Informationsrahmens,
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4 ein Zustandsdiagramm zur
Veranschaulichung von Zustandsübergängen der Übertragungsmodule
und
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5 ein Blockschaltbild einer
seriell abgesetzten Prozessorschnittstelle.
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1 zeigt zwei über eine
bidirektionale serielle Schnittstelle SI gekoppelte Übertragungsmodule
TM1 und TM2 in schematischer Darstellung. Die serielle Schnittstelle
SI umfasst eine Taktleitung zum Übertragen
eines Taktsignals CLK, an dem zu übertragende Signale zeitlich
ausgerichtet werden, sowie eine bidirektionale Datenleitung zum
erfindungsgemäßen Übertragen
von Informationen INF. An die Datenleitung sind die Übertragungsmodule
TM1 und TM2 jeweils über
einen nicht dargestellten Ausgangstreiber angeschlossen.
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2 zeigt einen Signallaufplan
zur Veranschaulichung der im Rahmen des erfindungsgemäßen Übertragungsverfahrens über die
serielle Schnittstelle SI übertragenen
Signale. In 2 werden
die Übertragungsmodule
TM1 und TM2 durch ihren jeweiligen Betriebsmodus "Arbiter" bzw. "Target" unterschieden. Die
Betriebsmodi schließen
sich gegenseitig aus d.h. befindet sich ein Übertragungsmodul im Betriebsmodus
Arbiter, dann befinden sich das oder die anderen Übertragungsmodule
im Betriebsmodus Target. Für
das vorliegende Ausführungsbeispiel
sei angenommen, dass sich das Übertragungsmodul
TM1 zunächst
im Betriebsmodus Arbiter und das Übertragungsmodul TM2 zunächst im
Betriebsmodus Target befinden. Die anfängliche Zuordnung der Betriebsmodi
Arbiter und Target zu den Übertragungsmodulen
TM1 und TM2, bzw. deren dadurch bedingte anfängliche Rollenverteilung wechselt
im weiteren Verfahren gemäß festen
Regeln, die durch einen unten näher
erläuterten
Zustandsautomaten bestimmt werden. Die anfängliche Rollenver teilung der Übertragungsmodule
TM1 und TM2 kann durch ein externes Rücksetzsignal (Reset) hergestellt
werden. Im Folgenden wird ein sich momentan im Betriebsmodus Arbiter
bzw. Target befindliches Übertragungsmodul
auch kurz als Arbiter bzw. Target bezeichnet.
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Durch
die obere Hälfte
von 2 wird der Signalablauf
bei einem Zugriff des Arbiters auf die serielle Schnittstelle SI
veranschaulicht, während
durch die untere Hälfte
von 2 der Signalablauf
bei einem Zugriff des Targets auf die serielle Schnittstelle SI
veranschaulicht wird.
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In
beiden Figurenhälften
von 2 sind jeweils dem
Verlauf des Taktsignals CLK der Verlauf des auf die Datenleitung
ausgegebenen Ausgangssignals des Arbiters sowie der Verlauf des
auf die Datenleitung ausgegebenen Ausgangssignals des Targets gegenübergestellt.
In beiden Fällen
sendet der Arbiter zyklisch ein Synchronisationssignal SSIG, das
im vorliegenden Ausführungsbeispiel
durch einen während
eines Taktintervalls angelegten, logischen Nullpegel realisiert
ist. An das zyklisch gesendete Synchronisationssignal SSIG schließt sich
jeweils ein dem Arbiter zugeordnetes Taktintervall CIA und an dieses
wiederum ein dem Target zugeordnetes Taktintervall CIT an.
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Sofern
weder vom Arbiter noch vom Target eine Information über die
serielle Schnittstelle SI zu übertragen
ist, wiederholt der Arbiter das drei Taktintervalle umfassende Sendemuster
bestehend aus dem Synchronisationssignal SSIG und den Taktintervallen
CIA und CIT. Dieses Sendemuster wird vom Target beobachtet, wobei
sich dessen Ausgangstreiber in einem hochohmigen Zustand befindet.
Ein hochohmiger Zustand eines jeweiligen Ausgangstreibers wird in 2 durch eine ge kreuzte Schraffur veranschaulicht.
Anhand des beobachteten Synchronisationssignals SSIG ordnet das
Target die nachfolgenden Taktintervalle CIA und CIT dem Arbiter
und dem Target zu.
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Sobald
bei einem der Übertragungsmodule Arbiter
oder Target ein Sendewunsch besteht, kann das betreffende Übertragungsmodul
Arbiter bzw. Target ein bevorstehendes Senden durch Senden eines Ankündigungssignals
LSIG in dem diesem Übertragungsmodul
zugeordnetem Taktintervall CIA bzw. CIT ankündigen. Das Ankündigungssignal
LSIG ist im vorliegenden Ausführungsbeispiel
durch einen logischen Nullpegel realisiert. Da sowohl dem Arbiter als
auch dem Target ein jeweiliges Taktintervall CIA bzw. CIT zugeordnet
ist, haben sowohl Arbiter als auch Target Gelegenheit zur eigeninitiativen
Informationsübertragung über die
serielle Schnittstelle SI.
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Eine
vom Arbiter veranlasste Informationsübertragung wird durch die obere
Hälfte
von 2 veranschaulicht.
Der Arbiter kündigt
hierbei seinen Sendewunsch dadurch an, dass er in dem ihm zugeordneten
Taktintervall CIA, das unmittelbar auf ein Taktintervall mit dem
Synchronisationssignal SSIG folgt, das Ankündigungssignal LSIG, d.h. einen
logischen Nullpegel sendet. Anschließend geht der Arbiter unmittelbar
in einen Sendezustand über.
Ein jeweiliger Sendezustand ist in 2 durch
eine linksgeneigte Schraffur angedeutet.
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Das
Target beobachtet während
des dem Arbiter zugeordneten Taktintervalls CIA mit hochohmigem
Ausgangstreiber die Datenleitung und erkennt das im Taktintervall
CIA gesendete Ankündigungssignal
LSIG des Arbiters. Infolge des Erkennens des Ankündigungssignals LSIG geht das
Target in einen Empfangszu stand über.
Ein jeweiliger Empfangszustand ist in 2 durch
eine rechtsgeneigte Schraffur angedeutet.
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Sende-
und Empfangszustand sind den Übertragungsmodulen
jeweils wechselweise zugeordnet; d.h. befindet sich ein Übertragungsmodul
im Sendezustand, dann befindet sich das jeweils andere Übertragungsmodul – bzw. bei
mehr als zwei Übertragungsmodulen
die jeweils anderen Übertragungsmodule – im Empfangszustand.
Während
der Ausgangstreiber eines sich im Sendezustand befindlichen Übertragungsmoduls
die Datenleitung mit logischen Pegeln belegt, ist der Ausgangstreiber
eines sich im Empfangszustand befindlichen Übertragungsmoduls hochohmig.
Vorzugsweise wird das Senden und Empfangen von Signalen zeitlich
nach komplementären
Taktflanken ausgerichtet. Im vorliegenden Ausführungsbeispiel werden logische
Pegel bei steigender Taktflanke angelegt und bei fallender Taktflanke
detektiert.
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Mit
dem Übergang
des Arbiters in den Sendezustand beginnt der Arbiter einen Informationsrahmen
IR zu übertragen,
der die zu übertragende
Information INF enthält.
Der Informationsrahmen IR wird vom in den Empfangszustand übergegangenen
Target empfangen.
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Ein
vom Target veranlasste Informationsübertragung in Richtung vom
Target zum Arbiter wird durch die untere Hälfte von 2 veranschaulicht. In diesem Fall detektiert
das Target während
des dem Arbiter zugeordneten Taktintervalls CIA kein Ankündigungssignal
des Arbiters und erkennt so, dass beim Arbiter kein Sendewunsch
besteht. Infolgedessen kann das Target seinen eigenen Sendewunsch
durch ein Ankündigungssignal
LSIG in dem ihm zugeordneten Taktintervall CIT ankündigen.
Nach dem Senden des Ankündigungssignals
LSIG im Taktintervall CIT geht das Target unmittelbar in den Sendezustand über.
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Der
Arbiter beobachtet mit hochohmigem Ausgangstreiber während des
dem Target zugeordneten Taktintervalls CIT die Datenleitung der
seriellen Schnittstelle SI und erkennt das im Taktintervall CIT
gesendete Ankündigungssignal
LSIG des Targets. Infolge des Erkennens des Ankündigungssignals LSIG geht der
Arbiter in den Empfangszustand über.
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Mit
dem Übergang
des Targets in den Sendezustand beginnt das Target einen Informationsrahmen
IR zu übertragen,
der vom in den Empfangszustand übergegangenen
Arbiter empfangen wird.
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Da
dem Arbiter im vorliegenden Ausführungsbeispiel
das erste Taktintervall CIA nach dem Synchronisationssignal SSIG
zugeordnet ist, kann der Arbiter einen eventuellen Sendewunsch vor
dem Target ankündigen.
D.h. nur wenn der Arbiter keinen Sendewunsch im Taktintervall CIA
ankündigt,
kann das Target einen eigenen Sendewunsch im anschließenden Taktintervall
CIT ankündigen.
In diesem Sinne wird durch die Reihenfolge der den Übertragungsmodulen
zugeordneten Zeitintervalle eine Sendepriorität festgelegt. Durch den oben
erwähnten
Betriebsmoduswechsel der Übertragungsmodule
TM1 und TM2 zwischen Arbitermodus und Targetmodus, können die Übertragungsmodule
TM1 und TM2 zumindest im zeitlichen Mittel hinsichtlich der Zugriffspriorität auf die
Datenleitung gleichberechtigt werden.
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Die
Struktur eines vom Arbiter bzw. vom Target übertragenen Informationsrahmens
IR wird nachfolgend anhand von 3 näher erläutert. In 3 sind Informationselemente
des Informationsrahmens IR gegen das Taktsignal CLK aufgetragen.
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Wie
im Zusammenhang mit 2 bereits
erwähnt,
wird der Informationsrahmen IR unmittelbar im Anschluss an ein Ankündigungssignal
LSIG übertragen.
Die in 2 und 3 dargestellten Informationsrahmen
IR sind durch eine dickere Umrandung hervorgehoben.
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Im
vorliegenden Ausführungsbeispiel
wird pro Taktintervall ein Informationsbit des Informationsrahmens
IR übertragen.
Hierbei werden zunächst
ein Lese/Schreibbit R/W sowie ein Anforderungsbit REQ/RES, die zusammen
eine Rahmentypinformation bilden, übermittelt. Während das
Lese/Schreibbit R/W angibt, ob der Informationsrahmen IR einer Lese-
oder einer Schreiboperation zugeordnet ist, gibt das Anforderungsbit
REQ/RES an, ob der Informationsrahmen IR einer Anforderungs- oder
einer Antwortoperation zugeordnet ist. Auf diese Weise können durch
die Rahmentypinformation (R/W, REQ/RES) unterschiedliche Übertragungsoperationen
gekennzeichnet werden.
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Im
vorliegenden Ausführungsbeispiel
sind als Übertragungsoperationen
eine Schreibanforderung WREQ (Write Request), eine Leseanforderung RREQ
(Read Request) sowie eine Ausleseantwort RRES (Read Response) vorgesehen.
Hierbei dient die Schreibanforderung WREQ zum Beschreiben und die
Leseanforderung RREQ zum Auslesen einer Speicherzelle des Empfängers des
Informationsrahmens IR. Eine jeweils beschreibende bzw. auszulesende
Speicherzelle wird dabei durch eine im Informationsrahmen IR enthaltene
Adressinformation ADR adressiert. Die Adressinformation ADR umfasst N
einzelne Adressbits ADR#0, ...., ADR#N, die im Anschluss an das
Anforderungsbit REQ/RES bitweise im Informationsrahmen IR übertragen
werden.
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Bei
der Schreibanforderung WREQ wird im Anschluss an die Adressinformation
ADR eine Dateninformation DATA im Informati onsrahmen IR übertragen,
die in der durch die Adressinformation ADR identifizierten Speicherzelle
zu speichern ist. Die Dateninformation DATA umfasst P einzelne Datenbits DATA#0,
..., DATA#P, die im Anschluss an die Adressinformation ADR bitweise
im Informationsrahmen IR übertragen
werden.
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Bei
der Leseanforderung RREQ sind die für die Dateninformation reservierten
Felder des Informationsrahmens IR, wie durch X...X, angedeutet frei und
werden nicht weiter ausgewertet.
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Die
Ausleseantwort RRES wird vom Empfänger einer unmittelbar vorhergehenden
Leseanforderung RREQ an den Sender dieser Leseanforderung RREQ zurückgesendet.
Durch die Ausleseantwort RRES wird die durch die vorhergehende Leseanforderung
RREQ angeforderte Dateninformation DATA übertragen. Die Dateninformation
DATA wurde hierzu aus derjenigen Speicherzelle ausgelesen, die durch
die in der Leseanforderung RREQ enthaltene Adressinformation ADR
identifiziert wurde.
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Die
Ausleseantwort RRES wird unmittelbar im Anschluss an die Leseanforderung
RREQ übertragen,
wobei der Empfänger
der Leseanforderung RREQ unmittelbar, d.h. ohne Ankündigungssignal LSIG,
vom Empfangs- in den Sendezustand übergeht. Entsprechend geht
der Sender der Leseanforderung RREQ unmittelbar vom Sende- in den
Empfangszustand über.
Allenfalls kann bei den automatischen Wechseln zwischen dem Empfangs-
und dem Sendezustand zur Erhöhung
der Schaltsicherheit ein Taktintervall vorgesehen sein, in welchem
sich die Ausgangstreiber beider Übertragungsmodule
im hochohmigen Zustand befinden. Durch den automatischen Wechsel
zwischen Sende- und Empfangszustand bei beiden Übertragungsmodulen wird die
Sequenz aus Leseanforderung RREQ und zugeordneter Ausleseantwort
RRES durch keine andere Informationsübertragung unterbrochen.
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Im
vorliegenden Ausführungsbeispiel
ist generell vorgesehen, dass unmittelbar nach Übermittlung eines Informationsrahmens
IR mit einer Schreibanforderung WREQ oder einer Leseanforderung
RREQ der Empfänger
dieses Informationsrahmens IR Senderecht erhält, ohne ein Ankündigungssignal
LSIG senden zu müssen.
Darüber
hinaus tauschen nach Abschluss der Informationsübermittlung beide Übertragungsmodule
ihren Betriebsmodus. D.h. der bisherige Arbiter geht in den Betriebszustand
Target und das bisherige Target geht in den Betriebszustand Arbiter über. Damit
vertauschen die Übertragungsmodule
TM1 und TM2 hinsichtlich des Sendens der Synchronisationssignale
SSIG und der Zuordnung der Taktintervalle CIA und CIT ihre Rollen.
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Dagegen
verbleibt unmittelbar nach Übermittlung
eines eine Ausleseantwort RRES enthaltenden Informationsrahmens
IR das Senderecht beim Sender dieser Ausleseantwort RRES, ohne dass
dieser ein Ankündigungssignal
LSIG senden müsste. Ebenso
behalten beide Übertragungsmodule
TM1 und TM2 ihren jeweiligen Betriebsmodus Rrbiter bzw. Target.
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Durch
die angegebenen Regeln zum Wechsel des Sende/Empfangszustands und
des Betriebsmodus Arbiter bzw. Target werden Blockierungssituationen
sowie eine unerwünschte
Dominanz eines der Übertragungsmodule
TM1 oder TM2 vermieden.
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Die
angegebenen Regeln werden durch einen Zustandsautomaten realisiert,
der in beiden Übertragungsmodulen
TM1 und TM2 identisch implementiert ist. Durch die identische Implementierung wird
der Aufwand zur Realisierung des erfindungsgemäßen Verfahrens erheblich verringert.
Darüber
hinaus wird die Anzahl erforderlicher Signale minimiert.
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4 zeigt ein Zustandsdiagramm
zur Veranschaulichung der Zustandsübergänge und Betriebsmodusübergänge der Übertragungsmodule TM1
und TM2. Die einzelnen Zustände
bzw. Betriebsmodi sind hierin durch Ellipsen dargestellt. Übergänge zwischen
den einzelnen Zuständen
bzw. Betriebsmodi werden durch Pfeile veranschaulicht. Das Bezugszeichen
sd bezeichnet den jeweiligen Zustand eines jeweiligen Ausgangstreibers
der Übertragungsmodule
TM1 und TM2. Ein hochohmiger Zustand wird hierbei durch Z, ein Nullpegel
durch 0 und ein Einspegel durch 1 gekennzeichnet. Dabei bedeuten
ein einfaches Gleichheitszeichen, z.B. wie bei sd = Z, dass ein
betreffender Ausgangstreiber den bezeichneten Zustand inne hat und
ein doppeltes Gleichheitszeichen, z.B. wie bei sd == 0, dass ein
betreffender Ausgangstreiber den bezeichneten Zustand auf der Datenleitung
detektiert. Weiterhin wird durch Dreiecks- und Viereckssymbole veranschaulicht,
welche Zustände
bzw. Betriebsmodi von den Übertragungsmodulen
TM1 und TM2 gleichzeitig eingenommen werden können. Befindet sich eines der Übertragungsmodule
TM1 oder TM2 in einem durch ein ausgefülltes Symbol markierten Zustand
bzw. Betriebsmodus, so befindet sich das jeweils andere der Übertragungsmodule
gleichzeitig in einem durch ein leeres Symbol gleichen Typs markierten
Zustand bzw. Betriebsmodus. Im Übrigen
werden in den vorhergehenden Figuren verwendete Bezugszeichen in 4 sinngemäß weiterverwendet.
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5 zeigt als Beispiel einer
konkreten Anwendung der Erfindung ein Blockschaltbild einer seriell
abgesetzten Prozessorschnittstelle. Hierbei ist eine abgesetzte
Teilnehmerschaltung über
eine erfindungsgemäße serielle
Schnittstelle SI an einen Prozessor CPU gekoppelt. Ein Vorteil dieser
Anordnung besteht darin, dass zwischen der abgesetzten Teilneh merschaltung
und dem Prozessor CPU nur eine schmale Verbindungsschnittstelle
SI, die nur eine Takt- und eine Datenleitung umfasst, benötigt wird. Der
Prozessor CPU kann über
die serielle Schnittstelle SI verschiedene Register der abgesetzten
Teilnehmerschaltung lesen oder beschreiben. Ein jeweiliges Register
wird dabei durch eine jeweils übertragene
Adresse ADR ausgewählt.
Die abgesetzte Teilnehmerschaltung speichert die vom Prozessor CPU übertragenen
Daten im ausgewählten
Register oder überträgt die vom
Prozessor CPU angeforderten Daten aus dem ausgewählten Register zum Prozessor CPU.
Darüber
hinaus kann die abgesetzte Teilnehmerschaltung eigeninitiativ einen
Statusvektor, z.B. einen Interruptvektor, an den Prozessor CPU übertragen,
sobald sich dieser Statusvektor ändert.
Im Übrigen
ist 5 weitgehend selbsterklärend.
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Es
sei schließlich
noch angemerkt, dass das erfindungsgemäße Verfahren auch zur Informationsübertragung
zwischen drei oder mehr Übertragungsmodulen
verwendbar ist. Die Übertragungsmodule können hierbei über eine
Busschnittstelle über
einen gemeinsamen Datenbus angeschlossen sein. Zur Identifizierung
eines jeweiligen Übertragungsziels
eines Informationsrahmens kann in diesem zusätzlich eine das Übertragungsziel
identifizierende Adressinformation übertragen werden. In sinngemäßer Weiterbildung
des obigen Ausführungsbeispiels
folgt dem Synchronisationssignal SSIG entsprechend der höheren Anzahl
von Übertragungsmodulen
eine höhere
Anzahl von Taktperioden, die jeweils einem dieser Übertragungsmodule
zugeordnet sind. Somit ist für
jedes dieser Übertagungsmodule
ein Zeitintervall reserviert, in dem dieses Übertragungsmodul eigeninitiativ
einen Sendewunsch ankündigen
kann.