DE10210841B4 - Modul und Verfahren zur Herstellung von elektrischen Schaltungen und Modulen - Google Patents

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Abstract

Verfahren zur Herstellung von elektrischen Schaltungen oder Modulen (4), mit dem an einem Schaltungsträger ein oder mehrere Halbleiterchips (1) und/oder ein oder mehrere elektronische Bauelemente angeordnet werden, wobei durch Ätzen getrennte Schaltungsträgerstrukturen erzeugt werden, dadurch gekennzeichnet, dass der Schaltungsträger aus einem dünnen metallischen, flächigen Trägermaterial (13) besteht, wobei in einem ersten Schritt auf der bauteilabgewandten Unterseite (15) strukturierter Ätzresist (12) und auf der Kontaktierseite (14) des Trägermaterials (13) als Ätzresist (12) Chip- bzw. Bauteilkleber aufgebracht wird,
in einem zweiten Schritt die Chip- und/oder Bauteilkontaktierung sowie die Kleberhärtung erfolgt und
in einem dritten Schritt die ätztechnische Herstellung der beabsichtigten Schaltungsträgerstruktur (18) erfolgt.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von elektrischen Schaltungen oder Modulen, mit dem an einem Schaltungsträger ein oder mehrere Halbleiterchips und/oder ein oder mehrere elektronische Bauelemente angeordnet werden, wobei durch Ätzen getrennte Schaltungsträgerstrukturen erzeugt werden und ein elektronisches Modul, bei dem auf einem aus einer Metallfolie bestehendem Trägermaterial ein oder mehrere Halbleiterchips nach dem Flip-Chip-Verfahren und/oder ein oder mehrere elektronische Bauelemente angeordnet sind.
  • Die Erfindung wird vorzugsweise für elektronische Module und elektrische Schaltungen angewendet, insbesondere für kontaktbehaftete und kontaktlose Chipkarten, Transponder und Sensoren.
  • Als kontaktlose Transponder werden dabei mikroelektronische Anordnungen, die einen Halbleiterchip und eine Antenne enthalten, insbesondere kontaktlose Chipkarten, Waren oder Warenverpackungen mit eingearbeiteten Antennen und Transponderchip, elektronische kontaktlose Etiketten, Tickets, Wertscheine etc. verstanden.
  • Insbesondere für elektronische Schaltungen und Module für kontaktbehaftete Chipkarten und für kontaktlose Transponder werden immer geringere Dicken und niedrigere Kosten gefordert. Um diese Ziele zu erreichen werden üblicherweise folgende Mittel eingesetzt:
    • 1. Einsatz der flip-chip-Verfahren zum Kontaktieren der Halbleiterchips.
    • 2. Verringerung der Kontakthöhen bzw. Bump-Höhen der flip-chip-Kontaktierung.
    • 3. Verringerung der Chipdicke auf kleiner/gleich 50 μm, vorzugsweise auf 30 μm.
    • 4. Verwendung von Polyesterträgermaterial statt Epoxyglasfasermaterial für Chipkartenmodule.
    • 5. Anwendung sehr dünnen Polyesterträgermaterials (Dicke ca. 30 μm) als Träger für ätztechnisch strukturierte Aluminium- oder Kupferantennen für kontaktlose Transponder.
    • 6. Herstellung immer dünnerer und kostengünstigerer Gehäusemodule für kontaktlose Transponderchips.
  • Im Stand der Technik sind verschiedene Verfahren und Anordnungen bekannt, mit denen versucht wird, diese Ziele zu erreichen.
  • In DE 197 08 617 C2 ist ein Chipkartenmodul beschrieben, dessen Halbleiterchip mittels flip-chip-Verfahren kontaktiert ist. Die acht Kontakte des Halbleiterchips sind passgenau auf den Kontaktflächen des Anschlussrahmens befestigt. Die aktive Seite des Halbleiterchips ist zur Sicherung der elektrischen und mechanischen Eigenschaften des Halbleiterchips bzw. der Kontaktpaarung vollflächig mit dem Anschlussrahmen verklebt.
  • Nachteilig ist dabei, dass der mindestens während der Kleberhärtephase vorübergehend relativ niederviskose Kleber durch die zwischen den Kontaktflächen befindlichen Trennspalte durchtreten und die Kleberhärtevorrichtung verschmutzen oder sich mit ihr verbinden kann, wenn nicht die Trennspalte zuvor durch geeignete Maßnahmen abgedichtet worden sind.
  • Weiterhin ist in DE 199 12 201 C2 ein Verfahren zur Herstellung eines streifenförmigen Moduls für eine flexible Ident-Anordnung beschrieben. Dieses streifenförmige Modul besteht aus einem elektrisch isolierenden Tragrahmen der mit Teilen eines elektrisch voneinander isolierten Trägerstreifens verbunden ist. Auf die strukturierten Anschlüsse des Trägerstreifens im Tragrahmen ist das Halbleiterchip mittels flip-chip-Kontaktierverfahren kontaktiert.
  • Der Nachteil dieses Verfahrens besteht darin, dass der notwendige Chipbefestigungskleber durch die Trennspalte hindurchfließt und die Kontaktierungs- bzw. Kleberhärtevorrichtung verschmutzen kann. Weiterhin nachteilig ist, dass ein relativ kostenaufwendiger Tragrahmen zur Befestigung der isolierten Teile des Trägerstreifens erforderlich ist.
  • Philips propagiert als Gehäusemodul für kontaktlose Chips das Gehäuse FCP. Es besteht aus einem 60 μm dicken, ätz- oder stanztechnisch strukturierten Trägerstreifen, auf dessen inneren Anschlussenden das Halbleiterchip mittels flip-chip-Verfahren kontaktiert ist.
  • Nachteilig ist bei dieser Anordnung, dass der Chipbefestigungskleber zwischen den Anschlussenden hindurchlaufen und die Kontaktiervorrichtung verschmutzen kann, dass zur Sicherung der mechanischen Stabilität des Trägerstreifens eine Mindestdicke nicht unterschritten werden kann, die größer 40 μm beträgt und dass nach dem Kontaktieren schneidtechnische Vorgänge zur Separation des Gehäusemoduls aus dem Trägerstreifenverband notwendig sind.
  • Infineon bietet das Gehäusemodul ML1 an. Das Chip des Moduls ist mittels Chipklebe- und Drahtbondtechnik auf eine mit Anschlussterminals versehene Tragefläche kontaktiert und mit Duroplast umhüllt.
  • Anschließend wird diese Tragefläche ätztechnisch entfernt, so dass ein mechanisch stabiles, geometrisch exakt quaderförmiges Modulgehäuse der Dicke von ca. 200 μm entsteht.
  • Nachteilig ist die erforderliche, relativ aufwändige Chipklebe- bzw. Drahtkontaktiertechnologie, der relativ dicke Gehäusekorpus und die Notwendigkeit mit den im Duroplastkorpus angeordneten Anschlussterminals die Antennenenden im Falle der Herstellung kontaktloser Transponder zu kontaktieren.
  • Es ergibt sich dadurch eine weitere Verdickung des Transponders; außerdem gestalten sich die Antennenkontaktierungsprozesse aufwändig.
  • Siemens AG beschreibt in der Zeitschrift "Elektronikpraxis" (Nov. 1999, S. 22–23) ein Verfahren zur Herstellung von Feinstleiterplatten, wobei zuerst die zu ätzende, auf einem Leiterplattenträgermaterial vollflächig aufgeklebte Kupferschicht mit einer ca. 1 μm dicken Zinnschicht versehen wird, danach die Zinnschicht durch Laserstrahlung partiell entfernt und anschließend die so freigelegte Kupferschicht unter Nutzung der Zinnschicht als Ätzresist ätztechnisch strukturiert wird. Anschließend erfolgt das Ablösen der Zinnschicht.
  • Nachteilig dabei ist, dass das Leiterplattenmaterial kostenaufwändig und für die Herstellung sehr dünner Module auch bei Verwendung sehr dünnen Trägermaterials zu dick ist.
  • In US 2002/0027298 A1 ist eine Anordnung beschrieben, bei der ein Halbleiterbauelement auf einer Kupferfolie gebondet und eingekapselt wird und anschließend aus der Kupferfolie eine Schaltungsstruktur erzeugt wird.
  • Ferner ist aus DE 198 42 683 A1 eine Anschlussrahmen-Vorstufe bekannt, welche eine Aufnahmefläche für einen Halbleiterchip, eine im Bereich um die Chip-Aufnahmefläche angeordnete Aufbringungsfläche für einen Kunststoff sowie durch Ausnehmungen voneinander getrennte Endbereiche von Anschlussfingern umfasst. Bei dieser Anordnung gehen die Endbereiche der Anschlussfinger von der Aufbringungsfläche für den Kunststoff aus, wobei in der Aufbringungsfläche für den Kunststoff keine Durchgangsöffnungen vorhanden sind.
  • In DE 195 32 755 C1 ist ein Chipmodul beschrieben, zu dessen Herstellung eine Anschlussrahmenvorstufe aus Kupfer verwendet wird, in die nach dem Bonden und Einkapseln des Chips Ausnehmungen zum Erzeugen einer Schaltungsstruktur herausgeätzt werden.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein sehr kostengünstiges Verfahren und ein Modul anzugeben, mit dem elektronische Module und Schaltungen in extrem dünnen Anordnungen hergestellt werden können, die für den Einsatz in kontaktbehafteten und kontaktlosen Chipkarten, Transpondern und dergleichen geeignet sind.
  • Die Lösung der Aufgabe der Erfindung erfolgt verfahrensseitig gemäß der Lehre des Anspruchs 1 und anordnungsseitig nach den Merkmalen des Anspruchs 6.
  • Zweckmäßige Ausgestaltungen sind in den zugehörigen Unteransprüchen angegeben.
  • Bei dem erfindungsgemäßen Verfahren wird eine metallische Trägerfolie, die zur Herstellung des Moduls, der Schaltung oder von Teilen der Schaltung dient, insgesamt oder partiell mit einem Ätzresist versehen, dieser Ätzresist insgesamt oder partiell strukturiert, vor oder nach der Ätzresiststrukturierung wird die Kontaktierung des oder der Halbleiterchips und/oder weiterer elektronischer Bauelemente vorgenommen. Gegebenenfalls erfolgt ein partieller Schutz der kontaktierten Chips und/oder Bauelemente gegen mechanische Beanspruchungen, Feuchte und chemische Einflüsse. Anschließend wird die beabsichtigte und erforderliche Struktur des elektrisch leitenden Trägermaterials durch ätztechnische Strukturierung erzeugt.
  • Die erfindungsgemäße Lösung zeichnet sich durch eine Reihe von Vorteilen aus. Hierzu zählen insbesondere:
    • 1. Als Trägermaterial kann eine dünne metallische Folie verwendet werden, so dass der Einsatz kostenaufwändiger Verbundmaterialien nicht erforderlich ist.
    • 2. Während des Kontaktierens und des Aufbringens von Schutzlacken, Thermo- oder Duroplasten ist das Trägermaterial ein im wesentlichen geschlossenes, ebenes Gebilde; es kann mit einfachen Mitteln transportiert, gespannt (z.B. angesaugt) und bearbeitet werden.
    • 3. Bis zum Zeitpunkt des Strukturierens des Trägermaterials sind alle Schaltungsbestandteile optimal ESD-geschützt, wobei unter ESD eine elektrostatische Schädigung (Electrostatic Damage) verstanden wird.
    • 4. Es lassen sich sehr dünne Metallfolien als Trägermaterial einsetzen und damit extrem flache Schaltungen, Modulgehäuse oder Module herstellen, wobei die Schaltungen Antennen mit kontaktierten Chips sein können.
    • 5. Es können Kontaktierungsverfahren unter Verwendung temporär dünnflüssiger Klebematerialien angewendet werden.
    • 6. Das sonst erforderliche Freischneiden der Modulgehäuse, Schaltungen usw. aus einem größeren Nutzen kann ebenfalls durch die ätztechnische Strukturierung erfolgen.
    • 7. Da keine Trageschichten, Randabstände usw. erforderlich sind, ist eine optimale Flächennutzung des Trägermaterials möglich.
    • 8. Ätzresiststrukturieren, Kontaktieren sowie eventuelles Schutzmaterialaufbringen und ätztechnisches Strukturieren können in einem Fertigungsbetrieb auflaufen. Dadurch ist eine hohe Layoutflexibilität gegeben.
    • 9. Der Gesamtprozess weist eine hohe Verfahrensflexibilität auf, da a) Das Strukturieren des Ätzresist, z.B. mittels Laser, und das Strukturätzen mehrfach wiederholt werden können bzw. gestaffelt ablaufen kann. b) Das Material einseitig vorgeätzt, danach kontaktiert und anschließend ein- oder beidseitig fertiggeätzt werden kann. c) Es lassen sich Stanz-, Drück-, Biege- und Prägeprozesse mit Ätzprozessen nacheinander beliebig kombinieren.
    • 10. Die thermomechanischen Eigenschaften des kontaktierten Moduls bzw. der Schaltung sind gegenüber Schaltungen mit z.B. glasfaserverstärkter Trägerfolie verbessert.
  • Es ist vorteilhaft als Ätzresist ein durch Laserstrahl der Wellenlänge ca. ≤ 1 μm relativ einfach zu entfernendes Material zu verwenden. Weiterhin ist es vorteilhaft als Ätzresist ein Material zu verwenden, welches die Kontaktierung der Halbleiterchips und weiterer elektronischer Bauelemente erleichtert bzw. die Kontaktgabe verbessert (z.B. Zinn, Zinnlote, Edelmetalle usw.).
  • Weiterhin ist es vorteilhaft einen metallischen Ätzresist zu verwenden, welcher aus mindestens zwei metallischen Schichten geringer Dicke besteht, wobei die dem Ätzmedium zugewandte Schicht beständig gegenüber dem Ätzmedium ist. Diese Schichten bestehen aus Metallen, die sich bei Wärmeeinwirkung (z.B. Laser) so durch Legieren, Diffundieren und/oder Schmelzen verbinden, dass in den durch Laserbestrahlung erhitzten Zonen sich Legierungen, Diffusionszonen bzw. umgeschmolzene Zonen ergeben, die durch das Ätzmedium geätzt werden können.
  • Ebenso ist es vorteilhaft einen metallischen Ätzresist zu verwenden, der mit dem Metall des metallischen Trägers unter Wärmeeinwirkung (z.B. Laserstrahlung) durch Legieren, Diffundieren und/oder Verschmelzen Verbindungen bildet, die durch das Ätzmedium geätzt werden können.
  • Weiterhin ist es vorteilhaft, als Ätzresist einen in der Leiterplattenindustrie üblichen Ätzlack zu verwenden und ihn durch fotochemische und/oder thermische Prozesse (z.B. mittels Laserbestrahlung) zu strukturieren.
  • Auch ist es vorteilhaft, einen organischen Ätzresist durch Siebdruck oder andere Druckverfahren aufzubringen. Ein besonderer Vorteil ist es, wenn der Ätzresist im nachfolgenden Kontaktierschritt als thermoplastischer oder aushärtbarer Kleber für Chips und/oder weitere elektronische Bauteile zu verwenden ist. Der Kleber kann weiterhin vorteilhaft zur mindestens temporären Fixierung der ätztechnisch strukturierten Metallfolie dienen.
  • Es ist vorteilhaft, den Ätzresist nur auf einer Seite der Metallfolie zu strukturieren. Damit wird Strukturierungsaufwand eingespart.
  • Ebenso ist es vorteilhaft, den beidseitig aufgebrachten Ätzresist in einem ersten Schritt ein- oder beidseitig in partiellen Bereichen zu strukturieren und die metallische Folie zu ätzen, danach in einem zweiten Schritt weitere Bereiche des Ätzresists zu strukturieren und z.B. nach dem Kontaktieren die metallische Folie erneut zu ätzen. Ebenso kann es vorteilhaft sein, eine Seite der Metallfolie mit organischem Ätzresist zu versehen und die andere Seite der Metallfolie mit metallischem Ätzresist zu versehen. Es ergibt sich der Vorteil des einfachen Klebekontaktierens der Chips usw. auf der Seite mit dem organischen Ätzresist und der einfachen Kontaktgabe von Mess- oder Kontaktierstiften auf der Seite mit dem metallischen Ätzresist.
  • Es ist vorteilhaft, die Kleber auch auf bestimmte Bereiche der ätzresistbeschichteten Metallfolie aufzutragen, um die filigrane Struktur der Metallfolie nach dem Strukturätzen bis zum endgültigen Einbau in eine künftige Schaltung bzw. dem Aufkleben auf Substrate zu stabilisieren. Vorteilhafterweise werden Stabilisierungspunkte auf Bereiche von langen Strukturgräben bzw. Strukturgrabenverzweigungen gesetzt und gegebenenfalls ausgehärtet.
  • Das Aufbringen der Stabilisierungspunkte erfolgt zweckmäßigerweise beim Kontaktierkleben von Chips und elektrischen Bauelementen.
  • Weiterhin ist es vorteilhaft einen anisotropen Kleber als Ätzresist zu verwenden.
  • Es ist vorteilhaft in Flächenbereichen, die später mit weiteren Substraten verklebt oder mit Plasten verspritzt werden sollen, einseitig Haftgruben in die metallische Folie zu ätzen.
  • Schließlich ist es vorteilhaft, Metallfolien auf gelochtem elektrisch isolierendem Trägermaterial zu befestigen, mindestens auf der trägermaterialabgewandten Seite mit strukturierten Ätzresist zu versehen, Chip und/oder elektronische Bauelemente im Lochbereich zu kontaktieren, gegebenenfalls zu belacken oder zu vergießen und danach die Metallfolie zu strukturieren.
  • Auch ist es vorteilhaft, Metallfolien auf ungelochtem elektrisch isolierendem Trägermaterial zu befestien, das Trägermaterial durch Laserbestrahlung zu lochen, danach das Chip und/oder elektrische Bauelemente im Lochbereich zu kontaktieren und danach die Metallfolie gemäß dem oben beschriebenen Verfahren zu strukturieren.
    •
  • Die erfindungsgemäße Lösung wird nachfolgend anhand eines Ausführungsbeispiels näher erläutert.
  • In den zugehörigen Zeichnungen zeigen
  • 1 ein Halbleiterchip mit Kontakthügeln in der Draufsicht,
  • 2 einen Ausschnitt aus einem bandförmigen metallischen Träger,
  • 3 einen Querschnitt durch einen metallischen Träger nach der Ätzresiststrukturierung,
  • 4 einen Querschnitt durch einen chipkontaktierten metallischen Träger,
  • 5 einen Querschnitt durch einen chipkontaktierten metallischen Träger nach der Strukturätzung und
  • 6 die Draufsicht auf ein erfindungsgemäß hergestelltes Modul.
  • Das in 1 dargestellte Halbleiterchip 1 weist mit seiner aktiven Seite 2 nach unten. Auf seiner aktiven Seite 2 befinden sich fünf Kontakthügel 3 mit einer Höhe von 20 μm und eine Fläche von je (100 × 100) μm2. Die Kontakthügel 3 sind an ihrer Oberfläche vergoldet.
  • Die Kontakthügel 3 befinden sich künftig bei der in 2 dargestellten Metallfolie 13 in den Kontaktfreimachungen 10. Diese weisen eine Größe von (200 × 200) μm2 auf und sind Teil der inneren Kontaktfläche 20. Die Metallfolie 13 stellt den Schaltungsträger dar. Der Schaltungsträger des künftigen Moduls 4 besteht aus einer 25 μm dicken ebenen Kupferfolie, die das Trägerband 22 bildet und sowohl auf der Kontaktierseite 14 als auch auf der Unterseite 15 mit einer 1 μm dicken Zinnschicht als Ätzresistmaterial 12 überzogen ist.
  • In den Kontaktfreimachungen 10 und in den Haftstellen 8, die einen Durchmesser von 20 μm aufweisen, ist der Ätzresist 12 von der Kontaktierseite 14 der Metallfolie 13 entfernt. In den Strukturfreimachungen 11 ist der Ätzresist 12 von der Kontaktierseite 14 und der Unterseite 15 der Metallfolie 13 kongruent entfernt. Der Verlauf der Strukturfreimachung 11 ist so angeordnet, dass sich bei jedem künftigen Modul 4 sechs gleichmäßig große flächige äußere Anschlüsse 21 ergeben werden. Zwischen den äußeren Anschlüssen 21 der künftigen Module 4 sind Zwischenstege 17 vorgesehen, die die bandförmige Struktur des metallischen Trägerbandes 22 nach dem Ätzen erhalten sollen.
  • Das künftige Modul 4 wird über Haltestege 23 im Trägerband 22 gehalten werden. Zur Indexierung des Transportes des dünnen metallischen Bandes 22 sind vor der Ätzresiststrukturierung, die im Beispiel mittels eines YAG-Lasers erfolgt, Indexlöcher 24 gestanzt worden.
  • 3 zeigt einen Ausschnitt eines Querschnittes durch ein mit strukturiertem Ätzresist 12 versehenes metallisches Trägerband 22. Deckungsgleich gegenüber befinden sich die Strukturfreimachungen 11 beidseitig des metallischen Trägers 13. Auf der Kontaktierseite 14 des metallischen Bandes 22 befinden sich die Haftstellen 8 und eine Kontaktfreimachung 10. Im Bereich der Strukturfreimachung 11, der Haftstellen 8 und der Kontaktfreimachungen 10 ist die Zinnschicht durch eine Laserstrahlbehandlung vollständig entfernt.
  • Den Zustand nach dem flip-chip-Kontaktieren des Halbleiterchips 1 und dem Aushärten des Chipklebers 5 zeigt 4. Die Kontakthügel 3 des Halbleiterchips 1 sind durch den ausgehärteten Chipkleber 5 fest gegen das Kupfermetall des metallischen Trägermaterials 13 im Bereich der Kontaktfreimachungen 11 gepresst. Der das Halbleiterchip 1 umgebende Chipklebersaum 6 bedeckt Teile der künftigen Schaltungsstruktur 18 um das Chip 1 herum. Der Spalt zwischen aktiver Chipseite 2 und Kontaktierseite 14 der Metallfolie 13 ist ebenfalls vollständig mit ausgehärtetem Chipklebermaterial 5 gefüllt.
  • 5 zeigt den in 4 dargestellten Modulausschnitt nach dem ätztechnischen Strukturieren. Im Bereich der Strukturfreimachungen 11 entstand durch beidseitigen Ätzangriff ein relativ gleichmäßiger Ätzgraben 16, während aufgrund des einseitigen Ätzangriffes unterhalb des Chipbereiches 1 bzw. Chipkleberbereiches 5 V-förmige Ätzgräben 16 entstanden. Im Bereich der Haftstellen 8 entstanden aufgrund der Kleinheit des Loches im Ätzresist 12 und des einseitigen Ätzangriffes kleine, kalottenförmige Haftgruben 9.
  • Treffen mindestens drei Ätzgrabenabschnitte 16 zusammen, bilden sie eine Ätzgrabenverzweigung 19. Durch den Ätzangriff entsteht die Schaltungsstruktur 18. Im Beispiel besteht sie aus der Gesamtheit der sechs inneren und äußeren Anschlüsse 20 und 21 des Moduls 4.
  • In 6 ist ein Modul 4 dargestellt. Es ist über die metallischen Haltestege 23 und über die aus Klebematerial bestehenden Verbinder 7 noch im metallischen Trägerband 22 befestigt. Die Stabilität des metallischen Trägerbandes 22 wird auch durch die Zwischenstege 17 gewährleistet.
    • 1
    Halbleiterchip
    2
    aktive Seite des Halbleiterchips
    3
    Kontakthügel
    4
    Modul
    5
    Chipkleber; Underfiller
    6
    Klebersaum
    7
    Verbinder
    8
    Haftstelle
    9
    Haftgrube
    10
    Kontaktfreimachung
    11
    Strukturfreimachung
    12
    Ätzresist
    13
    Metallfolie; flächiges Trägermaterial
    14
    Kontaktierseite der Metallfolie; Chip- und Bauteilseite
    15
    Unterseite der Metallfolie
    16
    Ätzgraben
    17
    Zwischensteg
    18
    Schaltungsstruktur
    19
    Ätzgrabenverzweigung
    20
    innere Kontaktfläche, innerer Anschluss
    21
    äußerer Anschluss
    22
    Trägerband
    23
    Haltesteg
    24
    Indexloch

Claims (7)

  1. Verfahren zur Herstellung von elektrischen Schaltungen oder Modulen (4), mit dem an einem Schaltungsträger ein oder mehrere Halbleiterchips (1) und/oder ein oder mehrere elektronische Bauelemente angeordnet werden, wobei durch Ätzen getrennte Schaltungsträgerstrukturen erzeugt werden, dadurch gekennzeichnet, dass der Schaltungsträger aus einem dünnen metallischen, flächigen Trägermaterial (13) besteht, wobei in einem ersten Schritt auf der bauteilabgewandten Unterseite (15) strukturierter Ätzresist (12) und auf der Kontaktierseite (14) des Trägermaterials (13) als Ätzresist (12) Chip- bzw. Bauteilkleber aufgebracht wird, in einem zweiten Schritt die Chip- und/oder Bauteilkontaktierung sowie die Kleberhärtung erfolgt und in einem dritten Schritt die ätztechnische Herstellung der beabsichtigten Schaltungsträgerstruktur (18) erfolgt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Ätzresist (12) auf der Unterseite (15) des Trägermaterials (13) unter durch strukturschreibender Laserstrahlung bewirkten Wärmeeintrag durch Legieren, Diffundieren oder Verschmelzen eine Verbindung bildet, die durch das Ätzmedium geätzt werden kann.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Ätzresist (12) auf der Unterseite (15) des Trägermaterials (13) aus mindestens zwei metallischen Schichten geringer Dicke besteht und die dem Ätzmedium zugewandte Schicht beständig gegenüber dem Ätzmedium ist und wobei die Schichten unter durch Laserstrahlung bewirkten Wärmeeintrag durch Legieren, Diffundieren oder Verschmelzen eine Verbindung bilden, die durch das Ätzmedium geätzt werden kann.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Ätzresist (12) auf der Kontaktierseite (14) des Trägermaterials (13) ein thermoplastischer oder aushärtbarer Kleber durch Druckverfahren aufgebracht wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Trägermaterial (13) vor oder nach dem Ätzen durch Biegebehandlung mehrdimensional gestaltet wird.
  6. Elektronisches Modul, insbesondere nach dem Verfahren gemäß einem der Ansprüche 1 bis 5 hergestelltes Modul, bei dem auf einem aus einer Metallfolie bestehendem Trägermaterial (13) ein oder mehrere Halbleiterchips (1) nach dem Flip-Chip-Verfahren und/oder ein oder mehrere elektronische Bauelemente angeordnet sind, dadurch gekennzeichnet, dass auf der Kontaktierseite (14) des Trägermaterials (13) ein Ätzresist (12) aus gehärtetem Kleber angebracht ist, mit dem die Halbleiterchips (1) und/oder die elektronischen Bauelemente durch Klebekontaktierung mit dem Trägermaterial (13) elektrisch leitend verbunden sind und dass die Unterseite (15) der Metallfolie (13) mit strukturiertem Ätzresist (12) versehen ist und eine nach dem Bonden bzw. Kontaktieren und Haftkleben und Kleberhärten durch ätztechnische Behandlung erzeugte Schaltungsstruktur aufweist.
  7. Elektronisches Modul nach Anspruch 6, dadurch gekennzeichnet, dass die Schaltungsstruktur mindestens eine Antennenwindung aufweist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10341186A1 (de) * 2003-09-06 2005-03-31 Martin Michalk Verfahren und Vorrichtung zum Kontaktieren von Halbleiterchips
FR2863747B1 (fr) * 2003-12-11 2006-03-24 Oberthur Card Syst Sa Fiabilisation des cartes dual interface par grille continue
DE102005007643A1 (de) * 2005-02-19 2006-08-31 Assa Abloy Identification Technology Group Ab Verfahren und Anordnung zum Kontaktieren von Halbleiterchips auf einem metallischen Substrat
GB0705287D0 (en) * 2007-03-20 2007-04-25 Conductive Inkjet Tech Ltd Electrical connection of components

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0394430A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0453237A (ja) * 1990-06-21 1992-02-20 Shinko Electric Ind Co Ltd 半導体装置の製造方法
DE19532755C1 (de) * 1995-09-05 1997-02-20 Siemens Ag Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
DE19842683A1 (de) * 1998-09-17 1999-12-16 Siemens Ag Verfahren zur Herstellung eines Chipmoduls sowie in diesem Verfahren einsetzbare Komponenten
DE10008203A1 (de) * 2000-02-23 2001-08-30 Vishay Semiconductor Gmbh Verfahren zum Herstellen elektronicher Halbleiterbauelemente
US20010040286A1 (en) * 1999-12-27 2001-11-15 Hiroaki Fujimoto Semiconductor device and method for the fabrication thereof
US6339261B1 (en) * 1999-04-06 2002-01-15 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same
US20020027298A1 (en) * 2000-09-06 2002-03-07 Noriaki Sakamoto Semiconductor device and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0394430A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0453237A (ja) * 1990-06-21 1992-02-20 Shinko Electric Ind Co Ltd 半導体装置の製造方法
DE19532755C1 (de) * 1995-09-05 1997-02-20 Siemens Ag Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
DE19842683A1 (de) * 1998-09-17 1999-12-16 Siemens Ag Verfahren zur Herstellung eines Chipmoduls sowie in diesem Verfahren einsetzbare Komponenten
US6339261B1 (en) * 1999-04-06 2002-01-15 Shinko Electric Industries Co., Ltd. Semiconductor device and process of producing same
US20010040286A1 (en) * 1999-12-27 2001-11-15 Hiroaki Fujimoto Semiconductor device and method for the fabrication thereof
DE10008203A1 (de) * 2000-02-23 2001-08-30 Vishay Semiconductor Gmbh Verfahren zum Herstellen elektronicher Halbleiterbauelemente
US20020027298A1 (en) * 2000-09-06 2002-03-07 Noriaki Sakamoto Semiconductor device and method of manufacturing the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
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