DE102023200722A1 - Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen Feldeffekttransistor aufweisenden Verarbeitungsvorrichtung, Vorrichtung zur Ausführung des Verfahrens, Recheneinrichtung und Verwendung - Google Patents

Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen Feldeffekttransistor aufweisenden Verarbeitungsvorrichtung, Vorrichtung zur Ausführung des Verfahrens, Recheneinrichtung und Verwendung Download PDF

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Abstract

Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor aufweisenden Verarbeitungsvorrichtung, aufweisend: Bereitstellen des ersten Feldeffekttransistors mit einer ersten Schwellenspannung, die eine erste mit dem ersten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Beaufschlagen einer Gateelektrode des ersten Feldeffekttransistors mit einer ersten Ansteuergröße, die eine zweite mit dem ersten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Ermitteln einer ersten Ausgangsgröße, die wenigstens ein Produkt der ersten Eingangsgröße und der zweiten Eingangsgröße charakterisiert, basierend auf einer einen zeitlichen Verlauf eines Stroms durch eine Laststrecke des ersten Feldeffekttransistors charakterisierenden ersten Größe.

Description

  • Stand der Technik
  • Die Offenbarung betrifft ein Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, aufweisenden Verarbeitungsvorrichtung.
  • Die Offenbarung betrifft ferner eine Vorrichtung zur Ausführung eines Verfahrens zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, aufweisenden Verarbeitungsvorrichtung.
  • Offenbarung der Erfindung
  • Beispielhafte Ausführungsformen beziehen sich auf ein Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor (FeFET), aufweisenden Verarbeitungsvorrichtung, aufweisend: Bereitstellen des ersten Feldeffekttransistors mit einer ersten Schwellenspannung, die eine erste mit dem ersten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Beaufschlagen einer Gateelektrode des ersten Feldeffekttransistors mit einer ersten Ansteuergröße, die eine zweite mit dem ersten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Ermitteln einer ersten Ausgangsgröße, die wenigstens ein Produkt der ersten Eingangsgröße und der zweiten Eingangsgröße charakterisiert, basierend auf einer einen zeitlichen Verlauf eines Stroms durch eine Laststrecke des ersten Feldeffekttransistors charakterisierenden ersten Größe. Bei weiteren beispielhaften Ausführungsformen kann somit beispielsweise ein Produkt der ersten Eingangsgröße und der zweiten Eingangsgröße unter Verwendung des Feldeffekttransistors ermittelt werden, wobei wenigstens eine der beiden Eingangsgrößen analog (also z.B. wertekontinuierlich) sein kann.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die erste Größe wenigstens eines der folgenden Elemente ist: a) der Strom durch die Laststrecke selbst, b) eine basierend wenigstens auf dem Strom durch die Laststrecke ermittelbare Spannung. Beispielsweise kann bei weiteren beispielhaften Ausführungsformen ein Kondensator mit dem Strom durch die Laststrecke geladen werden, wobei z.B. die Spannung des Kondensators bzw. deren zeitlicher Verlauf die erste Größe bildet.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Programmieren des ersten Feldeffekttransistors (z.B. ausgebildet als FeFET) auf die erste Schwellenspannung basierend auf der ersten Eingangsgröße, beispielsweise mittels einer optionalen Programmiereinrichtung, und, optional, Verwenden des programmierten ersten Feldeffekttransistors. Beispielsweise kann die erste Eingangsgröße bzw. ein Wert der ersten Eingangsgröße vorgegeben sein, und die Schwellenspannung des FeFET kann, basierend auf der ersten Eingangsgröße bzw. ihrem Wert, beispielsweise unter Verwendung eines dem Fachmann bekannten Programmierverfahrens, programmiert werden. Bei weiteren beispielhaften Ausführungsformen kann z.B. eine Lage einer Kennlinie, die einen Drainstrom in Bezug auf eine Gate-Source-Spannung angibt, durch das Programmieren verändert werden, beispielsweise entlang der Gate-Source-Spannungskoordinate verschoben werden.
  • Obwohl das Prinzip gemäß den Ausführungsformen nicht auf ferroelektrische Feldeffekttransistoren (FeFETs) begrenzt ist, beziehen sich die nachfolgenden beispielhaften Ausführungen aus Gründen der Übersichtlichkeit - und ohne Beschränkung der Allgemeinheit - überwiegend auf als FeFET ausgebildete Feldeffekttransistoren.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Bereitstellen eines Ladestroms zum Aufladen einer mit der Gateelektrode des ersten Feldeffekttransistors assoziierten Kapazität, beispielsweise einer intrinsischen und/oder parasitären Kapazität, beispielsweise einer Miller-Kapazität, beispielsweise mittels einer Ladeeinrichtung. Alternativ oder ergänzend zu der z.B. intrinsischen Miller-Kapazität kann bei weiteren beispielhaften Ausführungsformen der Gateelektrode eine weitere Kapazität zugeordnet werden, beispielsweise für eine Einstellung eines vorgebbaren Kapazitätswerts. Bei weiteren beispielhaften Ausführungsformen ist es auch möglich, die intrinsische Kapazität im Rahmen fertigungstechnischer Randbedingungen während eines Fertigungsprozesses anzupassen. Bei weiteren beispielhaften Ausführungsformen ist durch das Aufladen der vorstehend beschriebenen Kapazität ein definiertes Aktivieren des FeFET, also z.B. ein Versetzen des FeFET von einem z.B. sperrenden (hochohmigen) in einen leitenden (niederohmigen) Zustand möglich, wobei beispielsweise ein Zeitverhalten für das Aufladen u.a. durch die genannte Kapazität und/oder einen ggf. vorhandenen intrinsischen Widerstand z.B. der Gateelektrode bestimmbar ist.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Bereitstellen einer Eingangsspannung basierend auf der zweiten Eingangsgröße, Anlegen der Eingangsspannung über einen vorgebbaren Widerstand an die Gateelektrode des ersten Feldeffekttransistors, und, optional, zumindest zeitweises Aufladen einer, beispielsweise der, mit der Gateelektrode des ersten Feldeffekttransistors assoziierten Kapazität. Durch das Aufladen über den vorgebbaren Widerstand ist bei weiteren beispielhaften Ausführungsformen das Zeitverhalten für das Aufladen der Kapazität (und damit z.B. für das Versetzen der Laststrecke des FeFET in einen niederohmigen Zustand) einstellbar. Zudem hängt das Zeitverhalten für das Aufladen von der Eingangsspannung ab, die z.B. basierend auf der zweiten Eingangsgröße wählbar ist.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Ermitteln eines ersten Zeitpunkts, zu dem der Strom durch die Laststrecke des ersten Feldeffekttransistors einen vorgebbaren ersten Schwellwert überschreitet (z.B. ab dem Aufladen der mit der Gateelektrode des ersten Feldeffekttransistors assoziierten Kapazität betrachtet), Ermitteln der ersten Ausgangsgröße basierend auf dem ersten Zeitpunkt.
  • Mit anderen Worten ist unter Anwendung des Prinzips gemäß den Ausführungsformen z.B. eine Multiplikation a * b = c (* ist der („skalare“) Multiplikationsoperator) unter Verwendung des FeFET auswertbar, wobei der Faktor a z.B. der ersten Eingangsgröße (z.B. Programmierung des FeFET auf eine dem Faktor a entsprechende Schwellenspannung) entspricht, und wobei der Faktor b z.B. der zweiten Eingangsgröße (z.B. Eingangsspannung für das Aufladen der mit der Gateelektrode des ersten Feldeffekttransistors assoziierten Kapazität) entspricht.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise kleine Werte des ersten Faktors a eine vergleichsweise große Schwellenspannung für den ersten FeFET programmiert werden, so dass die Laststrecke - bei beispielhaft betrachtetem Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität - vergleichsweise spät leitend wird, mithin der erste Zeitpunkt, zu dem der Strom durch die Laststrecke des ersten FeFET den vorgebbaren ersten Schwellwert überschreitet, vergleichsweise spät ist, bezogen auf einen Beginn des Ladevorgangs.
  • Demgegenüber kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise große Werte des ersten Faktors a eine vergleichsweise kleine Schwellenspannung für den ersten FeFET programmiert werden, so dass die Laststrecke - bei beispielhaft betrachtetem Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität - vergleichsweise früh leitend wird, mithin der erste Zeitpunkt, zu dem der Strom durch die Laststrecke des ersten FeFET den vorgebbaren ersten Schwellwert überschreitet, vergleichsweise früh ist, bezogen auf einen Beginn des Ladevorgangs.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise kleine Werte des zweiten Faktors b eine vergleichsweise kleine Eingangsspannung für den Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität gewählt werden, was eine vergleichsweise kleine zeitliche Änderung der Gate-Source-Spannung während des Ladevorgangs bewirkt und somit ebenfalls ein vergleichsweise spätes Überschreiten des ersten Schwellwerts bewirkt, z.B. ähnlich einer vergleichsweise großen Schwellenspannung.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise große Werte des zweiten Faktors b eine vergleichsweise große Eingangsspannung für den Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität gewählt werden, was eine vergleichsweise große zeitliche Änderung der Gate-Source-Spannung während des Ladevorgangs bewirkt und somit ebenfalls ein vergleichsweise frühes Überschreiten des ersten Schwellwerts bewirkt, z.B. ähnlich einer vergleichsweise kleinen Schwellenspannung.
  • Bei weiteren beispielhaften Ausführungsformen kann dem ersten Zeitpunkt, zu dem der Strom durch die Laststrecke des ersten FeFET den vorgebbaren ersten Schwellwert überschreitet, dementsprechend ein vorgebbarer Wert für das Ergebnis der Multiplikation a * b = c, also für das Produkt c, zugewiesen werden. In vergleichbarer Weise können bei weiteren beispielhaften Ausführungsformen unterschiedlichen Zeitpunkten - z.B. gerechnet nach dem Beginn des Ladevorgangs - jeweils unterschiedliche Ergebniswerte für das Produkt c zugewiesen werden, so dass bei weiteren beispielhaften Ausführungsformen z.B. basierend auf einem bestimmten Wert des ersten Zeitpunkts auf den damit korrespondierenden Ergebniswert für das Produkt c geschlossen werden kann.
  • Mit anderen Worten kann bei weiteren beispielhaften Ausführungsformen eine Zeitmessung ausgeführt werden, auf deren Basis das Produkt c ermittelbar ist. Dies ist bei weiteren beispielhaften Ausführungsformen vorteilhaft, weil die Zeitmessung mit derzeit verfügbarer Technologie sehr effizient und/oder präzise ausführbar ist.
  • Bei weiteren beispielhaften Ausführungsformen entspricht der vorgebbare erste Schwellwert wenigstens einem der folgenden Elemente: a) Sättigungsstrom des ersten Feldeffekttransistors, b) Begrenzungsstrom, auf den der Strom durch die Laststrecke des ersten Feldeffekttransistors begrenzbar und/oder begrenzt ist, beispielsweise mittels wenigstens eines in Serie zu der Laststrecke geschalteten Begrenzungswiderstands, c) beliebiger vorgebbarer Stromwert.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Ermitteln einer ersten Zeitdifferenz zwischen einem Beginn des Beaufschlagens der Gateelektrode des ersten Feldeffekttransistors mit der ersten Ansteuergröße (z.B. entsprechend einem Start des Ladevorgangs) und dem ersten Zeitpunkt, zu dem der Strom durch die Laststrecke des ersten Feldeffekttransistors den vorgebbaren ersten Schwellwert überschreitet, und Ermitteln der ersten Ausgangsgröße basierend auf der ersten Zeitdifferenz, beispielsweise unter Verwendung einer Zuordnung von möglichen Zeitdifferenzen zu möglichen Multiplikationsergebnissen c = a * b.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Begrenzen des Stroms durch die Laststrecke des ersten Feldeffekttransistors mittels wenigstens eines in Serie zu der Laststrecke geschalteten Begrenzungswiderstands. Bei weiteren beispielhaften Ausführungsformen kann der Begrenzungswiderstand beispielsweise so gewählt sein, dass - z.B. im eingeschalteten Zustand des FeFET - der Strom durch die Laststrecke zwischen, beispielsweise etwa, 10 nA (Nanoampere) und, beispielsweise etwa, 1000 nA beträgt, beispielsweise etwa 100 nA. Dies bewirkt z.B., dass der Strom durch die Laststrecke des ersten FeFET während des Ladevorgangs von z.B. 0 auf die genannten 100 nA ansteigt, und zwar mit einem Zeitverhalten, das durch die beiden Eingangsgrößen E1, E2 bzw. die darauf basierende Konfiguration (z.B. Programmierung der Schwellenspannung des FeFET, Auswahl der Eingangsspannung für das Aufladen) bestimmt ist.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Verarbeitungsvorrichtung wenigstens einen weiteren Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, aufweist, wobei ein jeweiliger erster Anschluss einer Laststrecke des ersten Feldeffekttransistors und des wenigstens einen weiteren Feldeffekttransistors mit einem ersten Schaltungsknotenpunkt verbunden ist, wobei das Verfahren aufweist: Bereitstellen des wenigstens einen weiteren Feldeffekttransistors mit einer jeweiligen weiteren Schwellenspannung, die eine mit dem jeweiligen weiteren Feldeffekttransistor assoziierte erste Eingangsgröße charakterisiert, Beaufschlagen einer jeweiligen Gateelektrode des wenigstens einen weiteren Feldeffekttransistors mit einer jeweiligen ersten Ansteuergröße, die eine mit dem jeweiligen weiteren Feldeffekttransistor assoziierte zweite Eingangsgröße charakterisiert, Ermitteln der ersten Ausgangsgröße, die beispielsweise eine Summe von jeweiligen Produkten der jeweiligen ersten Eingangsgröße und der jeweiligen zweiten Eingangsgröße charakterisiert, basierend auf einer einen zeitlichen Verlauf eines mit dem ersten Schaltungsknotenpunkt assoziierten Stroms charakterisierenden zweiten Größe, wobei beispielsweise die zweite Größe wenigstens eines der folgenden Elemente ist: a) der mit dem ersten Schaltungsknotenpunkt assoziierte Strom selbst, b) eine basierend wenigstens auf dem mit dem ersten Schaltungsknotenpunkt assoziierten Strom ermittelbare Spannung. Bei weiteren beispielhaften Ausführungsformen ist hiermit z.B. eine Berechnung vom Typ MAC (multiply and accumulate, Multiplikation und Akkumulation), ermöglicht, wobei der erste Feldeffekttransistor und der wenigstens eine weitere, z.B. zweite, Feldeffekttransistor z.B. jeweils eine Multiplikation, beispielsweise analog zu den vorstehend beispielhaft beschriebenen Ausführungsformen, ausführen. Eine Akkumulation, beispielsweise Addition, erfolgt vorliegend beispielsweise durch den Anschluss der jeweiligen Laststrecken der beiden Feldeffekttransistoren an den ersten Schaltungsknotenpunkt, nämlich z.B. durch eine Addition der Ströme der beiden Feldeffekttransistoren.
  • Beispielsweise kann in der vorstehend genannten Konfiguration durch den ersten Feldeffekttransistor ein erstes Produkt c1 = a1 * b1 basierend auf den Faktoren a1, b1 (z.B. realisierbar durch Programmierung einer entsprechenden Schwellenspannung und/oder Vorgabe einer entsprechenden Eingangsspannung für das Aufladen z.B. der intrinsischen Kapazität des ersten Feldeffekttransistors) ermittelt werden, und es kann durch den zweiten Feldeffekttransistor ein zweites Produkt c2 = a2 * b2 basierend auf den Faktoren a2, b2 (z.B. realisierbar durch Programmierung einer entsprechenden Schwellenspannung und/oder Vorgabe einer entsprechenden Eingangsspannung für das Aufladen z.B. der intrinsischen Kapazität des zweiten Feldeffekttransistors) ermittelt werden, wobei eine Akkumulation, beispielsweise Addition, c1 + c2 durch die Kombination der jeweiligen Lastströme durch die Laststrecken der beiden Feldeffekttransistoren in dem ersten Schaltungsknotenpunkt ausführbar ist. Auch bei den beispielhaften Ausführungsformen mit mehr als einem Feldeffekttransistor kann basierend auf der zweiten Größe und einer ggf. getroffenen Zuordnung von Zeitpunkten, zu denen ein oder mehrere entsprechende Schwellwerte durch die zweite Größe überschritten werden, auf das Ergebnis c1 + c2 der MAC - Berechnung geschlossen werden.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Verarbeitungsvorrichtung n viele, n > 1, Feldeffekttransistoren, beispielsweise ferroelektrische Feldeffekttransistoren, aufweist, wobei ein jeweiliger erster Anschluss einer Laststrecke der n vielen Feldeffekttransistoren mit einem, beispielsweise dem, ersten Schaltungsknotenpunkt verbunden ist, wobei das Verfahren aufweist: Bereitstellen eines k-ten Feldeffekttransistors, k=1, ..., n, (beispielsweise aller n vielen Feldeffekttransistoren) mit einer k-ten Schwellenspannung (beispielsweise durch optionales Programmieren, z.B. im Falle von FeFETs), die eine jeweilige erste mit dem k-ten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Beaufschlagen einer Gateelektrode des k-ten Feldeffekttransistors (beispielsweise aller n vielen Feldeffekttransistoren) mit einer k-ten Ansteuergröße, die eine jeweilige zweite mit dem k-ten Feldeffekttransistor assoziierte Eingangsgröße charakterisiert, Ermitteln der ersten Ausgangsgröße, die beispielsweise eine Summe von k vielen Produkten der jeweiligen ersten Eingangsgröße und der jeweiligen zweiten Eingangsgröße charakterisiert, basierend auf einer bzw. der den zeitlichen Verlauf des mit dem ersten Schaltungsknotenpunkt assoziierten Stroms charakterisierenden zweiten Größe. Bei weiteren beispielhaften Ausführungsformen ist das Prinzip gemäß den Ausführungsformen somit auf eine beliebige Anzahl n von Feldeffekttransistoren erweiterbar, so dass z.B. MAC - Berechnungen möglich sind, die eine Bildung von, z.B. maximal, n vielen Produkten und eine Akkumulation der, z.B. maximal, n vielen Produkte ermöglicht. Solche Berechnungen können bei weiteren beispielhaften Ausführungsformen beispielsweise zur Auswertung (Inferenz) von künstlichen (tiefen) neuronalen Netzen ((D)NN) verwendet werden. Weitere mögliche Anwendungen gemäß weiteren beispielhaften Ausführungsformen sind weiter unten unter Bezugnahme auf 22 beschrieben.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Starten des Beaufschlagens der Gateelektrode des k-ten Feldeffekttransistors (beispielsweise aller n vielen Feldeffekttransistoren) mit der k-ten Ansteuergröße zu einem (beispielsweise für alle n vielen Feldeffekttransistoren gemeinsamen) Startzeitpunkt, wiederholtes, beispielsweise periodisches, beispielsweise kontinuierliches, Ermitteln der zweiten Größe, beispielsweise während eines vorgebbaren Zeitraums ab dem Startzeitpunkt.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Ermitteln von Änderungen der zweiten Größe zu vorgebbaren Zeitpunkten, wobei beispielsweise die vorgebbaren Zeitpunkte jeweils mit möglichen Werten für die jeweilige erste Eingangsgröße und/oder für die jeweilige zweite Eingangsgröße assoziiert sind, Gewichten der ermittelten Änderungen der zweiten Größe, wobei gewichtete Änderungen erhalten werden, und, optional, Ermitteln der ersten Ausgangsgröße durch Summieren der gewichteten Änderungen der zweiten Größe.
  • Bei weiteren beispielhaften Ausführungsformen können als zu ermittelnde Änderungen der zweiten Größe beispielsweise solche Änderungen betrachtet werden, die mit einem Übergang wenigstens eines der verwendeten Feldeffekttransistoren von einem hochohmigen in einen niederohmigen Zustand assoziiert sind. Wenn beispielsweise ein maximaler Strom durch eine Laststrecke wenigstens eines der verwendeten Feldeffekttransistoren 100 nA beträgt, dann kann bei weiteren beispielhaften Ausführungsformen eine Änderung der zweiten Größe in dem Bereich von ca. 100 nA berücksichtigt werden. Bei weiteren beispielhaften Ausführungsformen können Änderungen der zweiten Größe, die z.B. deutlich kleiner sind als 100 nA, unberücksichtigt bleiben, z.B. sofern keiner der verwendeten Feldeffekttransistoren einen entsprechend geringeren maximalen Strom als die genannten 100 nA aufweist.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Wiederholen des Ermittelns und des Gewichtens, beispielsweise bis ein vorgebbares Abbruchkriterium erfüllt ist.
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium ein Verstreichen einer vorgebbaren maximalen Messzeit, beispielsweise vorgebbar basierend auf einer Anzahl der verwendeten Feldeffekttransistoren und/oder der jeweiligen ersten und/oder zweiten Eingangsgröße wenigstens eines der verwendeten Feldeffekttransistoren.
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium abhängig von einem zeitlichen Verlauf der Gate-Source-Spannung eines Feldeffekttransistors mit der geringsten Steigung (z.B. aufgrund einer vergleichsweise großen Schwellenspannung (z.B. korrespondierend mit einer vergleichsweise kleinen ersten Eingangsgröße) und/oder aufgrund einer vergleichsweise kleinen Eingangsspannung (z.B. korrespondierend mit einer vergleichsweise kleinen zweiten Eingangsgröße)).
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium dann gegeben, wenn die zweite Größe einen, beispielsweise von der Konfiguration (z.B. Anzahl der Feldeffekttransistoren) der Verarbeitungsvorrichtung abhängigen, Maximalwert aufweist (z.B. maximaler Strom an dem ersten Knotenpunkt, entspricht z.B. einem Zustand, in dem alle Feldeffekttransistoren niederohmig sind).
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass das Verfahren aufweist: Zuordnen der (z.B. mit den Änderungen der zweiten Größe assoziierten) vorgebbaren Zeitpunkte zu möglichen Werten für die jeweilige erste Eingangsgröße und/oder für die jeweilige zweite Eingangsgröße.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf eine Vorrichtung zur Ausführung des Verfahrens gemäß den Ausführungsformen.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Vorrichtung eine wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, aufweisende Verarbeitungsvorrichtung aufweist, wobei beispielsweise die Verarbeitungsvorrichtung n viele, n > 1, Feldeffekttransistoren, beispielsweise ferroelektrische Feldeffekttransistoren, aufweist.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Vorrichtung eine Programmiereinrichtung aufweist zum Programmieren des wenigstens einen ersten Feldeffekttransistors, z.B. FeFET, auf eine vorgebbare Schwellenspannung.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Vorrichtung wenigstens eine Ladeeinrichtung aufweist zum Bereitstellen eines Ladestroms für den wenigsten einen ersten Feldeffekttransistor, beispielsweise für mehrere, beispielsweise alle, Feldeffekttransistoren.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Vorrichtung wenigstens eine Messeinrichtung aufweist, beispielsweise einen, beispielsweise strombasierten, Analog/Digital-Wandler, zur Ermittlung wenigstens einer der folgenden Größen: a) erste Größe, b) zweite Größe.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die Vorrichtung eine Steuereinrichtung aufweist, die zur Ausführung wenigstens eines der folgenden Elemente ausgebildet ist: a) Steuerung wenigstens einer Komponente der Vorrichtung, b) Ausführung wenigstens eines Aspekts des Verfahrens gemäß den Ausführungsformen.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf eine Recheneinrichtung, beispielsweise Vektor-Matrix-Multipliziereinrichtung, aufweisend wenigstens eine Vorrichtung gemäß den Ausführungsformen.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf eine Verwendung des Verfahrens gemäß den Ausführungsformen und/oder der Vorrichtung gemäß den Ausführungsformen und/oder der Recheneinrichtung gemäß den Ausführungsformen für wenigstens eines der folgenden Elemente: a) Ausführung von Compute-in-Memory-Verfahren, beispielsweise mit Gewichten und/oder Eingangsgrößen, die z.B. jeweils mehrere Bit aufweisen können, b) künstliche neuronale Netze, beispielsweise künstliche tiefe neuronale Netze, c) Bildverarbeitung, d) effizientes Ausführen von Berechnungen, e) Steigern einer Effizienz für das Ausführen von Berechnungen, f) automatisiertes Fahren, g) maschinelles Lernen, beispielsweise Inferenz.
  • Weitere Merkmale, Anwendungsmöglichkeiten und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen der Erfindung, die in den Figuren der Zeichnung dargestellt sind. Dabei bilden alle beschriebenen oder dargestellten Merkmale für sich oder in beliebiger Kombination den Gegenstand der Erfindung, unabhängig von ihrer Zusammenfassung in den Ansprüchen oder deren Rückbeziehung sowie unabhängig von ihrer Formulierung bzw. Darstellung in der Beschreibung bzw. in der Zeichnung.
  • In der Zeichnung zeigt:
    • 1 schematisch ein vereinfachtes Flussdiagramm gemäß beispielhaften Ausführungsformen,
    • 2 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 3 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 4 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 5 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 6 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 7 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 8 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 9 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 10A schematisch ein vereinfachtes Schaltungsdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 10B schematisch ein vereinfachtes Schaltungsdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 11A schematisch Ströme gemäß weiteren beispielhaften Ausführungsformen aufgetragen über eine Gate-Source-Spannung,
    • 11 Bschematisch Spannungen gemäß weiteren beispielhaften Ausführungsformen aufgetragen über der Zeit,
    • 11C schematisch Spannungen gemäß weiteren beispielhaften Ausführungsformen aufgetragen über der Zeit,
    • 11 Dschematisch Ströme gemäß weiteren beispielhaften Ausführungsformen aufgetragen über eine Gate-Source-Spannung,
    • 11 Eschematisch Spannungen gemäß weiteren beispielhaften Ausführungsformen aufgetragen über der Zeit,
    • 11F schematisch einen Strom gemäß weiteren beispielhaften Ausführungsformen aufgetragen über der Zeit,
    • 11G schematisch Spannungen gemäß weiteren beispielhaften Ausführungsformen aufgetragen über der Zeit,
    • 12 schematisch ein vereinfachtes Schaltungsdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 13 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 14 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 15 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 16 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 17 schematisch ein vereinfachtes Zeitdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 18 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 19 schematisch ein vereinfachtes Flussdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 20 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 21 schematisch ein vereinfachtes Blockdiagramm gemäß weiteren beispielhaften Ausführungsformen,
    • 22 schematisch Aspekte von Verwendungen gemäß weiteren beispielhaften Ausführungsformen.
  • Beispielhafte Ausführungsformen, vgl. 1, 2, beziehen sich auf ein Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor (FeFET), 110-1 (2) aufweisenden Verarbeitungsvorrichtung 100, aufweisend: Bereitstellen 200 (1) des ersten Feldeffekttransistors 110-1 mit einer ersten Schwellenspannung V_TH-1, die eine erste mit dem ersten Feldeffekttransistor (FET) 110-1 assoziierte Eingangsgröße E1 charakterisiert, Beaufschlagen 202 einer Gateelektrode 110-1 a (2) des ersten Feldeffekttransistors 110-1 mit einer ersten Ansteuergröße AG-1, die eine zweite mit dem ersten Feldeffekttransistor 110-1 assoziierte Eingangsgröße E2 charakterisiert, Ermitteln 204 (1) einer ersten Ausgangsgröße A1, die wenigstens ein Produkt (i.S. des Ergebnisses einer, z.B. skalaren, Multiplikation) der ersten Eingangsgröße E1 und der zweiten Eingangsgröße E2 charakterisiert, basierend auf einer einen zeitlichen Verlauf eines Stroms I-LS durch eine Laststrecke 110-1-LS des ersten Feldeffekttransistors 110-1 charakterisierenden ersten Größe G1. Bei weiteren beispielhaften Ausführungsformen kann somit beispielsweise ein Produkt der ersten Eingangsgröße E1 und der zweiten Eingangsgröße E2 unter Verwendung des Feldeffekttransistors 110-1 ermittelt werden, also beispielsweise hardwarebasiert, beispielsweise zumindest teilweise gemäß einem Prinzip eines „Analogrechners“, wobei wenigstens eine der beiden Eingangsgrößen E1, E2 analog (also z.B. wertekontinuierlich) sein kann.
  • Bei weiteren beispielhaften Ausführungsformen ist vorgesehen, dass die erste Größe G1 wenigstens eines der folgenden Elemente ist: a) der Strom I-LS durch die Laststrecke 110-1-LS (Drain-Source Strecke des FET) selbst, b) eine basierend wenigstens auf dem Strom I-LS durch die Laststrecke 110-1-LS ermittelbare Spannung U-I-LS (2). Beispielsweise kann bei weiteren beispielhaften Ausführungsformen ein Kondensator (nicht gezeigt) mit dem Strom I-LS durch die Laststrecke 110-1-LS geladen werden, wobei z.B. die Spannung des Kondensators bzw. deren zeitlicher Verlauf die erste Größe G1 bildet.
  • Bei weiteren beispielhaften Ausführungsformen, 3, ist vorgesehen, dass das Verfahren aufweist: Programmieren 210 des ersten Feldeffekttransistors (z.B. ausgebildet als FeFET) auf die erste Schwellenspannung V_TH-1 basierend auf der ersten Eingangsgröße E1, beispielsweise mittels einer optionalen Programmiereinrichtung 10 (2), und, optional, Verwenden 212 des programmierten ersten Feldeffekttransistors 110-1. Beispielsweise kann die erste Eingangsgröße E1 bzw. ein Wert der ersten Eingangsgröße E1 vorgegeben sein, und die Schwellenspannung V_TH-1 des FeFET 110-1 kann, basierend auf der ersten Eingangsgröße E1 bzw. ihrem Wert, beispielsweise unter Verwendung eines dem Fachmann bekannten Programmierverfahrens, programmiert werden. Bei weiteren beispielhaften Ausführungsformen kann z.B. eine Lage einer Kennlinie, die einen Drainstrom in Bezug auf eine Gate-Source-Spannung angibt, durch das Programmieren 210 verändert werden, beispielsweise entlang der Gate-Source-Spannungskoordinate verschoben werden, dies ist beispielhaft in 11A gezeigt. Die Kurve K1 entspricht einer Kennlinie des Drainstroms Id in Bezug auf eine Gate-Source-Spannung Vgs für den FeFET 110-1 (2) in einem ersten programmierten Zustand, also z.B. entsprechend einem ersten Wert für die Schwellenspannung des FeFET. Die Kurve K2 ist vom selben Typ wie die Kennlinie K1, jedoch in einem zweiten programmierten Zustand, also z.B. entsprechend einem zweiten Wert für die Schwellenspannung des FeFET 110-1, der von dem ersten Zustand bzw. ersten Wert für die Schwellenspannung des FeFET 110-1 verschieden ist. Vergleichbares gilt auch für die weiteren Kurven K3, K4, entsprechend jeweils weiteren verschiedenen programmierten Werten für die Schwellenspannung des FeFET 110-1. Mit anderen Worten kann bei weiteren beispielhaften Ausführungsformen durch das Programmieren 210 ( 3) der Schwellenspannung eine Id/Vgs-Kennlinien des FeFET 110-1 verschoben werden, und zwar z.B. entlang der horizontalen Vgs-Achse der 11A. Beispielsweise kann der Kennlinie K1 gemäß 11A ein beispielhafter Wert „3“ für die erste Eingangsgröße E1 zugeordnet werden, und es kann der Kennlinie K2 ein beispielhafter Wert „2“ für die erste Eingangsgröße E1 zugeordnet werden, und es kann der Kennlinie K3 ein beispielhafter Wert „1“ für die erste Eingangsgröße E1 zugeordnet werden, und es kann der Kennlinie K4 ein beispielhafter Wert „0“ für die erste Eingangsgröße E1 zugeordnet werden.
  • Obwohl das Prinzip gemäß den Ausführungsformen nicht auf ferroelektrische Feldeffekttransistoren (FeFETs) begrenzt ist, beziehen sich die nachfolgenden beispielhaften Ausführungen aus Gründen der Übersichtlichkeit - und ohne Beschränkung der Allgemeinheit - überwiegend auf als FeFET ausgebildete Feldeffekttransistoren.
  • Bei weiteren beispielhaften Ausführungsformen, 4, 5, ist vorgesehen, dass das Verfahren aufweist: Bereitstellen 220 eines Ladestroms I-L zum Aufladen 222 einer mit der Gateelektrode 110-1 a des ersten Feldeffekttransistors 110-1 assoziierten Kapazität C-1a, beispielsweise einer intrinsischen und/oder parasitären Kapazität, beispielsweise einer Miller-Kapazität, beispielsweise mittels einer Ladeeinrichtung 12. Alternativ oder ergänzend zu der z.B. intrinsischen Miller-Kapazität kann bei weiteren beispielhaften Ausführungsformen der Gateelektrode 110-1 a eine weitere Kapazität (nicht gezeigt) zugeordnet werden, beispielsweise für eine Einstellung, beispielsweise Tuning, eines vorgebbaren Kapazitätswerts.
  • Bei weiteren beispielhaften Ausführungsformen ist es auch möglich, die intrinsische Kapazität im Rahmen fertigungstechnischer Randbedingungen während eines Fertigungsprozesses z.B. der Verarbeitungsvorrichtung 100 ( 2) anzupassen. Bei weiteren beispielhaften Ausführungsformen, 4, ist durch das Aufladen 222 der vorstehend beschriebenen Kapazität C-1a ein definiertes Aktivieren des FeFET 110-1, also z.B. ein Versetzen des FeFET 110-1 von einem z.B. sperrenden (hochohmigen) in einen leitenden (niederohmigen) Zustand möglich, wobei beispielsweise ein Zeitverhalten für das Aufladen 222 u.a. durch die genannte Kapazität C-1a und/oder einen ggf. vorhandenen intrinsischen Widerstand (nicht gezeigt) z.B. der Gateelektrode 110-1a bestimmbar ist.
  • Bei weiteren beispielhaften Ausführungsformen, 6, 7, ist vorgesehen, dass das Verfahren aufweist: Bereitstellen 230 einer Eingangsspannung V-1 (z.B. mittels einer Spannungsquelle 12a, s. 7) basierend auf der zweiten Eingangsgröße E2, Anlegen 232 (6) der Eingangsspannung V-1 über einen vorgebbaren Widerstand 12b an die Gateelektrode 110-1 a des ersten Feldeffekttransistors 110-1 (2), und, optional, zumindest zeitweises Aufladen 234 einer, beispielsweise der, mit der Gateelektrode 110-1a des ersten Feldeffekttransistors 110-1 assoziierten Kapazität C-1a (2, 5). Durch das Aufladen über den vorgebbaren Widerstand 12b ist bei weiteren beispielhaften Ausführungsformen das Zeitverhalten für das Aufladen der Kapazität (und damit z.B. für das Versetzen der Laststrecke des FeFET in einen niederohmigen Zustand) einstellbar. Zudem hängt das Zeitverhalten für das Aufladen von der Eingangsspannung V-1 ab, die z.B. basierend auf der zweiten Eingangsgröße E2 wählbar ist. Das Bezugszeichen 12 in 7 bezeichnet eine optionale Ladeeinrichtung, die z.B. die Komponenten 12a, 12b aufweisen kann, und das Bezugszeichen BP1 symbolisiert ein erstes elektrisches Bezugspotential, beispielsweise Massepotential.
  • Bei weiteren beispielhaften Ausführungsformen, 8, ist vorgesehen, dass das Verfahren aufweist: Ermitteln 240 eines ersten Zeitpunkts t1, zu dem der Strom I-LS (2, 5) durch die Laststrecke 110-1-LS des ersten Feldeffekttransistors 110-1 einen vorgebbaren ersten Schwellwert überschreitet (z.B. ab dem Aufladen 222 der mit der Gateelektrode 110-1 a des ersten Feldeffekttransistors 110-1 assoziierten Kapazität C-1a betrachtet), Ermitteln 242 der ersten Ausgangsgröße A1 basierend auf dem ersten Zeitpunkt t1.
  • Mit anderen Worten ist unter Anwendung des Prinzips gemäß den Ausführungsformen z.B. eine Multiplikation a * b = c (* ist der („skalare“) Multiplikationsoperator) unter Verwendung des FeFET 110-1 auswertbar, wobei der Faktor a z.B. der ersten Eingangsgröße E1 (z.B. Programmierung 210 des FeFET 110-1 auf eine dem Faktor a entsprechende Schwellenspannung V_TH-1) entspricht, und wobei der Faktor b z. B. der zweiten Eingangsgröße E2 (z.B. Eingangsspannung V-1 für das Aufladen 222 der mit der Gateelektrode 110-1a des ersten Feldeffekttransistors 110-1 assoziierten Kapazität C-1a) entspricht.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise kleine Werte des ersten Faktors a eine vergleichsweise große Schwellenspannung V_TH-1 für den ersten FeFET 110-1 programmiert werden, so dass die Laststrecke 110-1-LS - bei beispielhaft betrachtetem Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazitätvergleichsweise spät leitend wird, mithin der erste Zeitpunkt t1, zu dem der Strom I-LS durch die Laststrecke des ersten FeFET den vorgebbaren ersten Schwellwert überschreitet, vergleichsweise spät ist, bezogen auf einen Beginn des Ladevorgangs.
  • Demgegenüber kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise große Werte des ersten Faktors a eine vergleichsweise kleine Schwellenspannung V_TH-1 für den ersten FeFET 110-1 programmiert werden, so dass die Laststrecke - bei beispielhaft betrachtetem Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität - vergleichsweise früh leitend wird, mithin der erste Zeitpunkt, zu dem der Strom durch die Laststrecke des ersten FeFET den vorgebbaren ersten Schwellwert überschreitet, vergleichsweise früh ist, bezogen auf einen Beginn des Ladevorgangs.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise kleine Werte des zweiten Faktors b eine vergleichsweise kleine Eingangsspannung V-1 für den Ladevorgang 222 der mit der Gateelektrode 110-1a des ersten FeFET 110-1 assoziierten Kapazität C-1a gewählt werden, was eine vergleichsweise kleine zeitliche Änderung der Gate-Source-Spannung während des Ladevorgangs bewirkt und somit ebenfalls ein vergleichsweise spätes Überschreiten des ersten Schwellwerts bewirkt, z.B. ähnlich einer vergleichsweise großen Schwellenspannung.
  • Beispielsweise kann bei weiteren beispielhaften Ausführungsformen für vergleichsweise große Werte des zweiten Faktors b eine vergleichsweise große Eingangsspannung V-1 für den Ladevorgang der mit der Gateelektrode des ersten FeFET assoziierten Kapazität gewählt werden, was eine vergleichsweise große zeitliche Änderung der Gate-Source-Spannung während des Ladevorgangs bewirkt und somit ebenfalls ein vergleichsweise frühes Überschreiten des ersten Schwellwerts bewirkt, z.B. ähnlich einer vergleichsweise kleinen Schwellenspannung.
  • Bei weiteren beispielhaften Ausführungsformen kann dem ersten Zeitpunkt t1 (8), zu dem der Strom I-LS durch die Laststrecke 110-1-LS des ersten FeFET 110-1 den vorgebbaren ersten Schwellwert überschreitet, dementsprechend ein vorgebbarer Wert für das Ergebnis der Multiplikation a * b = c, also für das Produkt c, zugewiesen werden. In vergleichbarer Weise können bei weiteren beispielhaften Ausführungsformen unterschiedlichen Zeitpunkten - z.B. gerechnet nach dem Beginn des Ladevorgangs - jeweils unterschiedliche Ergebniswerte für das Produkt c zugewiesen werden, so dass bei weiteren beispielhaften Ausführungsformen z.B. basierend auf einem bestimmten Wert des ersten Zeitpunkts t1 auf den damit korrespondierenden Ergebniswert für das Produkt c geschlossen werden kann.
  • Mit anderen Worten kann bei weiteren beispielhaften Ausführungsformen eine Zeitmessung ausgeführt werden, auf deren Basis das Produkt c ermittelbar ist. Dies ist bei weiteren beispielhaften Ausführungsformen vorteilhaft, weil die Zeitmessung mit derzeit verfügbarer Technologie sehr effizient und/oder präzise ausführbar ist.
  • Beispielhafte Aspekte des Prinzips gemäß den Ausführungsformen, die bei weiteren beispielhaften Ausführungsformen z.B. mit wenigstens einer der vorstehend beschriebenen beispielhaften Ausführungsformen kombinierbar sind, sind nachfolgend unter Bezugnahme auf 11B bis 11 G beschrieben.
  • 11 B zeigt beispielhaft vier Kurven K5, K6, K7, K8, jeweils symbolisierend einen zeitlichen Verlauf einer Gate-Source-Spannung Vgs des FeFET 110-1, wie er sich bei dem Aufladen 222 (4) unter Verwendung der Eingangsspannung V-1 (7) gemäß beispielhaften Ausführungsformen ergeben kann. Die Kurve K5 ist beispielsweise mit einer vergleichsweise kleinen Eingangsspannung V-1, z.B. entsprechend einem vergleichsweise kleinen Wert von z.B. „0“ für die zweite Eingangsgröße E2, assoziiert, die Kurve K6 ist beispielsweise mit einer größeren Eingangsspannung V-1, z.B. entsprechend einem größeren Wert von z.B. „1“ für die zweite Eingangsgröße E2, assoziiert, die Kurve K7 ist beispielsweise mit einer noch größeren Eingangsspannung V-1, z.B. entsprechend einem noch größeren Wert von z.B. „2“ für die zweite Eingangsgröße E2, assoziiert, und die Kurve K8 ist beispielsweise mit einer noch größeren Eingangsspannung V-1, z.B. entsprechend einem noch größeren Wert von z.B. „3“ für die zweite Eingangsgröße E2, assoziiert. Aus 11B ist zu erkennen, dass ein Anstieg der Gate-Source-Spannung Vgs umso steiler ist, je größer die Eingangsspannung V-1 für den Ladevorgang 222 gewählt ist, korrespondierend mit einem jeweiligen Wert für die zweite Eingangsgröße E2.
  • 11C zeigt symbolisch die Kurven K5, K6, K7, K8 gemäß 11 B und beispielhaft vier weitere Kurven K9, K10, K11, K12, die jeweils unterschiedlichen Schwellenspannungen für den FeFET 110-1 entsprechen. Die Kurve K9 entspricht beispielsweise einer vergleichsweise geringen Schwellenspannung und ist beispielhaft mit dem Wert „3“ für die erste Eingangsgröße E1 assoziiert. Die Kurve K10 entspricht beispielsweise einer größeren Schwellenspannung (als Kurve K9) und ist beispielhaft mit dem Wert „2“ für die erste Eingangsgröße E1 assoziiert. Die Kurve K11 entspricht beispielsweise einer größeren Schwellenspannung (als Kurve K10) und ist beispielhaft mit dem Wert „1“ für die erste Eingangsgröße E1 assoziiert. Die Kurve K12 entspricht beispielsweise einer größeren Schwellenspannung (als Kurve K11) und ist beispielhaft mit dem Wert „0“ für die erste Eingangsgröße E1 assoziiert.
  • Bei weiteren beispielhaften Ausführungsformen kann der FeFET 110-1 beispielsweise wahlweise mit jeder der vier Schwellenspannungen K9, K10, K11, K12 programmiert werden, was z.B. einer Zuordnung des betreffenden Werts „3“, „2“, „1“, „0“ für die erste Eingangsgröße E1 entspricht.
  • Beispielhaft wird davon ausgegangen, dass der FeFET 110-1 auf die Schwellenspannung gemäß Kurve K10, entsprechend dem Wert „1“ für die erste Eingangsgröße E1, programmiert ist. Dies entspricht beispielhaft einer Auswahl der Kennlinie K2 gemäß 11D für einen Betrieb des FeFET 110-1. 11C zeigt zudem einen entsprechenden Schnittpunkt SP, der sich z.B. bei einer Verwendung der Eingangsspannung V-1 gemäß der Kurve K6 ergibt.
  • 11 E zeigt eine zu 11C ähnliche Darstellung, aus der ersichtlich ist, dass die Gate-Source-Spannung Vgs gemäß Kurve K6 die Schwellenspannung gemäß Kurve K10 zu dem Zeitpunkt tr in dem Schnittpunkt SP schneidet, und 11 F zeigt schematisch einen zeitlichen Verlauf eines Stroms I-LS durch die Laststrecke 110-1-LS des FeFET 110-1 bei der Konfiguration gemäß 11E, also mit der Kennlinie K2 und der Eingangsspannung V-1 gemäß Kurve K6. Aus 11 F ist zu erkennen, dass sich, sofern z.B. bei dem Zeitpunkt t=0 die mit Kurve K6 assoziierte Eingangsspannung V-1 zum Beaufschlagen der Gateelektrode des FeFET 110-1 angewendet wird, der Strom I-LS durch die Laststrecke 110-1-LS erhöht, bis zu dem Zeitpunkt tr (z.B. entsprechend dem ersten Zeitpunkt t1 gemäß 8) der vorgebbare erste Schwellwert Ir erreicht wird. Bei weiteren beispielhaften Ausführungsformen wird dieser Zeitpunkt tr erkannt, z.B. gemäß Block 240 aus 8, und verwendet zur Ermittlung des Multiplikationsergebnis a * b = c, wie bereits vorstehend beschrieben.
  • Bei weiteren beispielhaften Ausführungsformen entspricht der vorgebbare erste Schwellwert Ir (11F) wenigstens einem der folgenden Elemente: a) Sättigungsstrom des ersten Feldeffekttransistors 110-1, b) Begrenzungsstrom, auf den der Strom I-LS durch die Laststrecke des ersten Feldeffekttransistors 110-1 begrenzbar und/oder begrenzt ist, beispielsweise mittels wenigstens eines in Serie zu der Laststrecke geschalteten Begrenzungswiderstands (s.u. zu 10A, 10B), c) beliebiger vorgebbarer Stromwert. Bei weiteren beispielhaften Ausführungsformen kann eine Messung des Stroms I-LS, z.B. mittels eines strombasierten Analog/Digital-Wandlers 20 (s.u., 10A), verwendet werden, um den Zeitpunkt tr zu ermitteln.
  • Bei weiteren beispielhaften Ausführungsformen, 11G, kann z.B. abhängig von a) einer Verteilung möglicher in dem FeFET 110-1 speicherbarer Zustände bzw. Schwellenspannungen, die z.B. einen möglichen Wertebereich der ersten Eingangsgröße E1 charakterisieren, und/oder b) einer zeitlichen Änderung der Gate-Source-Spannung Vgs, die mit unterschiedlichen Eingangsspannungen V-1 (charakterisierend einen Wertebereich der zweiten Eingangsgröße E2) assoziiert ist, ein das, z.B. arithmetische, Ergebnis der Multiplikation a * b = c charakterisierender Wert auf der Zeitachse (s. z. B. Bezugszeichen tr gemäß 11F) zugeordnet werden, wobei der Wert auf der Zeitachse einer Zeitdauer bezogen auf den Beginn des Beaufschlagens 202 (1) der Gateelektrode 110-1a des ersten Feldeffekttransistors 110-1 mit der ersten Ansteuergröße AG1 (z.B. entsprechend der Eingangsspannung V-1) entspricht. Mit anderen Worten ermöglichen beispielhafte Ausführungsformen eine zeitcodierte MAC-Berechnung, wobei das Ergebnis wenigstens der Multiplikation c = a * b der genannten Zeitdauer bzw. dem Wert tr entspricht.
  • 11G zeigt hierzu beispielhaft mögliche zeitliche Verläufe V1 der Gate-Source-Spannung Vgs, beispielsweise entsprechend möglichen Werten „1“, „2“, „3“ für die zweite Eingangsgröße E2, s. Pfeil A-V1, und mögliche Schwellenspannungen V2, beispielsweise entsprechend möglichen Werten „0“, „1“, „2“, „3“ für die erste Eingangsgröße E1, s. Pfeil A-V2, sowie entsprechende Zeitwerte, die zugehörige mögliche Multiplikationsergebnisse c = a * b charakterisieren, s. den Pfeil A-t.
  • Bei weiteren beispielhaften Ausführungsformen, 9, ist vorgesehen, dass das Verfahren aufweist: Ermitteln 250 einer ersten Zeitdifferenz td1 zwischen einem Beginn des Beaufschlagens 202 (1) der Gateelektrode 110-1 a des ersten Feldeffekttransistors 110-1 mit der ersten Ansteuergröße AG1 (z.B. entsprechend einem Start des Ladevorgangs 222, 4) und dem ersten Zeitpunkt t1 (vgl. auch Zeitpunkt tr gemäß 11F), zu dem der Strom I-LS durch die Laststrecke des ersten Feldeffekttransistors den vorgebbaren ersten Schwellwert überschreitet, und Ermitteln 252 der ersten Ausgangsgröße A1 basierend auf der ersten Zeitdifferenz td1, beispielsweise unter Verwendung einer Zuordnung von möglichen Zeitdifferenzen zu möglichen Multiplikationsergebnissen c = a * b.
  • Bei weiteren beispielhaften Ausführungsformen, 9, ist vorgesehen, dass das Verfahren aufweist: Begrenzen 260 des Stroms I-LS durch die Laststrecke des ersten Feldeffekttransistors mittels wenigstens eines in Serie zu der Laststrecke geschalteten Begrenzungswiderstands (bzw. einer Laststrecke eines als Widerstand betreibbaren Transistors, beispielsweise FETs), s.u. 10A, 10B. Das optionale Begrenzen 260 kann beispielsweise während des Beaufschlagens 202 (1) bzw. des Ladevorgangs 222 (4) erfolgen.
  • 10A zeigt schematisch ein vereinfachtes Schaltungsdiagramm gemäß weiteren beispielhaften Ausführungsformen. Abgebildet ist der erste FeFET 110-1 mit zugeordneter Ladeeinrichtung 12. Element 12c symbolisiert eine optionale Spannungsversorgung, Element 12d symbolisiert den vorstehend bereits erwähnten Begrenzungswiderstand, der vorliegend zwischen die Laststrecke 110-1-LS und das erste Bezugspotential BP1 geschaltet ist. Element 20 symbolisiert eine Messeinrichtung, beispielsweise einen, beispielsweise strombasierten, Analog/Digital-Wandler 20, zur Ermittlung z.B. der ersten Größe G1, beispielsweise des Stroms I-LS.
  • Bei weiteren beispielhaften Ausführungsformen, 10A, kann der Begrenzungswiderstand 12d beispielsweise so gewählt sein, dass - z.B. im eingeschalteten Zustand des FeFET 110-1 - der Strom I-LS durch die Laststrecke 110-1-LS zwischen, beispielsweise etwa, 10 nA (Nanoampere) und, beispielsweise etwa, 1000 nA beträgt, beispielsweise etwa 100 nA. Dies bewirkt z.B., dass der Strom I-LS durch die Laststrecke des ersten FeFET während des Ladevorgangs von z.B. 0 auf die genannten 100 nA ansteigt, und zwar mit einem Zeitverhalten, das durch die beiden Eingangsgrößen E1, E2 bzw. die darauf basierende Konfiguration (z.B. Programmierung der Schwellenspannung V_TH-1 des FeFET 110-1, Auswahl der Eingangsspannung V-1 für das Aufladen) bestimmt ist.
  • 10B zeigt schematisch ein vereinfachtes Schaltungsdiagramm gemäß weiteren beispielhaften Ausführungsformen. Die beispielhafte Konfiguration gemäß 10B unterscheidet sich von der beispielhaften Konfiguration gemäß 10A dadurch, dass der Begrenzungswiderstand 12d in 10B zwischen dem Analog/Digital-Wandler 20 und der Laststrecke 110-1-LS angeordnet ist.
  • Bei weiteren beispielhaften Ausführungsformen, 12, 13, ist vorgesehen, dass die Verarbeitungsvorrichtung 100a wenigstens einen weiteren Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, aufweist, vorliegend gemäß 12 beispielsweise insgesamt drei FeFETs 110-1, 110-2, 110-3, wobei ein jeweiliger erster Anschluss LS-1a, LS-2a, LS-3a einer Laststrecke (Drain-Source-Strecke) des ersten Feldeffekttransistors 110-1 und des wenigstens einen weiteren Feldeffekttransistors 110-2, 110-3 mit einem ersten Schaltungsknotenpunkt N1 verbunden ist, wobei das Verfahren aufweist: Bereitstellen 300 (13) des wenigstens einen weiteren Feldeffekttransistors 110-2, 110-3 mit einer jeweiligen weiteren Schwellenspannung V_TH-2, V_TH-3, die eine mit dem jeweiligen weiteren Feldeffekttransistor 110-2, 110-3 assoziierte erste Eingangsgröße 110-2-E1, 110-3-E1 charakterisiert, Beaufschlagen 302 einer jeweiligen Gateelektrode 110-2a, 110-3a des wenigstens einen weiteren Feldeffekttransistors 110-2, 110-3 mit einer jeweiligen ersten Ansteuergröße 110-2-AG-1, 110-3-AG-1, die eine mit dem jeweiligen weiteren Feldeffekttransistor 110-2, 110-3 assoziierte zweite Eingangsgröße 110-2-E2, 110-3-E2 charakterisiert, Ermitteln 304 der ersten Ausgangsgröße A1', die beispielsweise eine Summe von jeweiligen Produkten 110-2-E1 * 110-2-E2, 110-3-E1 * 110-3-E2 der jeweiligen ersten Eingangsgröße und der jeweiligen zweiten Eingangsgröße charakterisiert, basierend auf einer einen zeitlichen Verlauf eines mit dem ersten Schaltungsknotenpunkt N1 assoziierten Stroms I-N1 charakterisierenden zweiten Größe G2, wobei beispielsweise die zweite Größe G2 wenigstens eines der folgenden Elemente ist: a) der mit dem ersten Schaltungsknotenpunkt N1 assoziierte Strom I-N1 selbst, b) eine basierend wenigstens auf dem mit dem ersten Schaltungsknotenpunkt assoziierten Strom ermittelbare Spannung. Bei weiteren beispielhaften Ausführungsformen ist hiermit z.B. eine Berechnung vom Typ MAC (multiply and accumulate, Multiplikation und Akkumulation), ermöglicht, wobei der erste Feldeffekttransistor 110-1 und der wenigstens eine weitere, z.B. zweite bzw. dritte, Feldeffekttransistor 110-2, 110-3 z.B. jeweils eine Multiplikation, beispielsweise analog zu den vorstehend beispielhaft beschriebenen Ausführungsformen, ausführen. Eine Akkumulation, beispielsweise Addition, erfolgt vorliegend beispielsweise durch den Anschluss der jeweiligen Laststrecken LS-2a, LS-3a der beiden weiteren Feldeffekttransistoren 110-2, 110-3 (ebenso wie durch den Anschluss der Laststrecke LS-1a des ersten Feldeffekttransistors 110-1) an den ersten Schaltungsknotenpunkt N1, nämlich z.B. durch eine Addition der Ströme I-1-LS, I-2-LS, I-3-LS durch die Laststrecken der an den ersten Schaltungsknotenpunkt N1angeschlossenen Feldeffekttransistoren.
  • Beispielsweise kann in der vorstehend genannten Konfiguration 100a gemäß 12 durch den ersten Feldeffekttransistor 110-1 ein erstes Produkt c1 = a1 * b1 basierend auf den Faktoren a1, b1 (z.B. realisierbar durch Programmierung einer entsprechenden Schwellenspannung und/oder Vorgabe einer entsprechenden Eingangsspannung für das Aufladen z.B. der intrinsischen Kapazität des ersten Feldeffekttransistors) ermittelt werden, und es kann durch den zweiten Feldeffekttransistor 110-2 ein zweites Produkt c2 = a2 * b2 basierend auf den Faktoren a2, b2 (z.B. realisierbar durch Programmierung einer entsprechenden Schwellenspannung und/oder Vorgabe einer entsprechenden Eingangsspannung für das Aufladen z.B. der intrinsischen Kapazität des zweiten Feldeffekttransistors) ermittelt werden, und es kann durch den dritten Feldeffekttransistor 110-3 ein drittes Produkt c3 = a3 * b3 basierend auf den Faktoren a3, b3 (z.B. realisierbar durch Programmierung einer entsprechenden Schwellenspannung und/oder Vorgabe einer entsprechenden Eingangsspannung für das Aufladen z.B. der intrinsischen Kapazität des dritten Feldeffekttransistors) ermittelt werden, wobei eine Akkumulation, beispielsweise Addition, c1 + c2 + c3 durch die Kombination der jeweiligen Lastströme I-1-LS, I-2-LS. I-3-LS durch die Laststrecken der drei Feldeffekttransistoren 110-1, 110-2, 110-3 in dem ersten Schaltungsknotenpunkt N1 ausführbar ist. Auch bei den beispielhaften Ausführungsformen mit mehr als einem Feldeffekttransistor 110-1 kann basierend auf der zweiten Größe G2 und einer ggf. getroffenen Zuordnung von Zeitpunkten, zu denen ein oder mehrere entsprechende Schwellwerte durch die zweite Größe überschritten werden, auf das Ergebnis c1 + c2 + c3 der MAC - Berechnung geschlossen werden.
  • Bei weiteren beispielhaften Ausführungsformen, 12, ist dem ersten FeFET 110-1 eine erste Ladeeinrichtung 12-1 aufweisend z.B. eine Spannungsquelle 12-1a und einen Widerstand 12-1b zugeordnet, um eine mit der Gateelektrode 110-1a des ersten FeFET 110-1 assoziierte, z.B. intrinsische, Kapazität (s. auch Bezugszeichen C-1a aus 2), z.B. mit einer definierten, z.B. RC-, Zeitkonstante aufzuladen, z.B. im Sinne des Beaufschlagens 202 gemäß 1 und/oder des Beaufschlagens 302 gemäß 13. Dadurch ergibt sich bei weiteren beispielhaften Ausführungsform ein den mit dem ersten FeFET 110-1 assoziierten Eingangsgrößen E1, E2 (z.B. vorgebbar durch Auswahl der Eingangsspannung V-1 und/oder Programmierung des ersten FeFET 110-1) entsprechender zeitlicher Verlauf des Stroms I-1-LS durch die Laststrecke des ersten FeFET 110-1, der zu dem Strom I-N1 beiträgt, mithin z.B. einen ersten Summanden für die basierend auf der zweiten Größe G2 auswertbaren MAC - Berechnung liefert.
  • Bei weiteren beispielhaften Ausführungsformen, 12, ist dem zweiten FeFET 110-2 eine zweite Ladeeinrichtung 12-2 aufweisend z.B. eine Spannungsquelle 12-2a und einen Widerstand 12-2b zugeordnet, um eine mit der Gateelektrode 110-2a des zweiten FeFET 110-2 assoziierte, z.B. intrinsische, Kapazität (z.B. ähnlich Bezugszeichen C-1a aus 2), z.B. mit einer definierten, z.B. RC-, Zeitkonstante aufzuladen, z.B. im Sinne des Beaufschlagens 202 gemäß 1 und/oder des Beaufschlagens 302 gemäß 13. Dadurch ergibt sich bei weiteren beispielhaften Ausführungsform ein den mit dem zweiten FeFET 110-2 assoziierten Eingangsgrößen E1, E2 (z.B. vorgebbar durch Auswahl der Eingangsspannung V-1 und/oder Programmierung des zweiten FeFET 110-2) entsprechender zeitlicher Verlauf des Stroms I-2-LS durch die Laststrecke des zweiten FeFET 110-2, der zu dem Strom I-N1 beiträgt, mithin z.B. einen zweiten Summanden für die basierend auf der zweiten Größe G2 auswertbaren MAC - Berechnung liefert.
  • Bei weiteren beispielhaften Ausführungsformen, 12, ist dem dritten FeFET 110-3 eine dritte Ladeeinrichtung 12-3 aufweisend z.B. eine Spannungsquelle 12-3a und einen Widerstand 12-3b zugeordnet, um eine mit der Gateelektrode 110-3a des dritten FeFET 110-3 assoziierte, z.B. intrinsische, Kapazität (z.B. ähnlich Bezugszeichen C-1a aus 2), z.B. mit einer definierten, z.B. RC-, Zeitkonstante aufzuladen, z.B. im Sinne des Beaufschlagens 202 gemäß 1 und/oder des Beaufschlagens 302 gemäß 13. Dadurch ergibt sich bei weiteren beispielhaften Ausführungsform ein den mit dem dritten FeFET 110-3 assoziierten Eingangsgrößen E1, E2 (z.B. vorgebbar durch Auswahl der Eingangsspannung V-1 und/oder Programmierung des dritten FeFET 110-2) entsprechender zeitlicher Verlauf des Stroms I-3-LS durch die Laststrecke des dritten FeFET 110-3, der zu dem Strom I-N1 beiträgt, mithin z.B. einen dritten Summanden für die basierend auf der zweiten Größe G2 auswertbaren MAC - Berechnung liefert.
  • Bei weiteren beispielhaften Ausführungsformen können für wenigstens zwei der FeFETs 110-1, 110-2, 110-3 der Verarbeitungsvorrichtung 100a gemäß 12 jeweils gleich oder verschiedene, z.B. RC-, Zeitkonstanten für das Aufladen der jeweiligen Gateelektrode vorgesehen sein.
  • Bei weiteren beispielhaften Ausführungsformen, 12, kann wenigstens einem der FeFETs 110-1, 110-2, 110-3 ein Begrenzungswiderstand (nicht in 12 gezeigt, s. z.B. Element 12d gemäß 10A) zugeordnet sein.
  • Bei weiteren beispielhaften Ausführungsformen ist das Prinzip gemäß den Ausführungsformen, das vorstehend unter Bezugnahme auf 12 beispielhaft anhand von drei FeFETs 110-1, 110-2, 110-3 beschrieben worden ist, auf Verarbeitungsvorrichtungen mit mehr als drei Feldeffekttransistoren, beispielsweise FeFETs, anwendbar.
  • Bei weiteren beispielhaften Ausführungsformen, 14, 15, ist somit vorgesehen, dass die Verarbeitungsvorrichtung n viele, n > 1, Feldeffekttransistoren, beispielsweise FeFETs, 110-1, ..., 110-n aufweist, wobei ein jeweiliger erster Anschluss einer Laststrecke der n vielen Feldeffekttransistoren mit einem Schaltungsknotenpunkt, beispielsweise dem ersten Schaltungsknotenpunkt N1 (s. auch 12) verbunden ist, wobei das Verfahren aufweist: Bereitstellen 310 eines k-ten Feldeffekttransistors, k=1, ..., n, (beispielsweise aller n vielen Feldeffekttransistoren) mit einer k-ten Schwellenspannung V_TH-k (beispielsweise durch optionales Programmieren, z.B. im Falle von FeFETs), die eine jeweilige erste mit dem k-ten Feldeffekttransistor 110-k assoziierte Eingangsgröße E1-k charakterisiert, Beaufschlagen 312 einer Gateelektrode 110-ka (14) des k-ten Feldeffekttransistors 110-k (beispielsweise aller n vielen Feldeffekttransistoren) mit einer k-ten Ansteuergröße AG-k, die eine jeweilige zweite mit dem k-ten Feldeffekttransistor 110-k assoziierte Eingangsgröße E2-k charakterisiert, Ermitteln 314 der ersten Ausgangsgröße A1", die beispielsweise eine Summe von k vielen (beispielsweise k = n vielen) Produkten der jeweiligen ersten Eingangsgröße E1-k und der jeweiligen zweiten Eingangsgröße E2-k charakterisiert, basierend auf einer bzw. der den zeitlichen Verlauf des mit dem ersten Schaltungsknotenpunkt N1 assoziierten Stroms I-N1 charakterisierenden zweiten Größe G2. Bei weiteren beispielhaften Ausführungsformen ergibt sich die zweite Größe z.B. durch die einzelnen Ströme, die jeweils basierend auf den zugehörigen Eingangsgrößen E1-k, E2-k durch die jeweilige Laststrecke LS-ka eines k-ten FeFET fließen, z.B. während des Beaufschlagens 312 (15).
  • Bei weiteren beispielhaften Ausführungsformen ist das Prinzip gemäß den Ausführungsformen somit auf eine beliebige Anzahl n von Feldeffekttransistoren erweiterbar, so dass z.B. MAC - Berechnungen möglich sind, die eine Bildung von, z.B. maximal, n vielen Produkten und eine Akkumulation der, z.B. maximal, n vielen Produkte ermöglicht. Solche Berechnungen können bei weiteren beispielhaften Ausführungsformen beispielsweise zur Auswertung (Inferenz) von künstlichen (tiefen) neuronalen Netzen ((D)NN) verwendet werden. Weitere mögliche Anwendungen gemäß weiteren beispielhaften Ausführungsformen sind weiter unten unter Bezugnahme auf 22 beschrieben.
  • Bei weiteren beispielhaften Ausführungsformen, 16, ist vorgesehen, dass das Verfahren aufweist: Starten 320 des Beaufschlagens 312 der Gateelektrode 110-ka des k-ten Feldeffekttransistors 110-k (beispielsweise aller n vielen Feldeffekttransistoren 110-1, ..., 110-n) mit der k-ten Ansteuergröße AG-k zu einem (beispielsweise für alle n vielen Feldeffekttransistoren gemeinsamen) Startzeitpunkt t01, wiederholtes, beispielsweise periodisches, beispielsweise kontinuierliches, Ermitteln 322 der zweiten Größe G2, beispielsweise während eines vorgebbaren Zeitraums ab dem Startzeitpunkt t01.
  • 17 zeigt hierzu schematisch einen zeitlichen Verlauf des Stroms I-N1 durch den ersten Schaltungsknotenpunkt N1, wie er sich z.B. bei einer Verarbeitungsvorrichtung 100a gemäß 12 mit drei FeFETs 110-1, 110-2, 110-3 ergeben kann, und zugeordnete Ergebniswerte „9“, „6“, „4“, „3“, „2“, „1“ mit zugehörigen Zeitpunkten t02, t03, t04, t05, t06, t07 gemäß beispielhaften Ausführungsformen. Beispielsweise ist aus 17 erkennbar, dass der Strom IN1 zwischen dem Startzeitpunkt t01 und dem Zeitpunkt t02 vergleichsweise stark ansteigt, beispielsweise entsprechend zwei von drei möglichen Amplitudenstufen AS1, AS2, AS3, vgl. die vertikale Achse, dort den Wert AS2, was beispielsweise daraus resultiert, dass zwei der drei FeFETs gemäß 12 innerhalb des Zeitintervall (t01, t02) von ihrem sperrenden in ihren leitenden Zustand übergegangen sind. Sofern beispielsweise ein jeweiliger Strom durch die Laststrecke der FeFETs gemäß 12 auf einen Vorgabewert von z.B. 100 nA begrenzt wird, beispielsweise mittels eines jeweiligen Begrenzungswiderstands 12d, s. 10A, die aus Gründen der Übersichtlichkeit z.B. nicht in 12 abgebildet sind, entspricht z.B. eine Amplitudenstufe AS1 bzw. eine Differenz AS2-AS1, AS3-AS2 zwischen zwei benachbarten Amplitudenstufen, den beispielhaften 100 nA.
  • Der beispielhafte Stromanstieg in dem Zeitintervall (t01, t02) kann somit als Beitrag 2 * 9 zu dem Ergebnis der MAC-Berechnung interpretiert werden, wobei sich der Wert 9 aus der Zuordnung des Werts „9“ zu dem Zeitpunkt t02 (Erreichen der zweiten Amplitudenstufe AS2) ergibt, und wobei sich der Faktor „2“ aus der Tatsache ergibt, dass der Stromanstieg in dem Zeitintervall (t01, t02) zwei Amplitudenstufen, also von Null zu AS2, entspricht.
  • Ein weiterer Stromanstieg findet gemäß 17 erst später in einem Zeitintervall (t05, t06) statt, und zwar um eine Amplitudenstufe, also auf die vorliegend beispielhaft maximal mögliche dritte Amplitudenstufe AS3 (z.B. aufgrund einer Begrenzung des Stroms durch alle drei FeFETs 110-1, 110-2, 110-3 auf jeweils 100 nA). Der beispielhafte Stromanstieg in dem Zeitintervall (t05, t06) kann somit z.B. als Beitrag 1 * 2 zu dem Ergebnis der MAC-Berechnung interpretiert werden, wobei sich der Wert 2 aus der Zuordnung des Werts „2“ zu dem Zeitpunkt t06 (Erreichen der dritten Amplitudenstufe AS3) ergibt, und wobei sich der Faktor „1“ aus der Tatsache ergibt, dass der Stromanstieg in dem Zeitintervall (t05, t06) einer Amplitudenstufe, also von AS2 zu AS3, entspricht.
  • Bei weiteren beispielhaften Ausführungsformen kann das Ergebnis der MAC-Berechnung also als 2 * 9 + 1 * 2 = 20 interpretiert werden.
  • Bei weiteren beispielhaften Ausführungsformen, 18, ist vorgesehen, dass das Verfahren aufweist: Ermitteln 330 von Änderungen G2' der zweiten Größe G2 zu vorgebbaren Zeitpunkten (s. z.B. den Wechsel zwischen den Amplitudenstufen AS0, AS2, AS3 gemäß 17), wobei beispielsweise die vorgebbaren Zeitpunkte jeweils mit möglichen Werten für die jeweilige erste Eingangsgröße und/oder für die jeweilige zweite Eingangsgröße assoziiert sind (s. z.B. den Wert „9“, der gemäß 17 mit dem Zeitpunkt t02 assoziiert ist), Gewichten 332 der ermittelten Änderungen G2' der zweiten Größe G2, wobei gewichtete Änderungen G2" erhalten werden, und, optional, Ermitteln 334 der ersten Ausgangsgröße A1" durch Summieren der gewichteten Änderungen G2" der zweiten Größe G2.
  • Bei weiteren beispielhaften Ausführungsformen können somit als zu ermittelnde Änderungen G2' der zweiten Größe G2 beispielsweise solche Änderungen betrachtet werden, die mit einem Übergang wenigstens eines der verwendeten Feldeffekttransistoren von einem hochohmigen in einen niederohmigen Zustand assoziiert sind. Wenn beispielsweise ein maximaler Strom durch eine Laststrecke wenigstens eines der verwendeten Feldeffekttransistoren 100 nA beträgt, dann kann bei weiteren beispielhaften Ausführungsformen eine Änderung der zweiten Größe in dem Bereich von ca. 100 nA berücksichtigt werden, s. z.B. die Amplitudenstufen AS1, AS2, AS3 gemäß 17. Bei weiteren beispielhaften Ausführungsformen können Änderungen der zweiten Größe G2, die z.B. deutlich kleiner sind als 100 nA, unberücksichtigt bleiben, z.B. sofern keiner der verwendeten Feldeffekttransistoren einen entsprechend geringeren maximalen Strom als die genannten 100 nA aufweist.
  • Bei weiteren beispielhaften Ausführungsformen, 18, ist vorgesehen, dass das Verfahren aufweist: Wiederholen 333 des Ermittelns 330 und des Gewichtens 332, beispielsweise bis ein vorgebbares Abbruchkriterium erfüllt ist.
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium ein Verstreichen einer vorgebbaren maximalen Messzeit, beispielsweise vorgebbar basierend auf einer Anzahl der verwendeten Feldeffekttransistoren und/oder basierend auf der jeweiligen ersten und/oder zweiten Eingangsgröße wenigstens eines der verwendeten Feldeffekttransistoren.
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium abhängig von einem zeitlichen Verlauf der Gate-Source-Spannung eines Feldeffekttransistors mit der geringsten Steigung (z.B. aufgrund einer vergleichsweise großen Schwellenspannung (z.B. korrespondierend mit einer vergleichsweise kleinen ersten Eingangsgröße E1) und/oder aufgrund einer vergleichsweise kleinen Eingangsspannung (z.B. korrespondierend mit einer vergleichsweise kleinen zweiten Eingangsgröße E2)).
  • Bei weiteren beispielhaften Ausführungsformen ist das Abbruchkriterium dann gegeben, wenn die zweite Größe G2 einen, beispielsweise von der Konfiguration (z.B. Anzahl der Feldeffekttransistoren) der Verarbeitungsvorrichtung abhängigen, Maximalwert aufweist (z.B. maximaler Strom an dem ersten Knotenpunkt, entspricht z.B. einem Zustand, in dem alle Feldeffekttransistoren niederohmig sind). Dies entspricht bei 12, 17 beispielhaft z.B. den drei FeFETs 110-1, 110-2, 110-3 und den maximal drei verschiedenen nichtverschwindenden Amplitudenstufen AS1, AS2, AS3 aus 17.
  • Bei weiteren beispielhaften Ausführungsformen, 19, ist vorgesehen, dass das Verfahren aufweist: Zuordnen 340 der (z.B. mit den Änderungen der zweiten Größe G2 assoziierten) vorgebbaren Zeitpunkte t02, t03, ... (17) zu möglichen Werten „9“, „6“, ... für die jeweilige erste Eingangsgröße und/oder für die jeweilige zweite Eingangsgröße. Hierbei ergibt sich gemäß 19 beispielsweise die Zuordnung ZUORD, die optional zukünftig für eine Ausführung von MAC-Berechnungen verwendbar ist, s. den optionalen Block 342.
  • Bei weiteren beispielhaften Ausführungsformen können die erste und/oder zweite Eingangsgröße E1, E2 wenigstens eines Feldeffekttransistors, z.B. FeFETs, beispielsweise mancher, beispielsweise aller Feldeffekttransistoren, z.B. FeFETs, beispielsweise dynamisch (während eines Betriebs), geändert werden. Das Ändern der ersten Eingangsgröße(n) für ein oder mehrere FeFETs kann z.B. durch das beschriebene Programmieren, z.B. ein Neuprogrammieren oder Umprogrammieren, erfolgen. Das Ändern der ersten Eingangsgröße(n) für ein oder mehrere FeFETs kann z.B. durch eine Rekonfiguration (bzw. einen Austausch) der betreffenden Ladeeinrichtung 12 erfolgen, wodurch z.B. andere Werte für die Eingangsspannung V-1 (7) vorgebbar sind. Bei weiteren beispielhaften Ausführungsformen kann wenigstens eine Ladeeinrichtung 12, 12-1, 12-2, 12-3 z.B. eine steuerbare Spannungsquelle (nicht gezeigt) aufweisen, um andere Werte für die Eingangsspannung V-1 im Sinne einer Änderung der zweiten Eingangsgröße vorzugeben.
  • Bei weiteren beispielhaften Ausführungsformen kann als Ergebnis einer Multiplikation a * b = c auch ein Wert Null, also c = 0, auftreten, z.B. dann, wenn wenigstens einer der Faktoren a, b Null ist, also a = 0 und/oder b = 0.
  • Beispielhaft kann der Faktor a (entsprechend der ersten Eingangsgröße E1) den Wert Null aufweisen, wenn die Schwellenspannung des betreffenden FeFET auf einen so hohen Wert programmiert wird, dass ein zeitlicher Verlauf der Gate-Source Spannung bei dem Beaufschlagen 202, 302, 312, also während des Aufladens der Kapazität C-1a (2), die programmierte hohe Schwellenspannung nicht innerhalb eines Messzeitraums, also vor dem Ende einer betreffenden Messung, erreicht.
  • Beispielhaft kann der Faktor b (entsprechend der zweiten Eingangsgröße E2) den Wert Null aufweisen, wenn die Eingangsspannung V-1 den Wert Null aufweist. Dann erfolgt kein Aufladen der Kapazität C-1a, und der betreffende FeFET wird (z.B. gar nicht) leitend, wird während einer Messung somit auch keinen Strombeitrag liefern.
  • Bei weiteren beispielhaften Ausführungsformen kann die Zuordnung ZUORD z.B. gemäß Block 340 von 19 auch das mögliche Auftreten von verschwindenden, also Null aufweisenden, Eingangsgrößen E1 und/oder E2 bzw. a und/oder b, berücksichtigen, s. z.B. auch den Zeitraum t > t07 von 17.
  • Weitere beispielhafte Ausführungsformen, 2, beziehen sich auf eine Vorrichtung 1000 zur Ausführung des Verfahrens gemäß den Ausführungsformen.
  • Bei weiteren beispielhaften Ausführungsformen, 2, ist vorgesehen, dass die Vorrichtung 1000 eine wenigstens einen ersten Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, 110-1 aufweisende Verarbeitungsvorrichtung 100 aufweist, wobei beispielsweise die Verarbeitungsvorrichtung n viele, n > 1, Feldeffekttransistoren, beispielsweise ferroelektrische Feldeffekttransistoren, aufweist (s. z.B. 12, 14).
  • Bei weiteren beispielhaften Ausführungsformen, 2, ist vorgesehen, dass die Vorrichtung 1000 eine optionale Programmiereinrichtung 10 aufweist zum Programmieren 210 (3) des wenigstens einen ersten Feldeffekttransistors, z.B. FeFET, auf eine vorgebbare Schwellenspannung. Bei weiteren beispielhaften Ausführungsformen, z.B. mit mehreren, z.B. n vielen, FeFETs, kann die optionale Programmiereinrichtung 10 z.B. zum Programmieren, beispielsweise Umprogrammieren von wenigstens einem FeFET, beispielsweise manchen, beispielsweise allen, FeFETs, ausgebildet sein.
  • Bei weiteren beispielhaften Ausführungsformen, 2, ist vorgesehen, dass die Vorrichtung 1000 wenigstens eine Ladeeinrichtung 12 aufweist zum Bereitstellen eines Ladestroms I-L (5) für den wenigsten einen ersten Feldeffekttransistor, beispielsweise für mehrere, beispielsweise alle, Feldeffekttransistoren. Mehrere identische oder unterschiedliche Ladeeinrichtungen 12-1, 12-2, 12-3 sind bei weiteren beispielhaften Ausführungsformen, 12, ebenfalls denkbar.
  • Bei weiteren beispielhaften Ausführungsformen, 2, ist vorgesehen, dass die Vorrichtung 1000 wenigstens eine Messeinrichtung 20 aufweist, beispielsweise einen, beispielsweise strombasierten, Analog/Digital-Wandler, zur Ermittlung wenigstens einer der folgenden Größen: a) erste Größe, b) zweite Größe. Sofern die erste und/oder zweite Größe in Form einer elektrischen Spannung U-I-LS vorliegt, kann z.B. die Messeinrichtung 20 auch als ein Analog/Digital-Wandler zur Umwandlung der elektrischen Spannung U-I-LS in ein digitales (zeit- und/oder wertediskretes) Signal ausgebildet sein.
  • Bei weiteren beispielhaften Ausführungsformen, 2, ist vorgesehen, dass die Vorrichtung 1000 eine Steuereinrichtung 400 aufweist, die zur Ausführung wenigstens eines der folgenden Elemente ausgebildet ist: a) Steuerung wenigstens einer Komponente (z.B. 10 und/oder 12 und/oder 20) der Vorrichtung 1000, b) Ausführung wenigstens eines Aspekts des Verfahrens gemäß den Ausführungsformen.
    20 zeigt beispielhaft eine Konfiguration der Steuereinrichtung 400 gemäß weiteren beispielhaften Ausführungsformen.
  • Beispielhaft weist die Steuereinrichtung 400 auf: eine wenigstens einen Rechenkern (nicht gezeigt) aufweisende Recheneinrichtung („Computer“) 402, eine der Recheneinrichtung 402 zugeordnete Speichereinrichtung 404 zur zumindest zeitweisen Speicherung wenigstens eines der folgenden Elemente: a) Daten DAT (z.B. mit wenigstens einer Komponente der Vorrichtung 1000 bzw. der Verarbeitungsvorrichtung 100 assoziierte Daten, z.B. mögliche Werte für die erste Eingangsgröße E1 und/oder mögliche Werte für die zweite Eingangsgröße E2 und/oder eine Zuordnung ZUORD, und/oder Daten zur aktuellen Konfiguration (z.B. charakterisierend, wie die FeFETs aktuell programmiert sind und/oder welche Werte für die Eingangsspannungen V-1 aktuell bereitgestellt werden)), b) Computerprogramm PRG, beispielsweise zur Ausführung des Verfahrens gemäß den Ausführungsformen.
  • Bei weiteren beispielhaften Ausführungsformen weist die Speichereinrichtung 404 einen flüchtigen Speicher (z.B. Arbeitsspeicher (RAM)) 404a auf, und/oder einen nichtflüchtigen (NVM-) Speicher (z.B. Flash-EEPROM) 404b, oder eine Kombination hieraus oder mit anderen, nicht explizit genannten Speichertypen.
  • Alternativ kann die Steuereinrichtung 400 z.B. auch als ASIC (anwendungsspezifische integrierte Schaltung) und/oder als programmierbare Logikschaltung, z.B. FPGA und/oder als Mikrocontroller und/oder als digitaler Signalprozessor und/oder als Beschleunigerschaltung, z.B. für Matrixrechenoperationen, und/oder als, beispielsweise reine, Hardwareschaltung, beispielsweise Digitalschaltung, ausgebildet sein und/oder wenigstens eines dieser Elemente aufweisen.
  • Weitere beispielhafte Ausführungsformen, 20, beziehen sich auf ein computerlesbares Speichermedium SM, umfassend Befehle PRG, die bei der Ausführung durch einen Computer 402 diesen veranlassen, das Verfahren gemäß den Ausführungsformen auszuführen.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf ein Computerprogramm PRG, umfassend Befehle, die bei der Ausführung des Programms PRG durch einen Computer 402 diesen veranlassen, das Verfahren gemäß den Ausführungsformen auszuführen.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf ein Datenträgersignal DCS, das das Computerprogramm PRG gemäß den Ausführungsformen charakterisiert und/oder überträgt. Das Datenträgersignal DCS ist beispielsweise über eine optionale Datenschnittstelle 406 der Vorrichtung 400 empfangbar.
  • Weitere beispielhafte Ausführungsformen, 21, beziehen sich auf eine Recheneinrichtung, beispielsweise Vektor-Matrix-Multipliziereinrichtung, VMM aufweisend wenigstens eine Vorrichtung 1000 gemäß den Ausführungsformen.
  • Weitere beispielhafte Ausführungsformen beziehen sich auf eine Verwendung 500 des Verfahrens gemäß den Ausführungsformen und/oder der Vorrichtung 1000 gemäß den Ausführungsformen und/oder der Recheneinrichtung VMM gemäß den Ausführungsformen für wenigstens eines der folgenden Elemente: a) Ausführung 501 von Compute-in-Memory-Verfahren, beispielsweise mit Gewichten und/oder Eingangsgrößen E1, E2, die z.B. jeweils mehrere Bit aufweisen können, b) künstliche neuronale Netze 502, beispielsweise künstliche tiefe neuronale Netze 503, c) Bildverarbeitung 504, d) effizientes Ausführen 505 von Berechnungen, e) Steigern 506 einer Effizienz für das Ausführen von Berechnungen, f) automatisiertes Fahren 507, g) maschinelles Lernen 508, beispielsweise Inferenz.
  • Das Prinzip gemäß den Ausführungsformen ermöglicht und/oder begünstigt bei weiteren beispielhaften Ausführungsformen wenigstens einen der nachfolgenden Aspekte und/oder Vorteile:
    1. a) Verwendung von Feldeffekttransistoren, die mehrere unterschiedliche Zustände, repräsentieren bzw. annehmen können, z.B. FeFETs, die auf unterschiedliche Zustände, beispielsweise Schwellenspannungen, programmierbar sind (und/oder andere Typen von Speichern wie beispielsweise PCM (phase change memory)-Speicher, z.B. für MAC-Berechnungen, z.B. für compute-in-memory Verfahren,
    2. b) Verwendung von zwei Aspekten bezüglich einer Berechnung bzw. Messung: a1) Zeit, a2) Amplitude (beispielsweise Ausgangsgröße der Messeinrichtung 20), wobei z.B. eine präzise Zeitmessung effizient möglich ist, wobei z.B. die Messeinrichtung 20 in manchen beispielhaften Ausführungsformen nicht vergleichsweise schnell ausgebildet sein kann,
    3. c) effiziente Zeitmessung, z.B. durch einen Zeitgeberbaustein (z.B. timer), wobei z.B. Auflösungen im GHz-Bereich, z.B. also im Bereich von Nanosekunden oder kürzer, möglich sind,
    4. d) Das Prinzip gemäß den Ausführungsformen ist skalierbar, z.B. auf andere Auflösungen,
    5. e) es ist bei manchen beispielhaften Ausführungsformen beispielsweise ein Analog/Digital-Wandler verwendbar, der eine Thermometer-Kodierung aufweist (andere Kodierungen sind bei weiteren beispielhaften Ausführungsformen auch möglich), was bei weiteren beispielhaften Ausführungsformen z.B. eine vergleichsweise einfache Zuordnung von Amplitudenwerten und Messwerten bzw. Ergebniswerten ermöglicht, sowie ggf. eine anpassbare Schrittweite,
    6. f) bei manchen beispielhaften Ausführungsformen kann eine Auflösung des Analog/Digital-Wandlers vergleichsweise gering sein, z.B. nicht größer als eine Anzahl von verschiedenen möglichen Speicherelementen bzw. Feldeffekttransistoren (z.B., obwohl die Speicherelemente bzw. Feldeffekttransistoren bei beispielhaften Ausführungsformen jeweils multi-Bit-Werte speichern können),
    7. g) vergleichsweise große Beiträge zu einem Ergebnis der MAC-Berechnung erfolgen vergleichsweise früh während eines Messzeitraums, so dass z.B. eine Messung - z.B. zu Lasten der Präzision - abgekürzt werden kann, wenn z.B. die erste Größe G1 bzw. die zweite Größe G2 nur für einen Teil eines nominalen Messzeitraums, der eine maximal mögliche Präzision bietet, ausgewertet werden.
  • Informationen zur Förderung und Unterstützung
  • Das Projekt, das zu dieser Anmeldung geführt hat, wurde im Rahmen der Fördervereinbarung Nr. 826655 vom Gemeinsamen Unternehmen ECSEL (JU) gefördert. Das JU erhält Unterstützung durch das Forschungs- und Innovationsprogramm Horizon 2020 der Europäischen Union und Belgien, Frankreich, Deutschland, Niederlande, Schweiz
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • EP 826655 [0112]

Claims (23)

  1. Verfahren zum Verarbeiten von Eingangsgrößen mittels einer wenigstens einen ersten Feldeffekttransistor (110-1), beispielsweise ferroelektrischen Feldeffekttransistor, aufweisenden Verarbeitungsvorrichtung (100; 100a), aufweisend: Bereitstellen (200) des ersten Feldeffekttransistors (110-1) mit einer ersten Schwellenspannung (V_TH-1), die eine erste mit dem ersten Feldeffekttransistor (110-1) assoziierte Eingangsgröße (E1) charakterisiert, Beaufschlagen (202) einer Gateelektrode (110-1a) des ersten Feldeffekttransistors (110-1) mit einer ersten Ansteuergröße (AG-1), die eine zweite mit dem ersten Feldeffekttransistor (110-1) assoziierte Eingangsgröße (E2) charakterisiert, Ermitteln (204) einer ersten Ausgangsgröße (A1), die wenigstens ein Produkt der ersten Eingangsgröße (E1) und der zweiten Eingangsgröße (E2) charakterisiert, basierend auf einer einen zeitlichen Verlauf eines Stroms (I-LS) durch eine Laststrecke (110-1-LS) des ersten Feldeffekttransistors (110-1) charakterisierenden ersten Größe (G1).
  2. Verfahren nach Anspruch 1, wobei die erste Größe (G1) wenigstens eines der folgenden Elemente ist: a) der Strom (I-LS) durch die Laststrecke (110-1-LS) selbst, b) eine basierend wenigstens auf dem Strom (I-LS) durch die Laststrecke (110-1-LS) ermittelbare Spannung (U-I-LS).
  3. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Programmieren (210) des ersten Feldeffekttransistors (110-1) auf die erste Schwellenspannung (V_TH-1) basierend auf der ersten Eingangsgröße (E1), beispielsweise mittels einer optionalen Programmiereinrichtung (10), und, optional, Verwenden (212) des programmierten ersten Feldeffekttransistors (110-1).
  4. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Bereitstellen (220) eines Ladestroms (I-L) zum Aufladen einer mit der Gateelektrode (110-1 a) des ersten Feldeffekttransistors (110-1) assoziierten Kapazität (C-1a), beispielsweise einer intrinsischen und/oder parasitären Kapazität, beispielsweise einer Miller-Kapazität, beispielsweise mittels einer Ladeeinrichtung (12).
  5. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Bereitstellen (230) einer Eingangsspannung (V-1) basierend auf der zweiten Eingangsgröße (E2), Anlegen (232) der Eingangsspannung (V-1) über einen vorgebbaren Widerstand (12b) an die Gateelektrode (110-1a) des ersten Feldeffekttransistors (110-1), und, optional, zumindest zeitweises Aufladen (234) einer, beispielsweise der, mit der Gateelektrode (110-1a) des ersten Feldeffekttransistors (110-1) assoziierten Kapazität (C-1a).
  6. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Ermitteln (240) eines ersten Zeitpunkts (t1), zu dem der Strom (I-LS) durch die Laststrecke (110-1-LS) des ersten Feldeffekttransistors (110-1) einen vorgebbaren ersten Schwellwert (SW-1) überschreitet, Ermitteln (242) der ersten Ausgangsgröße (A1) basierend auf dem ersten Zeitpunkt (t1).
  7. Verfahren nach Anspruch 6, wobei der vorgebbare erste Schwellwert (SW-1) wenigstens einem der folgenden Elemente entspricht: a) Sättigungsstrom des ersten Feldeffekttransistors (110-1), b) Begrenzungsstrom, auf den der Strom (I-LS) durch die Laststrecke (110-1-LS) des ersten Feldeffekttransistors (110-1) begrenzbar und/oder begrenzt ist, beispielsweise mittels wenigstens eines in Serie zu der Laststrecke (110-1-LS) geschalteten Begrenzungswiderstands, c) beliebiger vorgebbarer Stromwert.
  8. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Ermitteln (250) einer ersten Zeitdifferenz (td1) zwischen einem Beginn (t0) des Beaufschlagens (202) der Gateelektrode (110-1a) des ersten Feldeffekttransistors (110-1) mit der ersten Ansteuergröße (AG-1) und einem, beispielsweise dem, ersten Zeitpunkt (t1), zu dem der Strom (I-LS) durch die Laststrecke (110-1-LS) des ersten Feldeffekttransistors (110-1) einen, beispielsweise den, vorgebbaren ersten Schwellwert (SW-1) überschreitet, und Ermitteln (252) der ersten Ausgangsgröße (A1) basierend auf der ersten Zeitdifferenz (td1).
  9. Verfahren nach wenigstens einem der vorstehenden Ansprüche, aufweisend: Begrenzen (260) des Stroms (I-LS) durch die Laststrecke (110-1-LS) des ersten Feldeffekttransistors (110-1) mittels wenigstens eines in Serie zu der Laststrecke (110-1-LS) geschalteten Begrenzungswiderstands (12d).
  10. Verfahren nach wenigstens einem der vorstehenden Ansprüche, wobei die Verarbeitungsvorrichtung (100; 100a) wenigstens einen weiteren Feldeffekttransistor, beispielsweise ferroelektrischen Feldeffekttransistor, (110-2, 110-3) aufweist, wobei ein jeweiliger erster Anschluss (LS-1a, LS-2a, LS-3a) einer Laststrecke des ersten Feldeffekttransistors (110-1) und des wenigstens einen weiteren Feldeffekttransistors (110-2, 110-3) mit einem ersten Schaltungsknotenpunkt (N1) verbunden ist, wobei das Verfahren aufweist: Bereitstellen (300) des wenigstens einen weiteren Feldeffekttransistors (110-2, 110-3) mit einer jeweiligen weiteren Schwellenspannung (V_TH-2, V_TH-3), die eine mit dem jeweiligen weiteren Feldeffekttransistor (110-2, 110-3) assoziierte erste Eingangsgröße (110-2-E1, 110-3-E1) charakterisiert, Beaufschlagen (302) einer jeweiligen Gateelektrode (110-2a, 110-3a) des wenigstens einen weiteren Feldeffekttransistors (110-2, 110-3) mit einer jeweiligen ersten Ansteuergröße (110-2-AG-1, 110-3-AG-1), die eine mit dem jeweiligen weiteren Feldeffekttransistor (110-2, 110-3) assoziierte zweite Eingangsgröße (110-2-E2, 110-3-E2) charakterisiert, Ermitteln (304) der ersten Ausgangsgröße (A1'), die beispielsweise eine Summe von jeweiligen Produkten der jeweiligen ersten Eingangsgröße (E1, 110-2-E1, 110-3-E1) und der jeweiligen zweiten Eingangsgröße (E2, 110-2-E2, 110-3-E2) charakterisiert, basierend auf einer einen zeitlichen Verlauf eines mit dem ersten Schaltungsknotenpunkt (N1) assoziierten Stroms (I-N1) charakterisierenden zweiten Größe (G2), wobei beispielsweise die zweite Größe (G2) wenigstens eines der folgenden Elemente ist: a) der mit dem ersten Schaltungsknotenpunkt (N1) assoziierte Strom (I-N1) selbst, b) eine basierend wenigstens auf dem mit dem ersten Schaltungsknotenpunkt (N1) assoziierten Strom (I-N1) ermittelbare Spannung.
  11. Verfahren nach wenigstens einem der vorstehenden Ansprüche, wobei die Verarbeitungsvorrichtung (100; 100a) n viele, n > 1, Feldeffekttransistoren, beispielsweise ferroelektrische Feldeffekttransistoren, (110-1, ..., 110-n) aufweist, wobei ein jeweiliger erster Anschluss (LS-ka) einer Laststrecke der n vielen Feldeffekttransistoren mit einem, beispielsweise dem, ersten Schaltungsknotenpunkt (N1) verbunden ist, wobei das Verfahren aufweist: Bereitstellen (310) eines k-ten Feldeffekttransistors (110-k), k=1, ..., n, mit einer k-ten Schwellenspannung (V_TH-k), die eine jeweilige erste mit dem k-ten Feldeffekttransistor (110-k) assoziierte Eingangsgröße (E1-k) charakterisiert, Beaufschlagen (312) einer Gateelektrode (110-ka) des k-ten Feldeffekttransistors (110-k) mit einer k-ten Ansteuergröße (AG-k), die eine jeweilige zweite mit dem k-ten Feldeffekttransistor (110-k) assoziierte Eingangsgröße (E2-k) charakterisiert, Ermitteln (314) der ersten Ausgangsgröße (A1"), die beispielsweise eine Summe von k vielen Produkten der jeweiligen ersten Eingangsgröße (E1-k) und der jeweiligen zweiten Eingangsgröße (E2-k) charakterisiert, basierend auf einer bzw. der den zeitlichen Verlauf des mit dem ersten Schaltungsknotenpunkt (N1) assoziierten Stroms (I-N1) charakterisierenden zweiten Größe (G2).
  12. Verfahren nach Anspruch 11, aufweisend: Starten (320) des Beaufschlagens (312) der Gateelektrode (110-ka) des k-ten Feldeffekttransistors (110-k) mit der k-ten Ansteuergröße (AG-k) zu einem Startzeitpunkt (t01), wiederholtes, beispielsweise periodisches, beispielsweise kontinuierliches, Ermitteln (322) der zweiten Größe (G-I-N1), beispielsweise während eines vorgebbaren Zeitraums ab dem Startzeitpunkt (t01).
  13. Verfahren nach wenigstens einem der Ansprüche 10 bis 12, aufweisend: Ermitteln (330) von Änderungen (G2') der zweiten Größe (G2) zu vorgebbaren Zeitpunkten (t02, t03, t04, ...), wobei beispielsweise die vorgebbaren Zeitpunkte (t02, t03, t04, ...) jeweils mit möglichen Werten für die jeweilige erste Eingangsgröße (E1-k) und/oder für die jeweilige zweite Eingangsgröße (E2-k) assoziiert sind, Gewichten (332) der ermittelten Änderungen (G2') der zweiten Größe (G2), wobei gewichtete Änderungen (G2") erhalten werden, und, optional, Ermitteln (334) der ersten Ausgangsgröße (A1") durch Summieren der gewichteten Änderungen (G2") der zweiten Größe (G2).
  14. Verfahren nach Anspruch 13, aufweisend: Wiederholen (333) des Ermittelns (330) und des Gewichtens (332), beispielsweise bis ein vorgebbares Abbruchkriterium erfüllt ist.
  15. Verfahren nach Anspruch 13 oder 14, aufweisend: Zuordnen (340) der vorgebbaren Zeitpunkte (t02, t03, t04, ...) zu möglichen Werten für die jeweilige erste Eingangsgröße (E1-k) und/oder für die jeweilige zweite Eingangsgröße (E2-k).
  16. Vorrichtung (1000) zur Ausführung des Verfahrens nach wenigstens einem der vorstehenden Ansprüche.
  17. Vorrichtung (1000) nach Anspruch 16, aufweisend eine wenigstens einen ersten Feldeffekttransistor (110-1), beispielsweise ferroelektrischen Feldeffekttransistor, aufweisenden Verarbeitungsvorrichtung (100; 100a), wobei beispielsweise die Verarbeitungsvorrichtung (100; 100a) n viele, n > 1, Feldeffekttransistoren, beispielsweise ferroelektrische Feldeffekttransistoren, (110-1, ..., 110-n) aufweist.
  18. Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 17, aufweisend eine Programmiereinrichtung (10) zum Programmieren (210) des wenigstens einen ersten Feldeffekttransistors (110-1) auf eine vorgebbare Schwellenspannung (V_TH-1).
  19. Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 18, aufweisend wenigstens eine Ladeeinrichtung (12; 12-1, 12-2, 12-3) zum Bereitstellen (220) eines Ladestroms (I-L) für den wenigsten einen ersten Feldeffekttransistor (110-1).
  20. Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 18, aufweisend wenigstens eine Messeinrichtung (20), beispielsweise einen, beispielsweise strombasierten, Analog/Digital-Wandler, zur Ermittlung wenigstens einer der folgenden Größen: a) erste Größe (G1), b) zweite Größe (G2).
  21. Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 18, aufweisend eine Steuereinrichtung (400), die zur Ausführung wenigstens eines der folgenden Elemente ausgebildet ist: a) Steuerung wenigstens einer Komponente der Vorrichtung (1000), b) Ausführung wenigstens eines Aspekts des Verfahrens gemäß einem der Ansprüche 1 bis 15.
  22. Recheneinrichtung, beispielsweise Vektor-Matrix-Multipliziereinrichtung, (VMM), aufweisend wenigstens eine Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 21.
  23. Verwendung (500) des Verfahrens nach wenigstens einem der Ansprüche 1 bis 15 und/oder der Vorrichtung (1000) nach wenigstens einem der Ansprüche 16 bis 21 und/oder der Recheneinrichtung (VMM) nach Anspruch 22 für wenigstens eines der folgenden Elemente: a) Ausführung (501) von Compute-in-Memory-Verfahren, beispielsweise mit Gewichten und/oder Eingangsgrößen, die z.B. jeweils mehrere Bit aufweisen können, b) künstliche neuronale Netze (502), beispielsweise künstliche tiefe neuronale Netze, c) Bildverarbeitung (503), d) effizientes Ausführen (504) von Berechnungen, e) Steigern (505) einer Effizienz für das Ausführen von Berechnungen, f) automatisiertes Fahren (506), g) maschinelles Lernen (507), beispielsweise Inferenz (508).
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