DE102021130448A1 - Seitliche Bipolartransistorvorrichtung und Verfahren zur Herstellung einer solchen Vorrichtung - Google Patents

Seitliche Bipolartransistorvorrichtung und Verfahren zur Herstellung einer solchen Vorrichtung Download PDF

Info

Publication number
DE102021130448A1
DE102021130448A1 DE102021130448.2A DE102021130448A DE102021130448A1 DE 102021130448 A1 DE102021130448 A1 DE 102021130448A1 DE 102021130448 A DE102021130448 A DE 102021130448A DE 102021130448 A1 DE102021130448 A1 DE 102021130448A1
Authority
DE
Germany
Prior art keywords
region
base
bjt
base region
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021130448.2A
Other languages
English (en)
Inventor
Arkadiusz Malinowski
Alexander M. Derrickson
Ali Razavieh
Haiting Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of DE102021130448A1 publication Critical patent/DE102021130448A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0808—Emitter regions of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

Eine Bipolartransistorvorrichtung (BJT-Vorrichtung) mit ungleichmäßiger Basisbreite umfasst: ein Halbleitersubstrat, wobei das Halbleitersubstrat eine obere Oberfläche aufweist; und eine BJT-Vorrichtung, wobei die BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich umfasst, die in dem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist; wobei der Basis-Bereich eine oberste Oberfläche und eine unterste Oberfläche umfasst, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der BJT-Vorrichtung.

Description

  • Gebiet der Erfindung
  • Im Allgemeinen bezieht sich die vorliegende Erfindung auf verschiedene neue Ausführungsformen einer lateralen Bipolartransistorvorrichtung (BJT-Vorrichtung) und verschiedene neue Verfahren zur Herstellung einer solchen lateralen BJT-Vorrichtung.
  • Hintergrund
  • Bipolartransistorvorrichtungen (BJT-Vorrichtungen) werden in vielen integrierten Schaltkreisen verwendet. Im Allgemeinen umfasst eine BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich. Die BJT-Vorrichtung kann entweder eine PNP-Vorrichtung oder eine NPN-Vorrichtung sein. In einer PNP-BJT-Vorrichtung fließt der Strom vom Emitter zur Basis und verlässt die BJT-Vorrichtung über den Kollektor. In eine NPN-BJT-Vorrichtung fließt der Strom vom Kollektor zur Basis und verlässt die BJT-Vorrichtung über den Emitter. Die Entwickler von Bauelementen stehen unter dem ständigen Druck, die Betriebsgeschwindigkeit und die elektrische Leistung von BJT-Vorrichtungen und integrierten Schaltungen, die solche BJT-Vorrichtungen verwenden, zu erhöhen.
  • Ein System-on-a-Chip (SoC) ist ein integrierter Schaltkreis, der alle für ein System, z. B. einen Computer, benötigten Komponenten enthält. Ein solcher SOC-Chip kann einen oder mehrere zentrale Prozessoren und Koprozessoren, Grafiktreiber, Speicher, Stromversorgungsschaltungen, drahtlose Kommunikationsschnittstellen und andere Teile eines voll funktionsfähigen Systems enthalten. Da die Signale zwischen den verschiedenen Komponenten auf dem SoC auf dem Chip verbleiben, kann der Energiebedarf des Systems auf dem SoC reduziert werden. SoC-Bauteile können mit der BiCMOS-Technologie hergestellt werden, bei der sowohl BJT-Bauteile als auch CMOS-Feldeffekttransistoren (N-Typ und P-Typ) auf einem einzigen Chip hergestellt werden. Es werden Techniken benötigt, um BJT-Vorrichtungen und CMOS-Transistoren in BiCMOS-Technologieanwendungen effektiv und effizient zu bilden.
  • Zusammenfassung
  • Nachfolgend erfolgt eine vereinfachte Zusammenfassung mindestens einer beschriebenen Ausführungsform, um ein grundlegendes Verständnis einiger Aspekte des hier beschriebenen Gegenstands zu vermitteln. Diese Zusammenfassung stellt keinen vollständigen Überblick über den gesamten hier beschriebenen Gegenstand dar. Es ist nicht beabsichtigt, wichtige oder kritische Elemente des hier beschriebenen Gegenstands zu identifizieren oder den Umfang von Ansprüchen abzugrenzen, die sich auf einen der hier beschriebenen Gegenstände beziehen. Ihr einziger Zweck ist es, einige Konzepte in vereinfachter Form vor der detaillierteren Beschreibung unten zu präsentieren.
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf verschiedene neue Ausführungsformen einer lateralen Bipolartransistorvorrichtung (BJT-Vorrichtung) und verschiedene neue Verfahren zur Herstellung einer solchen lateralen BJT-Vorrichtung.
  • Eine anschauliche Vorrichtung, die hier gemäß Ausführungsformen beschrieben ist, umfasst: ein Halbleitersubstrat, wobei das Halbleitersubstrat eine obere Oberfläche aufweist; und eine Bipolar-Übergangstransistorvorrichtung (BJT-Vorrichtung), wobei die BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich umfasst, die in dem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist; wobei der Basis-Bereich eine oberste Oberfläche und eine unterste Oberfläche umfasst, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der BJT-Vorrichtung.
  • Eine laterale Bipolartransistorvorrichtung (BJT-Vorrichtung) gemäß Ausführungsformen umfasst: einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich, die in einem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist; wobei der Basis-Bereich eine oberste Oberfläche und eine unterste Oberfläche umfasst, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der lateralen BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der lateralen BJT-Vorrichtung, wobei sich ein Abschnitt des Kollektor-Bereichs und ein Abschnitt des Emitter-Bereichs unter Abschnitten des Basis-Bereichs erstrecken und durch einen Abstand gleich der zweiten Breite getrennt sind.
  • Ein Verfahren gemäß Ausführungsformen umfasst: ein Bereitstellen eines Halbleitersubstrats, wobei das Halbleitersubstrat eine obere Oberfläche aufweist; und ein Bilden einer Bipolartransistorvorrichtung (BJT-Vorrichtung) in dem Halbleitersubstrat, wobei die BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich umfasst, die in dem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist und eine oberste Oberfläche und eine unterste Oberfläche umfasst, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der BJT-Vorrichtung.
  • Figurenliste
  • Die Erfindung ist mit Bezug auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verständlich, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und in denen:
    • 1-27 verschiedene neue Ausführungsformen einer lateralen Bipolartransistorvorrichtung (BJT-Vorrichtung) und verschiedene neue Verfahren zur Herstellung einer solchen lateralen BJT-Vorrichtung darstellen. Die Zeichnungen sind nicht maßstabsgetreu.
  • Während der hier beschriebene Gegenstand verschiedentlich modifiziert und alternativ ausgebildet sein kann, sind spezielle Ausführungsformen davon als Beispiel in den Zeichnungen gezeigt und hier im Detail beschrieben. Es ist jedoch zu verstehen, dass die Beschreibung von speziellen Ausführungsformen nicht dazu dient, die Erfindung auf die angegebenen Formen zu beschränken, sondern im Gegenteil alle Modifikationen, Äquivalente und Alternativen abdeckt, die in das Wesen Geist und den Anwendungsbereich der Erfindung fallen, wie durch die beigefügten Ansprüche definiert ist.
  • Detaillierte Beschreibung
  • Im Folgenden sind verschiedene Ausführungsformen der Erfindung beschrieben. Im Interesse von Klarheit sind in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Implementierung beschrieben. Es versteht sich von selbst, dass bei der Entwicklung einer solchen konkreten Ausführungsform zahlreiche implementierungsspezifische Entscheidungen getroffen werden müssen, um die speziellen Ziele der Entwickler zu erreichen, wie z. B. die Einhaltung von systembezogenen und geschäftsbezogenen Beschränkungen, die von einer Implementierung zur anderen variieren. Darüber hinaus ist es verständlich, dass ein solcher Entwicklungsaufwand komplex und zeitaufwendig sein kann, aber dennoch ein für den Fachmann angesichts den Vorteilen der Erfindung ein Routineunternehmen darstellt.
  • Der vorliegende Gegenstand wird nun mit Bezug auf die beiliegenden Figuren beschrieben. In den Zeichnungen sind verschiedene Strukturen, Systeme und Vorrichtungen nur zur Erläuterung schematisch dargestellt, um die vorliegende Erfindung nicht mit Details zu verdecken, die dem Fachmann bekannt sind. Die beigefügten Zeichnungen dienen jedoch der Beschreibung und Erläuterung von anschaulichen Beispielen der vorliegenden Erfindung. Die hierin verwendeten Wörter und Ausdrücke sind so zu verstehen und auszulegen, dass sie eine Bedeutung haben, die dem Verständnis dieser Wörter und Ausdrücke durch den Fachmann auf dem entsprechenden Gebiet entspricht. Es soll hier keine besondere Definition eines Begriffs oder einer Phrase, d. h. eine Definition, die sich von der gewöhnlichen und gebräuchlichen Bedeutung, wie sie vom Fachmann verstanden wird, unterscheidet, durch die einheitliche Verwendung des Begriffs oder der Phrase hier impliziert werden. Wenn ein Begriff oder eine Phrase eine besondere Bedeutung haben soll, d.h. eine Bedeutung, die sich von derjenigen unterscheidet, die der Fachmann versteht, wird eine solche besondere Definition in der Beschreibung ausdrücklich in einer definitorischen Weise dargelegt, die die besondere Definition für den Begriff oder die Phrase direkt und unmissverständlich liefert. Wie für den Fachmann bei vollständiger Lektüre der vorliegenden Anmeldung ohne weiteres ersichtlich ist, kann das gegenwärtig beschriebene Verfahren auf eine Vielzahl von Produkten angewendet werden, einschließlich, aber nicht beschränkt auf Logikprodukte, Speicherprodukte usw. Mit Bezug auf die beigefügten Figuren werden nun verschiedene illustrative Ausführungsformen der hier beschriebenen Verfahren und Vorrichtungen näher beschrieben. Die verschiedenen Komponenten, Strukturen und Materialschichten, die hier dargestellt sind, können unter Verwendung einer Vielzahl von verschiedenen Materialien und durch eine Vielzahl bekannter Verfahren hergestellt werden, z. B. durch eine chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), thermisches Wachstum, Schleuderbeschichtung, Maskierung, Ätzen usw. Die Dicke dieser verschiedenen Materialschichten kann je nach Anwendung ebenfalls variieren.
  • Die 1-27 stellen eine integrierte Schaltung (IC) 100 dar, die ein oder mehrere laterale BJT-Vorrichtungen 104 auf einem Halbleitersubstrat 101 umfasst. In einem anschaulichen Beispiel kann das IC-Produkt 100 auch CMOS-basierte integrierte Schaltungen umfassen, die sowohl NFET- als auch PFET-Transistoren (nicht dargestellt) umfassen, die auf dem Halbleitersubstrat 101 ausgebildet sind. Die NFET- und PFET-Transistoren können eine beliebige Konfiguration aufweisen, z. B. FinFET-Bauelemente, planare Bauelemente usw. Es sind die verschiedenen hier beschriebenen Prozessabläufe mit verschiedenen Prozessabläufen kompatibel, die zur Herstellung solcher CMOS-basierten integrierten Schaltungen durchgeführt werden. Darüber hinaus kann die hier beschriebene laterale BJT-Vorrichtung 104 entweder ein NPN-Bauelement oder ein PNP-Bauelement sein. In den hier dargestellten Beispielen handelt es sich bei der BJT-Vorrichtung 104 um ein PNP-Bauelement. Außerdem ist in den hier dargestellten Beispielen die laterale BJT-Vorrichtung 104 in einer Finnenstruktur 103 ausgebildet. Der hier beschriebene Gegenstand ist jedoch nicht auf solche Finnenstrukturen beschränkt.
  • 1 ist eine vereinfachte Draufsicht auf eine Ausführungsform eines hierin beschriebenen IC-Produkts 100. Die laterale BJT-Vorrichtung 104 wird in einer beispielhaften Finnenstruktur 103 ausgebildet. Die laterale BJT-Vorrichtung 104 umfasst einen Emitter-Bereich (E), einen Basis-Bereich (B) und einen Kollektor-Bereich (C). Die Basisbreitenrichtung (BW-Richtung) der lateralen BJT-Vorrichtung 104 und der Ort, an dem verschiedene Querschnittsansichten in den beigefügten Zeichnungen verlaufen, sind ebenfalls in 1 dargestellt. Genauer gesagt verläuft die Querschnittsansicht „X-X“ entlang der Finnenstruktur 103 in einer Richtung, die der Basisbreitenrichtung entspricht, d. h. entlang der Längsachse der Finnenstruktur 103. Die Ansicht „Y-Y“ verläuft entlang einer Richtung, die zu der Basisbreitenrichtung quer orientiert ist, d.h. quer zur Längsachse der Finnenstruktur 103. Obwohl die laterale BJT-Vorrichtung 104 so dargestellt ist, dass sie über einer einzigen Finne 103 ausgebildet ist, kann die laterale BJT-Vorrichtung 104 eine jede beliebige Anzahl von Finnen umfassen.
  • In den dargestellten Beispielen und mit Bezug auf 2 wird die laterale BJT-Vorrichtung 104 des IC-Produkts 100 über einem Halbleitersubstrat 101 gebildet. Das Substrat 101 kann eine Vielzahl von Ausgestaltungen aufweisen, wie z. B. das hier dargestellte Bulk-Halbleitersubstrat, oder es kann die Form eines Halbleiter-auf-Isolator (SOI) -Substrats annehmen. Ein solches SOI-Substrat umfasst eine Basis-Halbleiterschicht, eine vergrabene Isolationsschicht auf der Basis-Halbleiterschicht und eine aktive Halbleiterschicht oberhalb der vergrabenen Isolationsschicht. In einigen Anwendungen kann das Substrat 101 aus Silizium oder aus Halbleitermaterialien anders als Silizium hergestellt werden. Die Begriffe „Substrat“ oder „Halbleitersubstrat“ sind daher so zu verstehen, dass sie alle Halbleitermaterialien und alle Formen solcher Materialien umfassen. Darüber hinaus kann das Substrat 101 in einigen Fällen ein Dotierungsmaterial vom N-Typ oder P-Typ umfassen. In dem hier dargestellten Beispiel wird davon ausgegangen, dass das Substrat 101 mit einem Dotierstoff vom P-Typ dotiert ist.
  • Die 2 (Ansicht X-X) und 3 (Ansicht Y-Y) stellen das IC-Produkt 100 dar, nachdem mehrerer Arbeitsvorgänge durchgeführt wurden. Zunächst wurde die Finne 103 durch bekannte Herstellungsvorgänge gebildet. In der Praxis würden viele andere Finnen (nicht dargestellt) gleichzeitig mit der dargestellten Finne 103 in das Substrat 101 eingearbeitet werden. Zum Zwecke der Erläuterung wird jedoch nur die Bildung der abgebildeten einzelnen Finne 103 beschrieben. Die Finne 103 kann beispielsweise durch einen oder mehrere Ätzprozesse, z. B. anisotrope Ätzprozesse, durch eine strukturierte Ätzmaske zur Finnenbildung (nicht dargestellt) gebildet werden, um eine Vielzahl von Finnenbildungsgräben 102 (siehe 3) im Substrat 101 zu bilden und dadurch die Finne 103 festzulegen. Die Breite und Höhe der Finne 103 kann je nach Anwendung variieren. Darüber hinaus können die gesamte Größe, Form und Konfiguration der Finnenformungsgräben 102 und der Finne 103 je nach Anwendung variieren. In den hier dargestellten Beispielen ist die Finne 103 vereinfachend von einer rechteckigen Querschnittskonfiguration mit einer im Wesentlichen gleichmäßigen Dicke entlang der Höhe der Finne 103 dargestellt. In einer realen Vorrichtung kann die Finne 103 eine sich verjüngende Querschnittskonfiguration aufweisen, bei der die Breite der oberen Oberfläche 103S der Finne 103 (d. h. die obere kritische Dimension), die in 3 dargestellt ist, geringer ist als die Breite des unteren Abschnitts der Finne 103. Darüber hinaus kann die axiale Länge der Finne 103 je nach Anwendungsfall variieren. Natürlich können sich die physikalischen Abmessungen der Finne 103 je nach Anwendung und technischem Fortschritt ändern.
  • Als nächstes wurde eine vertiefte Schicht aus einem isolierenden Material 105, z. B. Siliziumdioxid, mit einer vertieften oberen Oberfläche 105R neben der Finne 103 durch herkömmliche Herstellungsverfahren gebildet. Die Schicht aus einem isolierenden Material 105 wurde zunächst abgeschieden und anschließend wurde die Oberseite der Schicht aus einem isolierenden Material 105 planarisiert. Dann wurde ein Aussparungsätzverfahren durchgeführt, um einen Teil der vertikalen Dicke der Schicht des Isoliermaterials 105 zu entfernen, bis die endgültige gewünschte Dicke erreicht war. Dieser Vorgang wird manchmal auch als „Finnenfreilegungs“ -Prozess bezeichnet, da dabei die gewünschte vertikale Höhe 103H der Finne 103 über der vertieften oberen Oberfläche 105R der Schicht aus isolierendem Material 105 freigelegt wird. Danach wurde in der Finne 103 eine Isolationsstruktur 107 durch bekannte Herstellungsverfahren gebildet. Die Isolationsstruktur 107 kann aus jedem beliebigen isolierenden Material gebildet sein, z. B. aus Siliziumdioxid.
  • Die 4 und 5 stellen das IC-Produkt 100 dar, nachdem mehrere Prozessvorgänge durchgeführt wurden. Zunächst wurde ein Ionenimplantationsprozess durchgeführt, um einen N-Wannenbereich 109 im Halbleitersubstrat 101 zu bilden. Die Dotierstoffkonzentration des Dotierstoffs vom N-Typ im N-Wannenbereich 109 kann je nach Anwendung variieren, z. B. 1e14 - 1e16 Atome/cm3. In einer besonderen Ausführungsform kann die Dotierstoffkonzentration des Dotierstoffs vom N-Typ im N-Wannenbereich 109 etwa 1e15 Atome/cm3 betragen. Der N-Wannenbereich 109 kann mit jeder Art von einem Dotierstoff vom N-Typ dotiert werden. Als nächstes wurde ein weiterer Ionenimplantationsprozess durchgeführt, um einen N--Implantationsbereich 111 innerhalb des N-Wannenbereichs 109 zu bilden. Der N--Implantationsbereich 111 stellt den Basis-Bereich der lateralen BJT-Vorrichtung 104 dar. Die Dotierstoffkonzentration des Dotierstoffs vom N-Typ im N--Implantationsbereich 111 kann je nach Anwendung variieren, z. B. 1e16 - 1e18 Atome/cm3. In einer besonderen Ausführungsform kann die Dotierstoffkonzentration des Dotierstoff vom N-Typ im N--Implantationsbereich 111 etwa 1e17 Atome/cm3 betragen. Der N--Implantationsbereich 111 kann mit jeder Art eines Dotierstoffs vom N-Typ dotiert sein. Der N--Implantationsbereich 111 und der N-Wannenbereich 109 müssen nicht mit derselben Art eines Dotierstoffs vom N-Typ dotiert sein, was jedoch bei einigen Anwendungen der Fall sein kann.
  • 6 stellt das IC-Produkt 100 dar, nachdem mehrere Prozessvorgänge durchgeführt wurden. In einem anschaulichen Prozessablauf kann ein Abschnitt des Basis-Bereichs der lateralen BJT-Vorrichtung 104 gebildet werden, indem eine Opfer-Gate-Struktur 113 verwendet wird, die über dem N--Implantationsbereich 111 als Teil der Prozessvorgänge gebildet wird, die durchgeführt werden, um endgültige Gate-Strukturen (nicht gezeigt) für verschiedene Transistorbauelemente (nicht gezeigt) unter Verwendung von bekannten Herstellungsverfahren für Ersatzgates herzustellen. In 6 sind ebenfalls eine Gate-Kappe 115 und ein Seitenwandabstandshalter 117 dargestellt. Zur Herstellung dieser Strukturen können verschiedene Prozessabläufe durchgeführt werden. In einem beispielhaften Prozessablauf kann das Material für die Opfer-Gate-Struktur 113 sowie das Material für die Gate-Kappe 115 flächig über dem Substrat 101 abgeschieden werden. Danach können ein oder mehrere Maskierungs- und Ätzprozesse auf diesen abgeschiedenen Materialien durchgeführt werden, um die Opfer-Gate-Struktur 113 mit der darüber angeordneten Gate-Kappe 115 zu bilden. Als nächstes kann der vereinfacht dargestellte Seitenwandabstandshalter 117 neben den im Wesentlichen vertikal ausgerichteten Seitenwänden der Opfer-Gate-Struktur 113 gebildet werden. Obwohl in den Zeichnungen nur ein einziger Seitenwandabstandshalter 117 dargestellt ist, können im Laufe der Verarbeitung mehrere Seitenwandabstandshalter neben der Opfer-Gate-Struktur 113 gebildet werden. In einem Beispiel kann der Seitenwandabstandshalter 117 durch einen konformen Abscheidungsprozess gebildet werden, um eine konforme Schicht aus einem Seitenwandabstandshaltermaterial auf der Opfer-Gate-Struktur 113 zu bilden. Zu diesem Zeitpunkt kann ein anisotroper Ätzprozess durchgeführt werden, um horizontal ausgerichtete Abschnitte der Schicht aus Abstandshaltermaterial zu entfernen, wodurch der Seitenwandabstandshalter 117 gebildet wird, der auf oder neben den im Wesentlichen vertikal ausgerichteten Seitenwänden der Opfer-Gate-Struktur 113 angeordnet ist. Mit Bezug auf die Materialien umfasst die Opfer-Gate-Struktur 113 typischerweise eine Opfer-Gate-Isolationsschicht (nicht gesondert dargestellt), wie z. B. Siliziumdioxid, die auf der Finne 103 ausgebildet ist, und eine Opfer-Gate-Elektrode (nicht gesondert dargestellt), die z. B. aus Polysilizium oder amorphem Silizium gebildet und auf der Opfer-Gate-Isolationsschicht ausgebildet ist. Die Gate-Kappe 115 kann aus einem Material wie Siliziumnitrid gebildet sein und der Seitenwandabstandshalter 117 kann aus einem isolierenden Material mit einem niedrigen k-Wert (einem k-Wert kleiner als etwa 3,4) gebildet sein.
  • Mit weiterem Bezug auf 6 wurde nach der Bildung des Seitenwandabstandshalters 117 ein leicht dotierter Drain (LDD) -lonenimplantationsprozess durchgeführt, um P+-LDD-Implantationsbereiche 121 innerhalb des N--Implantationsbereichs 111, d.h. innerhalb des Basis-Bereichs der lateralen BJT-Vorrichtung 104, zu bilden. Die Dotierstoffkonzentration des Dotierstoffmaterials vom P-Typ in den P+-LDD-Implantationsbereichen 121 kann je nach Anwendung variieren, z. B. 1e17 - 1e20 Atome/cm3. In einer besonderen Ausführungsform kann die Dotierstoffkonzentration des Dotierstoffs vom P-Typ in den P+-LDD-Implantationsbereichen 121 etwa 1e19 Atome/cm3 betragen. Die P+-LDD-Implantationsbereiche 121 können mit jeder Art von Dotierstoffmaterial vom P-Typ dotiert sein.
  • Wie weiter unten ausführlicher beschrieben wird, werden verschiedene Prozessvorgänge durchgeführt, um in dem Halbleitersubstrat 101 auf gegenüberliegenden Seiten der Gate-Struktur 113, wo der Emitter-Bereich und der Kollektor-Bereich der lateralen BJT-Vorrichtung 104 gebildet werden, gesamte epitaktische Hohlräume 122 zu bilden. Ein jeder der epitaktischen gesamten Hohlräumen 122 weist die gleiche Grundkonfiguration auf. Dementsprechend stellt 7 das IC-Produkt 100 dar, nachdem ein erster Ätzprozess, z. B. ein anisotroper Ätzprozess, durchgeführt wurde, um eine Vielzahl von oberen epitaktischen Hohlräume 123 in der Finne 103 zu bilden. Die oberen epitaktischen Hohlräume 123 weisen eine unterste Oberfläche 123X auf, die innerhalb des N--Implantationsbereichs 111, d. h. innerhalb des Basis-Bereichs der lateralen BJT-Vorrichtung 104, endet, was jedoch nicht in allen Anwendungen der Fall sein muss. Die Tiefe der oberen epitaktischen Hohlräume 123 kann je nach Anwendung variieren. In einer beispielhaften Ausführungsform, die auf dem heutigen Stand der Technik basiert, kann die Tiefe der oberen epitaktischen Hohlräume 123 unterhalb der oberen Oberfläche 103S der Finne 103 etwa 40-60 nm betragen. Im vorliegenden Beispiel sind die oberen epitaktischen Hohlräume 123 im Wesentlichen vertikal ausgerichtet und im Wesentlichen selbstausrichtend in Bezug auf den benachbarten Seitenwandabstandshalter 117 und die Isolationsstruktur 107.
  • 8 zeigt das IC-Produkt 100, nachdem ein konformes Abscheideverfahren durchgeführt wurde, um eine konforme Schicht aus einem isolierenden Material 125 auf dem Produkt 100 und innerhalb der oberen epitaktischen Hohlräume 123 zu bilden. Die konforme Schicht aus einem isolierenden Material 125 kann aus einer Vielzahl von verschiedenen Materialien gebildet sein, z. B. Siliziumdioxid, Siliziumnitrid, und sie kann nach dem heutigen Stand der Technik in jeder gewünschten Dicke, z. B. 4-5 nm, ausgebildet werden.
  • 9 stellt das IC-Produkt 100 dar, nachdem mehrere Prozessvorgänge durchgeführt wurden. Zunächst wurde ein anisotroper Ätzvorgang an der konformen Schicht aus isolierendem Material 125 durchgeführt, um im Wesentlichen horizontal ausgerichtete Abschnitte der konformen Schicht aus isolierendem Material 125 zu entfernen. Dieser Vorgang führt zur Bildung eines inneren Opfer-Seitenwandabstandshalters 125S in jedem der oberen epitaktischen Hohlräume 123. Man beachte, dass nach der Bildung des inneren Seitenwandabstandshalters 125S die unterste Oberfläche 123X von einem jeden der oberen epitaktischen Hohlräume 123 freigelegt ist. Danach wurde ein weiterer anisotroper Ätzprozess durchgeführt, um einen weiteren epitaktischen Hohlraum 127 unter jedem der oberen epitaktischen Hohlräume 123 zu bilden. Gemäß Darstellung sind die epitaktischen Hohlräume 127 in einer beispielhaften Ausführungsform im Wesentlichen selbstausgerichtet mit Bezug auf den inneren Seitenwandabstandshalter 125S in jedem der oberen epitaktischen Hohlräume 123 und die epitaktischen Hohlräume 127 erstrecken sich effektiv entlang der Tiefe der oberen epitaktischen Hohlräume 123. Die epitaktischen Hohlräume 127 weisen eine unterste Oberfläche 127X auf, die sich auf einem Niveau innerhalb des Substrats 101 unterhalb der unterste Oberfläche 123X der oberen epitaktischen Hohlräume 123 befindet. In einem anschaulichen Beispiel kann der Unterschied 129 in der vertikalen Position der untersten Oberfläche 123X der oberen epitaktischen Hohlräume 123 und der untersten Oberfläche 127X der epitaktischen Hohlräume 127 nach dem heutigen Stand der Technik etwa 10-20 nm betragen. Im dargestellten Beispiel endet die unterste Oberfläche 127X der epitaktischen Hohlräume 127 innerhalb des N-Wannenbereichs 109, was jedoch nicht bei allen Anwendungen der Fall sein muss.
  • 10 stellt das IC-Produkt 100 nach einem kristallografischen Nassätzverfahren dar. Ein solches Ätzverfahren kann mit einem Ätzmittel wie TMAH (Tetramethylammoniumhydroxid), KOH usw. durchgeführt werden. Dieser Prozessvorgang führt zur Bildung eines unteren epitaktischen Hohlraums 131 am Boden von jedem der oberen epitaktischen Hohlräume 123. In einer beispielhaften Ausführungsform kann der untere epitaktische Hohlraum 131 eine sigmaförmige (oder rautenförmige) Querschnittskonfiguration in einem Querschnitt durch den unteren epitaktischen Hohlraum 131 in einer Richtung aufweisen, die der Basisbreitenrichtung der lateralen BJT-Vorrichtung 104 entspricht. Das Siliziumsubstrat 101 weist eine kristalline Struktur auf, wobei die <100>-Kristallrichtung mit dem Doppelpfeil 140 und die <110>-Kristallrichtung des Substrats 101 mit dem Doppelpfeil 142 bezeichnet sind. Der untere epitaktische Hohlraum 131 ist teilweise durch eine im Wesentlichen ebene unterste Oberfläche 127X, eine untere facettierte Fläche 131B und eine obere facettierte Fläche 131C festgelegt. Die <111 >-Kristallrichtung des Substrats 101 verläuft im Wesentlichen senkrecht zur unteren Facettenfläche 131B und ist mit dem Pfeil 133 bezeichnet. Ein solches TMAH- oder KOHbasiertes Nassätzverfahren kann eine wesentlich höhere Ätzrate in der <100>-Kristallrichtung als in der <111>-Kristallrichtung aufweisen. Darstellungsgemäß treffen sich die facettierten Oberflächen 131B und 131C an einem Scheitelpunkt 131A. Natürlich können die Gesamtgröße und die Konfiguration der unteren epitaktischen Kavitäten 131 je nach Anwendung variieren und sind nicht auf die in 10 dargestellte sigma- (oder rauten-) förmige Querschnittskonfiguration beschränkt, da die unteren epitaktischen Kavitäten 131 eine Vielzahl unterschiedlicher Konfigurationen aufweisen können, wie dem Fachmann nach der vollständigen Lektüre der vorliegenden Anmeldung ersichtlich ist.
  • In dem dargestellten Beispiel erstreckt sich der obere epitaktische Hohlraum 123 von der Oberfläche 130S der Finne 103 bis zum unteren epitaktischen Hohlraum 131. Ein jeder der gesamten epitaktischen Hohlräume 122 umfasst einen oberen epitaktischen Hohlraum 123 und einen unteren epitaktischen Hohlraum 131. Die physische Größe und die sich daraus ergebende Positionierung der dargestellten sigmaförmigen unteren epitaktischen Hohlräume 131 im Verhältnis zu anderen Strukturen oder Merkmalen auf dem IC-Produkt 100 kann je nach der jeweiligen Anwendung variieren. Dementsprechend sind die folgenden anschaulichen Abmessungen auf der Grundlage des heutigen Stands der Technik nur beispielhaft angegeben und solche Abmessungsbeispiele sollten nicht als die hier beschriebene Erfindung beschränkend angesehen werden. Die unteren epitaktischen Hohlräume 131 weisen eine gesamte Breite 131W (in Basisbreitenrichtung) und eine gesamte Höhe oder vertikale Dicke 131G auf. In einem anschaulichen Beispiel können die gesamte Breite 131W etwa 30-60 nm und die gesamte Höhe oder vertikale Dicke 131G etwa 10-20 nm betragen. Die unterste Oberfläche 127X der unteren epitaktischen Hohlräume 131 kann in einem Abstand 131D von etwa 50-80 nm unterhalb der oberen Oberfläche 103S der Finne 103 angeordnet sein. Der Scheitelpunkt 131A der unteren epitaktischen Hohlräume 131 kann in einem Abstand 131E von etwa 45-70 nm unter der Oberseite 103S der Finne 103 angeordnet sein. In einem besonders anschaulichen Beispiel kann sich der Scheitelpunkt 131A von einem jeden der unteren epitaktischen Hohlräume 131 um einen Abstand 131F unter den Seitenwänden 113X der Gatestruktur 113 erstrecken. In einem anschaulichen Beispiel kann die Abmessung 131F etwa 1-10 nm betragen. In anderen Anwendungen kann sich der Scheitelpunkt 131A von einem jeden der unteren epitaktischen Hohlräume 131 überhaupt nicht unter den Seitenwänden 113X der Gatestruktur 112 erstrecken. Man beachte, dass die laterale Breite des unteren epitaktischen Hohlraums 131 in der Basis mit Richtung der lateralen BJT-Vorrichtung 104 größer ist als die laterale Breite des im Wesentlichen vertikal orientierten oberen epitaktischen Hohlraums 123 in der Basis mit Richtung der lateralen BJT-Vorrichtung 104. Der vertikale Abstand 131J zwischen der oberen Oberfläche 103S der Finne 103 und der obersten Oberfläche des unteren epitaktischen Hohlraums 131, z. B. am Boden des inneren Abstandshalters 125S, kann in einem Beispiel etwa 30-60 nm betragen. Außerdem kann der vertikale Abstand zwischen der untersten Oberfläche 107A der Isolationsstruktur 107 und dem Scheitelpunkt 131A des unteren epitaktischen Hohlraums 131 in einem Beispiel etwa 0-40 nm betragen. In einigen Anwendungen kann die unterste Oberfläche 107A der Isolationsstruktur 107 an einer Stelle angeordnet sein, die ungefähr auf einer Höhe mit einem Mittelpunkt der vertikalen Dicke 131G des unteren epitaktischen Hohlraums 131 liegt.
  • Mit weiterem Bezug auf 10 wird der Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung erkennen, dass der Basis-Bereich der hierin beschriebenen neuen BJT-Vorrichtung 104 - der N--Implantationsbereich 111 - eine neue Ausgestaltung aufweist, wenn man ihn in einem Querschnitt durch den Basis-Bereich 111 in einer Richtung betrachtet, die der Basisbreitenrichtung der lateralen BJT-Vorrichtung 104 entspricht. Genauer gesagt ist eine obere seitliche Breite 111X des Basis-Bereichs 111 an einer Stelle nahe der oberen Oberfläche 103S der Finne 103 (und unterhalb der P+-LDD-Implantationsbereiche 121, falls vorhanden) größer als die untere seitliche Breite 111Y des Basis-Bereichs 111 am Boden 111B des Basis-Bereichs 111, wo der Basis-Bereich 111 die N-Wanne 109 schneidet. Je nach Ausführungsform kann die untere seitliche Breite 111Y etwa 50 % bis 95 % der oberen seitlichen Breite 111X betragen. Im Allgemeinen kann jedoch die Größe des Unterschieds zwischen den Abmessungen 111X und 111Yje nach der jeweiligen Anwendung variieren. Der Scheitelpunkt 131A des unteren epitaktischen Hohlraums 131 kann auf einem Niveau angeordnet sein, das über oder unter dem Niveau der untersten Oberfläche 111B des Basis-Bereichs 111 liegt. In einem besonderen Beispiel kann der Scheitelpunkt 131A des unteren epitaktischen Hohlraums 131 auf einem Niveau angeordnet sein, das ungefähr mit der untersten Oberfläche 111B des Basis-Bereichs 111 übereinstimmt. Der Scheitelpunkt 131A des Emitter-Bereichs 135E und des Kollektor-Bereichs 135C kann sich in einer Ausführungsform (siehe 12) unter Abschnitten des Basis-Bereichs 111 erstrecken.
  • Wie dem Fachmann nach vollständiger Lektüre der vorliegenden Anmeldung ersichtlich ist, bietet die neue Konfiguration des Basis-Bereichs 111 der hierin beschriebenen neuen lateralen BJT-Vorrichtung 104 erhebliche Vorteile im Vergleich zu lateralen BJT-Vorrichtungen des Standes der Technik, in denen der Basis-Bereich solcher Bauelemente des Standes der Technik eine im Wesentlichen gleichmäßige Breite (in Basisbreitenrichtung) entlang der gesamten vertikalen Höhe des Basis-Bereichs aufweist. Im Allgemeinen gibt es bei lateralen BJT-Vorrichtungen zwei konkurrierende Betriebsfrequenzparameter, nämlich die Grenzfrequenz (fT) und die maximale Oszillationsfrequenz (fmax). fT kann verbessert (d. h. erhöht) werden, indem beispielsweise ein Basis-Bereich mit einer geringeren Breite vorgesehen wird, wodurch sich die Basislaufzeit verringert. Da fmax jedoch proportional zur Quadratwurzel von fT/RB ist, wobei RB der Widerstand des Basis-Bereichs ist, führt ein höheres fT zu einem niedrigeren fmax und umgekehrt. Die hier beschriebene neue Konfiguration des Basis-Bereichs 111 der neuen lateralen BJT-Vorrichtung 104 löst diese Situation jedoch, indem sie eine kleinere Basisbreite 111Y im unteren Abschnitt des Basis-Bereichs 111 und eine größere Basisbreite 111X im oberen Abschnitt des Basis-Bereichs 111 vorsieht, was zu einer Erhöhung von ft und fmax sowie zu einer Erhöhung der Gleichstromverstärkung (β) führt.
  • 11 zeigt das IC-Produkt 100, nachdem ein Ätzprozess durchgeführt wurde, um den inneren Seitenwandabstandshalter 125S von dem Produkt 100 und insbesondere von den gesamten epitaktischen Hohlräumen 122 zu entfernen.
  • 12 zeigt das IC-Produkt, nachdem ein epitaktisches Wachstumsverfahren durchgeführt wurde, um Bereiche aus einem P+-dotierten Epi-Halbleitermaterial 135E (für den Emitter-Bereich der Vorrichtung) und 135C (für den Kollektor-Bereich der Vorrichtung) in den gesamten epitaktischen Hohlräumen 122 zu bilden. Die Bereiche des P+-dotierten Epi-Halbleitermaterials 135E und 135C sind gemeinsam mit dem Bezugszeichen 135 bezeichnet. In einem anschaulichen Prozessablauf können die Bereiche des P+-dotierten Epi-Halbleitermaterials 135 in situ dotiert werden, d. h. Dotierstoffe können während des epitaktischen Wachstumsprozesses hinzugefügt werden. In anderen Anwendungen kann das Epi-Halbleitermaterial 135 zunächst als im Wesentlichen undotiertes Epi-Halbleitermaterial gebildet werden und anschließend kann ein Ionenimplantationsprozess durchgeführt werden, um das Dotierungsmaterial in das zuvor undotierte Epi-Halbleitermaterial 135 einzubringen. In diesem letzteren Fall kann die Dotierstoffkonzentration der P+-dotierten Epi-Halbleitermaterialien 135E und 135C unterschiedlich sein. Unabhängig davon, wie der Dotierstoff vom P-Typ in das Epi-Halbleitermaterial 135 eingebracht wird, kann die Dotierstoffkonzentration des Dotierstoffs vom P-Typ im P+-dotierten Epi-Halbleitermaterial 135 je nach Anwendung variieren, z. B. 1e17 - 1e21 Atome/cm3. In einer besonderen Ausführungsform kann die Dotierstoffkonzentration des Dotierstoffs vom P-Typ im P+-dotierten Epi-Halbleitermaterial 135 etwa 1e20 Atome/cm3 betragen. Das P+-dotierte Epi-Halbleitermaterial 135 kann mit einer beliebigen Art von P-Dotiermaterial dotiert sein. Die Bereiche des Epi-Halbleitermaterials 135 können aus jedem gewünschten Halbleitermaterial gebildet sein, z. B. aus einem P-dotierten Siliziumgermanium für eine PNP-Vorrichtung, aus einem N-dotierten Siliziumkohlenstoff für eine NPN-Vorrichtung usw. In dem dargestellten Beispiel wird der epitaktische Prozess so gesteuert, dass die obere Oberfläche 135ES des P+dotierten Epi-Halbleitermaterials 135 ungefähr auf gleicher Höhe mit der oberen Oberfläche 103S der Finne 103 liegt. In anderen Fällen kann das P+-dotierte Epi-Halbleitermaterial 135 so gewachsen werden, dass es eine obere Oberfläche 137 (gestrichelt dargestellt) aufweist, die über der oberen Oberfläche 103S der Finne 103 liegt, d. h. erhöhte Source/Drain-Bereiche.
  • 13 zeigt das IC-Produkt 100 nach der Durchführung mehrerer Prozessvorgänge. Zunächst wurde eine Schicht aus einem isolierenden Material 139, z. B. Siliziumdioxid, ein Low-k-Material usw., neben dem Opfer-Seitenwandabstandshalter 117 gebildet. Vor der Bildung der Schicht aus isolierendem Material 139 kann eine konforme Ätzstoppschicht (nicht dargestellt) gebildet werden. Die Schicht aus isolierendem Material 139 kann zunächst so ausgebildet werden, dass sie die Gate-Kappe 115 bedeckt. Dann werden ein oder mehrere Prozessschritte (z. B. Planarisierung, Ätzen) durchgeführt, um die Opfer-Gate-Struktur 113 zu entfernen, wodurch ein Hohlraum 141 im Basis-Bereich entsteht, der den Basis-Bereich 111 freilegt.
  • 14 zeigt (in gestrichelten Linien) illustrative Seitenwandabstandshalter 117X, die neben den Opfer-Gate-Strukturen angeordnet wurden (nicht dargestellt - einer links vom Emitter-Bereich 135E und einer rechts vom Kollektor-Bereich 135C). 14 zeigt das IC-Produkt 100 nachdem mehrere Prozessvorgänge durchgeführt wurden. Zunächst wurde eine weitere Schicht aus isolierendem Material 143, z. B. Siliziumdioxid, ein Low-k-Material usw., in dem Hohlraum 141 des Basis-Bereichs gebildet und es wurde ein CMP-Verfahren durchgeführt, um die obere Oberfläche der Schicht aus isolierendem Material 143 einzuebnen. Wie zuvor kann eine konforme Ätzstoppschicht (nicht dargestellt) in dem Hohlraum 141 des Basis-Bereichs vor der Bildung der Schicht aus isolierendem Material 143 gebildet werden.
  • In einem anschaulichen Prozessablauf können leitfähige Kontaktstrukturen für den Emitter-Bereich 135E, den Basis-Bereich 111 und den Kollektor-Bereich 135C der lateralen BJT-Vorrichtung 104 zur gleichen Zeit gebildet werden, wie andere leitfähige Strukturen (nicht dargestellt) auf dem IC-Produkt 100 für verschiedene Transistorbauelemente (nicht dargestellt) gebildet werden. Beispielsweise können die leitfähigen Kontaktstrukturen für die laterale BJT-Vorrichtung 104 zur gleichen Zeit gebildet werden, zu der leitfähige Source/Drain-Metallisierungsstrukturen (nicht gezeigt) zum Kontaktieren der Source/Drain-Bereiche von Transistorbauelementen (nicht gezeigt) auf dem IC-Produkt 100 gebildet werden und sie können aus den gleichen Materialien wie die leitfähigen Source/Drain-Metallisierungsstrukturen hergestellt werden, z. B. aus einem Graben-Silizid-Material. Dementsprechend zeigt 15 das IC-Produkt 100, nachdem ein Ätzprozess durchgeführt wurde, um Kontaktöffnungen 144A, 144B und 144C (die zusammen mit der Zahl 144 bezeichnet werden) zu bilden, die entsprechend den Emitter-Bereich 135E, den Basis-Bereich 111 und den Kollektor-Bereich 135C der lateralen BJT-Vorrichtung 104 freilegen.
  • 16 zeigt das IC-Produkt 100, nachdem illustrative leitfähige Kontaktstrukturen 145A, 145B und 145C (auf die gemeinsam mit dem Bezugszeichen 145 Bezug genommen wird) gebildet wurden, um entsprechend den Emitter-Bereich 135E, den Basis-Bereich 111 und den Kollektor-Bereich 135C der lateralen BJT-Vorrichtung 104 leitfähig zu kontaktieren. Wie bereits erwähnt, können die leitfähigen Kontaktstrukturen 145 aus denselben Materialien und gleichzeitig mit den leitfähigen Source-/Drain-Metallisierungsstrukturen, z. B. einem Graben-Silizid-Material, gebildet werden, die an anderer Stelle auf dem IC-Produkt 100 ausgebildet sind. Alle leitfähigen Kontaktstrukturen 145 müssen nicht die gleiche physische Größe aufweisen, aber das kann in einigen Anwendungen der Fall sein. Es ist zu beachten, dass in diesem anschaulichen Prozessablauf die leitfähigen Kontaktstrukturen 145 in einer selbstausrichtenden Weise zwischen den Abstandsstrukturen 117 gebildet werden.
  • Es sei auch darauf hingewiesen, dass die leitfähigen Kontaktstrukturen 145 auch durch herkömmliche Herstellungsverfahren gebildet werden können, z. B. durch ein Ätzen von Kontaktöffnungen 139, 141 in die Isolationsmaterialien, die zumindest einen Teil des Emitter-Bereichs 135E, des Basis-Bereichs 111 und des Kollektor-Bereichs 135C freilegen, durch ein Abscheiden von Deckschichten und einem leitfähigen Material in den Kontaktöffnungen und unter einem Durchführen eines CMP-Vorgangs zum Entfernen von einem leitfähigen Material, das sich außerhalb der Kontaktöffnungen 139, 141 und oberhalb der oberen Oberfläche der Isolationsmaterialien befindet.
  • 17 (Ansicht X-X) und 18 (Ansicht Y-Y) zeigen eine alternative Ausführungsform der hier beschriebenen neuen lateralen BJT-Vorrichtung 104. Ausgehend von dem in 13 gezeigten Herstellungspunkt, d. h. nach der Bildung des Hohlraums 141 im Basis-Bereich, zeigen die 17 und 18 das IC-Produkt 100, nachdem ein epitaktisches Wachstumsverfahren durchgeführt wurde, um einen Bereich aus einem N+-dotierten Epi-Halbleitermaterial 147 in dem Hohlraum 141 im Basis-Bereich zwischen dem Seitenwandabstandshalter 117 und auf dem Basis-Bereich 111 zu bilden. Dieses zusätzliche Epi-Halbleitermaterial 147 ist Teil des gesamten Basis-Bereichs für die laterale BJT-Vorrichtung 104 und das Epi-Halbleitermaterial 147 kann als extrinsischer (oder zusätzlicher) Basis-Bereich bezeichnet werden, da es das physikalische Volumen des Basis-Bereichs 111 ergänzt, der in der Finne 103 durch Ionenimplantation gebildet wurde, was als intrinsischer (oder anfänglicher) Basis-Bereich bezeichnet werden kann. In einem anschaulichen Prozessablauf kann das Epi-Halbleitermaterial 147 in situ dotiert werden, d. h. Dotierstoffe können während des epitaktischen Wachstumsprozesses hinzugefügt werden. In anderen Anwendungen kann das Epi-Halbleitermaterial 147 zunächst als im Wesentlichen undotiertes Epi-Halbleitermaterial gebildet werden und anschließend kann ein Implantationsprozess durchgeführt werden, um das Dotierungsmaterial in das zuvor undotierte Epi-Halbleitermaterial 147 einzubringen. Unabhängig davon, wie das N-Typ-Dotiermaterial in das Epi-Halbleitermaterial 147 eingebracht wird, kann die Dotierstoffkonzentration des N-Typ-Dotiermaterials im N+-dotierten Epi-Halbleitermaterial 147 je nach der jeweiligen Anwendung variieren, z. B. 1e19 - 1e21 Atome/cm3. In einer besonderen Ausführungsform kann die Dotierstoffkonzentration des Dotierstoffs vom N-Typ im N+-dotierten Epi-Halbleitermaterial 147 etwa 1e20 Atome/cm3 betragen. Das N+-dotierte Epi-Halbleitermaterial 147 kann mit jeder Art eines Dotierstoffs vom N-Typ dotiert sein. Die Bereiche des Epi-Halbleitermaterials 147 können aus jedem beliebigen Halbleitermaterial gebildet sein, z. B. aus einem N-dotierten Siliziumkohlenstoff für eine PNP-Vorrichtung, aus einem P-dotierten Siliziumgermanium für eine NPN-Vorrichtung usw. Das Volumen des Epi-Halbleitermaterials 147, das gebildet wird, kann ebenfalls je nach Anwendung variieren. In einer beispielhaften Ausführungsform kann das Epi-Halbleitermaterial 147, das sich auf den freiliegenden oberen und seitlichen Oberflächen der Finne 103 bildet, eine im Wesentlichen gleichmäßige Dicke aufweisen.
  • In 19 ist das IC-Produkt 100 dargestellt, nachdem die oben beschriebenen leitfähigen Kontaktstrukturen 145 auf der lateralen BJT-Vorrichtung 104 gebildet wurden.
  • Wie bereits erwähnt, kann der gesamte epitaktische Hohlraum 122 (z. B. die Kombination aus dem unteren epitaktischen Hohlraum 131 und dem oberen epitaktischen Hohlraum 123) eine Vielzahl unterschiedlicher Ausgestaltungen aufweisen. Die 20-21 zeigen eine weitere illustrative Ausführungsform der lateralen BJT-Vorrichtung 104, bei der der untere epitaktische Hohlraum 131 des gesamten epitaktischen Hohlraums 122 eine allgemein abgerundete oder ovale Konfiguration aufweist. In einem besonderen Beispiel kann der ovale oder abgerundete untere epitaktische Hohlraum 131 Abmessungen aufweisen, die im Wesentlichen denen entsprechen, die oben für den sigmaförmigen (oder rautenförmigen) unteren epitaktischen Hohlraum 131 beschrieben wurden. In einigen Anwendungen kann die unterste Oberfläche 107A der Isolationsstruktur 107 an einer Stelle angeordnet sein, die ungefähr auf einer Höhe mit dem Mittelpunkt der vertikalen Dicke 129 des ovalen oder abgerundeten unteren epitaktischen Hohlraums 131 liegt, wie in 20 dargestellt ist.
  • Gemäß der Darstellung in 20 wurden nach der Bildung der inneren Seitenwandabstandshalter 125S in den oberen epitaktischen Hohlräumen 123 (siehe 9) ein oder mehrere Ätzprozesse durchgeführt, um den ovalen oder abgerundeten unteren epitaktischen Hohlraum 131 zu bilden. Der/die Ätzprozess(e) zur Bildung des unteren epitaktischen Hohlraums 131 kann/können sowohl isotrope als auch anisotrope Eigenschaften aufweisen. Die gesamte Größe des abgerundeten unteren epitaktischen Hohlraums 131 kann je nach Anwendung variieren.
  • 21 zeigt das IC-Produkt 100, nachdem der oben beschriebene Emitter-Bereich 135, der Kollektor-Bereich 135C, das Epi-Halbleitermaterial 147 und die leitfähigen Kontaktstrukturen 145 auf der lateralen BJT-Vorrichtung 104 ausgebildet wurden. Wie bei der vorherigen Ausführungsform kann das Epi-Halbleitermaterial 147 weggelassen werden, falls gewünscht.
  • Die oben beschriebenen Zeichnungen zeigen die Bildung einer einzelnen lateralen BJT-Vorrichtung 104, die von der Isolationsstruktur 107 umgeben ist. In der Praxis können mehrere derartige laterale BJT-Vorrichtungen 104 seitlich nebeneinander ausgebildet werden und die Isolationsstruktur 107 kann um die gesamte Gruppe der lateralen BJT-Vorrichtungen 104 herum angeordnet werden. 22 ist eine vereinfachte Draufsicht, die die Bildung von drei lateralen BJT-Vorrichtungen 104A, 104B und 104C (teilweise) zeigt, die zusammen mit der Zahl 104 bezeichnet werden. Die laterale BJT-Vorrichtung 104A umfasst den Emitter-Bereich 1 (E1), den Basis-Bereich 1 (B1) und den Kollektor-Bereich 1 (C1). Die laterale BJT-Vorrichtung 104B umfasst den Emitter-Bereich 2 (E2), den Basis-Bereich 2 (B2) und den Kollektor-Bereich 2 (C2). Es sind nur der Emitter-Bereich 3 (E3) und der Basis-Bereich (B3) der lateralen BJT-Vorrichtung 104C abgebildet.
  • 23 stellt eine Querschnittsansicht der in 22 gezeigten lateralen BJT-Vorrichtungen 104 dar, wobei der untere epitaktische Hohlraum 131 des gesamten epitaktischen Hohlraums 122 einen sigmaförmigen (oder rautenförmigen) unteren epitaktischen Hohlraum 131 aufweist.
  • 24 stellt eine Querschnittsansicht der in 22 gezeigten lateralen BJT-Vorrichtungen 104 dar, bei denen der untere epitaktische Hohlraum 131 des gesamten epitaktischen Hohlraums 122 eine allgemein abgerundete oder ovale Konfiguration aufweist. Die 23 und 24 umfassen nicht alle Details, die in den vorherigen Querschnittsansichten gezeigt wurden, z. B. sind die P+-LDD-Implantationsbereiche 121 weggelassen usw., um die 23 und 24 nicht übermäßig zu verkomplizieren.
  • Es wurden Simulationen durchgeführt, die zeigen, dass die in 19 gezeigte neue BJT-Vorrichtung 104 mit nicht-gleichförmiger lateraler Basis (im Folgenden als NUBW-BJT 104 bezeichnet) mit einem dotierten extrinsischen Basis-Epi-Halbleitermaterial 147 und einem Basis-Bereich 111 mit den unterschiedlichen oberen und unteren lateralen Breiten 111X bzw. 111Y im Vergleich zu einem entsprechenden lateralen BJT-Vorrichtung mit einem entsprechenden dotierten extrinsischen Basis-Epi-Halbleitermaterial mit einem Basis-Bereich, der eine im Wesentlichen gleichmäßige laterale Breite (in Basisbreitenrichtung) über im Wesentlichen die gesamte vertikale Höhe des Basis-Bereichs mit gleichmäßiger Breite aufweist (im Folgenden als BJT-Vorrichtung mit gleichmäßiger Basisbreite“ (UBW-BJT-Vorrichtung) bezeichnet), erhebliche Leistungsmerkmale aufweist. Für die Zwecke der Simulation wurden sowohl der NUBW-BJT 104 als auch der UBW-BJT als PNP-Bauelemente modelliert. Außerdem betrug die obere laterale Breite 111X und die untere laterale Breite 111Y des Basis-Bereichs 111 des NUBW-BJT 104 20 nm bzw. 10 nm, während der UBW-BJT eine einheitliche Basisbreite (in Basisbreitenrichtung) von etwa 20 nm hatte. Darüber hinaus waren die Dotierungsniveaus in allen verschiedenen Bereichen, z. B. in den Wannenbereichen, den Kollektor- und Emitter-Bereichen usw., im Wesentlichen gleich.
  • Die 25-27 sind Diagramme, die den Vergleich verschiedener Leistungsparameter des in 19 gezeigten NUBW-BJT 104 mit denen einer UBW-BJT-Vorrichtung darstellen.
  • 25 stellt die Stromverstärkung (β) in Abhängigkeit von der Spannung über dem Basis-Emitter (Vbe) für den NUBW-BJT 104 und den UBW-BJT dar. Aus diesem Diagramm ist ersichtlich, dass die Stromverstärkung (β) des NUBW BJT 104 im Vergleich zur UBW BJT-Vorrichtung deutlich erhöht ist. Beispielsweise ist das β des NUBW BJT 104 in 19 etwa hundertmal größer als das β der UBW BJT-Vorrichtung an dem Punkt, an dem Vbe = etwa 0,7 V ist.
  • 26 stellt ein Diagramm der Grenzfrequenz (fT) der NUBW-BJT 104 gemäß den Ausführungsformen und einer UBW-BJT-Vorrichtung in Abhängigkeit von der Spannung über dem Basis-Emitter (Vbe) dar. Aus diesem Diagramm ist ersichtlich, dass die fT des NUBW-BJT 104 im Vergleich zur fT der UBW-BJT-Vorrichtung deutlich erhöht ist. Beispielsweise ist die fT des in 19 gezeigten NUBW BJT 104 an dem Punkt, an dem Vbe = ca. 0,7 V ist, etwa hundert Prozent größer als die fT der UBW BJT-Vorrichtung.
  • 27 stellt ein Diagramm der maximalen Schwingungsfrequenz (fmax) des NUBW-BJT 104 gemäß den Ausführungsformen und einer UBW-BJT-Vorrichtung in Abhängigkeit vom Kollektorstrom dar. Aus diesem Diagramm ist ersichtlich, dass fmax des NUBW-BJT 104 im Vergleich zu fmax der UBW-BJT-Vorrichtung deutlich erhöht ist. Beispielsweise ist fmax des in 19 gezeigten NUBW-BJT 104 etwa 15 % höher als fmax der UBW-BJT-Vorrichtung. Im Allgemeinen wird fmax über den typischen Kollektorstrombereich verbessert.
  • Die oben dargestellten Ausführungsformen dienen nur der Veranschaulichung, da die Erfindung auf unterschiedliche, aber gleichwertige Weise modifiziert und praktiziert werden kann, die dem Fachmann, der die Vorteile der hier dargestellten Lehren kennt, einleuchtet. Zum Beispiel können die oben beschriebenen Verfahrensschritte in einer anderen Reihenfolge durchgeführt werden. Darüber hinaus sind keine Einschränkungen der hier gezeigten Konstruktions- oder Ausführungsdetails beabsichtigt, die nicht in den nachstehenden Ansprüchen beschrieben sind. Es versteht sich daher von selbst, dass die oben beschriebenen Ausführungsformen abgeändert oder modifiziert werden können und alle derartigen Variationen werden als im Rahmen und im Sinne der Erfindung betrachtet. Es ist zu beachten, dass die Verwendung von Begriffen wie „erster“, „zweiter“, „dritter“ oder „vierter“ zur Beschreibung verschiedener Prozesse oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen nur als kurzer Verweis auf solche Schritte/Strukturen dient und nicht notwendigerweise bedeutet, dass diese Schritte/Strukturen in dieser geordneten Reihenfolge durchgeführt/gebildet werden. Je nach dem genauen Wortlaut des Anspruchs kann natürlich eine geordnete Abfolge solcher Verfahren erforderlich sein oder auch nicht. Dementsprechend ist der hier angestrebte Schutz in den nachstehenden Ansprüchen dargelegt.

Claims (20)

  1. Vorrichtung, umfassend: ein Halbleitersubstrat, wobei das Halbleitersubstrat eine obere Oberfläche aufweist; und eine Bipolartransistorvorrichtung (BJT-Vorrichtung), wobei die BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich umfasst, die in dem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist; der Basis-Bereich eine oberste Oberfläche und eine unterste Oberfläche umfasst, wobei eine erste Breite der oberen Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der BJT-Vorrichtung.
  2. Vorrichtung nach Anspruch 1, wobei die oberste Oberfläche des Basis-Bereichs an der oberen Oberfläche des Halbleitersubstrats angeordnet ist.
  3. Vorrichtung nach Anspruch 1, wobei die BJT-Vorrichtung eine NPN-BJT-Vorrichtung oder eine PNP-BJT-Vorrichtung ist.
  4. Vorrichtung nach Anspruch 1, wobei das Halbleitersubstrat eine Finnenstruktur umfasst, wobei mindestens ein Abschnitt des Kollektor-Bereichs, des Basis-Bereichs und des Emitter-Bereichs in der Finnenstruktur angeordnet sind und wobei die obere Oberfläche des Halbleitersubstrats eine obere Oberfläche der Finnenstruktur ist.
  5. Vorrichtung nach Anspruch 1, wobei sich ein Abschnitt des Kollektor-Bereichs und ein Abschnitt des Emitter-Bereichs unter Abschnitten des Basis-Bereichs erstrecken.
  6. Vorrichtung nach Anspruch 1, wobei der Kollektor-Bereich ein epitaktisches Halbleitermaterial (Epi-Halbleitermaterial) umfasst, das in einem ersten Hohlraum ausgebildet ist, und der Emitter-Bereich ein Epi-Halbleitermaterial umfasst, das in einem zweiten Hohlraum ausgebildet ist, wobei sich ein Bereich des ersten Hohlraums und ein Bereich des zweiten Hohlraums unter Abschnitten des Basis-Bereichs erstrecken.
  7. Vorrichtung nach Anspruch 6, wobei der Bereich des ersten Hohlraums und der Bereich des zweiten Hohlraums durch einen Abstand getrennt sind, der gleich der zweiten Breite der untersten Oberfläche des Basis-Bereichs in Basisbreitenrichtung der BJT-Vorrichtung ist.
  8. Vorrichtung nach Anspruch 1, wobei die zweite Breite etwa 50-95% der ersten Breite beträgt.
  9. Laterale Bipolartransistorvorrichtung (BJT-Vorrichtung), umfassend: einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich, die in einem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist; wobei der Basis-Bereich eine oberste Oberfläche und eine untere Fläche umfasst, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der lateralen BJT-Vorrichtung größer ist als eine zweite Breite der unteren Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der lateralen BJT-Vorrichtung, wobei sich ein Bereich des Kollektor-Bereichs und ein Bereich des Emitter-Bereichs unter Abschnitten des Basis-Bereichs erstrecken und durch einen Abstand gleich der zweiten Breite getrennt sind.
  10. Laterale BJT-Vorrichtung nach Anspruch 9, wobei die oberste Oberfläche des Basis-Bereichs an der oberen Oberfläche des Halbleitersubstrats angeordnet ist.
  11. Laterale BJT-Vorrichtung nach Anspruch 9, wobei die BJT-Vorrichtung entweder eine NPN-BJT-Vorrichtung oder eine PNP-BJT-Vorrichtung ist.
  12. Laterale BJT-Vorrichtung nach Anspruch 9, wobei das Halbleitersubstrat eine Finnenstruktur umfasst, wobei zumindest ein Abschnitt des Kollektor-Bereichs, des Basis-Bereichs und des Emitter-Bereichs in der Finnenstruktur angeordnet sind und wobei die obere Oberfläche des Halbleitersubstrats eine obere Oberfläche der Finnenstruktur ist.
  13. Laterale BJT-Vorrichtung nach Anspruch 9, wobei der Kollektor-Bereich ein epitaktisches Halbleitermaterial (Epi-Halbleitermaterial) umfasst, das in einem ersten Hohlraum ausgebildet ist, und der Emitter-Bereich ein Epi-Halbleitermaterial umfasst, das in einem zweiten Hohlraum ausgebildet ist, wobei sich ein Bereich des ersten Hohlraums und ein Bereich des zweiten Hohlraums unter den Abschnitten des Basis-Bereichs erstrecken.
  14. Laterale BJT-Vorrichtung nach Anspruch 1, wobei die zweite Breite etwa 50-95% der ersten Breite beträgt.
  15. Verfahren, umfassend: ein Bereitstellen eines Halbleitersubstrats, wobei das Halbleitersubstrat eine obere Oberfläche aufweist; und ein Bilden einer Bipolartransistorvorrichtung (BJT-Vorrichtung) in dem Halbleitersubstrat, wobei die BJT-Vorrichtung einen Kollektor-Bereich, einen Basis-Bereich und einen Emitter-Bereich umfasst, die in dem Halbleitersubstrat angeordnet sind, wobei der Basis-Bereich zwischen dem Kollektor-Bereich und dem Emitter-Bereich angeordnet ist und eine oberste Oberfläche und eine unterste Oberfläche aufweist, wobei eine erste Breite der obersten Oberfläche des Basis-Bereichs in einer Basisbreitenrichtung der BJT-Vorrichtung größer ist als eine zweite Breite der untersten Oberfläche des Basis-Bereichs in der Basisbreitenrichtung der BJT-Vorrichtung.
  16. Verfahren nach Anspruch 15, wobei das Halbleitersubstrat eine Finnenstruktur umfasst, wobei das Verfahren ferner ein Positionieren von mindestens einem Abschnitt des Kollektor-Bereichs, des Basis-Bereichs und des Emitter-Bereichs in der Finnenstruktur umfasst, wobei die obere Oberfläche des Halbleitersubstrats eine obere Oberfläche der Finnenstruktur ist.
  17. Verfahren nach Anspruch 15, ferner umfassend: ein Bilden des Kollektor-Bereichs innerhalb eines ersten Hohlraums in dem Halbleitersubstrat; und ein Bilden des Emitter-Bereichs in einem zweiten Hohlraum in dem Halbleitersubstrat, wobei sich ein Bereich des ersten Hohlraums und ein Bereich des zweiten Hohlraums unter Abschnitten des Basis-Bereichs erstrecken.
  18. Verfahren nach Anspruch 17, ferner umfassend ein Bilden eines epitaktischen Halbleitermateriald (Epi-Halbleitermaterials) innerhalb des ersten und zweiten Hohlraums.
  19. Verfahren nach Anspruch 17, wobei der Bereich des ersten Hohlraums und der Bereich des zweiten Hohlraums durch einen Abstand getrennt sind, der gleich der zweiten Breite der untersten Oberfläche des Basis-Bereichs in Basisbreitenrichtung der BJT-Vorrichtung ist.
  20. Verfahren nach Anspruch 15, wobei die zweite Breite etwa 50-95% der ersten Breite beträgt.
DE102021130448.2A 2020-12-22 2021-11-22 Seitliche Bipolartransistorvorrichtung und Verfahren zur Herstellung einer solchen Vorrichtung Pending DE102021130448A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/130,121 US11462632B2 (en) 2020-12-22 2020-12-22 Lateral bipolar junction transistor device and method of making such a device
US17/130,121 2020-12-22

Publications (1)

Publication Number Publication Date
DE102021130448A1 true DE102021130448A1 (de) 2022-06-23

Family

ID=81846922

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021130448.2A Pending DE102021130448A1 (de) 2020-12-22 2021-11-22 Seitliche Bipolartransistorvorrichtung und Verfahren zur Herstellung einer solchen Vorrichtung

Country Status (3)

Country Link
US (1) US11462632B2 (de)
CN (1) CN114725209A (de)
DE (1) DE102021130448A1 (de)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5102812A (en) * 1989-11-09 1992-04-07 Bell Communications Research Method of making a lateral bipolar heterojunction structure
EP0642170B1 (de) 1990-02-22 1997-12-03 Canon Kabushiki Kaisha Lateraler Bipolartransistor
FR2824666B1 (fr) 2001-05-09 2003-10-24 St Microelectronics Sa Transistor bipolaire a fonctionnement lateral et procede de fabrication correspondant
US7834403B2 (en) 2007-08-13 2010-11-16 Infineon Technologies Ag Bipolar transistor FINFET technology
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8310027B2 (en) 2008-06-12 2012-11-13 Infineon Technologies Ag Electronic device and manufacturing method thereof
US7897995B2 (en) 2009-04-07 2011-03-01 Mediatek Inc. Lateral bipolar junction transistor with reduced base resistance
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
WO2013095384A1 (en) 2011-12-20 2013-06-27 Intel Corporation Semiconductor device with isolated body portion
US9000522B2 (en) 2013-01-09 2015-04-07 International Business Machines Corporation FinFET with dielectric isolation by silicon-on-nothing and method of fabrication
US9385233B2 (en) 2013-06-26 2016-07-05 Globalfoundries Inc. Bulk finFET with partial dielectric isolation featuring a punch-through stopping layer under the oxide
US9263583B2 (en) 2013-10-14 2016-02-16 Globalfoundries Inc. Integrated finFET-BJT replacement metal gate
US9209202B2 (en) 2014-02-11 2015-12-08 Broadcom Corporation Enabling bulk FINFET-based devices for FINFET technology with dielectric isolation
KR102358303B1 (ko) 2015-06-26 2022-02-07 인텔 코포레이션 국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들
US9786765B2 (en) 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same

Also Published As

Publication number Publication date
US20220199810A1 (en) 2022-06-23
CN114725209A (zh) 2022-07-08
US11462632B2 (en) 2022-10-04

Similar Documents

Publication Publication Date Title
DE102018205057B4 (de) Gestapelter nanosheet-feldeffekttransistor mit diodenisolation und verfahren zu seiner herstellung
DE102008038552B4 (de) Vertikaldiode unter Verwendung von Silizium, ausgebildet durch selektives epitaxiales Aufwachsen
DE112010004804B4 (de) Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs
DE102009049775B4 (de) Vertikal integriertes elektronisches Bauelement, Finnen-Bipolartransistor und Verfahren zu deren Herstellung
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE3889245T2 (de) Integrierter und kontrollierter Leistungs-MOSFET.
DE602004006782T2 (de) Verfahren zur herstellung eines verformten finfet-kanals
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102019116998B4 (de) Leitfähiger kontakt mit treppenartigen barriereschichten
DE102013106152A1 (de) Drainerweiterte MOS-Vorrichtung für Bulk-Finfet-Technologie
DE102013101162A1 (de) System und verfahren für einen feldeffekttransistor mit einer angehobenen drain-struktur
EP1517361A2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist
DE102017124127A1 (de) FinFET-Vorrichtung mit unterschiedlichen Linern für PFET und NFET sowie Verfahren zu ihrem Herstellen
DE102021108583B4 (de) IC-Produkt mit einer FinFET-Vorrichtung mit einzelner aktiver Finne und eineelektrisch inaktive Struktur für Finnen zur Verringerung von Verspannung
DE102006059113A1 (de) Komplementäre Bipolar-Halbleitervorrichtung
DE102013209110A1 (de) Verfahren zur Herstellung von FinFET-Vorrichtungen mit alternativen Kanalmaterialien
DE60028847T2 (de) Verfahren mit reduzierter Maskenzahl für die Herstellung von Mischsspannung-CMOS mit Hochleistung-Transistoren und -I/O Transistoren von hoher Zuverlässigkeit
DE102016121157B3 (de) SYSTEM UND VERFAHREN ZUM HERSTELLEN VON ESD-FINFETs MIT VERBESSERTER METALLKONTAKTIERUNG IM DRAIN
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE102011055816B4 (de) Verfahren zur Herstellung eines Bipolartransistors und Halbleitervorrichtung aufweisend einen Bipolartransistor; Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
DE112019007288T5 (de) Verbindungsaufbau, Schaltung und elektronisches Gerät, das den Verbindungsaufbau oder die Schaltung enthält
DE102018130444A1 (de) Verfahren zum Herstellen eines Superjunction-Transistorbauelements
DE102021113596A1 (de) Verfahren zum Schützen von Halbleitermaterialien im aktiven Gebiet einer Transistorvorrichtung und die resultierende Transistorvorrichtung
DE102021201635A1 (de) Halbleitervorrichtung mit Vertikalem DMOS und Herstellungsverfahren derselben
DE102013225362A1 (de) Erhöhen der durchbruchsspannung einer metalloxidhalbleitereinrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed