DE102021126630A1 - Nicht-planare elektrische Sicherung basierend auf silizidiertem Halbleiter - Google Patents

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Ephrem G. Gebreselasie
Vibhor Jain
Yves. T. Ngu
Johnatan Kantarovsky
Alain F. Loiseau
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Abstract

Eine elektrische Sicherung (e-Fuse) umfasst einen Sicherungseinsatz mit einer silizidierten Halbleiterschicht über einer dielektrischen Schicht, die einen Gate-Leiter bedeckt. Die silizidierte Halbleiterschicht ist nicht planar und erstreckt sich orthogonal über den Gate-Leiter. Ein erster Anschluss ist mit einem ersten Ende des Sicherungseinsatzes elektrisch gekoppelt, und ein zweiter Anschluss ist mit einem zweiten Ende des Sicherungseinsatzes elektrisch gekoppelt. Der Sicherungseinsatz kann in der gleichen Schicht wie eine intrinsische und/oder extrinsische Basis eines Bipolartransistors ausgebildet sein. Der Gate-Leiter kann eine Stromquelle zur Programmierung der e-Fuse steuern. Die e-Fuse reduziert den Platzbedarf und die zur Programmierung erforderliche Energie im Vergleich zu herkömmlichen e-Fuses.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere eine nicht-planare elektrische Sicherung basierend auf einem silizidierten Halbleiter.
  • Verschiedene Teile einer integrierten Schaltung (IC) können mit einer elektrischen Sicherung (e-Fuse) gekoppelt werden. E-Fuses können „programmiert“ werden, um Verbindungen innerhalb der IC zu ändern. Insbesondere kann ein Metall innerhalb des Sicherungseinsatzes durch Anlegen eines vorgeschriebenen Stroms, der von einem Transistor gesteuert wird, zum Wandern gebracht werden. Sobald genügend Metall gewandert ist, wird der Sicherungseinsatz geöffnet oder brennt durch, so dass durch die Sicherung kein Strom mehr fließt. Eine Herausforderung bei elektrischen Schmelzsicherungen besteht darin, dass sie aufgrund der Größe der elektrischen Sicherung und der zugehörigen Stromquelle, die zur Programmierung benötigt wird, eine große Grundfläche in ICs einnehmen. Elektrische Sicherungen enthalten auch einen planaren Sicherungseinsatz, der eine große Grundfläche beansprucht. Typischerweise ist die Größe der e-Fuse durch die Größe der Gate-Leiterbahnen innerhalb eines bestimmten Technologieknotens begrenzt. Dementsprechend beinhaltet ein Ansatz zur Reduzierung der Größe von e-Fuses die Reduzierung der Größe des Sicherungseinsatzes auf die minimale Gate-Leiterlänge, die von einem Technologieknoten zugelassen wird.
  • Zusammenfassung
  • Ein Aspekt der Erfindung umfasst eine elektrische Sicherung (e-Fuse), umfassend: einen Sicherungseinsatz, der eine silizidierte Halbleiterschicht über einer dielektrischen Schicht umfasst, die einen Gate-Leiter bedeckt, wobei die silizidierte Halbleiterschicht nicht planar ist; einen ersten Anschluss, der mit einem ersten Ende des Sicherungseinsatzes elektrisch verbunden ist; und einen zweiten Anschluss, der mit einem zweiten Ende des Sicherungseinsatzes elektrisch verbunden ist.
  • Ein Aspekt der Erfindung betrifft eine integrierte Schaltung (IC), umfassend: einen Bipolartransistor mit einer intrinsischen Basis und einer extrinsischen Basis; einen complementary metal-oxide-semiconductor (CMOS) -Transistor; und eine elektrische Sicherung (e-Fuse), umfassend: einen nicht-planaren Sicherungseinsatz, der eine silizidierte Halbleiterschicht über einer dielektrischen Schicht umfasst, die einen Gate-Leiter bedeckt, wobei sich die silizidierte Halbleiterschicht orthogonal über den Gate-Leiter erstreckt; einen ersten Anschluss, der mit einem ersten Ende des nicht-planaren Sicherungseinsatzes elektrisch gekoppelt ist; und einen zweiten Anschluss, der mit einem zweiten Ende des nichtplanaren Sicherungseinsatzes elektrisch gekoppelt ist, wobei die silizidierte Halbleiterschicht dieselbe Schicht ist wie mindestens eine von der intrinsischen Basis und der extrinsischen Basis des Bipolartransistors.
  • Ein weiterer Aspekt der Erfindung ist auf ein Verfahren gerichtet, umfassend: ein Bilden einer Halbleiterschicht für mindestens eine von einer intrinsischen Basis und einer extrinsischen Basis für einen Bipolartransistor und über einer dielektrischen Schicht über einem Gate-Leiter; ein Strukturieren der Halbleiterschicht, so dass sie sich orthogonal über den Gate-Leiter erstreckt; ein Bilden eines Sicherungseinsatzes für eine elektrische Sicherung durch Silizidieren der Halbleiterschicht über der dielektrischen Schicht über dem Gate-Leiter, wobei die silizidierte Halbleiterschicht über dem Gate-Leiter nicht planar ist; und ein Bilden der elektrischen Sicherung durch Bilden eines ersten Anschlusses, der mit einem ersten Ende des Sicherungseinsatzes elektrisch gekoppelt ist, und eines zweiten Anschlusses, der mit einem zweiten Ende des Sicherungseinsatzes elektrisch gekoppelt ist.
  • Die obigen und andere Merkmale der Erfindung sind aus der folgenden spezielleren Beschreibung von Ausführungsformen der Erfindung ersichtlich.
  • Figurenliste
  • Die Ausführungsformen dieser Erfindung sind mit Bezug auf die folgenden Figuren ausführlich beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen und wobei:
    • 1-2 Querschnittsansichten einer Bildung einer elektrischen Sicherung (e-Fuse) gemäß Ausführungsformen der Erfindung zeigen.
    • 3 eine vergrößerte Querschnittsansicht einer e-Fuse mit einem nicht planaren Sicherungseinsatz aus einem silizidierten Halbleiter gemäß Ausführungsformen der Erfindung zeigt.
    • 4 eine Draufsicht auf die e-Fuse von 3 zeigt.
    • 5 eine Querschnittsansicht einer e-Fuse mit einem nicht planaren Sicherungseinsatz aus silizidiertem Halbleiter gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 6 eine Draufsicht auf die e-Fuse von 5 zeigt.
    • 7 eine Querschnittsansicht einer e-Fuse mit einem nicht-planaren Sicherungseinsatz aus silizidiertem Halbleiter gemäß weiteren Ausführungsformen der Erfindung zeigt.
    • 8 eine Draufsicht auf die e-Fuse von 7 zeigt.
    • 9 eine Draufsicht auf eine e-Fuse mit einem nicht-planaren Sicherungseinsatz mit einer oder mehreren Kurven gemäß Ausführungsformen der Erfindung zeigt.
    • 10 eine Draufsicht auf eine e-Fuse mit einem nicht-planaren Sicherungseinsatz mit einer oder mehreren Kurven gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 11 eine Draufsicht auf eine e-Fuse mit einem nicht planaren Sicherungseinsatz mit einer oder mehreren Kurven gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 12 eine Draufsicht auf eine e-Fuse mit einem nicht-planaren Sicherungseinsatz gemäß Ausführungsformen der Erfindung zeigt.
    • 13 eine Draufsicht auf eine e-Fuse mit einem nicht-planaren Sicherungseinsatz und einem Steuertransistor gemäß Ausführungsformen der Erfindung zeigt.
    • 14 eine Draufsicht auf eine e-Fuse mit einem nicht planaren Sicherungseinsatz und einem Steuertransistor gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 15 eine Querschnittsansicht einer integrierten Schaltung, die eine e-Fuse mit einem nichtplanaren Sicherungseinsatz aus silizidiertem Halbleiter umfasst, gemäß Ausführungsformen der Erfindung zeigt.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als den Umfang der Erfindung beschränkend angesehen werden. In den Zeichnungen stehen gleiche Bezugszeichen für gleiche Elemente in den Zeichnungen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen gezeigt werden, in denen die vorliegende Erfindung angewendet werden kann. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um dem Fachmann die Anwendung der vorliegenden Erfindung zu ermöglichen, und es versteht sich, dass auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden können, ohne vom Anwendungsbereich der vorliegenden Lehre abzuweichen. Die folgende Beschreibung ist daher lediglich anschaulich.
  • Es versteht sich, dass, wenn ein Element, wie z. B. eine Schicht, ein Bereich oder ein Substrat, als „auf“ oder „über“ einem anderen Element bezeichnet wird, es direkt auf dem anderen Element angeordnet sein kann oder auch dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu kann ein Element, das als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet wird, keine dazwischenliegenden Elemente aufweisen. Wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet wird, kann es direkt mit dem anderen Element verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu, wenn ein Element mit einem anderen Element als „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ der vorliegenden Erfindung sowie andere Variationen davon bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., die im Zusammenhang mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“ sowie alle anderen Variationen, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht notwendigerweise alle auf dieselbe Ausführungsform. Es ist zu verstehen, dass die Verwendung von „/“, „und/oder“ und „mindestens eines von“, z. B. in den Fällen von „A/B“, „A und/oder B“ und „mindestens eines von A und B“, die Auswahl nur der ersten aufgeführten Option (a) oder die Auswahl nur der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Gemäß einem weiteren Beispiel soll in den Fällen „A, B und/oder C“ und „mindestens eine von A, B und C“ diese Formulierung nur die erste aufgeführte Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) oder die Auswahl der ersten und der zweiten aufgeführten Option (A und B) oder die Auswahl der ersten und der dritten aufgeführten Option (A und C) oder die Auswahl der zweiten und der dritten aufgeführten Option (B und C) oder die Auswahl aller drei Optionen (A und B und C) umfassen. Dies kann, wie für den Fachmann leicht ersichtlich, für beliebig viele aufgelistete Optionen erweitert werden.
  • Ausführungsformen der Erfindung stellen eine elektrische Sicherung (e-Fuse) bereit, die einen Sicherungseinsatz mit einer silizidierten Halbleiterschicht über einer dielektrischen Schicht umfasst, die einen Gate-Leiter bedeckt. Somit ist der Sicherungseinsatz von dem darunterliegenden Gate-Leiter elektrisch isoliert. Die silizidierte Halbleiterschicht ist nicht planar und erstreckt sich orthogonal über den Gate-Leiter. Der nicht-planare Sicherungseinsatz bietet eine größere Länge bei kleinerer Grundfläche im Vergleich zu herkömmlichen planaren e-Fuses. Darüber hinaus kann die Länge des Sicherungseinsatzes individuell angepasst werden, z. B. basierend auf der Höhe des Gate-Leiters und der dielektrischen Schicht, der Anzahl der Gate-Leiter, über die er verläuft, und der Anzahl der Übergänge über den/die Gate-Leiter. Ein erster Anschluss ist elektrisch mit einem ersten Ende des Sicherungseinsatzes verbunden, und ein zweiter Anschluss ist elektrisch mit einem zweiten Ende des Sicherungseinsatzes verbunden. Die Halbleiter-Sicherungsverbindung kann zweckmäßigerweise in der gleichen Schicht wie eine intrinsische und/oder extrinsische Basis eines Bipolartransistors während der Herstellung eines bipolaren komplementären MetallOxid-Halbleiters (BiCMOS) gebildet werden, so dass keine zusätzlichen Verarbeitungsschritte für die Herstellung erforderlich sind. Der Gate-Leiter kann Teil eines Transistors sein, der eine Stromquelle zur Programmierung der e-Fuse steuert, was die Grundfläche im Vergleich zu herkömmlichen e-Fuses weiter reduziert, indem der Steuertransistor zumindest teilweise unter dem Sicherungseinsatz platziert wird. Die e-Fuse benötigt auch weniger Energie bei der Programmierung im Vergleich zu konventionellen e-Fuses.
  • 1 und 2 zeigen vergrößerte Querschnittsansichten eines Verfahrens zum Bilden von Teilen eines ICs 102 einschließlich einer elektrischen Sicherung (e-Fuse) 100 gemäß Ausführungsformen der Erfindung. Der IC 102 umfasst darstellungsgemäß in einer Ausführungsform einen Bipolartransistorbereich 110 und einen complementary metal-oxide semiconductor (CMOS) -Transistorbereich 112. Die e-Fuse 100 wird im CMOS-Transistorbereich 112 ausgebildet, kann aber gleichzeitig mit Teilen des Bipolartransistorbereichs 110 gebildet werden. Alternativ dazu kann die e-Fuse 100 ausschließlich in einem CMOS-Transistorbereich 112 gebildet werden, wenn der IC 102 keinen Bipolartransistorbereich 110 umfasst. Ein Substrat 114, auf dem die Bereiche aufgebaut sind, kann jedes heute bekannte oder später entwickelte Halbleitersubstrat umfassen, z. B. ein Bulk-Substrat oder ein Halbleiter-auf-Isolator (SOI) -Substrat.
  • In diesem Stadium umfasst der Bipolartransistorbereich 110 einen Implantationsbereich 115 vom n-Typ oder p-Typ, um die verschiedenen Teile eines Bipolartransistors zu bilden, wie z. B. einen Kollektor in diesem Beispiel. Da diese Struktur und die Verfahren zu ihrer Bildung in der Technik bekannt sind, ist eine weitere Beschreibung nicht erforderlich. Der CMOS-Transistorbereich 112 kann Source-/Drain-Bereiche 118 umfassen, die im Substrat 114 auf jede bekannte Art und Weise gebildet werden, z. B. durch Implantieren geeigneter Dotierstoffe. In einem Beispiel weisen die Source-Bereiche 118S für die Gate-Leiter 116 einen Drain-Bereich 118D, der durch entsprechende Kanalbereiche (der Übersichtlichkeit halber nicht nummeriert - unter den Gate-Leitem 116) von ihnen getrennt ist. Alle erforderlichen Grabenisolierungen 119 können ebenfalls vorgesehen sein und können auf jede jetzt bekannte oder später entwickelte Weise gebildet werden, z. B. durch Ätzen von Löchern in das Substrat 114 vor der Bildung der Gate-Leiter 116 und Füllen mit einem Dielektrikum wie einem Oxid.
  • Ein Ätzen bezieht sich im Allgemeinen auf das Entfernen von Material von einem Substrat (oder von auf dem Substrat gebildeten Strukturen) und wird oft mit einer Maske durchgeführt, so dass ein Material von bestimmten Bereichen des Substrats selektiv entfernt werden kann, während das Material in anderen Bereichen des Substrats unberührt bleibt. Ein Ätzen erfolgt im Allgemeinen in zwei Kategorien, (i) Nassätzen und (ii) Trockenätzen. Das Nassätzen wird mit einem Lösungsmittel (z. B. einer Säure) durchgeführt, das aufgrund seiner Fähigkeit ausgewählt werden kann, ein bestimmtes Material (z. B. Oxid) selektiv aufzulösen, während ein anderes Material (z. B. Polysilizium) relativ intakt bleibt. Diese Fähigkeit, bestimmte Materialien selektiv zu ätzen, ist für viele Halbleiterherstellungsprozesse grundlegend. Ein Nassätzen ätzt im Allgemeinen ein homogenes Material (z. B. Oxid) isotrop, aber ein Nassätzen kann auch einkristalline Materialien (z. B. Siliziumwafer) anisotrop ätzen. Das Trockenätzen kann mit Hilfe eines Plasmas durchgeführt werden. Plasmaanlagen können in verschiedenen Modi arbeiten, indem die Parameter des Plasmas eingestellt werden. Gewöhnliches Plasmaätzen erzeugt energetische freie Radikale, die neutral geladen sind und an der Oberfläche des Wafers reagieren. Da neutrale Teilchen den Wafer aus allen Winkeln angreifen, ist dieser Prozess isotrop. Beim lonenätzen oder Sputterätzen wird der Wafer mit energiereichen Ionen aus Edelgasen beschossen, die sich dem Wafer etwa aus einer Richtung nähern, so dass dieser Prozess stark anisotrop ist. Das reaktive Ionen-Ätzen (RIE) arbeitet unter Bedingungen, die zwischen dem Sputter- und dem Plasma-Ätzen liegen, und kann zur Herstellung tiefer, schmaler Strukturen, wie z. B. Trench-Isolationsgräben, verwendet werden.
  • Der CMOS-Transistorbereich 112 umfasst eine Anzahl von darauf ausgebildeten Gate-Leitern 116. In dem in 1-4 gezeigten Beispiel sind zwei Gate-Leiter 116 dargestellt. Gemäß der Beschreibung hierin sind auch mehr oder weniger Gate-Leiter 116 möglich. In dem in 1-2 dargestellten Beispiel befinden sich die Gate-Leiter 116 in einem aktiven Bereich des CMOS-Transistorbereichs 112 und werden somit als aktive Gates verwendet. In diesem Fall können in einem nicht beschränkenden Beispiel der oder die Gate-Leiter 116 aus Polysilizium gebildet sein. In einem anderen Beispiel kann (können) der (die) Gate-Leiter 116 ein Metall-Gate umfassen. Obwohl zur Verdeutlichung als ein einzelnes Material dargestellt, können Metall-Gates eine oder mehrere leitende Komponenten zur Bereitstellung eines Gate-Anschlusses eines Transistors umfassen. Beispielsweise können Metall-Gates eine Schicht mit einer hohen Dielektrizitätskonstante (High-k), eine Austrittsarbeitsmetallschicht und eine Leiterschicht (aus Gründen der Übersichtlichkeit nicht alle dargestellt) umfassen. Die High-k-Schicht kann jedes jetzt bekannte oder später entwickelte High-k-Material umfassen, das typischerweise für Metallgates verwendet wird, wie z. B. ohne Beschränkung: Metalloxide wie Tantaloxid (Ta2O5), Bariumtitanoxid (BaTiO3), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3) oder Metallsilikate wie Hafniumsilikatoxid (HfA1SiA2OA3) oder Hafniumsilikatoxynitrid (HfA1SiA2OA3NA4), wobei A1, A2, A3 und A4 relative Anteile darstellen, die jeweils größer oder gleich Null sind und A1+A2+A3+A4 (wobei 1 die gesamte relative Molmenge ist). Die Austrittsarbeitsmetallschicht kann verschiedene Metalle umfassen, je nachdem, ob es sich um eine NFET- oder PFET-Vorrichtung handelt, kann aber z. B. Aluminium (AI), Zink (Zn), Indium (In), Kupfer (Cu), Indium-Kupfer (InCu), Zinn (Sn), Tantal (Ta), Tantal-Nitrid (TaN), Tantal-Karbid (TaC), Titan (Ti), Titan (Ti), Titannitrid (TiN), Titancarbid (TiC), TiAIC, TiAl, Wolfram (W), Wolframnitrid (WN), Wolframcarbid (WC), polykristallines Silizium (poly-Si) und/oder Kombinationen davon umfassen. Die Leiterschicht kann jeden heute bekannten oder später entwickelten Gate-Leiter wie Kupfer (Cu) umfassen. Eine Gate-Kappe (nicht dargestellt), z. B. aus einem Nitrid, kann ebenfalls über dem Gate-Bereich ausgebildet sein. Der Gate-Leiter 116 kann auch einen Abstandshalter (nicht dargestellt), z. B. aus Siliziumnitrid, um sich herum aufweisen. Der Gate-Leiter 116 kann mit jeder heute bekannten oder später entwickelten IC-Fertigungstechnik über dem Substrat 114 gebildet werden, z. B. durch Materialabscheidung, fotolithografische Strukturierung mit Masken und Ätzen usw. In anderen Ausführungsformen, wie noch beschrieben wird, kann (können) der (die) Gate-Leiter 116 keine aktiven Gates sein und andere Materialien als die oben aufgeführten umfassen.
  • 1 zeigt auch ein Bilden einer Halbleiterschicht 122 über einem oder mehreren Gate-Leitem 116 für den CMOS-Transistorbereich 112 und, falls ein Bipolartransistorbereich 110 vorhanden ist, zum Erzeugen von mindestens einer von einer intrinsischen Basis und einer extrinsischen Basis (innerhalb des gestrichelten Kastens 124) für den Bipolartransistorbereich 110. 1 zeigt auch ein Bilden einer dielektrischen Schicht 120 über dem/den Gate-Leiter(n) 116. Die Halbleiterschicht 122 und die dielektrische Schicht 120 können durch eine jede geeignete Abscheidungstechnik gebildet werden. Ein „Abscheiden“ kann alle heute bekannten oder später entwickelten Techniken umfassen, die für das abzuscheidende Material geeignet sind, einschließlich, aber nicht beschränkt auf, z. B: chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), plasmaunterstütztes CVD (PECVD), Halbatmosphären-CVD (SACVD) und Hochdichte-Plasma-CVD (HDPCVD), schnelles thermisches CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), reaktionsbegrenztes CVD (LRPCVD), metallorganisches CVD (MOCVD), Sputterdeposition, lonenstrahldeposition, Elektronenstrahldeposition, laserunterstützte Deposition, thermische Oxidation, thermische Nitrierung, Spin-On-Methoden, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Oxidation, Molekularstrahlepitaxie (MBE), Galvanik, Verdampfung. Die Halbleiterschicht 122 und die dielektrische Schicht 120 können z. B. durch ALD gebildet werden. Eine Maske kann verwendet werden, um die Abscheidung der dielektrischen Schicht 120 über dem Bipolartransistorbereich 110 zu blockieren, oder die dielektrische Schicht 120 kann vom Bereich 110 weggeätzt werden. Es wird anerkannt, dass die für den CMOS-Transistorbereich 112 gezeigte Verarbeitung ohne die in Bezug auf den Bipolartransistorbereich 110 gezeigte Verarbeitung durchgeführt werden kann, d. h. wenn keine Bipolartransistoren im IC 102 vorhanden sind.
  • Die Halbleiterschicht 122 kann beispielsweise Silizium (Si) oder Silizium-Germanium (SiGe) umfassen. Wie bereits erwähnt, kann die Halbleiterschicht 122 die gleiche Schicht sein, die zur Bildung einer intrinsischen Basis und/oder einer extrinsischen Basis (im gestrichelten Kasten 124) des Bipolartransistorbereichs 110 verwendet wird. In diesem Fall kann die Halbleiterschicht 122 eine Dotierstoffkonzentration von mehr als 5E18 Atomen/cm3 aufweisen. Der Dotierstoff kann jedes geeignete Element für den Polaritätstyp der Basis oder Basen eines Bipolartransistors 158 (2) darstellen, der im Bereich 110 gebildet werden soll. Dotierstoffe vom N-Typ stellen Elemente dar, die in den Halbleiter eingebracht werden, um ein freies Elektron zu erzeugen (indem sie an den Halbleiter ein Elektron „abgeben“), und müssen ein Valenzelektron mehr haben als der Halbleiter; übliche Donatoren in Silizium (Si): Phosphor (P), Arsen (As), Antimon (Sb) und in Galliumarsen (GaAs): Schwefel (S), Selen (Se), Zinn (Sn), Silizium (Si) und Kohlenstoff (C). Dotierstoffe vom P-Typ sind Elemente, die in den Halbleiter eingebracht werden, um ein freies Loch zu erzeugen (durch „Aufnahme“ eines Elektrons vom Halbleiteratom und gleichzeitige „Abgabe“ eines Lochs); das Akzeptoratom muss ein Valenzelektron weniger haben als der Wirtshalbleiter. Dotierstoffe vom P-Typ können ohne Beschränkung umfassen: Bor (B), Indium (In) und Gallium (Ga).
  • Die dielektrische Schicht 120 kann jedes geeignete dielektrische Material umfassen, einschließlich, aber nicht beschränkt auf: mit Kohlenstoff dotierte Siliziumdioxid-Materialien; fluoriertes Silikatglas (FSG); organische, polymere, duroplastische Materialien; Siliziumoxycarbid; SiCOH-Dielektrika; fluordotiertes Siliziumoxid; Spin-on-Gläser; Silsesquioxane, einschließlich Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) und Mischungen oder Copolymere von HSQ und MSQ; Polymer-Dielektrika auf Benzocyclobuten (BCB) -Basis und jedes siliziumhaltige Low-k-Dielektrikum. Beispiele für aufgeschleuderte Low-k-Filme mit SiCOH-artiger Zusammensetzung unter Verwendung der Silsesquioxan-Chemie sind HOSP™ (erhältlich von Honeywell), JSR 5109 und 5108 (erhältlich von Japan Synthetic Rubber), Zirkon™ (erhältlich von Shipley Microelectricals, einem Geschäftsbereich von Rohm and Haas) und poröse Low-k-Materialien (ELk) (erhältlich von Applied Materials). Beispiele für kohlenstoffdotierte Siliziumdioxidmaterialien oder Organosilane sind Black Diamond™ (erhältlich von Applied Materials) und Coral™ (erhältlich von Lam Research). Ein Beispiel für ein HSQ-Material ist FOxTM (erhältlich von Dow Corning). Hier kann die dielektrische Schicht 120 zum Beispiel ein Hochtemperaturoxid (HTO) umfassen. Es wird darauf hingewiesen, dass der Gate-Leiter 116 unabhängig von der Form von der dielektrischen Schicht 120 bedeckt und daher im Allgemeinen von der Struktur darüber elektrisch isoliert ist.
  • 2 zeigt die Strukturierung der Halbleiterschicht 122, die sich orthogonal über den/die Gate-Leiter 116 erstreckt - siehe auch die Draufsicht von 4. Dieser Schritt ist nach einer Reihe von Zwischenschritten zur Bildung des Emitters 128 im Bipolartransistorbereich 110 dargestellt. Diese Zwischenschritte können alle jetzt bekannten oder später entwickelten Techniken umfassen und werden daher nicht weiter beschrieben. Darstellungsgemäß kann eine Maske 130 gebildet und strukturiert werden, um die Strukturierung der Halbleiterschicht 122 zu ermöglichen. Wenn ein bipolarer Transistorbereich 110 vorgesehen ist, kann die Maske 130 auch verwendet werden, um Teile der intrinsischen und/oder extrinsischen Basis (innerhalb des gestrichelten Kastens 124) zu strukturieren. Zum Strukturieren der Halbleiterschicht 122 kann jedes geeignete Maskierungs- und Ätzverfahren verwendet werden, z. B. eine Siliziumnitrid-Hartmaske und Ätzen. 4 zeigt eine Ausführungsform des Sicherungseinsatzes 140 mit der Halbleiterschicht (nach Silizidierung), die sich orthogonal über den/die Gate-Leiter 116 erstreckt. Hier kann z. B. ein RIE zur Strukturierung der Halbleiterschicht verwendet werden.
  • 3 zeigt eine Querschnittsansicht eines Bildens eines Sicherungseinsatzes 140 für die e-Fuse 100 durch Silizidierung der Halbleiterschicht 122 über der dielektrischen Schicht 120 über dem (den) Gate-Leiter(n) 116. 4 zeigt eine schematische Draufsicht auf die e-Fuse 100 mit einer Ansichtslinie 3-3, die die in 3 dargestellte Querschnittsansicht anzeigt. In 3 und 4 ist der Übersichtlichkeit halber der bipolare Transistorbereich 110 (1-2) weggelassen. Der Silizidierungsprozess bildet eine silizidierte Halbleiterschicht 142, die eine Halbleiterschicht 122 aus Silizium (Si) oder Siliziumgermanium (SiGe) mit einer darauf befindlichen Silizidschicht 144 aufweist. Daher umfasst der Sicherungseinsatz 140 die silizidierte Halbleiterschicht 142 mit der Halbleiterschicht 122 und der Silizidschicht 144. Die Silizidschicht 144 kann mit jeder heute bekannten oder später entwickelten Technik gebildet werden, z. B. unter Durchführung einer In-situ-Vorreinigung, einem Abscheiden eines Metalls wie Titan, Nickel, Kobalt usw., einem Annealing, um das Metall mit der Halbleiterschicht 122 reagieren zu lassen, und einem Entfernen des nicht reagierten Metalls. Die Silizidschicht 144 ist zwar über die gesamte Länge des Sicherungseinsatzes 140 dargestellt, kann aber auch nur über einen Teil des Sicherungseinsatzes 140 verlaufen. 3 zeigt auch, dass die silizidierte Halbleiterschicht 142 (Sicherungseinsatz 140) nicht planar über dem/den Gate-Leitern) 116 liegt. Das heißt, sie weist Spitzen und Täler auf, während sich die Schicht über Gate-Leiter 116 erstreckt.
  • 3 und 4 zeigen auch ein Bilden (Fertigstellen) der e-Fuse 100 durch Bilden eines ersten Anschlusses 150, der mit einem ersten Ende 152 der Sicherungsverbindung 140 elektrisch gekoppelt ist, und eines zweiten Anschlusses 154, der mit einem zweiten Ende 156 der Sicherungsverbindung 140 elektrisch gekoppelt ist. Die Anschlüsse 150, 154 befinden sich auf gegenüberliegenden Seiten des/der Gate-Leiter(s) 116. Die Anschlüsse 150, 154 können mit jedem heute bekannten oder später entwickelten Verfahren zur Herstellung elektrischer Verbindungen gebildet werden. In einem nicht beschränkenden Beispiel kann ein Zwischenschichtdielektrikum (ILD) 148 (3) abgeschieden werden (z. B. mit ALD). Die ILD 148 kann jedes Dielektrikum umfassen, das hier zuvor für die dielektrische Schicht 120 aufgeführt wurde. Die Anschlüsse 150, 154 können durch Strukturieren einer Maske und Ätzen der Anschlussöffnungen an den jeweiligen Enden 152, 156 des Sicherungseinsatzes 140, z. B. unter Verwendung eines RIE, gebildet werden. Gemäß der Darstellung in 4 können die Enden 152, 156 während des Strukturierens der Halbleiterschicht 122 gemäß der Beschreibung hierin so strukturiert werden, dass sie im Vergleich zum Rest des Sicherungseinsatzes 140 vergrößert sind, um einen Landebereich für die Anschlüsse 150, 154 bereitzustellen. In den Anschlussöffnungen kann dann ein Leiter ausgebildet werden. Der Leiter kann eine Beschichtung mit einem hochschmelzenden Metall und einem Anschlussmetall umfassen. Die Beschichtung aus einem hochschmelzenden Metall (aus Gründen der Übersichtlichkeit nicht beschriftet) kann beispielsweise Ruthenium (Ru), Tantal (Ta), Titan (Ti), Wolfram (W), Iridium (Ir), Rhodium (Rh) und Platin (Pt) usw. oder Mischungen davon umfassen. Das Anschlussmetall kann jeden heute bekannten oder später entwickelten Leiter umfassen, wie z. B., aber nicht beschränkt auf Kupfer (Cu) oder Wolfram (W).
  • Die e-Fuse 100 umfasst einen Sicherungseinsatz 140 mit einer silizidierten Halbleiterschicht 142 über einer dielektrischen Schicht 120, die den Gate-Leiter 116 bedeckt. Die e-Fuse 100 umfasst auch einen ersten Anschluss 150, der mit dem ersten Ende 152 des Sicherungseinsatzes 140 elektrisch verbunden ist, und einen zweiten Anschluss 154, der mit dem zweiten Ende 156 des Sicherungseinsatzes 140 elektrisch verbunden ist. Wie bereits erwähnt, kann sich die silizidierte Halbleiterschicht 142 in derselben Schicht befinden wie eine intrinsische Basis und/oder eine extrinsische Basis (gestrichelter Kasten 124 (2)) des Bipolartransistors 158 (2). Der/die Gate-Leiter 116 ist von der dielektrischen Schicht 120 bedeckt und liegt silizidfrei unter der dielektrischen Schicht 120 unter der silizidierten Halbleiterschicht 122.
  • Der Sicherungseinsatz 140 ist so konfiguriert, d.h. geformt und/oder dimensioniert, dass bei Anlegen des entsprechenden Stroms, der über die Anschlüsse 150, 154 zugeführt wird, ein Metall oder eine Metalllegierung migrieren kann, um den Sicherungseinsatz 140 zu öffnen, insbesondere um eine Energie für eine Programmierung zum Öffnen oder Durchbrennen der Sicherung zu steuern. Beispielsweise kann der Sicherungseinsatz 140 so geformt werden, dass er eine beliebige Länge WL (4) hat, z. B. während des Strukturierens der Halbleiterschicht 122 (2).
  • Die Länge des Sicherungseinsatzes 140 kann auch auf verschiedene Weise während der Herstellung gesteuert werden, um die e-Fuse 100 mit einer gewünschten Energie für die Programmierung zu erzeugen. Da sich die silizidierte Halbleiterschicht 142 des Sicherungseinsatzes 140 orthogonal über den/die Gate-Leiter 116 erstreckt, sind die silizidierte Halbleiterschicht 142 und der Sicherungseinsatz 140 nicht planar und ihre Länge kann durch Steuerung der Länge und/oder Höhe des oder der Gate-Leiter 116 und/oder der dielektrischen Schicht 120 gesteuert werden. Beispielsweise können die Höhe des oder der Gate-Leiter 116 und die Dicke der dielektrischen Schicht 120 gesteuert werden, um die Länge des Sicherungseinsatzes 140 anzupassen, die erforderlich ist, um sich darüber zu erstrecken. Alternativ kann eine Länge Lg (3) des oder der Gate-Leiter 116 gesteuert werden, um die Länge des Sicherungseinsatzes 140 zu ändern.
  • Die Anzahl der Gate-Leiter 116 kann ebenfalls gewählt werden, um die Länge des Sicherungseinsatzes 140 anzupassen. In 3 und 4 sind zwei Gate-Leiter 116 dargestellt. Es kann jedoch eine beliebige Anzahl von Gate-Leitern 116 vorgesehen werden. So kann der Sicherungseinsatz 140 eine silizidierte Halbleiterschicht 142 über einer dielektrischen Schicht 120 enthalten, die eine Vielzahl von Gate-Leitern 116 bedeckt, so dass der nicht planare Sicherungseinsatz eine beliebige Anzahl von Spitzen und Tälern aufweist. Es können ein Gate-Leiter 116 oder mehr als zwei Gate-Leiter 116 verwendet werden. 5 zeigt eine Querschnittsansicht und 6 zeigt eine schematische Draufsicht (wobei die Linie 5-5 die Querschnittsansichtlinie von 5 darstellt) der e-Fuse 100 mit einem Gate-Leiter 116. Hier kann z.B. eine Länge Lg und/oder eine Höhe des Gate-Leiters 116 und der dielektrischen Schicht 120 hergestellt werden, um eine Länge des Sicherungseinsatzes 140 zu steuern. 7 zeigt eine Querschnittsansicht und 8 zeigt eine schematische Draufsicht (wobei die Linie 7-7 die Querschnittsansicht von 7 anzeigt) der e-Fuse 100 mit mehr als zwei Gate-Leitern 116. Eine Länge Lg und/oder eine Höhe jedes Gate-Leiters 116 und/oder jeder dielektrischen Schicht 120 kann ebenfalls gewählt werden, um eine Länge des Sicherungseinsatzes 140 zu steuern. Auf diese Weise kann eine beliebige Anzahl von Spitzen und Tälern im Sicherungseinsatz 140 gebildet werden.
  • Gemäß der Ansicht in 9-11 kann eine Länge des Sicherungseinsatzes 140 auch gesteuert werden, indem der Sicherungseinsatz 140 mit mindestens einer seitlichen Kurve 160 versehen wird. Auf diese Weise kann die Länge des Sicherungseinsatzes 140 durch die Anzahl der Durchgänge des Sicherungseinsatzes 140 über den/die Gate-Leiter 116 und die zusätzliche Länge, die durch die Kurve(n) 160 bereitgestellt wird, ausgewählt werden. In diesem Fall erstreckt sich der Sicherungseinsatz 140 im Allgemeinen mehr als einmal orthogonal über den/die Gate-Leiter 116, kann aber auch eine Ausdehnung haben, die nicht orthogonal ist. Beispielsweise zeigt 9 eine Draufsicht auf den Sicherungseinsatz 140, der sich zweimal orthogonal über den/die Gate-Leiter 116 erstreckt, z.B. mit einer oder zwei Kurven 160 darin. 10 und 11 zeigen Draufsichten von zwei anderen alternativen Ausführungsformen mit verschiedenen Kurven 160 darin. 10 zeigt die e-Fuse 100 mit einem nicht planaren Sicherungseinsatz 140, der eine seitlich sinusförmige Konfiguration aufweist, und 11 zeigt die e-Fuse 100 mit einem nicht planaren Sicherungseinsatz 140, der einen gekrümmten Mittelteil aufweist. Die Kurven 160 können in beliebiger Anzahl vorhanden sein und/oder jede denkbare Form(en) annehmen, um die gewünschte Programmierungsenergie zu erreichen. Gemäß der Darstellung in 10 und 11 kann sich in bestimmten Ausführungsformen der Sicherungseinsatz 140 in einem nicht orthogonalen Winkel über den/die Gate-Leiter 116 erstrecken. Die Kurve(n) 160 ermöglichen es, die Fläche des Sicherungseinsatzes 140 zu minimieren.
  • Mit Bezug auf die 7, 8 und 12 sind Draufsichten von alternativen Ausführungsformen dargestellt. In bestimmten Ausführungsformen kann/können der/die Gate-Leiter 116 nicht als Teil der aktiven Vorrichtung(en) fungieren. Gemäß der Darstellung in den 7, 8 und 12 kann (können) der (die) Gate-Leiter 116 beispielsweise nicht funktionsfähig sein, d. h. er (sie) hat (haben) keine Source-/Drain-Bereiche und auch keine Verbindungen zu aktiven Bauelementen. In diesem Fall kann (können) der (die) Gate-Leiter 116 zusätzlich zu den hierin zuvor aufgeführten Materialien jedes beliebige Dummy-Gate-Material, z. B. amorphes Silizium oder ein anderes geeignetes Dummy-Gate-Material, enthalten. In anderen Ausführungsformen kann (können) der (die) Gate-Leiter 116 ein Widerstand (Widerstände) 162 sein (siehe z. B. 12). In diesem Fall kann/können der/die Gate-Leiter 116 dazu dienen, die e-Fuse 100 zu erwärmen, um die Programmierungsenergie zu steuern. Wenn sie an eine Versorgung angeschlossen ist/sind, erzeugt/erzeugen der/die Gate-Leiter 116 Wärme in Abhängigkeit vom Widerstandswert, was die für die Sicherung benötigte Programmierungsenergie reduzieren kann.
  • Mit Bezug auf 13-14 sind schematische Draufsichten anderer Ausführungsformen der e-Fuse 100 dargestellt. Eine Position des Sicherungseinsatzes 140 relativ zu dem/den Gate-Leitern) 116 kann ebenfalls variiert werden, um die Programmierungsenergie zu steuern. Beispielsweise kann die Position des Sicherungseinsatzes 140 über dem/den Gate-Leiter(n) 116 so gewählt werden, dass die niedrigste Programmierungsenergie erzielt wird. Der gewählte Ort muss nicht unbedingt in der Mitte des Gate-Leiters/der Gate-Leiter 116 liegen. In 13 befindet sich das Sicherungsglied 140 beispielsweise neben einem aktiven Transistor 168A und nicht in der Mitte des/der Gate-Leiter(s) 116. In den 4, 9 und 14 befindet sich das Sicherungsglied 140 zwischen aktiven Transistoren 168B, C, die sich die Gate-Leiter 116 teilen, und ist im Allgemeinen entlang des/der Gate-Leiter(s) 116 zentriert. In einer anderen Ausführungsform, in der eine andere Struktur dies nicht verbietet, z. B. wie in 8, kann sich das Sicherungsglied 140 an einer beliebigen Stelle entlang der Länge der Gate-Leiter 116 befinden.
  • Mit Bezug auf die 13-14 kann in bestimmten Ausführungsformen der Gate-Leiter 116 Teil eines Steuertransistors 170 sein, der so konfiguriert ist, dass er eine Stromquelle 172 mit dem ersten Anschluss 150 elektrisch koppelt, um die e-Fuse 100 zu programmieren, wobei der zweite Anschluss 154 elektrisch mit Masse verbunden ist. In einer Ausführungsform kann (können) der (die) Gate-Leiter 116 Teil eines CMOS-Steuertransistors 170 sein, und der CMOS-Transistor kann so konfiguriert sein, dass er die Stromquelle 172 mit dem nicht-planaren Sicherungseinsatz 140 zur Programmierung der e-Fuse 100 elektrisch koppelt. In den in den 13-14 dargestellten Beispielen ist der Drain-Bereich 118D des Steuertransistors 170 über eine beliebige Form der IC-Verbindung 180 mit dem ersten (Kathoden-) Anschluss 150 der e-Fuse 100 gekoppelt, und der zweite Anschluss 154 ist mit der Stromquelle 172 gekoppelt. Ein Source-Bereich 118S des Steuertransistors 170 ist mit Masse gekoppelt. Auf diese Weise fließt bei Aktivierung des Steuertransistors 170 ein Strom von der Stromquelle 172 durch die e-Fuse 100 zu Masse, wodurch die Programmierung der e-Fuse 100, d. h. das Öffnen des Sicherungseinsatzes 140, bewirkt wird. Ein bipolarer Transistor 158 (2) kann in ähnlicher Weise als Steuertransistor 170 angeordnet sein. In anderen Ausführungsformen kann ein Bipolartransistor 158 (2) als Programmierquelle für die e-Fuse 100 anstelle eines CMOS-Transistors im CMOS-Bereich 112 verwendet werden.
  • 15 zeigt eine Querschnittsansicht von IC 102 mit Bipolartransistorbereich 110 und CMOS-Transistorbereich 112. Hier umfasst der IC 102 einen Bipolartransistor 158 mit einer intrinsischen Basis und/oder einer extrinsischen Basis (gestrichelter Kasten 124) und einen CMOS-Transistor 168. Der IC 102 umfasst auch eine e-Fuse 100 mit einem nicht planaren Sicherungseinsatz 140, das eine silizidierte Halbleiterschicht 142 über einer dielektrischen Schicht 120 umfasst, die den/die Gateleiter 116 bedeckt. Gemäß der Darstellung in den 4, 6, 8, 9 und 12-14 erstreckt sich die silizidierte Halbleiterschicht 142 orthogonal über den/die Gate-Leiter 116. Die e-Fuse 100 umfasst auch einen ersten Anschluss 150, der elektrisch mit dem ersten Ende 152 des nichtplanaren Sicherungseinsatzes 140 verbunden ist, und einen zweiten Anschluss 154, der elektrisch mit dem zweiten Ende 156 des nichtplanaren Sicherungseinsatzes 140 verbunden ist. Die silizidierte Halbleiterschicht 142 ist dieselbe Schicht wie mindestens eine von intrinsischer Basis und extrinsischer Basis (gestrichelter Kasten 124) des Bipolartransistors 158. In diesem Fall kann die silizidierte Halbleiterschicht 142 einen Dotierstoff enthalten, der eine Dotierstoffkonzentration von mehr als 5E18 Atomen/cm3 haben kann, um die Basen des Bipolartransistors 158 aufzunehmen. Die silizidierte Halbleiterschicht 142 kann z. B. Silizium (Si) oder Silizium-Germanium (SiGe) enthalten. In bestimmten Ausführungsformen, z. B. 13-14, ist (sind) der (die) Gate-Leiter 116 Teil des CMOS-Steuertransistors 170, der ausgebildet ist, so dass er (sie) die Stromquelle 172 mit dem nicht-planaren Sicherungseinsatz 140 zur Programmierung der e-Fuse 100 elektrisch koppelt. In anderen Ausführungsformen, z. B. in 12, ist (sind) der (die) Gate-Leiter ein Widerstand 162, der in der Lage ist, den Sicherungseinsatz 140 zu beheizen, um eine Programmierungsenergie zu steuern. In anderen Ausführungsformen kann der nicht-planare Sicherungseinsatz 140 mindestens eine Kurve 160 darin enthalten, wie in 9-11.
  • Der nicht-planare Sicherungseinsatz 140 kann sich orthogonal über den/die Gate-Leiter 116 mehr als einmal erstrecken, wie in 9. Der nicht-planare Sicherungseinsatz 140, einschließlich der silizidierten Halbleiterschicht 122 über der dielektrischen Schicht 120, kann eine Vielzahl von Gate-Leitern 116 abdecken, so dass der nicht-planare Sicherungseinsatz 140 eine Vielzahl von Spitzen und Tälern aufweist. Jede der hier beschriebenen Ausführungsformen kann gemischt und angepasst werden, um die Eigenschaften der e-Fuse 100 zu steuern.
  • Ausführungsformen der Erfindung stellen eine e-Fuse bereit, die die Energie für die Programmierung um beispielsweise 25-30 % reduzieren kann. Die e-Fuse reduziert auch die Größe einer Programmierstromquelle 172, wodurch der Footprint für den gesamten Schaltkreis im Vergleich zu konventionellen planaren e-Fuses um z. B. etwa 10-25 % reduziert wird. Wie beschrieben, sind für die Implementierung der e-Fuse 100 keine zusätzlichen Masken erforderlich, und die Mindestgröße ist nicht von der Gate-Länge abhängig. Wenn die Gate-Leiterbahnen als Teil des Steuertransistors verwendet werden, kann die Wärme des Transistors auch zu einem geringeren Strom für die e-Fuse führen, was zu einer weiteren Reduzierung der Fläche führt.
  • Das oben beschriebene Verfahren wird bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (d. h. als einzelner Wafer mit mehreren unverpackten Chips umfasst), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem Einzelchip-Gehäuse (z. B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (z. B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil von entweder (a) einem Zwischenprodukt, wie einer Hauptplatine, oder (b) einem Endprodukt integriert. Bei dem Endprodukt kann es sich um jedes beliebige Produkt handeln, das integrierte Schaltkreis-Chips aufweist, angefangen bei Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und ist nicht als die Erfindung beschränkend anzusehen. Die hier verwendeten Singularformen „ein“, „eine“, „eines“ und „der, die, das“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich weiterhin, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen. „Optional“ oder „möglich“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der nachfolgend beschriebene Umstand eintreten oder nicht eintreten kann, und dass die Beschreibung Instanzen umfasst, in denen das Ereignis eintritt, und Instanzen, in denen es nicht eintritt.
  • Eine ungenaue Sprache, wie sie hier in der gesamten Beschreibung und den Ansprüchen verwendet wird, kann verwendet werden, um jede quantitative Darstellung zu modifizieren, die zulässigerweise variieren könnte, ohne zu einer Änderung der Grundfunktion zu führen, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „annähernd“ und „im Wesentlichen“ modifiziert ist, nicht auf den genauen angegebenen Wert beschränkt. Zumindest in einigen Fällen kann die ungenaue Sprache der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Spezifikation und in den Ansprüchen können Bereichsbegrenzungen kombiniert und/oder ausgetauscht werden, solche Bereiche sind gekennzeichnet und schließen alle darin enthaltenen Unterbereiche ein, sofern der Kontext oder die Sprache nichts anderes anzeigt. „Ungefähr“, wie auf einen bestimmten Wert eines Bereichs angewandt, gilt für beide Werte und kann, sofern nicht anders von der Präzision des Messgeräts abhängig, +/- 10% des/der angegebenen Wertes/Werte bedeuten.
  • Die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Mittel- oder Schritt-plus-Funktions-Elemente in den nachstehenden Ansprüchen sind so zu verstehen, dass sie jede Struktur, jedes Material oder jede Handlung zur Ausführung der Funktion in Kombination mit anderen beanspruchten Elementen, wie spezifisch beansprucht, umfassen. Die Beschreibung der vorliegenden Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung dargestellt, erhebt jedoch keinen Anspruch auf Vollständigkeit oder Beschränkung auf die Erfindung in der offengelegten Form. Viele Modifikationen und Variationen werden für den Fachmann offensichtlich sein, ohne dass der Umfang und der Geist der Erfindung verlassen werden. Die Ausführungsform wurde gewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, wie sie für die jeweils in Betracht gezogene Verwendung geeignet sind.

Claims (20)

  1. Elektrische Sicherung (e-Fuse), umfassend: einen Sicherungseinsatz mit einer silizidierten Halbleiterschicht über einer dielektrischen Schicht, die einen Gate-Leiter bedeckt, wobei die silizidierte Halbleiterschicht nicht planar ist; einen ersten Anschluss, der mit einem ersten Ende des Sicherungseinsatzes elektrisch gekoppelt ist; und einen zweiten Anschluss, der mit einem zweiten Ende des Sicherungseinsatzes elektrisch gekoppelt ist.
  2. E-Fuse nach Anspruch 1, wobei die silizidierte Halbleiterschicht einen Dotierstoff umfasst.
  3. E-Fuse nach Anspruch 1, wobei die silizidierte Halbleiterschicht Silizium (Si) oder Silizium-Germanium (SiGe) umfasst.
  4. E-Fuse nach Anspruch 1, wobei der Gate-Leiter Teil eines Transistors ist, der ausgebildet ist, eine Stromquelle mit dem ersten Anschluss zum Programmieren der e-Fuse elektrisch zu koppeln, wobei der zweite Anschluss mit Masse elektrisch gekoppelt ist.
  5. E-Fuse nach Anspruch 1, wobei der Gate-Leiter nicht betriebsfähig ist.
  6. E-Fuse nach Anspruch 1, wobei der Gate-Leiter ein Widerstand ist.
  7. E-Fuse nach Anspruch 1, wobei der Sicherungseinsatz mindestens eine laterale Kurve darin aufweist.
  8. E-Fuse nach Anspruch 7, wobei sich der Sicherungseinsatz mehr als einmal orthogonal über den Gate-Leiter erstreckt.
  9. E-Fuse nach Anspruch 1, wobei sich die silizidierte Halbleiterschicht in derselben Schicht befindet wie eine intrinsische Basis und/oder eine extrinsische Basis eines Bipolartransistors.
  10. E-Fuse nach Anspruch 1, wobei der Sicherungseinsatz die silizidierte Halbleiterschicht über der dielektrischen Schicht umfasst, die eine Vielzahl von Gate-Leitern bedeckt, so dass der Sicherungseinsatz eine Anzahl von Spitzen und Tälern umfasst.
  11. E-Fuse nach Anspruch 1, wobei sich die silizidierte Halbleiterschicht orthogonal über den Gate-Leiter erstreckt.
  12. Integrierte Schaltung (IC), umfassend: einen Bipolartransistor mit einer intrinsischen Basis und einer extrinsischen Basis; einen complementary metal-oxide-semiconductor (CMOS) -Transistor; und eine elektrische Sicherung (e-Fuse), umfassend: einen nicht-planaren Sicherungseinsatz, der eine silizidierte Halbleiterschicht über einer dielektrischen Schicht umfasst, die einen Gate-Leiter bedeckt, wobei sich die silizidierte Halbleiterschicht orthogonal über den Gate-Leiter erstreckt; einen ersten Anschluss, der mit einem ersten Ende des nicht-planaren Sicherungseinsatz elektrisch gekoppelt ist; und einen zweiten Anschluss, der mit einem zweiten Ende des nicht-planaren Sicherungseinsatzes elektrisch gekoppelt ist, wobei die silizidierte Halbleiterschicht die gleiche Schicht ist wie mindestens eine von der intrinsischen Basis und der extrinsischen Basis des Bipolartransistors.
  13. IC nach Anspruch 12, wobei die silizidierte Halbleiterschicht einen Dotierstoff umfasst.
  14. IC nach Anspruch 12, wobei die silizidierte Halbleiterschicht Silizium (Si) oder Silizium-Germanium (SiGe) umfasst.
  15. IC nach Anspruch 12, wobei der Gate-Leiter Teil des CMOS-Transistors ist und wobei der CMOS-Transistor ausgebildet ist, um eine Stromquelle mit dem nicht-planaren Sicherungseinsatz zum Programmieren der e-Fuse elektrisch zu koppeln.
  16. IC nach Anspruch 12, wobei der Gate-Leiter ein Widerstand ist.
  17. IC nach Anspruch 12, wobei der nicht-planare Sicherungseinsatz mindestens eine seitliche Kurve darin aufweist.
  18. IC nach Anspruch 17, wobei sich der nicht-planare Sicherungseinsatz mehr als einmal orthogonal über den Gate-Leiter erstreckt.
  19. IC nach Anspruch 12, wobei der nicht-planare Sicherungseinsatz die silizidierte Halbleiterschicht über der dielektrischen Schicht umfasst, die eine Vielzahl von Gate-Leitern bedeckt, so dass der nicht-planare Sicherungseinsatz eine Mehrzahl von Spitzen und Tälern umfasst.
  20. Verfahren, umfassend: ein Bilden einer Halbleiterschicht für eine intrinsische Basis und/oder eine extrinsische Basis für einen bipolaren Transistor und über einer dielektrischen Schicht über einem Gate-Leiter; ein Strukturieren der Halbleiterschicht, so dass sie sich orthogonal über den Gate-Leiter erstreckt; ein Bilden eines Sicherungseinsatzes für eine elektrische Sicherung durch Silizidieren der Halbleiterschicht über der dielektrischen Schicht über dem Gate-Leiter, wobei die silizidierte Halbleiterschicht nicht planar über dem Gate-Leiter ist; und ein Bilden der elektrischen Sicherung durch Bilden eines ersten Anschlusses, der mit einem ersten Ende der Sicherungsverbindung elektrisch verbunden ist, und eines zweiten Anschlusses, der mit einem zweiten Ende des Sicherungseinsatzes elektrisch verbunden ist.
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