DE102020112755A1 - Softwaredefinierte radararchitekturen - Google Patents

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Abstract

Es werden beispielhafte softwaredefinierte Radararchitekturen offenbart. Beispielhafte Chipsätze (100), die hier offenbart sind, um eine softwaredefinierte Radararchitektur zu implementieren, umfassen einen Digitalprozessorchip (115), der einen ersten seriellen Port (155) und einen zweiten seriellen Port (160) aufweist. Offenbarte beispielhafte Chipsätze (100) umfassen zudem einen Senderchip (105) zum Erzeugen mehrerer Sendesignale basierend auf Basisbandradarwellenformdaten, die aus dem Digitalprozessorchip (115) erhalten werden sollen, wobei der Senderchip (105) einen dritten seriellen Port (130) zum Kommunizieren mit dem ersten seriellen Port (155) des Digitalprozessorchips (115) zum Erhalten der Basisbandradarwellenformdaten aufweist. Offenbarte beispielhafte Chipsätze (100) umfassen ferner einen Empfängerchip (110) zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip (110) einen vierten seriellen Port (145) zum Kommunizieren mit dem zweiten seriellen Port (160) des Digitalprozessorchips (115) zum Liefern der Basisbandempfangsradardaten an den Digitalprozessorchip (115) aufweist.

Description

  • Diese Offenbarung bezieht sich im Allgemeinen auf Radarsysteme und insbesondere auf softwaredefinierte Radararchitekturen.
  • Technologien für fortschrittliche Fahrerassistenzsysteme (ADAS-Technologie) und für autonome Fahrzeuge (AV-Technologie) haben das Potenzial, in den kommenden Jahren revolutionäre Produkte und Dienstleistungen bereitzustellen. Beispielsweise wird erwartet, dass die AV-Technologie zu einer weit verbreiteten Plattform für Fernüberwachung, Frachtversand, Transport von Menschen usw. wird. Ein wichtiger Faktor für die ADAS- und die AV-Technologie ist die Fähigkeit, eine Umgebung, in der das AV betrieben wird, genau zu erfassen. Um sichere und zuverlässige AVs für den Transport von Menschen zu erreichen, wird beispielsweise von der Sensortechnologie erwartet, dass sie Objekte in Entfernungen von möglicherweise Hunderten von Metern vom Fahrzeug mit einer genauen Winkelauflösung in Bezug auf Höhe und Azimut sowie unter vielen Arten von Beleuchtungs- und Wetterbedingungen erfasst.
    • 1 ist ein Blockdiagramm eines beispielhaften Chipsatzes zum Implementieren von beispielhaften softwaredefinierten Radararchitekturen gemäß den Lehren dieser Offenbarung.
    • 2 ist ein Blockdiagramm eines ersten beispielhaften Radarbildgebungssystems, das mit dem beispielhaften Chipsatz von 1 implementiert ist.
    • 3 ist ein Blockdiagramm eines beispielhaften Digitalprozessorchips, der in dem beispielhaften Chipsatz von 1 enthalten ist.
    • 4 ist ein Blockdiagramm eines beispielhaften Senderchips, der in dem beispielhaften Chipsatz von 1 enthalten ist.
    • 5 ist ein Blockdiagramm eines beispielhaften Empfängerchips, der in dem beispielhaften Chipsatz von 1 enthalten ist.
    • 6 ist ein Blockdiagramm eines beispielhaften Zeitvorgabechips, der in dem beispielhaften Chipsatz von 1 enthalten ist.
    • 7 ist ein Blockdiagramm eines zweiten beispielhaften Radarbildgebungssystems, das mit dem beispielhaften Chipsatz von 1 implementiert ist.
    • 8-11 sind Ablaufdiagramme, die beispielhafte maschinenlesbare Befehle darstellen, die von dem beispielhaften Digitalprozessorchip des beispielhaften Chipsatzes von 1 ausgeführt werden können, um die beispielhaften Radarbildgebungssysteme von 2 und/oder 7 zu implementieren.
    • 12 ist ein Blockdiagramm einer beispielhaften Prozessorplattform, die dafür strukturiert ist, die beispielhaften maschinenlesbaren Befehle von 8-10 und/oder 11 auszuführen, um die beispielhaften Radarbildgebungssysteme von 2 und/oder 7 mit dem beispielhaften Chipsatz von 1 zu implementieren.
  • Die Figuren sind nicht maßstabsgetreu. Im Allgemeinen werden in allen Zeichnungen und der dazugehörigen schriftlichen Beschreibung dieselben Bezugszeichen verwendet, um auf dieselben oder ähnliche Teile, Elemente usw. zu verweisen.
  • Beschreibungen wie „erste/r/s“, „zweite/r/s“, „dritte/r/s“ usw. werden hier verwendet, wenn mehrere Elemente oder Komponenten identifiziert werden, auf die separat Bezug genommen werden kann. Sofern aufgrund ihres Verwendungskontexts nichts anderes angegeben oder zu verstehen ist, sollen solche Beschreibungen keine Priorität oder zeitliche Reihenfolge unterstellen, sondern lediglich als Bezeichnungen für die getrennte Bezugnahme auf mehrere Elemente oder Komponenten dienen, um das Verständnis der offenbarten Beispiele zu erleichtern. In einigen Beispielen kann die Beschreibung „erste/r/s“ verwendet werden, um auf ein Element in der genauen Beschreibung Bezug zu nehmen, während auf dasselbe Element in einem Anspruch vielleicht mit einer anderen Beschreibung wie „zweite/r/s“ oder „dritte/r/s“ Bezug genommen wird. In solchen Fällen versteht es sich, dass solche Beschreibungen lediglich zur leichteren Bezugnahme auf mehrere Elemente oder Komponenten verwendet werden.
  • Beispielhafte Verfahren, Vorrichtungen, Systeme und Herstellungsartikel (z. B. physische Speichermedien) zum Implementieren von softwaredefinierten Radararchitekturen sind hier offenbart. Hier offenbarte beispielhafte Chipsätze zum Implementieren einer Radarplattform mit einer softwaredefinierten Radararchitektur umfassen einen Digitalprozessorchip, der einen ersten seriellen Port und einen zweiten seriellen Port aufweist. Offenbarte beispielhafte Chipsätze umfassen auch einen Senderchip zum Erzeugen mehrerer Sendesignale basierend auf Basisbandradarwellenformdaten, die von dem Digitalprozessorchip erhalten werden sollen. Der Senderchip weist einen seriellen Port zum Kommunizieren mit dem ersten seriellen Port des Digitalprozessorchips auf, um die Basisbandradarwellenformdaten zu erhalten. Offenbarte beispielhafte Chipsätze umfassen ferner einen Empfängerchip zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen. Der Empfängerchip weist einen seriellen Port zum Kommunizieren mit dem zweiten seriellen Port des Digitalprozessorchips auf, um dem Digitalprozessorchip die Basisbandempfangsradardaten zu liefern.
  • Beispielhafte hier offenbarte softwaredefinierte Radarsysteme umfassen eine eingebettete Steuereinheit zum Verarbeiten mehrdimensionaler Ausgangsradardaten, mehrere Antennen zum Senden und Empfangen von Hochfrequenzsignalen und eine softwaredefinierte Radarplattform in Kommunikation mit der eingebetteten Steuereinheit und den mehreren Antennen. In einigen offenbarten Beispielen umfasst die softwaredefinierte Radarplattform einen Digitalprozessorchip, der einen ersten seriellen Port und einen zweiten seriellen Port aufweist. In einigen offenbarten Beispielen umfasst die softwaredefinierte Radarplattform auch einen Senderchip zum Erzeugen mehrerer Sendesignale basierend auf Basisbandradarwellenformdaten, die von dem Digitalprozessorchip erhalten werden sollen. Der Senderchip umfasst einen seriellen Port zum Kommunizieren mit dem ersten seriellen Port des Digitalprozessorchips, um die Basisbandradarwellenformdaten zu erhalten. Der Senderchip soll die Sendesignale über die Antennen senden. In einigen offenbarten Beispielen umfasst die softwaredefinierte Radarplattform ferner einen Empfängerchip zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip die mehreren Radarsignale über die mehreren Antennen empfängt und der Empfängerchip einen seriellen Port zum Kommunizieren mit dem zweiten seriellen Port des Digitalprozessorchips aufweist, um die Basisbandempfangsradardaten an den Digitalprozessorchip zu liefern.
  • Beispielhafte computerlesbare Medien zum Implementieren einer hier offenbarten softwaredefinierten Radarplattform umfassen beispielhafte Befehle, die bei Ausführung einen oder mehrere Prozessoren beispielsweise dazu veranlassen, Basisbandradarwellenformdaten zu erzeugen, die mehreren Radarübertragungssignalen entsprechen, und veranlassen, dass die Basisbandradarwellenformdaten in einen ersten seriellen Port geschrieben werden, der eine Schnittelle mit einem Senderchip bilden soll. Offenbarte beispielhafte Befehle veranlassen bei Ausführung, auch, dass der eine oder die mehreren Prozessoren beispielsweise veranlassen, dass Basisbandempfangsradardaten aus einem zweiten seriellen Port gelesen werden, der eine Schnittstelle mit einem Empfängerchip bilden soll, und die Basisbandempfangsradardaten verarbeitet werden, um mehrdimensionale Ausgangsradardaten zu bestimmen, und veranlassen, dass die mehrdimensionalen Ausgangsradardaten in einen Ausgangsport geschrieben werden.
  • Beispielhafte Verfahren zum Implementieren einer softwaredefinierten Radarplattform, die hier offenbart sind, umfassen ein Programmieren eines ersten Direktspeicherzugriffscontrollers mit mindestens einem Prozessor zum Schreiben von Basisbandradarwellenformdaten in die erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem ersten seriellen Port, der eine Schnittstelle mit einem Senderchip bilden soll, wobei die Basisbandradarwellenformdaten mehreren Radarsendersignalen entsprechen. Offenbarte beispielhafte Verfahren umfassen auch ein Programmieren eines zweiten Direktspeicherzugriffscontrollers mit dem mindestens einen Prozessor zum Lesen von Basisbandradardaten aus der zweiten Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem zweiten seriellen Port, der eine Schnittstelle mit einem Empfängerchip bilden soll. Offenbarte beispielhafte Verfahren umfassen ferner ein Erzeugen der Basisbandradarwellenformdaten mit dem mindestens einen Prozessor, ein Verarbeiten der empfangenen Basisbandradardaten mit dem mindestens einem Prozessor, um mehrdimensionale Ausgangsradardaten zu bestimmen, und ein Ausgeben der mehrdimensionalen Ausgangsradardaten an einen Ausgangsport
  • Diese und andere beispielhafte Verfahren, Vorrichtungen, Systeme und Herstellungsartikel (z. B. physische Speichermedien) zum Implementieren von softwaredefinierten Radararchitekturen werden nachstehend ausführlicher offenbart.
  • Wie oben erläutert ist die genaue Erfassungsfähigkeit ein wichtiger Faktor für viele Technologiefelder. Um beispielsweise künstliche Intelligenz (KI) und/oder andere Steueralgorithmen in die Lage zu versetzen, korrekte Fahrentscheidungen zu treffen, wird von der Sensortechnologie für AVs erwartet, dass sie Objekte in Entfernungen von möglicherweise Hunderten von Metern vom Fahrzeug mit einer genauen Winkelauflösung in Bezug auf die Höhe und den Azimut und unter vielen Arten von Belichtungs- und Wetterbedingungen erfassen. Frühere Sensortechnologien, die auf Kamerabildtechnologie und Lichtdetektion-und-Entfernungsbestimmung (LiDAR) basieren, können unter schlechten Belichtungs- und/oder schlechten Wetterbedingungen möglicherweise keine so genaue Erfassung erzielen. Auf Hochfrequenzradarbildgebung (HF-Radarbildgebung) basierende Sensortechnologie wie beispielsweise die Millimeterwellenradarbildgebung (mmWave-Radarbildgebung), ist vielversprechender, um eine ausreichende Erfassungsfähigkeit für den AV-Betrieb zu erzielen. Die bisherige mmWave-Radarbildgebungstechnologie ist jedoch in Bezug auf die Anzahl der Radarsender und -empfänger begrenzt, die ohne Leistungseinbußen eingesetzt werden können, was die Auflösung und Empfindlichkeit solcher früheren Lösungen einschränkt. Darüber hinaus kann die vorherige mmWave-Radarbildgebungstechnologie auf die Verwendung festverdrahteter/festcodierter Sendewellenformen und Radarsignalverarbeitung beschränkt sein, die nicht an (eine) bestimmte Betriebsumgebung(en) angepasst werden können. Solche Nachteile der früheren mmWave-Radarbildgebungstechnologie werden in dichtbesetzten Betriebsumgebungen, die mehrere AVs mit zugehörigen Radaren enthalten, die sich gegenseitig stören, weiter verschärft.
  • Im Gegensatz zu solchen früheren Erfassungstechnologien schaffen hier offenbarte softwaredefinierte Radararchitekturen HF-Radarbildgebungslösungen mit einer flexiblen Mehreingabe-Mehrausgabe-Radararchitektur (MIMO-Radararchitektur). Die MIMO-Architektur umfasst mehrere (z. B. M) Sender, die ein Senden mehrerer Sendewellenformen unterstützen (die orthogonal und unabhängig sein können), und mehrere (z. B. N) Empfänger, die den Empfang mehrerer empfangener Radarsignale unterstützen, sowie eine Signalverarbeitung zum Korrelieren der mehreren empfangenen Radarsignale mit den mehreren Sendewellenformen, um eine Vielzahl (z. B. MxN) virtueller Radarkanäle zu erzielen. Softwaredefinierte Radararchitekturen, wie sie hier offenbart sind, nutzen offenbarte beispielhafte Chipsätze (auch als softwaredefinierte Radarchipsätze bezeichnet), die so strukturiert sind, dass sie eine digitale MIMO-Radararchitektur implementieren, um eine hochauflösende vierdimensionale Radarbildgebung (4D-Radarbildgebung) zu erzielen (z. B. durch Ausgeben hochauflösender 4D-Radarbilddaten wie etwa Azimut-, Höhen-, Entfernungs-und Dopplerwerte).
  • Beispielsweise umfassen offenbarte beispielhafte Chipsätze einen oder mehrere Senderchips, die so strukturiert sind, dass sie mehrere Sendekanäle mit Flexibilität implementieren, um eine beliebige erzeugte Modulationswellenform gleichzeitig auf einem beliebigen der verschiedenen Sendekanäle zu senden, wobei die Eigenschaften der Sendekanäle per Software konfigurierbar sind. Offenbarte beispielhafte Chipsätze umfassen auch einen oder mehrere Empfängerchips, die so strukturiert sind, dass sie mehrere Empfangskanäle implementieren, die ihre jeweiligen Radarsignale gleichzeitig empfangen können, wobei die Eigenschaften der Empfangskanäle per Software konfigurierbar sind. Offenbarte beispielhafte Chipsätze umfassen zudem einen Digitalprozessorchip, der so strukturiert ist, dass er die Modulationswellenform(en) erzeugt, die auf den verschiedenen Sendekanälen gesendet werden sollen, und eine geeignete Signalverarbeitung der empfangenen Radarsignale implementiert, um eine 4D-Radarbildausgabe zu erzeugen, wobei die Eigenschaften der Modulationswellenform(en) und/oder der empfangenen Signalverarbeitung per Software konfigurierbar sind. Offenbarte beispielhafte Chipsätze umfassen ferner einen Zeitvorgabechip, der so strukturiert ist, dass er die Zeitvorgabequellen (z. B. Taktsignale) für die Senderchips, die Empfängerchips und die Digitalprozessorchips liefert, wobei die Eigenschaften der Zeitvorgabequellen per Software konfigurierbar sind. In einigen Beispielen kann ein Teil oder die Gesamtheit der Struktur des Zeitvorgabechips in einen oder mehrere der Senderchips, der Empfängerchips und/oder der Digitalprozessorchips integriert sein. In einigen Beispielen wird der Zeitvorgabechip aus dem Chipsatz weggelassen und eine oder mehrere externe Taktquellen werden verwendet, um die Taktsignale an den Senderchip (die Senderchips), den Empfängerchip (die Empfängerchips) und/oder den Digitalprozessorchip zu liefern. Da die Betriebseigenschaften der Senderchips, Empfängerchips, Digitalprozessorchips und/oder Zeitvorgabechips per Software konfigurierbar sein können, können offenbarte beispielhafte Chipsätze softwaredefinierte Radararchitekturen implementieren.
  • Wie es nachstehend ausführlicher offenbart ist, umfassen der Senderchip (die Senderchips), der Empfängerchip (die Empfängerchips) und der Digitalprozessorchip der offenbarten beispielhaften Chipsätze eine seriell-deserielle Schaltungsanordnung (SerDes-Schaltungsanordnung) und zugehörige Ports, um SerDes-Schnittstellen zu implementieren, über die Daten zwischen dem Digitalprozessorchip und dem Senderchip (den Senderchips) und zwischen dem Digitalprozessorchip und dem Empfängerchip (den Empfängerchips) ausgetauscht werden. Die SerDes-Schnittstellen ermöglichen, dass offenbarte beispielhafte Chipsätze eine vollständig digitale MIMO-Radararchitektur erzielen. Somit vermeiden solche SerDes-Schnittstellen die analogen Rausch- und Leckprobleme, die mit der früheren HF-Radarbildgebungstechnologie verbunden sind.
  • Unter Bezugnahme auf die Figuren ist ein Blockdiagramm eines beispielhaften softwaredefinierten Radarchipsatzes 100, der so strukturiert ist, dass er beispielhafte softwaredefinierte Radararchitekturen gemäß den Lehren dieser Offenbarung implementiert, in 1 dargestellt. Der beispielhafte Chipsatz 100 umfasst einen oder mehrere beispielhafte Senderchips 105 (auch als Radarsenderchips 105 bezeichnet), einen oder mehrere beispielhafte Empfängerchips 110 (auch als Radarempfängerchips 110 bezeichnet); einen beispielhaften Digitalprozessorchip 115 (auch als Radardigitalprozessorchip 115 bezeichnet) und einen beispielhaften Zeitvorgabechip 120 (auch als Radarzeitvorgabechip 120 bezeichnet). Die Anzahl der Senderchips 105 und die Anzahl der Empfängerchips 110 in dem beispielhaften Chipsatz 100 können gleich oder verschieden sein. Obwohl ein Digitalprozessorchip 115 und ein Zeitvorgabechip 120 in dem Chipsatz 100 des dargestellten Beispiels gezeigt sind, können ferner eine beliebige Anzahl von Digitalprozessorchips 115 und/oder eine beliebige Anzahl von Zeitvorgabechips 120 in dem beispielhaften Chipsatz 100 enthalten sein. Der Senderchip (die Senderchips) 105, der Empfängerchip (die Empfängerchips) 110, der Digitalprozessorchip (die Digitalprozessorchips) 115 und der eine oder die mehreren beispielhaften Zeitvorgabechips 120 können von einem oder mehreren beliebigen Typen und/oder beliebigen Anzahlen von integrierten Schaltungen, Gatteranordnungen, digitalen Vorrichtungen, Speichern usw. implementiert werden. Zum Beispiel können der Senderchip (die Senderchips) 105, der Empfängerchip (die Empfängerchips) 110, der Digitalprozessorchip (die Digitalprozessorchips) 115 und der eine oder die mehreren beispielhaften Zeitvorgabechips 120 von jeweiligen integrierten Schaltungen, Gatteranordnungen, digitalen Vorrichtungen, Speichern usw. implementiert werden, die in jeweiligen Baugruppen enthalten sind, wie z. B. jeweiligen integrierten Schaltungen mit komplementären Metall-Oxid-Halbleitern (CMOS), die in jeweiligen Baugruppen enthalten sind. In einigen solchen Beispielen haben die jeweiligen Baugruppen Eingabe-/Ausgabeschnittstellen (E/A-Schnittstellen) wie etwa E/A-Stifte, Busse usw., um eine schaltungsinterne Kommunikation (z. B. etwa elektrische Kopplung, optische Kopplung usw.) zwischen dem Senderchips (den Senderchips) 105, dem Empfängerchip (den Empfängerchips) 110, dem Digitalprozessorchip (den Digitalprozessorchips) 115 und dem einen oder den mehreren beispielhaften Zeitvorgabechips 120 gemäß den Lehren dieser Offenbarung zu ermöglichen. In einigen Beispielen sind einige oder alle des Senderchips (der Senderchips) 105, des Empfängerchips (der Empfängerchips) 110, des Digitalprozessorchips (der Digitalprozessorchips) 115 und des einen oder der mehreren beispielhaften Zeitvorgabechips 120 als jeweilige Hardwareschaltungen implementiert (z. B. Hardwareschaltungen, die digitale Logikschaltungen, analoge Schaltungen, elektronische und/oder optische Komponenten usw. aufweisen), die in einer einzelnen integrierten Schaltungsbaugruppe enthalten sind, wie z. B. in einer Ein-Chip-System-Implementierung (SoC-Implementierung).
  • Ein beispielhafter Senderchip 105 des dargestellten beispielhaften Chipsatzes 100 von 1 umfasst eine beliebige Anzahl von HF-Sendern, beispielsweise Breitband-HF-Sendern, die so strukturiert sind, dass sie jeweilige Radarsendesignale erzeugen, die über Antennen ausgegeben werden, die kommunikationstechnisch mit den jeweiligen Sendeantennenports 125 des Senderchips 105 gekoppelt sind. Beispielsweise kann der Senderchip 105 acht (oder eine andere Anzahl von) HF-Sendern aufweisen, um (in einigen Beispielen unabhängig und gleichzeitig) jeweilige Sendesignale zu erzeugen und an acht (oder eine andere Anzahl von) Sendeantennenports 125 auszugeben. Jeder in dem Senderchip 105 enthaltene HF-Sender ist so strukturiert, dass er sein jeweiliges Sendesignal aus Basisbandradarwellenformdaten erzeugt, die aus einem Speicher wie beispielsweise einem Direktzugriffsspeicher (RAM) gelesen werden, der in dem Senderchip 105 enthalten ist. In einigen Beispielen sind die Basisbandwellenformdaten Daten mit einem in einem Frequenzbereich von 0 Hertz (Hz) bis zu einer Grenzfrequenz konzentrierten Spektralinhalt, der ausreicht, um die durch die Basisbandwellenformdaten vermittelten Informationen darzustellen, die dann von den HF-Sendern auf die Trägerfrequenzen hochkonvertiert werden, die den jeweiligen HF-Sendern zugeordnet sind. Der Senderchip 105 des dargestellten Beispiels umfasst einen beispielhaften seriellen Eingangsport 130 zum Bilden einer Schnittstelle mit dem Digitalprozessorchip 115, um die Basisbandradarwellenformdaten aus dem Digitalprozessorchip 115 zu erhalten. In einigen Beispielen, in denen der Senderchip 105 als Hardware-Schaltung implementiert ist, die in einer Einzelpaket-Implementierung wie beispielsweise einer SoC-Implementierung enthalten ist, wird der serielle Port 130 durch eine digitale Datenschnittstelle ersetzt, die so strukturiert ist, dass Datenbits parallel kommuniziert werden, wie z. B. einen Bus, eine Gruppe von Kommunikationsleitungen usw., und die mit der Hardware-Schaltung kommuniziert (z. B. elektrisch gekoppelt ist), die den Digitalprozessorchip 115 implementiert, um dadurch die Basisbandradarwellenformdaten aus dem Digitalprozessorchip 115 zu erhalten. Eine serielle Datenschnittstelle wie der serielle Port 130 oder ähnlich dazu kann jedoch zusätzlich oder alternativ in einigen beispielhaften Einzelbaugruppenimplementierungen (z. B. SoC) von dem Senderchip 105 verwendet werden, um die Basisbandradarwellenformdaten von dem Digitalprozessorchip 115 zu erhalten. In einigen Beispielen können die in dem Speicher gespeicherten Basisbandradarwellenformdaten für einige oder alle in dem Senderchip 105 enthaltenen HF-Sender unterschiedlich sein. In einigen Beispielen können die in dem Speicher gespeicherten Basisbandradarwellenformdaten durch den Digitalprozessorchip 115 zwischen Radarabtastintervallen und/oder innerhalb eines Radarabtastintervalls aktualisiert werden. Der Senderchip 105 umfasst auch einen Sendertakt-Eingangsport 135, um einen Eingangstakt von dem Zeitvorgabechip 120 anzunehmen.
  • Ein beispielhafter Empfängerchip 110 des dargestellten beispielhaften Chipsatzes 100 von 1 umfasst eine beliebige Anzahl von HF-Empfängern, beispielsweise einen oder mehrere Breitband-HF-Empfänger, die so strukturiert sind, dass sie jeweils empfangene Radarsignale von Antennen empfangen, die kommunikationstechnisch mit den jeweiligen beispielhaften Empfangsantennenports 140 des Empfängerchips 110 gekoppelt sind. Beispielsweise kann der Empfängerchip 110 acht (oder eine andere Anzahl von) HF-Empfängern zum Empfangen (unabhängig und gleichzeitig in einigen Beispielen) jeweiliger Radarsignale von acht (oder einer anderen Anzahl von) Empfangsantennenports 140 umfassen. Jeder in dem Empfängerchip 110 enthaltene HF-Empfänger ist so strukturiert, dass er jeweilige Basisbandempfangsradardaten aus seinem jeweiligen empfangenen Radarsignal bestimmt und seine Basisbandempfangsradardaten in einem Speicher wie etwa RAM speichert (schreibt), der in dem Empfängerchip 110 enthalten ist. In einigen Beispielen sind die Basisbandempfangsradardaten Daten, bei denen sich der Spektralinhalt in einem Frequenzbereich von 0 Hz bis zu einer Grenzfrequenz konzentriert, was ausreicht, um die Informationen darzustellen, die von den Basisbandempfangsradardaten vermittelt werden, die durch Herunterkonvertieren der empfangenen Radarsignale durch die HF-Empfänger basierend auf den Trägerfrequenzen, die den jeweiligen HF-Empfängern zugeordnet sind, erhalten werden. Der Empfängerchip 110 des dargestellten Beispiels umfasst einen beispielhaften seriellen Ausgangsport 145 zum Bilden einer Schnittstelle mit dem Digitalprozessorchip 115, um die Basisbandempfangsradardaten an den Digitalprozessorchip 115 auszugeben. In einigen Beispielen, in denen der Empfängerchip 110 als Hardware-Schaltung implementiert ist, die in einer Einzelpaket-Implementierung wie beispielsweise einer SoC-Implementierung enthalten ist, wird der serielle Port 145 durch eine digitale Datenschnittstelle ersetzt, die so strukturiert ist, dass Datenbits parallel kommuniziert werden, wie z. B. einen Bus, eine Gruppe von Kommunikationsleitungen usw., und die mit der Hardware-Schaltung kommuniziert (z. B. elektrisch gekoppelt ist), die den Digitalprozessorchip 115 implementiert, um dadurch die Basisbandradarwellenformdaten an den Digitalprozessorchip 115 auszugeben. Eine serielle Datenschnittstelle wie der serielle Port 130 oder ähnlich dazu kann jedoch zusätzlich oder alternativ in einigen beispielhaften Einzelbaugruppenimplementierungen (z. B. SoC) von dem Empfängerchip 105 verwendet werden, um die Basisbandradarwellenformdaten an den Digitalprozessorchip 115 auszugeben. Der Empfängerchip 110 umfasst auch einen Sendertakt-Eingangsport 150, um einen Eingangstakt von dem Zeitvorgabechip 120 anzunehmen.
  • Der Digitalprozessorchip 115 des dargestellten beispielhaften Chipsatzes 100 von 1 ist so strukturiert, dass er die Basisbandradarwellenformdaten erzeugt, die an den Senderchip (die Senderchips) 105 geliefert werden sollen. Um die Basisbandradarwellenformdaten an den Senderchip (die Senderchips) 105 auszugeben, umfasst der Digitalprozessorchip 115 einen oder mehrere beispielhafte serielle Senderports 155. In einigen Beispielen umfasst der Digitalprozessorchip 115 mehrere (z. B. vier oder eine andere Anzahl von) seriellen Senderports 155, um mit den jeweiligen seriellen Eingangsports 130 von mehreren (z. B. bis zu vier oder einer anderen Anzahl von) Senderchips 105 Schnittstellen bilden zu können. In einigen Beispielen, in denen der Digitalprozessorchip 115 als eine Hardware-Schaltung implementiert ist, die in einer Einzelbaugruppenimplementierung wie beispielsweise einer SoC-Implementierung enthalten ist, wird der serielle Senderport 155 durch eine oder mehrere digitale Datenschnittstellen ersetzt, die so strukturiert sind, dass sie Datenbits parallel kommunizieren, wie z. B. ein oder mehrere Busse, Gruppen von Kommunikationsleitungen usw., die mit der Hardware-Schaltung kommunizieren (z. B. elektrisch mit dieser gekoppelt sind), die den Senderchip (die Senderchips) 105 implementiert, um dadurch die Basisbandradarwellenformdaten an den Senderchip (die Senderchips) 105 auszugeben. Es können jedoch zusätzlich oder alternativ eine oder mehrere serielle Datenschnittstellen wie die seriellen Senderports 155 oder ähnlich dazu von dem Digitalprozessorchip 115 in einigen beispielhaften Einzelbaugruppenimplementierungen (z. B. SoC) verwendet werden, um die Basisbandradarwellenformdaten an den Senderchip (die Senderchips) 105 auszugeben. In einigen Beispielen können die Basisbandradarwellenformdaten, die von dem Digitalprozessorchip 115 erzeugt und ausgegeben werden, für einige oder alle der in einem gegebenen Senderchip 105 enthaltenen HF-Sender unterschiedlich sein. In einigen Beispielen können die Basisbandradarwellenformdaten, die für einen gegebenen Senderchip 105 ausgegeben werden sollen, durch den Digitalprozessorchip 115 zwischen Radarabtastintervallen und/oder innerhalb eines Radarabtastintervalls aktualisiert werden.
  • Der Digitalprozessorchip 115 des dargestellten Beispiels ist zudem so strukturiert, dass er einen oder mehrere Prozessoren wie Digitalsignalprozessoren (DSPs) und/oder einen oder mehrere Hardwarebeschleuniger umfasst, um die von dem Empfängerchip (den Empfängerchips) 110 empfangenen Basisbandempfangsradardaten zu verarbeiten. Um von dem Empfängerchip (den Empfängerchips) 110 die Basisbandempfangsradardaten zu erhalten, umfasst der Digitalprozessorchip 115 einen oder mehrere beispielhafte serielle Empfängerports 160. In einigen Beispielen umfasst der Digitalprozessorchip 115 mehrere (z. B. zwölf oder irgendeine andere Anzahl davon) serielle Empfängerports 160, um mit den jeweiligen seriellen Ausgangsports 145 von mehreren (z. B. bis zu zwölf oder einer anderen Anzahl von) Empfängerchips 110 Schnittstellen bilden zu können. In einigen Beispielen, in denen der Digitalprozessorchip 115 als eine Hardware-Schaltung implementiert ist, die in einer Einzelbaugruppenimplementierung wie beispielsweise einer SoC-Implementierung enthalten ist, werden die seriellen Empfängerports 160 durch eine oder mehrere digitale Datenschnittstellen ersetzt, die so strukturiert sind, dass sie Datenbits parallel kommunizieren, wie einen oder mehrere Busse, Gruppen von Kommunikationsleitungen usw., die mit der Hardware-Schaltung kommunizieren (z. B. elektrisch mit dieser gekoppelt sind), die die Empfängerchips 110 implementiert, um dadurch die Basisbandempfangsradardaten von dem Empfängerchip (den Empfängerchips) 110 zu erhalten. Eine oder mehrere serielle Datenschnittstellen wie die seriellen Empfängerports 160 oder ähnlich dazu können jedoch zusätzlich oder alternativ von dem Digitalprozessorchip 115 in einigen beispielhaften Einzelpaketimplementierungen (z. B. SoC) verwendet werden, um die Basisbandempfangsradardaten von dem Empfängerchip (den Empfängerchips) 110 zu erhalten. In einigen Beispielen kann die Radarsignalverarbeitung, die von dem einen oder den mehreren Prozessoren und/oder Hardwarebeschleunigern des Digitalprozessorchips 115 durchgeführt wird, maßgeschneidert (und gegebenenfalls über die Zeit angepasst) werden, um den speziellen Basisbandradarwellenformdaten zu entsprechen, die von dem Digitalprozessorchip 115 an den Senderchip (die Senderchips) 105 geliefert werden.
  • In dem dargestellten Beispiel verarbeitet der Digitalprozessorchip 115 die von dem Empfängerchip (den Empfängerchips) 110 empfangenen Basisbandradardaten über den einen oder die mehreren seriellen Empfängerports 160, um vierdimensionale Radarbildgebungsdaten (4D- Radarbildgebungsdaten) zu bestimmen. Beispielsweise können die vier Dimensionen der 4D-Radarbildgebungsdaten Azimut-, Höhen-, Entfernungs- und Dopplerwerten entsprechen, die aus den Basisbandempfangsradardaten für ein gegebenes Radarabtastintervall bestimmt werden. Das Radarabtastintervall definiert die Aktualisierungsrate oder Bildrate der 4D-Radarbilddaten, die mehrere Bilder pro Sekunde betragen kann. Der Digitalprozessorchip 115 umfasst einen beispielhaften Ausgabestromport 165, der ein serieller Port, ein paralleler Port/Bus, ein Netzport usw. sein kann, um die 4D-Radarbilddaten an eine externe Verarbeitungsvorrichtung wie etwa eine eingebettete Steuereinheit auszugeben, nämlich zum Verarbeiten der 4D-Radarbildgebungsdaten. Beispielsweise kann die eingebettete Steuereinheit die 4D-Radarbildgebungsdaten als Sensordaten für einen KI-Algorithmus zum Steuern (z. B. Fahren) eines AV verwenden. In dem dargestellten Beispiel umfasst der Digitalprozessorchip 115 auch einen beispielhaften Steuerport 170, der ein serieller Port, ein paralleler Port/Bus, ein Netzport usw. sein kann, um Steuerdaten von einer externen Verarbeitungsvorrichtung wie z. B. der oben erwähnten eingebetteten Steuereinheit zu empfangen. Beispielsweise können die über den Steuerport 170 erhaltenen Steuerdaten Parameter des Chipsatzes 100 konfigurieren, wie beispielsweise, ohne darauf beschränkt zu sein, Taktraten für die jeweiligen Chips im Chipsatz 100, eine Radarabtastrate und/oder die Dauer des Radarabtastintervalls, Parameter und/oder andere Eigenschaften der Basisbandradarwellenformdaten, die für den Senderchip (die Senderchips) 105 erzeugt werden sollen, Parameter und/oder andere Eigenschaften der Signalverarbeitung, die an den Basisbandempfangsradardaten durchgeführt werden sollen, die von dem Empfängerchip (den Empfängerchips) 110 erhalten werden sollen, usw. Der Digitalprozessorchip 115 umfasst auch einen Systemtakt-Eingangsport 175, um einen Eingangstakt von dem Zeitvorgabechip 120 anzunehmen.
  • Der Zeitvorgabechip 120 des dargestellten beispielhaften Chipsatzes 100 von 1 ist so strukturiert, dass er Taktsignale für den Senderchip (die Senderchips) 105, den Empfängerchip (die Empfängerchips) 110 und den Digitalprozessorchip 115 des beispielhaften Chipsatzes 100 erzeugt. An sich umfasst der Zeitvorgabechip 120 einen beispielhaften Sendertakt-Ausgangsport 180, um ein Taktsignal auszugeben, das an die jeweiligen Sendertakt-Eingangsport(s) 135 des Senderchips (der Senderchips) 105 geliefert werden soll. Der Zeitvorgabechip 120 umfasst auch einen beispielhaften Empfängertakt-Ausgangsport 185, um ein Taktsignal auszugeben, das an die jeweiligen Empfängertakt-Eingangsport(s) 150 des Empfängerchips (der Empfängerchips) 110 geliefert werden soll. Der Zeitvorgabechip 120 umfasst ferner einen beispielhaften Systemtakt-Ausgangsport 190, um ein Taktsignal auszugeben, das an den Systemtakt-Eingangsport 175 des Digitalprozessorchips 115 geliefert werden soll. Die jeweiligen Taktsignale, die von dem Zeitvorgabechip 120 aus seinem Sendertakt-Ausgangsport 180, Empfängertakt-Ausgangsport 185 und Systemtakt-Ausgangsport 190 ausgegeben werden, können die gleichen Eigenschaften (z. B. gleiche Amplitude, gleiche Frequenz usw.) oder unterschiedliche Eigenschaften (unterschiedliche Amplitude und/oder unterschiedliche Frequenz usw.) aufweisen, basieren jedoch auf einer Probentaktquelle (z. B. einem gleichen temperaturgesteuerten Kristalloszillator oder einer anderen Zeitvorgabequelle) und sind somit relativ zueinander synchronisiert (z. B. in Phase), wodurch ein kohärenter Betrieb zwischen dem Senderchip (den Senderchips) 105, dem Empfängerchip (den Empfängerchips) 110 und dem Digitalprozessorchip 115 erreicht wird. Beispielsweise kann der Zeitvorgabechip 120 Taktsignale mit der gleichen Frequenz aus seinem Sendertakt-Ausgangsport 180 und Empfängertakt-Ausgangsport 185 ausgeben, kann jedoch ein Taktsignal mit einer anderen Frequenz als sein Systemtakt-Ausgangsport 190 ausgeben. In einigen Beispielen kann ein Teil oder die Gesamtheit der Struktur des Zeitvorgabechips 120 in einen oder mehrere der Senderchips 105, der Empfängerchips 110 und/oder des Digitalprozessorchips 115 des beispielhaften Chipsatzes 100 eingebaut sein. In einigen Beispielen wird der Zeitvorgabechip 120 in dem beispielhaften Chipsatz 100 weggelassen und eine oder mehrere externe Taktquellen werden verwendet, um die geeigneten Taktsignale an den (die) Sendertakt-Eingangsport(s) 135 des Senderchips (der Senderchips) 105, den (die) Empfängertakt-Eingangsport(s) 150 des Empfängerchips (der Empfängerchips) 110 und/oder den Systemtakt-Eingangsport 175 des Digitalprozessorchips 115 zu liefern.
  • Ein Blockdiagramm eines ersten beispielhaften Radarbildgebungssystems 200, das mit dem beispielhaften Chipsatz 100 von 1 implementiert ist, ist in 2 dargestellt. In dem dargestellten Beispiel von 2 ist der Chipsatz 100 so angeordnet, dass er eine digitale MIMO-Radararchitektur implementiert, um 4D-Radarbildgebungsdaten an eine beispielhafte eingebettete Steuereinheit 205 zu liefern. Die eingebettete Steuereinheit 205 kann ein(e) beliebige(r) Vorrichtung, Prozessor, Schaltung usw. sein, die auf 4D-Radarbildgebungsdaten, die mit dem Chipsatz 100 erhalten werden, zugreifen und diese verarbeiten kann. Beispielsweise kann das Radarbildgebungssystem 200 in einem AV enthalten sein, um eine KI-Steuerung des AV zu implementieren. In einem solchen Beispiel kann die eingebettete Steuereinheit 205 die aus dem Chipsatz 100 erhaltenen 4D-Radarbilddaten auf einen KI-Algorithmus anwenden, der von der eingebetteten Steuereinheit 205 implementiert wird, um das AV zu steuern (z. B. zu fahren).
  • In dem dargestellten Beispiel von 2 sind der eine oder die mehreren seriellen Eingangsports 130 des einen oder der mehreren jeweiligen Senderchips 105 (z. B. elektrisch) mit dem einen oder den mehreren seriellen Senderports 155 des Digitalprozessorchips 115 gekoppelt, um eine beispielhafte digitale serielle Senderschnittstelle 210 zwischen dem Digitalprozessorchip 115 und dem einen oder den mehreren jeweiligen Senderchips 105 zu implementieren. Beispielsweise ist in einem beispielhaften Chipsatz 100, der vier Senderchips 105 aufweist, jeder serielle Eingangsport 130 eines jeweiligen Senderchips 105 mit einem von vier seriellen Senderports 155 des Digitalprozessorchips 115 gekoppelt, um die digitale serielle Schnittstelle des Senders 210 zu implementieren. In dem dargestellten Beispiel von 2 sind die jeweiligen Sendeantennenports 125 des Senderchips (der Senderchips) 105 mit jeweiligen Sendeantennen 215 (z. B. elektrisch) gekoppelt, die durch jede Art von Antennentechnologie, wie beispielsweise eine Gruppenantenne, implementiert werden können. Beispielsweise sind in einem beispielhaften Chipsatz, der vier Senderchips 105 aufweist, wobei jeder Senderchip 105 acht HF-Sender enthält, die insgesamt 4*8=32 Sendeantennenports 125 der vier Senderchips 105 mit jeweiligen der insgesamt 32 Sendeantennen 215 gekoppelt.
  • In dem dargestellten Beispiel von 2 sind die seriellen Ausgangsports 145 des einen oder der mehreren jeweiligen Empfängerchips 110 (z. B. elektrisch) mit den seriellen Empfängerports 160 des Digitalprozessorchips 115 gekoppelt, um eine beispielhafte digitale serielle Empfängerschnittstelle 220 zwischen dem Digitalprozessorchip 115 und dem Empfängerchip (den Empfängerchips) 110 zu implementieren. Beispielsweise ist in einem beispielhaften Chipsatz 100, der zwölf Empfängerchips 110 aufweist, jeder serielle Ausgangsport 145 eines jeweiligen Empfängerchips 110 mit einem jeweiligen von zwölf seriellen Empfängerports 160 des Digitalprozessorchips 115 gekoppelt, um die digitale serielle Schnittstelle des Empfängers 220 zu implementieren. In dem dargestellten Beispiel von 2 sind die jeweiligen Empfangsantennenports 140 des Empfängerchips (der Empfängerchips) 110 mit jeweiligen Empfangsantennen 225 gekoppelt (z. B. elektrisch), die durch irgendeine Art von Antennentechnologie, wie beispielsweise eine Gruppeantenne, implementiert werden können. Beispielsweise sind in einem beispielhaften Chipsatz, der zwölf Empfängerchips 110 aufweist, wobei jeder Empfängerchip 110 acht HF-Empfänger umfasst, die insgesamt 12*8=96 Empfangsantennenports 125 der zwölf Empfängerchips 110 mit jeweiligen von insgesamt 96 Empfangsantennen 225 gekoppelt.
  • In dem dargestellten Beispiel von 2 ist der Sendertakt-Ausgangsport 180 des Zeitvorgabechips 120 (z. B. elektrisch) mit den jeweiligen Sendertakt-Eingangsports 135 des Senderchips 105 (der Senderchips) gekoppelt, um eine beispielhafte Sendertakt-Digitalschnittstelle 230 zwischen dem Zeitvorgabechip 120 und den Senderchip 105 (den Senderchips) zu implementieren. Beispielsweise ist in einem beispielhaften Chipsatz 100, der vier Senderchips 105 aufweist, jeder Sendertakt-Eingangsport 135 eines jeweiligen Senderchips 105 mit dem Sendertakt-Ausgangsport 180 des Zeitvorgabechips 120 gekoppelt, um die Sendertakt-Digitalschnittstelle 230 zu implementieren. In dem dargestellten Beispiel von 2 ist der Empfängertakt-Ausgangsport 185 des Zeitvorgabechips 120 (z. B. elektrisch) mit dem einen oder den mehreren jeweiligen Empfängertakt-Eingangsports 150 des Empfängerchips (der Empfängerchips) 110 gekoppelt, um eine beispielhafte Empfängertakt-Digitalschnittstelle 235 zwischen dem Zeitvorgabechip 120 und dem Empfängerchip (den Empfängerchips) 110 zu implementieren. Beispielsweise ist in einem beispielhaften Chipsatz 100, der zwölf Empfängerchips 110 aufweist, jeder Empfängertakt-Eingangsport 150 eines jeweiligen Senderchips 105 mit dem Empfängertakt-Ausgangsport 185 des Zeitvorgabechips 120 gekoppelt, um die der Empfängertakt-Digitalschnittstelle 235 zu implementieren. In dem dargestellten Beispiel von 2 ist der Systemtakt-Ausgangsport 190 des Zeitvorgabechips 120 (z. B. elektrisch) mit dem Systemtakt-Eingangsport 175 des Digitalprozessorchips 115 gekoppelt, um eine beispielhafte Systemtakt-Digitalschnittstelle 240 zwischen dem Zeitvorgabechip 120 und dem Digitalprozessorchip 115 zu implementieren.
  • In dem dargestellten Beispiel von 2 ist der Ausgabestromport 165 des Digitalprozessorchips 115 (z. B. elektrisch) mit einem beispielhaften Eingabestromport 245 der eingebetteten Steuereinheit 205 gekoppelt, um eine beispielhafte digitale Datenstromschnittstelle 250 zwischen dem Digitalprozessorchip 115 und der eingebetteten Steuereinheit 205 zu implementieren, über die die eingebettete Steuereinheit 205 die von dem Digitalprozessor 205 ausgegebenen 4D-Radarbildgebungsdaten erhalten soll. Beispielsweise kann der Eingabestromport 245 der eingebetteten Steuereinheit 205 ein serieller Port, ein paralleler Port/Bus, ein Netzport usw. sein. In dem dargestellten Beispiel von 2 ist der Steuerport 170 des Digitalprozessorchips 115 (z. B. elektrisch) mit einem beispielhaften Steuerport 260 der eingebetteten Steuereinheit 205 gekoppelt, um eine beispielhafte digitale Steuerschnittstelle 260 zwischen dem Digitalprozessorchip 115 und der eingebetteten Steuereinheit 205 zu implementieren, über die die eingebettete Steuereinheit 205 den Betrieb des Digitalprozessorchips 115 und allgemeiner den Betrieb des Chipsatzes 100 steuern kann. Beispielsweise kann der Eingabestromport 245 der eingebetteten Steuereinheit 205 ein serieller Port, ein paralleler Port/Bus, ein Netzport usw. sein.
  • Ein Blockdiagramm einer beispielhaften Implementierung des Digitalprozessorchips 115 des beispielhaften Chipsatzes 100 von 1 ist in 3 dargestellt. Der beispielhafte Digitalprozessorchip 115 von 3 umfasst den einen oder die mehreren seriellen Senderports 155, den einen oder die mehreren seriellen Empfängerports 160, den Ausgabestromport 165, den Steuerport 170 und den Systemtakt-Eingangsport 175. Der beispielhafte Digitalprozessorchip 115 von 3 umfasst auch einen beispielhaften digitalen Sende-Digitalsignalprozessor (Sende-DSP) 305, um die Basisbandradarwellenformdaten zu erzeugen, die an den Senderchip (den Senderchips) 105 des Chipsatzes 100 über den einen oder die mehreren seriellen Senderports 155 geliefert werden sollen. Dementsprechend ist der beispielhafte Digitalprozessorchip 115 ein Beispiel eines Mittels zum Erzeugen von Basisbandradarwellenfonndaten und zum Bereitstellen der Basisbandradarwellenformdaten zur Übertragung gemäß den Lehren dieser Offenbarung. In einigen Beispielen ist der DSP 305 per Software konfigurierbar (z. B. durch Konfigurationseingaben, auf den DSP 305 heruntergeladenen Softwarecode usw.), um die Basisbandradarwellenformdaten basierend auf der Softwarekonfiguration zu erzeugen. Der beispielhafte Digitalprozessorchip 115 von 3 umfasste einen beispielhaften Speicher 310 zum Speichern der Basisbandradarwellenformdaten, die von dem Sende-DSP 305 erzeugt werden. Der beispielhafte Speicher 310 kann durch einen Multiport-RAM und/oder einen beliebigen anderen Typ und/oder eine andere Anzahl von Speichern implementiert werden. Der beispielhafte Digitalprozessorchip 115 von 3 umfasst ferner eine oder mehrere beispielhafte Sende-Serialisierer-Deserialisierer-Schaltungen (Sende-SerDes-Schaltungen) 315 in Kommunikation mit dem einen oder den mehreren seriellen Senderports 155. In dem dargestellten Beispiel greifen die eine oder die mehreren Sende-SerDes-Schaltungen 315 auf die Basisbandradarwellenformdaten aus dem Speicher 310 zu und schreiben die Basisbandradarwellenformdaten, auf die zugegriffen wird, in den einen oder die mehreren seriellen Senderports 155. Beispielsweise lesen die eine oder die mehreren Sende-SerDes-Schaltungen 315 die Basisbandradarwellenformdaten in paralleler Form (z. B. als Datenwörter, die jeweils eine Wortlänge von einer Anzahl von Bits haben, wie 8 Bits, 16 Bits, 32 Bits usw.) aus dem Speicher 310 und wandeln die Basisbandradarwellenformdaten in eine serielle Form (z. B. als serielle Datenbits) um, um sie über den einen oder die mehreren seriellen Senderports 155 auszugeben. In einigen Beispielen umfasst der Digitalprozessorchip 115 eine beispielhafte Sende-Direktspeicherzugriffsschaltung (Sende-DMA-Schaltung) 320, um Daten aus dem Speicher 310 unter Verwendung von DMA-Operationen an die Sende-SerDes-Schaltung(en) 315 zu senden. In Beispielen, in denen der Digitalprozessorchip 115 mehrere serielle Senderports 155 aufweist, steht jeder serielle Senderport 155 mit einer jeweiligen Sende-SerDes-Schaltung 315 in Kommunikation, die dazu ausgelegt ist, auf die jeweiligen Basisbandradarwellenformdaten aus dem Speicher 310 für den Senderchip 105, der mit dem seriellen Senderport 155 gekoppelt ist, zuzugreifen, und dazu ausgelegt ist, die jeweiligen Basisbandradarwellenformdaten, auf die zugegriffen wird, in den seriellen Senderport 155 zu schreiben.
  • Der beispielhafte Digitalprozessorchip 115 von 3 umfasst eine oder mehrere beispielhafte Empfangs-SerDes-Schaltungen 325 in Kommunikation mit dem einen oder den mehreren seriellen Empfängerports 160. In dem dargestellten Beispiel erhalten die eine oder die mehreren Empfangs-SerDes-Schaltungen 325 die Basisband-Empfangsradardaten von dem einen oder den mehreren seriellen Empfängerports 160 und schreiben die Basisbandempfangsradardaten in den Speicher 310. Beispielsweise lesen die eine oder die mehreren Empfangs-SerDes-Schaltungen 325 die Basisbandempfangsradardaten aus dem einen oder den mehreren seriellen Empfängerports 160 in serieller Form (z. B. als serielle Datenbits) und wandeln die Basisbandempfangsradardaten in eine parallele Form (z. B. als Datenwörter mit jeweils einer Wortlänge von mehreren Bits, wie 8 Bits, 16 Bits, 32 Bits usw.) um, um sie in den Speicher 310 zu schreiben. In einigen Beispielen umfasst der Digitalprozessorchip 115 eine beispielhafte Empfangs-DMA-Schaltung 330, um Daten von der einen oder den mehreren Empfangs-SerDes-Schaltungen 325 unter Verwendung von DMA-Operationen an den Speicher 310 zu übertragen. In Beispielen, in denen der Digitalprozessorchip 115 mehrere serielle Empfängerports 160 aufweist, steht jeder serielle Empfängerport 160 mit einer jeweiligen Empfangs-SerDes-Schaltung 325 in Kommunikation, die dazu ausgelegt ist, die jeweiligen Basisbandempfangsradardaten aus diesem seriellen Empfängerport 160 für den Empfängerchip 110, der mit dem seriellen Empfängerport 160 gekoppelt ist, zu erhalten, und dazu ausgelegt ist, die jeweiligen Basisbandempfangsradardaten in den Speicher 310 zu schreiben.
  • Der beispielhafte Digitalprozessorchip 115 von 3 umfasst ferner einen oder mehrere beispielhafte Empfangs-DSPs 340 und einen oder mehrere beispielhafte Hardwarebeschleuniger 345, um die in dem Speicher 310 gespeicherten Basisbandempfangsradardaten für ein gegebenes Abtastintervall zu verarbeiten, um mehrdimensionale Ausgangsradardate, wie etwa 4D-Radarbildgebungsdaten für das Abtastintervall zu bestimmen. In einigen Beispielen umfasst der Digitalprozessorchip 115 eine beispielhafte Hardware-DMA-Schaltung (H/W-DMA-Schaltung) 350 zum Übertragen von Daten zwischen dem Speicher 310 und dem einen oder den mehreren Hardwarebeschleunigern 345 und/oder Empfangs-DSPs 340 unter Verwendung von DMA-Operationen. In dem dargestellten Beispiel geben die Empfangs-DSPs 340 die 4D-Radarbildgebungsdaten über den Ausgabestromport 165 aus. Dementsprechend ist der beispielhafte Digitalprozessorchip 115 ein Beispiel eines Mittels zum Verarbeiten von Basisbandradarwellenformdaten gemäß den Lehren dieser Offenbarung. In einigen Beispielen sind der eine oder die mehreren DSPs 340 und/oder Hardwarebeschleuniger 345 per Software konfigurierbar (z. B. durch Konfigurationseingaben, auf die DSPs 340 und/oder Hardwarebeschleuniger 345 heruntergeladenen Softwarecode usw.), um die Signalverarbeitung (z. B. Korrelation, Kreuzkorrelation, Filterung usw.) der Basisbandempfangsradardaten basierend auf der Softwarekonfiguration zu implementieren.
  • In dem dargestellten Beispiel von 3 erhalten die Empfangs-DSPs 340 des Digitalprozessorchips 115 zudem Eingangssteuerdaten und/oder Softwarecode über den Steuerport 170. Wie es oben beschrieben ist, können die über den Steuerport 170 erhaltenen Steuerdaten Parameter des Chipsatzes 100 konfigurieren, wie z. B., ohne darauf beschränkt zu sein, Taktraten für die jeweiligen Chips in dem Chipsatz 100, eine Radarabtastrate und/oder Dauer des Radarabtastintervalls, Parameter und/oder andere Eigenschaften der Basisbandradarwellenformdaten, die für den Senderchip (die Senderchips) 105 erzeugt werden sollen, Parameter und/oder andere Eigenschaften der Signalverarbeitung, die an den Basisbandempfangsradardaten durchgeführt werden sollen, die von dem Empfängerchip (den Empfängerchips) 110 erhalten werden sollen, usw. In einigen Beispielen umfasst der Digitalprozessorchip 115 einen beispielhaften Cache 355 zum Austauschen von Daten zwischen dem einen oder den mehreren Empfangs-DSPs 340 und dem Sende-DSP 305. Beispielsweise kann der Cache 355 zum Austauschen von Steuerdaten zwischen dem einen oder den mehreren DSPs 340 und dem Sende-DSP 305 verwendet werden. Zusätzlich oder alternativ kann der Cache 355 verwendet werden, um Basisbandradarwellenformdaten, die von dem Sende-DSP 305 erzeugt werden, zur Verwendung in Signalverarbeitungsoperationen (z. B. Korrelations- und Kreuzkorrelationsoperationen) zu speichern, die von dem einen oder den mehreren Empfangs-DSPs 340 und/oder der Hardwarebeschleuniger 345 an den Basisbandempfangsradardaten ausgeführt werden sollen, die von dem einen oder den mehreren seriellen Empfängerports 160 erhalten werden.
  • In dem dargestellten Beispiel von 3 umfasst der Digitalprozessorchip 115 eine beispielhafte Systemtaktschaltung 360 zum Empfangen des Systemtaktsignals über den Systemtakt-Eingangsport 175. Die Systemtaktschaltung 360 verwendet das über den Systemtakt-Eingangsport 175 empfangene Systemtaktsignal, um einen geeignete Taktsignale zum Ansteuern der anderen Elemente (z. B. des Sende-DSP 305, des Speichers 310, der Sende-SerDes-Schaltung(en) 315, der Sende-DMA-Schaltung 320, der Empfangs-SerDes-Schaltung(en) 325, der Empfangs-DMA-Schaltung 330, des/r Empfangs-DSP(s) 340, des/r Hardwarebeschleuniger(s) 345, der H/W-DMA-Schaltung 350, des Cache 355 usw.) des Digitalprozessorchips 115 zu erzeugen.
  • Ein Blockdiagramm einer beispielhaften Implementierung eines Senderchips 105 des beispielhaften Chipsatzes 100 von 1. ist in 4 dargestellt. Der beispielhafte Senderchip 105 von 4 umfasst den einen oder die mehreren Sendeantennenport 125, den seriellen Eingangsport 130 und den Sendertakt-Eingangsport 135. Der beispielhafte Senderchip 105 von 4 umfasst auch ein beispielhaftes digitales Untersystem 405 und ein beispielhaftes HF-Untersystem 410. Das digitale Untersystem 405 des dargestellten Beispiels erhält von dem seriellen Eingangsport 130 die Basisbandradarwellenformdaten, die von dem Senderchip 105 zum Erzeugen des einen oder der mehreren HF-Radarsignal(e) zur Übertragung verwendet werden sollen. Das HF-Untersystem 410 des dargestellten Beispiels moduliert die Basisbandradarwellenformdaten, um das eine oder die mehreren die HF-Radarsignale zu erzeugen, und gibt das eine oder die mehreren HF-Radarsignale über die Sendeantennenports 125 aus. Dementsprechend ist der beispielhafte Senderchip 105 ein Beispiel eines Mittels zum Zugreifen auf, Modulieren und Übertragen von Basisbandradarwellenformdaten gemäß den Lehren dieser Offenbarung.
  • Das beispielhafte HF-Untersystem 410 des Senderchips 105 umfasst einen oder mehrere beispielhafte HF-Sender 415, um einen oder mehrere jeweilige Radarkanäle zu implementieren, über die HF-Radarsignale gesendet werden sollen. Beispielsweise umfasst das HF-Untersystem 410 des beispielhaften Senderchips 105 von 4 acht HF-Sender 415, wobei jeder der acht HF-Sender 415 (z. B. elektrisch) mit einem entsprechenden von acht Sendeantennenports 125 des Senderchips 105 gekoppelt ist. In anderen Beispielen kann jedoch eine beliebige Anzahl von HF-Sendern 415 in dem HF-Untersystem 410 enthalten sein. In dem dargestellten Beispiel beziehen sich die HF-Sender 415 auf die physische(n) Struktur(en) (z. B. Hardwareschaltungen und/oder Software usw.), die zum Erzeugen der zu sendenden HF-Radarsignale verwendet werden, die Senderadarkanäle beziehen sich auf die Eigenschaften (z. B. Bandbreite, Trägerfrequenz, Modulation usw.) der von den HF-Sendern 415 zu sendenden HF-Radarsignale und die HF-Radarsignale beziehen sich auf die von den HF-Sendern 415 zu sendende HF-Energie.
  • In dem dargestellten Beispiel soll ein gegebener HF-Sender 415 In-Phase-Basisbandradarwellenformdaten (I-Basisbandradarwellenformdaten) und Quadratur-Basisbandradarwellenformdaten (Q-Basisbandradarwellenformdaten) modulieren, die an den Eingang des HF-Senders 415 angelegt werden, um das HF-Radarsignal zu erzeugen, das über seinen jeweiligen Antennenport 125 ausgegeben werden soll. An sich umfasst ein HF-Sender 415 des dargestellten Beispiels einen beispielhaften In-Phase-Digital-Analog-Umsetzer (In-Phase-DAC) 420 und einen beispielhaften Quadratur-DAC 425, um die eingegebenen IQ-Basisbandradarwellenformdaten in entsprechende analoge IQ-Basisbandradarsignale umzusetzen. Der HF-Sender 415 des dargestellten Beispiels umfasst auch ein beispielhaftes In-Phase-Tiefpassfilter (In-Phase-LPF) 430, ein beispielhaftes Quadratur-LPF 435 und einen beispielhaften Mischer 440 zum Filtern und Aufwärtskonvertieren der analogen IQ-Basisbandradarsignale, um ein moduliertes HF-Radarsignal zu erzeugen. Der HF-Sender 415 des dargestellten Beispiels umfasst ferner einen beispielhaften Leistungsverstärker (PA) 445 zum Steuern einer Verstärkung, die auf das modulierte HF-Radarsignal angewendet wird, um ein ausgegebenes HF-Radarsignal mit einer gewünschten Leistung zu erhalten.
  • Das beispielhafte digitale Untersystem 405 des Senderchips 105 umfasst eine beispielhafte Eingangs-SerDes-Schaltung 450 in Kommunikation mit dem seriellen Eingangsport 130. Die Eingangs-SerDes-Schaltung 450 liest Basisbandradarwellenformdaten (die von dem Digitalprozessorchip 115 geliefert werden) aus dem seriellen Eingangsport 130 in serieller Form (z. B. als serielle Datenbits) und wandelt die Basisbandradarwellenformdaten in eine parallele Form um (z. B. als Datenwörter mit jeweils einer Wortlänge von mehreren Bits, wie 8 Bits, 16 Bits, 32 Bit usw.). Die Eingangs-SerDes-Schaltung 450 schreibt die Basisbandradarwellenformdaten in einen beispielhaften Speicher 455 wie beispielsweise einen RAM und/oder eine andere Speichervorrichtung, die die Basisbandradarwellenformdaten speichern soll.
  • In dem dargestellten Beispiel von 4 ist der Senderchip 105 so strukturiert, dass unterschiedliche Basisbandradarwellenformdaten auf unterschiedliche HF-Sender 415 oder Gruppen davon angewendet werden können. Wie es oben beschrieben ist, implementieren die verschiedenen HF-Sender 415, die in dem Senderchip 105 enthalten sind, jeweilige HF-Radarkanäle. Indem ermöglicht wird, dass unterschiedliche Basisbandradarwellenformdaten auf unterschiedliche HF-Sender 415 oder Gruppen davon angewendet werden, können die verschiedenen Radarkanäle, die durch den Senderchip 105 implementiert werden, unterschiedliche Eigenschaften (z. B. unterschiedliche Radarimpulsformen, Impulsdauern, Impulsintervalle usw.) aufweisen. Beispielsweise können die Basisbandradarwellenformdaten, die von dem Digitalprozessorchip 115 über den seriellen Eingangsport 130 und die Eingangs-SerDes-Schaltung 450 erhalten werden, erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden (z. B. mit einer anderen Radarimpulsfonn, Impulsdauer, einem anderen Impulsintervall usw.), umfassen. In einem solchen Beispiel kann ein erster der HF-Sender 415 dazu ausgelegt sein, sein ausgegebenes HF-Radarsignal basierend auf den ersten Basisbandradarwellenformdaten zu erzeugen, und ein zweiter der HF-Sender 415 kann dazu ausgelegt sein, sein ausgegebenes HF-Radarsignal basierend auf den zweiten Basisbandradarwellenformdaten zu erzeugen.
  • Um zu ermöglichen, dass unterschiedliche Basisbandradarwellenformdaten auf unterschiedliche HF-Sender 415 oder Gruppen davon angewendet werden, umfasst das beispielhafte digitale Untersystem 405 des Senderchips 105 von 4 einen beispielhaften Kanalisierer 460 in Kommunikation mit der Eingangs-SerDes-Schaltung 450 und dem Speicher 455. Der Kanalisierer 460 des dargestellten Beispiels dient dazu, die verschiedenen Basisbandradarwellenformdaten für die jeweiligen der HF-Sender 415 in verschiedenen Abschnitten des Speichers 455 zu speichern. Beispielsweise soll der Kanalisierer 460 erste Basisbandradarwellenformdaten, die für einen ersten der HF-Sender 415 bestimmt sind, in einem ersten Abschnitt des Speichers 455 speichern und zweite Basisbandradarwellenformdaten speichern, die für einen zweiten der HF-Sender 415 bestimmt sind, in einem zweiten Abschnitt des Speichers 455 speichern. In einem solchen Beispiel ist der erste Abschnitt des Speichers 455 für den ersten der HF-Sender 415 und der zweiten Abschnitt des Speichers 455 für den zweiten der HF-Sender 415 zugänglich. In dem dargestellten Beispiel von 4, in dem der Senderchip 105 acht HF-Sender 415 aufweist, kann der Kanalisierer 460 bis zu acht verschiedene Sätze von Basisbandradarwellenformdaten in acht verschiedenen Abschnitten des Speichers 455 speichern, auf die entsprechende der acht HF-Sender 415 zugreifen können. In einigen Beispielen umfassen die verschiedenen Sätze von Basisbandradarwellenformdaten Kennungen, Adressen usw. oder andere Identifikationsinformationen, um einen gegebenen Satz von Basisbandradarwellenformdaten einem gegebenen der acht HF-Sender 415 zuzuordnen. In solchen Beispielen verwendet der Kanalisierer 460 diese Identifikationsinformationen, um zu bestimmen, welcher Satz von Basisbandradarwellenformdaten in welchem Abschnitt des Speichers 455 gespeichert werden soll.
  • In dem dargestellten Beispiel von 4 umfasst das digitale Untersystem 405 des Senderchips 105 eine beispielhafte DMA-Schaltung 465 zum Übertragen von Daten zwischen dem Speicher 455 und der Eingangs-SerDes-Schaltung 450 und/oder dem Kanalisierer 460 unter Verwendung von DMA-Operationen. In dem dargestellten Beispiel von 4 umfasst das digitale Untersystem 405 des Senderchips 105 auch eine beispielhafte Zentralverarbeitungseinheit (CPU) 470 zum Konfigurieren und Steuern des Betriebs des digitalen Untersystems 405. Beispielsweise kann die CPU 470 den Kanalisierer 460 mit der Anzahl verschiedener Radarkanäle, die durch das HF-Untersystem 410 implementiert sind, (z. B. entsprechend der Anzahl der HF-Sender 415) konfigurieren, um dadurch die Anzahl von Abschnitten des Speichers 455 zu spezifizieren, in denen Basisbandradarwellenformdaten gespeichert werden sollen. In einigen Beispielen kann die CPU 470 verwendet werden, um zu spezifizieren, ob unterschiedliche Basisbandradarwellenformdaten auf jeden der HF-Sender 415 angewendet werden sollen (z. B. indem der Kanalisierer 460 so konfiguriert wird, dass unterschiedliche Sätze von Basisbandradarwellenformdaten in die verschiedenen Abschnitte des Speichers 455 geschrieben werden) oder die gleichen Basisbandradarwellenformdaten auf jeden der HF-Sender 415 angewendet werden sollen (z. B. indem der Kanalisierer 460 so konfiguriert wird, dass er den gleichen Satz von Basisbandradarwellenformdaten in jeden der verschiedenen Abschnitte des Speichers 455 schreibt). In einigen Beispielen, in denen die gleichen Basisbandradarwellenformdaten auf jeden der HF-Sender 415 angewendet werden sollen, kann der Kanalisierer 460 aus dem Senderchip 105 weggelassen werden und die Basisbandradarwellenformdaten können in einen Abschnitt des Speichers 455 geschrieben werden, auf den jeder der HF-Sender 415 zugreifen kann. In einigen Beispielen kann die CPU 470 eine Untergruppe der HF-Sender 415 dazu konfigurieren, die gleichen Basisbandradarwellenformdaten zu senden (z. B. indem der Kanalisierer 460 so konfiguriert wird, dass er denselben Satz von Basisbandradarwellenformdaten nur in die Abschnitte des Speichers 455 schreibt, die den HF-Sendern 415 in einer gegebenen Untergruppe entsprechen), wobei unterschiedliche Untergruppen der HF-Sender 415 unterschiedliche Basisbandradarwellenformdaten senden sollen.
  • In dem dargestellten Beispiel von 4 umfasst das digitale Untersystem 405 des Senderchips 105 einen beispielhaften Interpolierer 475 zum Interpolieren der Basisbandradarwellenformdaten für einen gegebenen Radarkanal (z. B. einen gegebenen HF-Sender 415). Beispielsweise kann der Interpolierer 475 die Basisbandradarwellenformdaten vor dem Liefern der Basisbandradarwellenformdaten an das HF-Untersystem 410 hochtakten und glätten, um die Qualität des resultierenden HF-Sendesignals zu verbessern, das aus den Basisbandradarwellenformdaten erzeugt wird.
  • Der beispielhafte Senderchip 105 von 4 umfasst eine beispielhafte Sendertaktlogik 480 zum Verarbeiten des Taktsignals, das über den Sendertakt-Eingangsport 135 (z. B. aus dem Zeitvorgabechip 120) empfangen wird. Beispielsweise kann die Sendertaktlogik 480 das über den Sendertakt-Eingangsport 135 empfangene Taktsignal aufteilen, dividieren und/oder multiplizieren usw., um andere Taktsignale mit den gleichen, niedrigeren und/oder höheren Frequenzen zu erzeugen. Die resultierenden Taktsignale, die von der Sendertaktlogik 480 erzeugt werden, werden verwendet, um Elemente des Senderchips 105 wie das digitale Untersystem 405, die DACs 420 und 425, den Mischer 440 usw. anzusteuern.
  • Ein Blockdiagramm einer beispielhaften Implementierung eines Empfängerchips 110 des beispielhaften Chipsatzes 100 von 1 ist in 5 dargestellt. Der beispielhafte Empfängerchip 110 von 5 umfasst den einen oder die mehreren Empfangsantennenports 140, den seriellen Ausgangsport 145 und den Empfängertakt-Eingangsport 150. Der beispielhafte Empfängerchip 110 von 5 umfasst zudem ein beispielhaftes digitales Untersystem 505 und ein beispielhaftes HF-Untersystem 510. Das HF-Untersystem 510 des dargestellten Beispiels demoduliert HF-Radarsignal(e), die über den einen oder die mehreren Empfangsantennenports 140 empfangen werden, um die Basisbandempfangsradardaten zu bestimmen, die an das digitale Untersystem 505 geliefert werden sollen. Das digitale Untersystem 505 des dargestellten Beispiels erhält die Basisbandempfangsradardaten von dem HF-Untersystem 510 und gibt die Basisbandempfangsradardaten an den seriellen Ausgangsport 145 aus. Dementsprechend ist der beispielhafte Empfängerchip 110 ein Beispiel eines Mittels zum Empfangen, Demodulieren und Ausgeben von Basisbandempfangsradardaten gemäß den Lehren dieser Offenbarung.
  • Das beispielhafte HF-Untersystem 510 des Empfängerchips 110 umfasst einen oder mehrere beispielhafte HF-Empfänger 515, um einen oder mehrere jeweilige Radarkanäle zu implementieren, über die HF-Radarsignale empfangen werden sollen. Beispielsweise umfasst das HF-Untersystem 510 des beispielhaften Empfängerchips 110 von 5 acht HF-Empfänger 515, wobei jeder der acht HF-Empfänger 515 (z. B. elektrisch) mit einem entsprechenden von acht Empfangsantennenports 140 des Empfängerchips 110 gekoppelt ist. In anderen Beispielen kann jedoch eine beliebige Anzahl von HF-Empfängern 515 in dem HF-Untersystem 510 enthalten sein. In dem dargestellten Beispiel beziehen sich die HF-Empfänger 515 auf die physische Struktur(en) (z. B. Hardware-Schaltungen und/oder Software usw.), die zum Empfangen der HF-Radarsignale von Interesse verwendet werden, die Empfangsradarkanäle beziehen sich auf die Eigenschaften (z. B. Bandbreite, Trägerfrequenz, Modulation usw.) der von den HF-Empfängern 515 zu empfangenden HF-Radarsignale und die HF-Radarsignale beziehen sich auf die von den HF-Empfängern 515 zu empfangende HF-Energie.
  • In dem dargestellten Beispiel soll ein gegebener HF-Empfänger 515 In-Phase-Basisbandradarwellenformdaten (I-Basisbandradarwellenformdaten) und Quadratur-Basisbandradarwellenformdaten (Q-Basisbandradarwellenformdaten) aus einem HF-Radarsignal demodulieren, das über seinen jeweiligen Antennenport 140 empfangen wird. An sich umfasst ein HF-Empfänger 515 des dargestellten Beispiels einen beispielhaften Leistungsverstärker (PA) 520 zum Steuern einer Verstärkung, die auf das HF-Radarsignal angewendet wird, das über die Empfangsantennenports 140 empfangen wird, die diesem HF-Empfänger 515 zugeordnet sind. Der HF-Empfänger 515 des dargestellten Beispiels umfasst auch einen beispielhaften Mischer 525 ein beispielhaftes In-Phase-LPF 530 und ein beispielhaftes Quadratur-LPF 535 zum Abwärtskonvertieren und Filtern des empfangenen HF-Radarsignals, um analoge empfangene I-Q-Basisbandradarsignale zu bilden. Der HF-Empfänger 515 des Dargestellten umfasst ferner einen beispielhaften In-Phase-Analog-Digital-Umsetzer (In-Phase-ADC) 540 und einen beispielhaften Quadratur-ADC 545 zum Umsetzen der eingegebenen analogen 1-Q-Basisbandempfangsradardaten in ausgegebene I-Q-Basisbandempfangsradardaten.
  • Das beispielhafte digitale Untersystem 505 des Empfängerchips 110 umfasst einen beispielhaften Speicher 550 wie beispielsweise einen RAM und/oder eine andere Speichervorrichtung zum Speichern der von dem HF-Untersystem 510 ausgegebenen Basisbandempfangsradardaten. Das beispielhafte digitale Untersystem 505 des Empfängerchips 110 umfasst zudem eine beispielhafte Ausgangs-SerDes-Schaltung 555 in Kommunikation mit dem Speicher und dem seriellen Ausgangsport 145. Die Ausgangs-SerDes-Schaltung 555 liest Basisbandempfangsradardaten in paralleler Form (z. B. als Datenwörter, die jeweils eine Wortlänge einer Anzahl von Bits haben, wie 8 Bits, 16 Bits, 32 Bits usw.) aus dem Speicher 550 und wandelt die Basisbandempfangsradardaten in eine serielle Form (z. B. als serielle Datenbits) um, um sie über den serielle Ausgangsport 145 auszugeben (z. B. Liefern der Basisbandempfangsradardaten an den Digitalprozessorchip 115).
  • Wie es oben beschrieben ist, implementieren die verschiedenen HF-Empfänger 515, die in dem Empfängerchip 110 enthalten sind, jeweilige HF-Radarkanäle. In dem dargestellten Beispiel von 5 ist der Empfängerchip 110 so strukturiert, dass er jeweilige Basisbandempfangsradardaten für jeweilige empfangene HF-Radarsignale empfängt, die über die verschiedenen HF-Radarkanäle erhalten werden, die von den verschiedenen HF-Empfängern 515 implementiert werden. An sich umfassen die Basisbandempfangsradardaten, die aus dem Empfängerchip 110 ausgegeben werden, die jeweiligen unterschiedlichen Basisbandempfangsradardaten, die von den verschiedenen HF-Empfängern 515 erhalten werden. In dem dargestellten Beispiel speichert das digitale Untersystem 505 verschiedene Sätze von Basisbandempfangsradardaten, die von den verschiedenen der HF-Empfänger 515 ausgegeben werden, in verschiedenen Abschnitten des Speichers 550. Das digitale Untersystem 505 umfasst ferner einen beispielhaften Kanalisierer 560 in Kommunikation mit dem Speicher 550 und der Ausgangs-SerDes-Schaltung 555, um auf die verschiedenen Sätze von Basisbandempfangsradardaten aus den verschiedenen Abschnitten des Speichers 550 zuzugreifen und die Sätze von Basisbandempfangsradardaten, auf die zugegriffen wird, in die Ausgangs-SerDes-Schaltung 555 zu schreiben. Beispielsweise kann der Kanalisierer 560 auf erste Basisbandempfangsradardaten, die einem ersten HF-Radarkanal zugeordnet sind, aus einem ersten Abschnitt des Speichers 550 zugreifen und die ersten Basisbandempfangsradardaten in die Ausgangs-SerDes-Schaltung 555 schreiben. In ähnlicher Weise kann der Kanalisierer 560 auf zweite Basisbandempfangsradardaten, die einem zweiten HF-Radarkanal zugeordnet sind, aus einem zweiten Abschnitt des Speichers 550 zugreifen und die zweiten Basisbandempfangsradardaten in die Ausgangs-SerDes-Schaltung 555 schreiben. In einigen Beispielen kann der Kanalisierer 560 Kennungen, Adressen usw. oder irgendwelche andere Identifikationsinformationen in den ausgegebenen Basisbandempfangsradardaten aufnehmen, um die verschiedenen Sätze von Basisbandempfangsradardaten zu identifizieren, die den verschiedenen HF-Radarkanälen zugeordnet sind.
  • In dem dargestellten Beispiel von 5 umfasst das digitale Untersystem 505 des Empfängerchips 110 eine beispielhafte DMA-Schaltung 565 zum Übertragen von Daten zwischen dem Speicher 550 und der Ausgangs-SerDes-Schaltung 555 und/oder dem Kanalisierer 560 unter Verwendung von DMA-Operationen. In dem dargestellten Beispiel von 5 umfasst das digitale Untersystem 505 des Empfängerchips 110 zudem eine beispielhafte CPU 570 zum Konfigurieren und Steuern des Betriebs des digitalen Untersystems 505. Beispielsweise kann die CPU 570 den Kanalisierer 560 mit der Anzahl verschiedener Radarkanäle, die von dem HF-Untersystem 510 implementiert werden, (z. B. entsprechend der Anzahl von HF-Empfängern 515) konfigurieren, um dadurch die Anzahl von Abschnitten des Speichers 550 zu spezifizieren, aus denen auf Basisbandempfangsradardaten zugegriffen werden soll.
  • In dem dargestellten Beispiel von 5 umfasst das digitale Untersystem 505 des Empfängerchips 110 einen beispielhaften Dezimierer 575 zum Dezimieren der Basisbandempfangsradardaten für einen gegebenen Radarkanal (z. B. einen gegebenen HF-Empfänger 515). Beispielsweise kann der Dezimierer 575 die Basisbandempfangsradardaten heruntertakten und glätten, bevor die Basisbandempfangsradardaten an das HF-Untersystem 510 geliefert werden, um die Datenrate der Basisbandempfangsradardaten zu verringern.
  • Der beispielhafte Empfängerchip 110 von 5 umfasst eine beispielhafte Empfängertaktlogik 580 zum Verarbeiten des Taktsignals, das über den Empfängertakt-Eingangsport 150 (z. B. von dem Zeitvorgabechip 120) empfangen wird. Beispielsweise kann die Empfängertaktlogik 580 das über den Empfängertakt-Eingangsport 150 empfangene Taktsignal aufteilen, dividieren und/oder multiplizieren usw., um andere Taktsignale mit den gleichen, niedrigeren und/oder höheren Frequenzen zu erzeugen. Die resultierenden Taktsignale, die von der Empfängertaktlogik 580 erzeugt werden, werden verwendet, um Elemente des Empfängerchips 110 wie das digitale Untersystem 505, die ADCs 540 und 545, den Mischer 525 usw. anzusteuern.
  • Ein Blockdiagramm einer beispielhaften Implementierung des Zeitvorgabechips 120 des beispielhaften Chipsatzes 100 von 1. ist in 6 dargestellt. Der beispielhafte Zeitvorgabechip 120 von 6 umfasst den Sendertakt-Ausgangsport 180, den Empfängertakt-Ausgangsport 185 und den Systemtakt-Ausgangsport 190. Der beispielhafte Zeitvorgabechip 120 von 6 umfasst zudem einen beispielhaften temperaturgesteuerten Quarzoszillator (TCXO) 605, um eine Taktquelle für die Taktsignale bereitzustellen, die von dem Sendertakt-Ausgangsport 180, dem Empfängertakt-Ausgangsport 185 und dem Systemtakt-Ausgangsport 190 ausgegeben werden sollen. Der beispielhafte Zeitvorgabechip 120 von 6 umfasst einen oder mehrere beispielhafte Phasenregelkreise (PLLs) 610, 615 zum Hochskalieren der Taktfrequenz des TCXO 605, um ein Taktsignal mit einer höheren Taktfrequenz zu erhalten, das den Senderchip (die Senderchips) 105 und den Empfängerchip (die Empfängerchips) 110 ansteuern kann. Der beispielhafte Zeitvorgabechip 120 von 6 umfasst einen beispielhaften Aufteiler 620, der das hochskalierte Taktsignal über den Sendertakt-Ausgangsport 180 und den Empfängertakt-Ausgangsport 185 ausgibt. Der beispielhafte Zeitvorgabechip 120 von 6 umfasst zudem einen beispielhaften Taktteiler 625, der die Taktfrequenz des hochskalierten Taktsignals auf eine Taktfrequenz herunterskaliert, die zum Ansteuern des Digitalprozessorchips 115 geeignet ist. Der Taktteiler 625 gibt das herunterskalierte Taktsignal über den Systemtakt-Ausgangsport 190 aus.
  • Ein Blockdiagramm eines zweiten beispielhaften Radarbildgebungssystems 700, das mit dem beispielhaften Chipsatz 100 von 1 implementiert ist, ist in 7 dargestellt. In dem dargestellten Beispiel von 7 ist der Chipsatz 100 auf ähnliche Weise angeordnet wie in der Anordnung, die in dem ersten beispielhaften Radarbildgebungssystem 200 von 2 verwendet wird. Das Radarbildgebungssystem 700 veranschaulicht jedoch weitere beispielhafte Implementierungsdetails. Beispielsweise umfasst das Radarbildgebungssystem 700 vier Senderchips 105 und zwölf Empfängerchips 110. Somit umfasst der Digitalprozessorchip 115 des beispielhaften Radarbildgebungssystems 700 mindestens vier serielle Senderports 155, die jeweils mit mindestens vier Sende-SerDes-Schaltungen 315 in Kommunikation stehen, und mindestens zwölf serielle Empfängerports 160, die jeweils mit mindestens zwölf Empfangs-SerDes-Schaltungen 325 in Kommunikation stehen. Ferner umfasst jeder der vier Senderchips 105 des Radarbildgebungssystems 700 acht HF-Sender 415 und jeder der Empfängerchips 110 des Radarbildgebungssystems 700 umfasst acht HF-Empfänger 515.
  • Der Zeitvorgabechip 120 des Radarbildgebungssystems 700 umfasst einen TCXO 605 mit einer Taktfrequenz von 55 Megahertz (MHz). Die PLLs 610, 615 sind so strukturiert, dass sie das Taktsignal aus dem TCXO 605 um den Faktor 160 hochskalieren, um ein hochskaliertes Taktsignal mit einer Taktfrequenz von 8,8 Gigahertz (GHz) zu erhalten, das über den Sendertakt-Ausgangsport 180 und den Empfängertakt-Ausgangsport 185 ausgegeben wird. Die Sendertaktlogik 480 jedes Senderchips 105 empfängt das 8,8-GHz-Taktsignal über seinen Sendertakt-Eingangsport 135. Die Taktlogik 480 leitet das 8,8-GHz-Taktsignal weiter, um die DACs 420 und 425 anzusteuern, skaliert das 8,8-GHz-Taktsignal um den Faktor 9 hoch, um ein 79,2-GHz-Signal zum Ansteuern des Mischers 440 zu erhalten, und dividiert das 8,8-GHz-Taktsignal durch den Faktor 32, um ein 275-MHz-Signal zum Ansteuern des digitalen Untersystems zu erhalten 405. Die Empfängertaktlogik 580 jedes Empfängerchips 110 empfängt das 8,8-GHz-Taktsignal über seinen Empfängertakt-Eingangsport 150. Die Taktlogik 580 dividiert das 8,8-GHz-Taktsignal durch den Faktor 4, um ein 2,2-GHz-Taktsignal zum Ansteuern der ADCs 540 und 545 zu erhalten, skaliert das 8,8-GHz-Taktsignal um den Faktor 9 hoch, um ein 79,2-GHz-Signal zum Ansteuern des Mischers 525 zu erhalten, und dividiert das 8,8-GHz-Taktsignal durch einen Faktor 32, um ein 275-MHz-Signal zum Ansteuern des digitalen Untersystems 505 zu erhalten.
  • Obwohl eine beispielhafte Weise zum Implementieren des Chipsatzes 100 allein oder im Zusammenhang mit den beispielhaften Radarbildgebungssystemen 200 und/oder 700 in Fig. 1-7 dargestellt ist, können eines oder mehrere der in 1-7 dargestellten Elemente, Prozesse und/oder Vorrichtungen kombiniert, geteilt, umgeordnet, ausgelassen, beseitigt und/oder auf andere Weise implementiert werden. Ferner können der eine oder die mehreren beispielhaften Senderchips 105, der eine oder die mehreren beispielhaften Empfängerchips 110, ein beispielhafter Digitalprozessorchip 115, der beispielhafte Zeitvorgabechip 120, die eingebettete Steuereinheit 205, der beispielhafte Sende-DSP 305, der beispielhafte Speicher 310, die beispielhafte(n) SerDes-Schaltung(en) 315, die beispielhafte Sende-DMA-Schaltung 320, die beispielhafte(n) Empfangs-SerDes-Schaltung(en) 325, die beispielhafte Empfangs-DMA-Schaltung 330, der eine oder die mehreren beispielhaften Empfangs-DSP(s) 340, der eine oder die mehreren beispielhaften Hardware-Beschleuniger 345 die beispielhafte H/W-DMA-Schaltung 350, der beispielhafte Cache 355, das beispielhafte digitale Untersystem 405, das beispielhafte HF-Untersystem 410, beispielhafte HF-Sender 415, die beispielhaften DACs 420/425, die beispielhaften LPFs 430/435, die beispielhaften Mischer 440, der beispielhafte PA 445, die beispielhafte Eingangs-SerDes-Schaltung 450, der beispielhafte Speicher 455, der beispielhafte Kanalisierer 460, die beispielhafte DMA-Schaltung 465, die beispielhafte CPU 470, der beispielhafte Interpolierer 475, die beispielhafte Sendertaktlogik 480, das beispielhafte digitale Untersystem 505, das beispielhafte HF-Untersystem 510, der eine oder die mehreren beispielhaften HF-Empfänger 515, der beispielhafte PA 520, der beispielhafte Mischer 525, die beispielhaften LPFs 530/535, die beispielhaften ADCs 540/545, der beispielhafte Speicher 550, die beispielhafte Ausgangs-SerDes-Schaltung 555, der beispielhafte Kanalisierer 560, die beispielhafte DMA-Schaltung 565, die beispielhafte CPU 570, der beispielhafte Dezimierer 575, die beispielhafte Empfängertaktlogik 580 und/oder allgemeiner der beispielhafte Chipsatz 100 durch Hardware, Software, Firmware und/oder eine beliebige Kombination von Hardware, Software und/oder Firmware implementiert werden. So könnten beispielsweise der eine oder die mehreren beispielhaften Senderchips 105, der eine oder die mehreren beispielhaften Empfängerchips 110, ein beispielhafter Digitalprozessorchip 115, der beispielhafte Zeitvorgabechip 120, die eingebettete Steuereinheit 205, der beispielhafte Sende-DSP 305, der beispielhafte Speicher 310, die beispielhafte(n) SerDes-Schaltung(en) 315, die beispielhafte Sende-DMA-Schaltung 320, die beispielhafte(n) Empfangs-SerDes-Schaltung(en) 325, die beispielhafte Empfangs-DMA-Schaltung 330, der eine oder die mehreren beispielhaften Empfangs-DSP(s) 340, der eine oder die mehreren beispielhaften Hardware-Beschleuniger 345 die beispielhafte H/W-DMA-Schaltung 350, der beispielhafte Cache 355, das beispielhafte digitale Untersystem 405, das beispielhafte HF-Untersystem 410, beispielhafte HF-Sender 415, die beispielhaften DACs 420/425, die beispielhaften LPFs 430/435, die beispielhaften Mischer 440, der beispielhafte PA 445, die beispielhafte Eingangs-SerDes-Schaltung 450, der beispielhafte Speicher 455, der beispielhafte Kanalisierer 460, die beispielhafte DMA-Schaltung 465, die beispielhafte CPU 470, der beispielhafte Interpolierer 475, die beispielhafte Sendertaktlogik 480, das beispielhafte digitale Untersystem 505, das beispielhafte HF-Untersystem 510, der eine oder die mehreren beispielhaften HF-Empfänger 515, der beispielhafte PA 520, der beispielhafte Mischer 525, die beispielhaften LPFs 530/535, die beispielhaften ADCs 540/545, der beispielhafte Speicher 550, die beispielhafte Ausgangs-SerDes-Schaltung 555, der beispielhafte Kanalisierer 560, die beispielhafte DMA-Schaltung 565, die beispielhafte CPU 570, der beispielhafte Dezimierer 575, die beispielhafte Empfängertaktlogik 580 und/oder allgemeiner der beispielhafte Chipsatz 100 jeweils durch eine oder mehrere analoge oder digitale Schaltungen, logische Schaltungen, programmierbare Prozessoren, programmierbare Controller, Grafikverarbeitungseinheiten (GPUs), Digitalsignalprozessoren (DSPs), anwendungsspezifische integrierte Schaltungen (ASICs), programmierbare Logikvorrichtungen (PLDs), feldprogrammierbare Gatteranordnungen (FPGAs) und/oder feldprogrammierbare Logikvorrichtungen (FPLDs) implementiert werden. Wenn einer der Vorrichtungs- oder Systemansprüche dieses Patents so gelesen wird, dass er eine reine Software- und/oder Firmware-Implementierung abdeckt, sind der beispielhafte Chipsatz 100, der eine oder die mehreren beispielhaften Senderchips 105, der eine oder die mehreren beispielhaften Empfängerchips 110, ein beispielhafter Digitalprozessorchip 115, der beispielhafte Zeitvorgabechip 120, die eingebettete Steuereinheit 205, der beispielhafte Sende-DSP 305, der beispielhafte Speicher 310, die beispielhafte(n) SerDes-Schaltung(en) 315, die beispielhafte Sende-DMA-Schaltung 320, die beispielhafte(n) Empfangs-SerDes-Schaltung(en) 325, die beispielhafte Empfangs-DMA-Schaltung 330, der eine oder die mehreren beispielhaften Empfangs-DSP(s) 340, der eine oder die mehreren beispielhaften Hardware-Beschleuniger 345 die beispielhafte H/W-DMA-Schaltung 350, der beispielhafte Cache 355, das beispielhafte digitale Untersystem 405, das beispielhafte HF-Untersystem 410, beispielhafte HF-Sender 415, die beispielhaften DACs 420/425, die beispielhaften LPFs 430/435, die beispielhaften Mischer 440, der beispielhafte PA 445, die beispielhafte Eingangs-SerDes-Schaltung 450, der beispielhafte Speicher 455, der beispielhafte Kanalisierer 460, die beispielhafte DMA-Schaltung 465, die beispielhafte CPU 470, der beispielhafte Interpolierer 475, die beispielhafte Sendertaktlogik 480, das beispielhafte digitale Untersystem 505, das beispielhafte HF-Untersystem 510, der eine oder die mehreren beispielhaften HF-Empfänger 515, der beispielhafte PA 520, der beispielhafte Mischer 525, die beispielhaften LPFs 530/535, die beispielhaften ADCs 540/545, der beispielhafte Speicher 550, die beispielhafte Ausgangs-SerDes-Schaltung 555, der beispielhafte Kanalisierer 560, die beispielhafte DMA-Schaltung 565, die beispielhafte CPU 570, der beispielhafte Dezimierer 575 und/oder die beispielhafte Empfängertaktlogik 580 hiermit ausdrücklich so definiert, dass sie eine nichttransitorische computerlesbare Speichervorrichtung oder eine Speicherplatte wie etwa einen Speicher, eine DVD, eine CD, eine Blu-ray-Disc usw. umfassen, die die Software und/oder Firmware enthält. Ferner kann der beispielhafte Chipsatz 100 ein oder mehrere Elemente, Prozesse und/oder Vorrichtungen zusätzlich zu oder anstelle der in 1-7 dargestellten umfassen, und/oder kann mehr als eines oder alle der dargestellten Elemente, Prozesse und Vorrichtungen umfassen. Wie er hier verwendet wird, umfasst der Ausdruck „in Kommunikation“, einschließlich Variationen davon, direkte Kommunikation und/oder indirekte Kommunikation über eine oder mehrere Zwischenkomponenten und erfordert keine direkte physische (z. B. drahtgebundene) Kommunikation und/oder ständige Kommunikation, sondern umfasst zusätzlich selektive Kommunikation in periodischen Intervallen, geplanten Intervallen, aperiodischen Intervallen und/oder zu einmaligen Ereignissen.
  • Ablaufdiagramme, die eine beispielhafte Hardwarelogik, maschinenlesbare Befehle, durch Hardware implementierte Zustandsmaschinen und/oder eine beliebige Kombination davon zum Implementieren einer softwaredefinierten Radararchitektur, wie beispielsweise der beispielhaften Radarbildgebungssysteme 200 und/oder 700, mit dem beispielhaften Chipsatz 100 repräsentieren, sind in 8-11 gezeigt. In diesen Beispielen können die maschinenlesbaren Befehle ein oder mehrere ausführbare Programme oder Teile eines ausführbaren Programms zur Ausführung durch einen Computerprozessor wie beispielsweise den Prozessor 1212 sein, der in der nachstehend in Verbindung mit 12 diskutierten beispielhaften Prozessorplattform 1200 gezeigt ist. Das eine oder die mehreren Programme oder Teile davon können in Software enthalten sein, die auf einem nichttransitorischen computerlesbaren Speichermedium wie einer CD-ROM, einer Diskette, einer Festplatte, einer DVD oder einer Blu-ray-Disk™ oder einem dem Prozessor 1212 zugeordneten Speicher gespeichert ist, aber das gesamte Programm oder die gesamten Programme und/oder Teile davon könnten alternativ von einem anderen Vorrichtung als dem Prozessor 1212 ausgeführt werden und/oder in Firmware oder dedizierter Hardware enthalten sein. Obwohl das eine oder die mehreren beispielhaften Programme unter Bezugnahme auf die in den 8-11 dargestellten Ablaufdiagramme beschrieben sind, können alternativ viele andere Verfahren zum Implementieren von softwaredefinierten Radararchitekturen mit dem beispielhaften Chipsatz 100 verwendet werden. Zum Beispiel kann unter Bezugnahme auf die in 8-11 dargestellten Ablaufdiagramme die Ausführungsreihenfolge der Blöcke geändert werden und/oder einige der beschriebenen Blöcke können geändert, beseitigt, kombiniert und/oder in mehrere Blöcke unterteilt werden. Zusätzlich oder alternativ können einige oder alle der Blöcke durch eine oder mehrere Hardware-Schaltungen (z. B. diskrete und/oder integrierte analoge und/oder digitale Schaltungen, eine FPGA, eine ASIC, einen Komparator, einen Operationsverstärker (op-amp), eine Logikschaltung usw.) implementiert werden, die so strukturiert ist, dass sie die entsprechende Operation ausführt, ohne Software oder Firmware auszuführen.
  • Die hier beschriebenen maschinenlesbaren Befehle können in einem oder mehreren komprimierten Formaten, verschlüsselten Formaten, fragmentierten Formaten, verpackten Formaten usw. gespeichert werden. Maschinenlesbare Befehle, wie sie hier beschrieben sind, können als Daten (z. B. Abschnitte von Befehlen, Code, Darstellungen von Code usw.) gespeichert werden, die zum Erstellen, Herstellen und/oder Produzieren von maschinenausführbaren Befehlen verwendet werden können. Beispielsweise können die maschinenlesbaren Befehle fragmentiert und auf einer oder mehreren Speichervorrichtungen und/oder Rechenvorrichtungen (z. B. Servern) gespeichert werden. Die maschinenlesbaren Befehle erfordern möglicherweise Installation, Änderung, Anpassung, Aktualisierung, Kombination, Ergänzung, Konfiguration, Entschlüsselung, Dekomprimierung, Entpackung, Verteilung, Neuzuweisung usw., um sie direkt von einer Rechenvorrichtung und/oder anderen Maschine lesbar und/oder ausführbar zu machen. Beispielsweise können die maschinenlesbaren Befehle in mehreren Teilen gespeichert werden, die einzeln komprimiert, verschlüsselt und auf separaten Rechenvorrichtungen gespeichert werden, wobei die Teile, wenn sie entschlüsselt, dekomprimiert und kombiniert werden, einen Satz ausführbarer Befehle bilden, die ein Programm wie z. B. das hier beschriebene implementieren. In einem weiteren Beispiel können die maschinenlesbaren Befehle in einem Zustand gespeichert werden, in dem sie von einem Computer gelesen werden können, erfordern jedoch das Hinzufügen einer Bibliothek (z. B. einer Bibliothek für dynamische Links), eines Softwareentwicklungs-Kits (SDK) und einer Anwendungsprogrammierungsschnittstelle (API) usw., um die Befehle auf einer bestimmten Rechenvorrichtung oder einer anderen Vorrichtung auszuführen. In einem weiteren Beispiel müssen die maschinenlesbaren Befehle möglicherweise konfiguriert (z. B. Einstellungen gespeichert, Daten eingegeben, Netzadressen aufgezeichnet usw.) werden, bevor die maschinenlesbaren Befehle und/oder die entsprechenden Programme in Gänze oder teilweise ausgeführt werden können. Somit sollen die offenbarten maschinenlesbaren Befehle und/oder entsprechenden Programme solche maschinenlesbare Befehle und/oder Programme unabhängig von dem speziellen Format oder Zustand der maschinenlesbaren Befehle und/oder Programme bei Speicherung oder sonstiger Lagerung oder im Transit umfassen.
  • Wie es oben erwähnt ist, können die beispielhaften Prozesse von 8-11 unter Verwendung ausführbarer Befehle (z. B. computer- und/oder maschinenlesbare Befehle) implementiert werden, die auf einem nichttransitorischen Computer und/oder maschinenlesbaren Medium wie etwa einem Festplattenlaufwerk, einem Flash-Speicher, einem Nur-Lese-Speicher, einer CD, einer DVD, einem Cache, einem Speicher mit wahlfreiem Zugriff und/oder einer anderen Speichervorrichtung oder einer anderen Speicherplatte gespeichert sind, auf der Informationen für eine beliebige Dauer (z. B. für längere Zeiträume, dauerhaft, für kurze Zeiträume, für vorübergehende Pufferung und/oder zum Zwischenspeichern der Informationen) gespeichert werden. Wie er hier verwendet wird, ist der Begriff nichttransitorisches computerlesbares Medium ausdrücklich so definiert, dass er jede Art von computerlesbarer Speichervorrichtung und/oder Speicherplatte einschließt und sich ausbreitende Signale und Übertragungsmedien ausschließt. Wie sie hier verwendet werden, werden die Begriffe „computerlesbar“ und „maschinenlesbar“ als gleichwertig angesehen, sofern nichts anderes angegeben ist.
  • „Aufweisen“ und „Umfassen“ (und alle Formen und Zeitformen davon) werden hier als Begriffe mit offenem Ende verwendet. Wenn also ein Anspruch irgendeine Form von „aufweisen“ oder „umfassen“ (z. B. umfasst, weist auf, umfassend, aufweisend usw.) als Oberbegriff oder innerhalb einer Anspruchsaufzählung jeglicher Art verwendet, ist dies so zu verstehen, dass zusätzliche Elemente, Begriffe usw. vorhanden sein können, ohne außerhalb des Geltungsbereichs des entsprechenden Anspruchs oder der entsprechenden Aufzählung zu fallen. Wie er hier verwendet wird, hat der Ausdruck „mindestens“, wenn er beispielsweise in einem Oberbergriff eines Anspruchs als Übergangsbegriff verwendet wird, auf die gleiche Weise ein offenes Ende wie die Begriffe „umfassen“ und „aufweisen“. Der Begriff „und/oder“ bezieht sich, wenn er beispielsweise in einer Form wie A, B und/oder C verwendet wird, auf eine beliebige Kombination oder Teilmenge von A, B, C wie (1) A allein, (2) B allein, (3) C allein, (4) A mit B, (5) A mit C, (6) B mit C und (7) A mit B und mit C. Wie er hier im Zusammenhang mit der Beschreibung von Strukturen, Komponenten, Elementen, Objekten und/oder Dingen verwendet wird, soll sich der Ausdruck „mindestens eines von A und B“ auf Implementierungen beziehen, die (1) mindestens ein A, (2) mindestens ein B oder (3) mindestens ein A und mindestens ein B umfassen. In ähnlicher Weise soll sich der Ausdruck „mindestens eines von A oder B“, wie er hier im Zusammenhang mit der Beschreibung von Strukturen, Komponenten, Elementen, Objekten und/oder Dingen verwendet wird, auf Implementierungen beziehen, die (1) mindestens ein A, (2) mindestens ein B oder (3) mindestens ein A und mindestens ein B umfassen. Wie er hier im Zusammenhang mit der Beschreibung der Durchführung oder Ausführung von Prozessen, Befehle, Aktionen, Aktivitäten und/oder Schritte verwendet wird, soll sich der Ausdruck „mindestens eines von A und B“ auf Implementierungen beziehen, die (1) mindestens ein A, (2) mindestens ein B oder (3) mindestens ein A und mindestens ein B umfassen. Wie er hier im Zusammenhang mit der Beschreibung der Durchführung oder Ausführung von Prozessen, Befehlen, Aktionen, Aktivitäten und/oder Schritte verwendet wird, soll sich der Ausdruck „mindestens eines von A oder B“ in ähnlicher Weise sich auf Implementierungen beziehen, die (1) mindestens ein A, (2) mindestens ein B oder (3) mindestens ein A und mindestens ein B umfassen.
  • Wie er hier verwendet wird, umfasst der Ausdruck „in Kommunikation“, einschließlich Variationen davon, direkte Kommunikation und/oder indirekte Kommunikation über eine oder mehrere Zwischenkomponenten und erfordert keine direkte physische (z. B. drahtgebundene) Kommunikation und/oder ständige Kommunikation, sondern umfasst zusätzlich selektive Kommunikation in periodischen Intervallen, geplanten Intervallen, aperiodischen Intervallen und/oder zu einmaligen Ereignissen.
  • Ein beispielhaftes Programm 800, das von dem beispielhaften Chipsatz 100 ausgeführt werden kann, um eine softwaredefinierte Radararchitektur wie beispielsweise die beispielhaften Radarbildgebungssysteme 200 und/oder 700 zu implementieren, ist in 8 dargestellt. Unter Bezugnahme auf die vorhergehenden Figuren und die zugehörigen schriftlichen Beschreibungen ist beginnt das beispielhafte Programm 800 von 8 die Ausführung bei Block 805, in dem ein oder mehrere Prozessoren des Digitalprozessorchips 115, wie beispielsweise der eine oder die mehreren Empfangs-DSPs 340, Steuerdaten über den Steuerport 170 des Digitalprozessorchips 115 erhalten. Beispielsweise können die Steuerdaten von einer externen Vorrichtung wie der eingebetteten Steuereinheit 205 an den Steuerport 170 angelegt werden. Die in Block 805 erhaltenen Steuerdaten dienen zum Initialisieren der softwaredefinierten Radarplattform wie beispielsweise der beispielhaften Radarbildgebungssysteme 200 und/oder 700, die mit dem Chipsatz 100 implementiert werden. Beispielsweise können die in Block 805 erhaltenen Steuerdaten Parameter des Chipsatzes 100 wie, ohne darauf beschränkt zu sein, eine Anzahl von Senderchips 105 in dem Chipsatz, eine Anzahl von Empfängerchips 110 in dem Chipsatz, eine Anzahl von Radarkanälen, die von dem einen oder den mehreren Senderchips 105 und dem einen oder den mehreren Empfängerchips 110 unterstützt werden, Taktraten für die jeweiligen Chips in dem Chipsatz 100, eine Radarabtastrate und/oder eine Dauer des Radarabtastintervalls, Parameter und/oder andere Eigenschaften der Basisbandradarwellenformdaten, die für den Senderchip (die Senderchips) 105 erzeugt werden sollen, Parameter und/oder andere Eigenschaften der Signalverarbeitung, die an den Basisbandempfangsradardaten durchgeführt werden soll, die von den Empfängerchips 110 erhalten werden sollen, usw. konfigurieren.
  • In einigen Beispielen verwenden der eine oder die mehreren Empfangs-DSPs 340 des Digitalprozessorchips 115 (z. B. ein Empfangs-DSP 340, der als Master-Empfangs-DSP festgelegt ist) in Block 805 die Steuerdaten, um die Signalverarbeitungsoperationen zu konfigurieren, die an den Basisbandempfangsradardaten ausgeführt werden sollen, um die mehrdimensionalen Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) zu bestimmen, die über den Ausgabestromport 165 des Digitalprozessorchips 115 ausgegeben werden sollen, und verbreiten andere empfängerbezogene Steuerdaten an die die CPU 570 jedes Empfängerchips 110, der in dem Chipsatz 100 enthalten ist, wodurch die CPU 570 das digitale Untersystem 505, das HF-Untersystem 510 und die Empfängertaktlogik 580 des Empfängerchips 110 initialisieren kann. In einigen Beispielen verwenden der eine oder die mehreren Empfangs-DSPs 340 (z. B. ein Empfangs-DSP 340, der als Hauptempfänger-DSP festgelegt ist) Steuerdaten, die die Anzahl der Empfängerchips 110 in dem Chipsatz und/oder die Anzahl der von den Empfängerchips 110 unterstützten Radarkanäle spezifizieren, um den Empfangs-DMA 330 zu programmieren, Basisbandempfangsradardaten aus den Empfänger-SerDes-Schaltungen 325 in Kommunikation mit einem oder mehreren seriellen Empfängerports 160 (z. B. welche Schnittstelle mit dem einen oder den mehreren Empfängerchips 110) zu lesen und die Basisbandempfangsradardaten in den Speicher 310 (z. B. in jeweilige Abschnitte des Speichers 310, die den jeweiligen Radarkanälen zugeordnet sind, die von den Empfängerchips 110 implementiert werden) zu schreiben. In einigen Beispielen verwenden die Empfangs-DSPs 340 (z. B. ein Empfangs-DSP 340, der als Master-Empfänger-DSP festgelegt ist) die Steuerdaten, um das Format der mehrdimensionalen Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) zu konfigurieren, die über den Ausgabestromport 165 des Digitalprozessorchips 115 ausgegeben werden sollen.
  • In einigen Beispielen liefern der eine oder die mehreren Empfangs-DSPs 340 in Block 805 die senderbezogenen Steuerdaten an den Sende-DSP 305 des Digitalprozessorchips 115 (z. B. über den Cache 355) und der Sende-DSP 305 verwendet die Steuerdaten, um die Erzeugung der zu sendenden Basisbandradarwellenformdaten zu konfigurieren, und verbreitet auch andere senderbezogene Steuerdaten an die CPU 470 jedes in dem Chipsatz 100 enthaltenen Senderchips 105, wodurch die CPU 470 das digitale Untersystem 405, das HF-Untersystem 410 und die Sendertaktlogik 480 des Senderchips 105 initialisieren kann. In einigen Beispielen verwendet der Sende-DSP 305 Steuerdaten, die die Anzahl der Senderchips 105 in dem Chipsatz und/oder die Anzahl der Radarkanäle, die von den Senderchips 105 unterstützt werden, angeben, um die Sende-DMA 320 dazu zu programmieren, Basisbandradarwellenformdaten aus dem Speicher 310 (z. B. aus jeweiligen Abschnitten des Speichers 310, die den jeweiligen Radarkanälen zugeordnet sind, die durch den einen oder die mehreren Senderchips 105 implementiert werden) zu lesen und die Daten in die eine oder die mehreren Sender-SerDes-Schaltungen 315 in Kommunikation mit einer oder mehreren seriellen Senderports 155 (die z. B. ein Schnittstelle mit dem einen oder den mehreren Senderchips 105 bilden) zu schreiben.
  • In Block 810 konfiguriert der Sende-DSP 305 des Digitalprozessorchips 115 den einen oder die mehreren Senderchips 105, die in dem Chipsatz 100 enthalten sind. Beispielsweise erzeugt der Sende-DSP 305 in Block 810 die Basisbandradarwellenformdaten und liefert die Basisbandradarwellenformdaten an den Senderchip (die Senderchips) 105. Ein beispielhaftes Programm 810P, das ausgeführt werden kann, um die Verarbeitung bei Block 810 zu implementieren, ist in 9 dargestellt. Das beispielhafte Programm 810P von 9 beginnt die Ausführung bei Block 905, in dem der Sende-DSP 305 beginnt, die Basisbandradarwellenformdaten für jeden der in dem Chipsatz 100 enthaltenen Senderchips 105 zu erzeugen. Für einen gegebenen des einen oder der mehreren Senderchips 105 erzeugt der Sende-DSP 305 in Block 910 die Basisbandradarwellenformdaten für jeweilige der von dem Senderchip 105 implementierten HF-Sendekanäle. Wie es oben beschrieben ist, implementieren die HF-Sender 415 des Senderchips 105 entsprechende HF-Sendekanäle. In einigen Beispielen können die HF-Sender 415 in dem Senderchip 105 die gleichen Basisbandradarwellenformdaten verwenden, um ihre jeweiligen Sende-HF-Signale zu erzeugen, wogegen in einigen Beispielen unterschiedliche Basisbandradarwellenformdaten auf unterschiedliche HF-Sendern 415 oder Gruppen davon zur Verwendung beim Erzeugen ihrer jeweiligen Sende-HF-Signale angewendet werden. In einigen Beispielen sind die Eigenschaften der Basisbandradarwellenformdaten, die für die jeweiligen HF-Sendekanäle des Senderchips 105 erzeugt werden sollen, in den Steuerdaten spezifiziert, die über den Steuerport 170 erhalten werden.
  • Dementsprechend verwendet der Sende-DSP 305 in Block 910 die über den Steuerport 170 erhaltenen Steuerdaten, um die geeigneten Basisbandradarwellenformdaten für die jeweiligen HF-Sender 415 des gegebenen Senderchips 105, der konfiguriert wird, zu erzeugen. Beispielsweise kann der Sende-DSP 305 basierend auf den Steuerdaten einen Satz von Basisbandradarwellenformdaten mit spezifizierten Eigenschaften (z. B. Impulsform, Impulsdauer, Impulsintervall usw.) erzeugen, die über alle HF-Sender 415 des Senderchips 105 hinweg verwendet werden sollen. In einem solchen Beispiel speichert der Sende-DSP 305 den Satz von Basisbandradarwellenformen in dem Speicher 315 des Digitalprozessorchips 115 zur Verwendung durch alle HF-Sender 415 des Senderchips 105. In einem weiteren Beispiel kann der Sende-DSP 305 basierend auf den Steuerdaten einen ersten Satz von Basisbandradarwellenformdaten mit ersten spezifizierten Eigenschaften (z. B. einer ersten Impulsform, einer ersten Impulsdauer, einem ersten Impulsintervall usw.) für einen ersten der HF-Sender 415 des Senderchips 105 erzeugen und einen zweiten Satz von Basisbandradarwellenformdaten mit zweiten spezifizierten Eigenschaften (z. B. einer zweiten Impulsform, einer zweiten Impulsdauer, einem zweiten Impulsintervall usw.) für einen zweiten der HF-Sender 415 des Senderchips 105 erzeugen, und so weiter für die anderen HF-Sender 415 des Senderchips 105. In einem solchen Beispiel speichert der Sende-DSP 305 die verschiedenen Sätze von Basisbandradarwellenformdaten, die für die jeweiligen HF-Sender 415 des gegebenen Senderchips 105 erzeugt werden, in verschiedenen Abschnitten des Speichers 310, die jeweils den entsprechenden HF-Sendern 415 des gegebenen Senderchips 105 zugeordnet sind.
  • In Block 915 veranlasst der Sende-DSP 305, dass die Basisbandradarwellenformdaten in den gegebenen Senderchip 105, der konfiguriert wird, geschrieben werden. Beispielsweise kann der Sende-DSP 305 die Sende-DMA-Schaltung 320 basierend auf den Eingangssteuerdaten dazu konfigurieren, die Basisbandradarwellenformdaten für den gegebenen Senderchip 105 aus dem Speicher 315 zu lesen und die Basisbandradarwellenformdaten in die Sende-SerDes-Schaltung 315 zu schreiben, die dem seriellen Senderport 155 zugeordnet ist, der mit dem Senderchip 105 gekoppelt ist. Wenn beispielsweise ein Satz von Basisbandradarwellenformdaten für alle HF-Sender 415 des gegebenen Senderchips 105 verwendet werden soll, kann die Sende-DMA-Schaltung 320 dazu konfiguriert werden, den Satz von Basisbandradarwellenformdaten aus einem Abschnitt des Speichers 315, der dem Senderchip 105 zugeordnet ist, zu lesen und diesen Satz von Basisbandradarwellenformdaten in die Sende-SerDes-Schaltung 315 zu schreiben, die dem seriellen Senderport 155 zugeordnet ist, der mit dem Senderchip 105 gekoppelt ist. In Beispielen, in denen verschiedene Sätze von Basisbandradarwellenformdaten für verschiedene von HF-Sendern 415 des gegebenen Senderchips 105 verwendet werden sollen, kann die Sende-DMA-Schaltung 320 dazu konfiguriert werden, die verschiedenen Sätze von Basisbandradarwellenformdaten aus dem jeweiligen Abschnitt des Speichers 315, der den entsprechenden HF-Sendern 415 des Senderchips 105 zugeordnet ist, zu lesen und diese Sätze von Basisbandradarwellenformdaten in die Sende-SerDes-Schaltung 315 zu schreiben, die dem seriellen Senderport 155 zugeordnet ist, der mit dem Senderchip 105 gekoppelt ist. Beispielsweise kann die Sende-DMA-Schaltung 320 dazu konfiguriert werden, auf einen ersten Satz von Basisbandradarwellenformdaten zuzugreifen, die einem ersten HF-Sender 415 des Senderchips 105 zugeordnet sind, aus einem ersten Abschnitt des Speichers 315 zuzugreifen und diesen ersten Satz von Basisbandradarwellenformdaten in die Sende-SerDes-Schaltung 315, die dem Senderchip 105 zugeordnet ist, zu schreiben, und kann dazu konfiguriert werden, auf einen zweiten Satz von Basisbandradarwellenformdaten, die einem zweiten HF-Sender 415 des Senderchips 105 zugeordnet sind, aus einem zweiten Abschnitt des Speichers 315 zuzugreifen und diesen zweiten Satz von Basisbandradarwellenformdaten in die Sende-SerDes-Schaltung 315, die dem Senderchip 105 zugeordnet ist, zu schreiben, und so weiter für die anderen HF-Sender 415 des Senderchips 105.
  • In Block 920 setzt der Sende-DSP 305 die Verarbeitung fort, bis die Basisbandradarwellenformdaten für alle des einen oder der mehreren in dem Chipsatz 100 enthaltenen Senderchips 105 erzeugt wurden. Dann endet die Ausführung des beispielhaften Programms 810P.
  • Unter erneuter Bezugnahme auf 8 aktiviert der Digitalprozessorchip 115 in Block 815 die softwaredefinierte Radarplattform. Beispielsweise können der Sende-DSP 305 und/oder der eine oder die mehreren Empfangs-DSP 340 des Digitalprozessorchips 115 den einen oder die mehreren Senderchips 105, den einen oder die mehreren Empfängerchips 110 und/oder den Zeitvorgabechip 120 des Chipsatzes 100 durch Setzen eines Freigabestifts/-ports auf den jeweiligen Chips, Programmieren von Registern der jeweiligen Chips usw. aktivieren.
  • In Block 820 erhalten der eine oder die mehreren Empfangs-DSPs 340 des Digitalprozessorchips 115 Basisbandempfangsradardaten von den Empfängerchips 110 des Chipsatzes 100 für ein gegebenes Abtastintervall. Ein beispielhaftes Programm 820P, das ausgeführt werden kann, um die Verarbeitung in Block 820 zu implementieren, ist in 10 dargestellt. Das beispielhafte Programm 820P von 10 beginnt bei Block 1005, in dem der eine oder die mehreren Empfangs-DSPs 340 beginnen, die Basisbandempfangsradardaten aus dem einen oder den mehreren Empfängerchips 110 des Chipsatzes 100 zu erhalten. Für einen gegebenen der Empfängerchips 110 liest der Empfangs-DMA 330 in Block 1010 (z. B. basierend auf einer in Block 805 von 8 durchgeführten Initialisierung) die Basisbandempfangsradardaten aus der Empfänger-SerDes-Schaltung 325 in Kommunikation mit dem seriellen Empfängerport 160, der diesem Empfängerchip 110 zugeordnet ist (z. B. mit diesem gekoppelt ist). Dann schreibt die Empfangs-DMA 330 in Block 1015 die Basisbandempfangsradardaten für diesen Empfängerchip 110 in einen Abschnitt des Speichers 315, der diesem Empfängerchip 110 zugeordnet ist (z. B. diesem zugewiesen ist). In einigen Beispielen umfassen die Basisbandempfangsradardaten, die für den gegebenen Empfängerchip 110, der verarbeitet wird, in den Speicher 315 geschrieben werden, mehrere Sätze von Basisbandempfangsradardaten, die jeweils den verschiedenen HF-Radarkanälen zugeordnet sind, die von den jeweiligen HF-Empfängern 515 des Empfängerchips 110 implementiert werden.
  • In Block 1020 setzen der eine oder die mehreren Empfangs-DSPs 340 die Verarbeitung fort, bis die Basisbandempfangsradardaten für alle in dem Chipsatz 100 enthaltenen Empfängerchips 110 für das gegebene Abtastintervall erhalten wurde. Dann endet die Ausführung des beispielhaften Programms 810P.
  • Unter erneuter Bezugnahme auf 8 verarbeiten der eine oder die mehreren Empfangs-DSPs 340 des Digitalprozessorchips 115 in Block 825 die von den Empfängerchips 110 des Chipsatzes 100 erhaltenen Basisbandempfangsradardaten für das gegebene Abtastintervall, um die mehrdimensionalen Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) zu bestimmen, die für dieses Abtastintervall ausgegeben werden sollen. Ein beispielhaftes Programm 825P, das ausgeführt werden kann, um die Verarbeitung in Block 825 zu implementieren, ist in 11 dargestellt. Das beispielhafte Programm 825P von 11 beginnt bei Block 1105, in dem der eine oder die mehreren Empfangs-DSPs 340 bestimmen, ob ein Abtastintervall, das auch als Rahmenzeit bezeichnet wird, abgelaufen ist. Wenn die Rahmenzeit abgelaufen ist (Block 1105), greifen der eine oder die mehreren Empfangs-DSPs 340 in Block 1110 auf die in dem Speicher 315 gespeicherten Basisbandempfangsradardaten für die entsprechende abgelaufene Rahmenzeit zu. Beispielsweise können der eine oder die mehreren Empfangs-DSPs 340 (z. B. unter Verwendung der H/W-DMA-Schaltung 350) auf die jeweiligen Sätze von Basisbandempfangsradardaten für die jeweiligen Radarkanäle (z. B. HF-Empfänger 415) zugreifen, die von dem (den) jeweiligen Empfangschip(s) 110 des Chipsatzes 100 implementiert werden. In Block 1115 verarbeiten der eine oder die mehreren Empfangs-DSPs 340 die Basisbandempfangsradardaten, auf die zugegriffen wurde, für die entsprechende Rahmenzeit, die verstrichen ist. In einigen Beispielen rufen der eine oder die mehreren Empfangs-DSPs 340 (z. B. unter Verwendung der H/W-DMA-Schaltung 350) einen oder mehrere der Hardwarebeschleuniger 345 auf, um die empfangenen Basisbandempfangsradardaten für die entsprechende Rahmenzeit, die verstrichen ist, zu verarbeiten, um die resultierenden mehrdimensionalen Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) für den gegebenen Rahmen zu bestimmen. Die Ausführung des beispielhaften Programms 825P endet dann.
  • Unter erneuter Bezugnahme auf 8 gibt der Digitalprozessorchip 115 in Block 830 die resultierenden mehrdimensionalen Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) über den Ausgabestromport 165 des Digitalprozessorchips 115 an eine externe Vorrichtung wie die eingebettete Steuereinheit 205 aus. In Block 835 bestimmt der Digitalprozessorchip 115, ob eine Umkonfiguration des Chipsatzes 100 durchgeführt werden soll. Beispielsweise können Steuerdaten, die über den Steuerport 170 erhalten werden, eine Änderung der Basisbandradarwellenformdaten, die von den einen oder den mehreren Senderchips 105 verwendet werden sollen, eine Änderung der Verarbeitung, die von dem Digitalprozessorchip 115 an den Basisbandempfangsradardaten durchgeführt werden sollen, die von den Empfängerchips 110 erhalten werden, usw. spezifizieren. Wenn eine Umkonfiguration des Chipsatzes 100 durchgeführt werden soll, kehrt die Ausführung zu Block 805 und den darauf folgenden Blöcken zurück. Zum Beispiel kann durch Zurückkehren zu Block 805 die Verarbeitung, die von dem Digitalprozessorchip 115 an den Basisbandempfangsradardaten ausgeführt werden soll, umkonfiguriert werden. Als weiteres Beispiel können durch Zurückkehren zu Block 810 die Basisbandradarwellenformdaten, die von dem einen oder den mehreren Senderchips 105 verwendet werden sollen, geändert werden. Beispielsweise kann in Block 810 der Sende-DSP 305 einen ersten Satz von Basisbandradarwellenformdaten, die zuvor für einen ersten HF-Sender 415 eines gegebenen Senderchips 105 erzeugt wurden, und einen zweiten Satz von Basisbandradarwellenformdaten, die zuvor für einen zweiten HF-Sender 415 des gegebenen Senderchips 105 erzeugt wurden, mit einem anderen dritten Satz von Basisbandradarwellenformdaten bzw. einem anderen vierten Satz von Basisbandradarwellenformdaten ersetzen.
  • In Block 840 bestimmt der Digitalprozessorchip 115, ob der Betrieb des Chipsatzes 100 zum Implementieren der softwaredefinierten Plattform beendet werden soll. Wenn der Betrieb nicht enden soll (Block 840), kehrt die Ausführung zu Block 820 und den darauf folgenden Blöcken zurück, in denen die Basisbandempfangsradardaten für ein weiteres Abtastintervall erhalten und verarbeitet werden. Andernfalls endet die Ausführung des beispielhaften Programmes 800.
  • 12 ist ein Blockdiagramm einer beispielhaften Prozessorplattform 1200, die so strukturiert ist, dass sie die Befehle von 8-11 ausführt, um eine softwaredefinierte Radararchitektur mit dem beispielhaften Chipsatz 100 von 1-7 zu implementieren. Die Prozessorplattform 1200 kann beispielsweise ein Server, ein PC, eine Workstation, eine selbstlernende Maschine (z. B. ein neuronales Netz), eine Mobilvorrichtung (z. B. ein Mobiltelefon, ein Smartphone, ein Tablet wie etwa ein iPad™), ein persönlicher digitaler Assistent (PDA) oder jede andere Art von Rechenvorrichtung sein.
  • Die Prozessorplattform 1200 des dargestellten Beispiels umfasst einen Prozessor 1212. Der Prozessor 1212 des dargestellten Beispiels ist Hardware. Beispielsweise kann der Prozessor 1212 durch eine oder mehrere integrierte Schaltungen, Logikschaltungen, Mikroprozessoren, GPUs, DSPs oder Controller aus jeder gewünschten Familie oder von jedem gewünschten Hersteller implementiert werden. Der Hardwareprozessor 1212 kann eine Vorrichtung auf Halbleiterbasis (z. B. auf Siliziumbasis) sein. In diesem Beispiel implementiert der Prozessor 1212 den beispielhaften Digitalprozessorchip 115 des Chipsatzes 100.
  • Der Prozessor 1212 des dargestellten Beispiels umfasst einen lokalen Speicher 1213 (z. B. einen Cache). Der Prozessor 1212 des dargestellten Beispiels steht über eine Verbindung 1218 mit einem Hauptspeicher in Kommunikation, der einen flüchtigen Speicher 1214 und einen nichtflüchtigen Speicher 1216 umfasst. Die Verbindung 1218 kann durch einen Bus, eine oder mehrere Punkt-zu-Punkt-Verbindungen usw. oder eine Kombination davon implementiert werden. Der flüchtige Speicher 1214 kann durch einen synchronen dynamischen Direktzugriffsspeicher (SDRAM), einen dynamischen Direktzugriffsspeicher (DRAM), einen dynamischen RAMBUS®-Direktzugriffsspeicher (RDRAM®) und/oder einen anderen Typ von Direktzugriffsspeicher implementiert werden. Der nichtflüchtige Speicher 1216 kann durch einen Flash-Speicher und/oder einen anderen gewünschten Typ einer Speichervorrichtung implementiert werden. Der Zugriff auf den Hauptspeicher 1214, 1216 wird von einem Speichercontroller gesteuert.
  • Die Prozessorplattform 1200 des dargestellten Beispiels umfasst auch eine Schnittstellenschaltung 1220. Die Schnittstellenschaltung 1220 kann durch eine beliebige Art von Schnittstellenstandard implementiert werden, wie beispielsweise eine Ethernet-Schnittstelle, einen universellen seriellen Bus (USB), eine Bluetooth®-Schnittstelle, eine Nahfeldkommunikationsschnittstelle (NFC-Schnittstelle) und/oder eine PCI-Express-Schnittstelle.
  • In dem dargestellten Beispiel sind eine oder mehrere Eingabevorrichtungen 1222 mit der Schnittstellenschaltung 1220 verbunden. Die eine oder die mehreren Eingabevorrichtungen 1222 ermöglichen es einem Anwender, Daten und/oder Befehle in den Prozessor 1212 einzugeben. Die eine oder die mehreren Eingabevorrichtungen können beispielsweise durch einen Audiosensor, ein Mikrofon, eine Kamera (Standbild oder Video), eine Tastatur, eine Taste, eine Maus, einen Berührungsbildschirm, ein Trackpad, einen Trackball oder eine Trackschiene (z. B. als Isopunkt), ein Spracherkennungssystem und/oder eine andere Mensch-Maschine-Schnittstelle implementiert werden. Viele Systeme, wie beispielsweise die Prozessorplattform 1200, können es dem Anwender auch ermöglichen, das Computersystem zu steuern und dem Computer Daten unter Verwendung physischer Gesten wie etwa ohne Einschränkung darauf Hand- oder Körperbewegungen, Gesichtsausdrücken und Gesichtserkennung zu liefern. In dem dargestellten Beispiel umfassen die Eingabevorrichtungen 1222 den einen oder die mehreren Empfängerchips 110, die mit den Empfangsantennen 225 in Kommunikation stehen.
  • Eine oder mehrere Ausgabevorrichtungen 1224 sind auch mit der Schnittstellenschaltung 1220 des dargestellten Beispiels verbunden. Die Ausgabevorrichtungen 1224 können beispielsweise durch Anzeigevorrichtungen (z. B. eine Leuchtdiode (LED), eine organische Leuchtdiode (OLED), eine Flüssigkristallanzeige (LCD), eine Kathodenstrahlröhrenanzeige (CRT), ein in der Ebene schaltende Anzeige (IPS-Anzeige), ein Berührungsbildschirm usw.), eine taktile Ausgabevorrichtung, ein Drucker und/oder ein Lautsprecher implementiert werden. Die Schnittstellenschaltung 1220 des dargestellten Beispiels umfasst somit typischerweise eine Grafiktreiberkarte, einen Grafiktreiberchip und/oder einen Grafiktreiberprozessor. In dem dargestellten Beispiel umfassen die Ausgabevorrichtungen 1224 den einen oder die mehreren Senderchips 105, die mit den Sendeantennen 215 in Kommunikation stehen.
  • Die Schnittstellenschaltung 1220 des dargestellten Beispiels umfasst zudem eine Kommunikationsvorrichtung wie etwa einen Sender, einen Empfänger, einen Sendeempfänger, ein Modem, ein Wohnblock-Gateway, einen drahtlosen Zugangspunkt und/oder eine Netzschnittstelle, um den Datenaustausch mit externen Maschinen (z. B. Rechenvorrichtungen jeglicher Art) über ein Netz 1226 zu ermöglichen. Die Kommunikation kann beispielsweise über eine Ethernet-Verbindung, eine digitale Teilnehmerleitung (DSL-Verbindung), eine Telefonleitungsverbindung, ein Koaxialkabelsystem, ein Satellitensystem, ein drahtloses Sichtliniensystem, ein Mobiltelefonsystem usw. erfolgen.
  • Die Prozessorplattform 1200 des dargestellten Beispiels umfasst auch eine oder mehrere Massenspeichervorrichtungen 1228 zum Speichern von Software und/oder Daten. Beispiele für solche Massenspeichervorrichtungen 1228 umfassen Diskettenlaufwerke, Festplatten, CD-Laufwerke, Blu-ray-Laufwerke, redundante Anordnungen unabhängiger Festplattensysteme (RAID) und DVD-Laufwerke.
  • Die maschinenausführbaren Befehle 1232, die den Befehlen von 8-11 entsprechen, können in der Massenspeichervorrichtung 1228, in dem flüchtigen Speicher 1214, in dem nichtflüchtigen Speicher 1216, in dem lokalen Speicher 1213 und/oder auf einem wechselbaren nichttransitorischen computerlesbaren Speichermedium wie einer CD oder DVD 1236 gespeichert sein.
  • Aus dem Vorstehenden wird ersichtlich, dass Verfahren, Einrichtungen, Systeme und Herstellungsgegenstände (z. B. physische Speichermedien) zum Implementieren von softwaredefinierten Radararchitekturen offenbart wurden. Einige hier offenbarte Beispiele nutzen einen Radarchipsatz, der eine digitale, softwaredefinierte Radarplattform implementieren kann. Offenbarte beispielhafte Radarchipsätze wie der beispielhafte Chipsatz 100 bieten viele Vorteile gegenüber früheren Radarimplementierungen. Beispielsweise ermöglicht der in dem beispielhaften Chipsatz 100 enthaltene Digitalprozessorchip 115, dass Radaralgorithmen durch Änderungen an Software/Firmware, die von den DSPs ausgeführt wird, überarbeitet werden können, anstatt dass strukturelle Hardwareänderungen erforderlich sind. Darüber hinaus können offenbarte beispielhafte Digitalprozessorchips 115 auch digital angepasste Filter und/oder andere Signalprozessoralgorithmen unter Verwendung von DSPs und/oder Hardwarebeschleunigern implementieren. Offenbarte beispielhafte Chipsätze wie der Chipsatz 100 unterstützen auch mehrere Sendechips 105 und Empfangschips 110, die jeweils mehrere HF-Sender bzw. HF-Empfänger umfassen, die mehrere Radarkanäle gleichzeitig senden und gleichzeitig empfangen können. Daher unterstützen offenbarte beispielhafte Chipsätze MIMO-Radararchitekturen, die auf Codemultiplex (CDMA), Frequenzmultiplex (FDMA), Zeitmultiplex (TDMA) usw. basieren, und sind nicht nur auf TDMA-MIMO-Architekturen beschränkt. Offenbarte beispielhafte Chipsätze wie der Chipsatz 100 umfassen auch eine lokale Zeitvorgabequelle, die ein synchrones Taktsignal für die lokalen HF-Oszillatoren, die digitalen Untersysteme usw. erzeugen kann, um Phasenrauschen, Lecks und andere Leistungsmetriken im Vergleich zu früheren Radarsystemen zu verbessern.
  • Somit ermöglichen offenbarte beispielhafte Chipsätze 100 eine schnelle Produktentwicklung und -verbesserung im Laufe der Zeit. Offenbarte beispielhafte Chipsätze 100 können genaue mehrdimensionale Radarbildgebungsdaten (z. B. 4D-Radarbildgebungsdaten) ausgeben. Abhängig von den in dem Chipsatz konfigurierten Radarwellenformen, Abtastintervallen, Abtastdauern usw. können beispielsweise 4D-Radarbildgebungsdaten, die Azimut-, Höhen-, Entfernungs- und Dopplerwerte mit hohen Bildraten (z. B. 20 Bilder/Sekunde) enthalten, erreicht werden. Daher können offenbarte beispielhafte Chipsätze 100 Radarbildgebungslösungen für kommerzielle Produkte und Systeme (z. B. Steuerungssysteme für AVs) sowie spezielle Testausrüstung implementieren, die auf 4D-Radarbildgebungsdaten basieren.
  • Die vorstehende Offenbarung liefert Beispiele für softwaredefinierte Radararchitekturen. Die folgenden weiteren Beispiele, die Gegenstände wie etwa einen Chipsatz zum Implementieren einer Radarplattform mit einer softwaredefinierten Radararchitektur, ein softwaredefiniertes Radarsystem, mindestens ein nichttransitorisches computerlesbares Medium, das Befehle enthält, die, wenn sie von mindestens einem Prozessor ausgeführt werden, veranlassen, dass der mindestens eine Prozessor eine softwaredefinierte Radarplattform implementiert, und ein Verfahren, das eine softwaredefinierte Radarplattform implementiert, umfassen, werden hier offenbart. Offenbarte Beispiele können einzeln und/oder in einer oder mehreren Kombinationen implementiert werden.
  • Beispiel 1 ist ein Chipsatz zum Implementieren einer softwaredefinierten Radararchitektur. Der Chipsatz von Beispiel 1 umfasst einen Digitalprozessorchip, der einen ersten seriellen Port und einen zweiten seriellen Port aufweist. Der Chipsatz von Beispiel 1 umfasst auch einen Senderchip zum Erzeugen mehrerer Sendesignale basierend auf Basisbandradarwellenformdaten, die aus dem Digitalprozessorchip erhalten werden sollen, wobei der Senderchip einen dritten seriellen Port zum Kommunizieren mit dem ersten seriellen Port des Digitalprozessorchips zum Erhalten der Basisbandradarwellenformdaten aufweist. Der Chipsatz von Beispiel 1 umfasst ferner einen Empfängerchip zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip einen vierten seriellen Port zum Kommunizieren mit dem zweiten seriellen Port des Digitalprozessorchips zum Liefern der Basisbandempfangsradardaten an den Digitalprozessorchip aufweist.
  • Beispiel 2 umfasst den Gegenstand von Beispiel 1 und umfasst ferner einen Zeitvorgabechip. Der Zeitvorgabechip von Beispiel 2 umfasst: einen ersten Taktausgang zum Liefern eines ersten Taktsignals an den Digitalprozessorchip, einen zweiten Taktausgang zum Liefern eines zweiten Taktsignals an den Senderchip, einen dritten Taktausgang zum Liefern eines dritten Taktsignals an den Empfängerchip, und eine Taktquelle. In Beispiel 2 sollen das erste Taktsignal, das zweite Taktsignal und das dritte Taktsignal auf der Taktquelle basieren.
  • Beispiel 3 umfasst den Gegenstand von Beispiel 1, wobei der Digitalprozessorchip ferner umfasst: (i) einen Sende-Digitalsignalprozessor zum Erzeugen der Basisbandradarwellenformdaten, (ii) einen Speicher zum Speichern der Basisbandradarwellenformdaten, (iii) eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port, wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung auf die Basisbandradarwellenformdaten aus dem Speicher zugreifen soll, wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten, auf die zugegriffen wird, in den ersten seriellen Port schreiben soll, und (iv) eine zweite Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port, wobei die zweite Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten aus dem zweiten seriellen Port lesen soll.
  • Beispiel 4 umfasst den Gegenstand von Beispiel 3, wobei der Digitalprozessorchip ferner umfasst: (i) einen Empfangs-Digitalsignalprozessor, (ii) einen Hardwarebeschleuniger und (iii) einen Ausgangsport, wobei der Empfangs-Digitalsignalprozessor und/oder der Hardwarebeschleuniger die Basisbandempfangsradardaten verarbeiten soll, um mehrdimensionale Ausgangsradardaten zu bestimmen, wobei der Ausgangsport die mehrdimensionalen Ausgangsradardaten an eine Vorrichtung in Kommunikation mit dem Ausgangsport liefern soll.
  • Beispiel 5 umfasst den Gegenstand von Beispiel 3, wobei der Speicher ein erster Speicher ist und der Senderchip ferner umfasst: (i) eine dritte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem dritten seriellen Port des Senderchips, wobei die dritte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten aus dem dritten seriellen Port des Senderchips lesen soll, (ii) einen zweiten Speicher zum Speichern der Basisbandradarwellenformdaten und (iii) mehrere Hochfrequenzsender zum Erzeugen der mehreren Sendesignale basierend auf den Basisbandradarwellenformdaten.
  • Beispiel 6 umfasst den Gegenstand von Beispiel 5, wobei die mehreren Sendesignale mehreren jeweiligen verschiedenen Kanälen entsprechen, die Basisbandradarwellenformdaten erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, ein erster der Hochfrequenzsender ein erstes der Sendesignale basierend auf den ersten Basisbandradarwellenformdaten erzeugen soll und ein zweiter der Hochfrequenzsender ein zweites der Sendesignale basierend auf den zweiten Basisbandradarwellenformdaten erzeugen soll.
  • Beispiel 7 umfasst den Gegenstand von Beispiel 5, wobei der Senderchip ferner einen Kanalisierer in Kommunikation mit der dritten Serialisierer-Deserialisierer-Schaltungsanordnung umfasst. Der Kanalisierer von Beispiel 7 ist zu Folgendem ausgelegt: Speichern der ersten Basisbandradarwellenformdaten in einem ersten Abschnitt des zweiten Speichers, auf den der erste der Hochfrequenzsender zugreifen kann, und Speichern der zweiten Basisbandradarwellenformdaten in einem zweiten Abschnitt des zweiten Speichers, auf den der zweite der Hochfrequenzsender zugreifen kann.
  • Beispiel 8 umfasst den Gegenstand von Beispiel 3, wobei der Digitalprozessorchip ferner umfasst: (i) einen Empfangs-Digitalsignalprozessor, (ii) einen Hardwarebeschleuniger und (iii) einen Ausgangsport, wobei der Empfangs-Digitalsignalprozessor und/oder der Hardwarebeschleuniger die i Basisbandempfangsradardaten verarbeiten soll, um mehrdimensionale Ausgangsradardaten zu bestimmen, wobei der Ausgangsport die mehrdimensionalen Ausgangsradardaten an eine Vorrichtung in Kommunikation mit dem Ausgangsport liefern soll.
  • Beispiel 9 umfasst den Gegenstand von Beispiel 8, wobei die mehreren empfangenen Radarsignale mehreren jeweiligen verschiedenen Kanälen entsprechen, wobei die Basisbandempfangsradardaten erste Basisbandempfangsradardaten umfassen, die von einem ersten der Hochfrequenzempfänger aus einem ersten der empfangenen Radarsignale bestimmt werden sollen, und die Basisbandempfangsradardaten zweite Basisbandempfangsradardaten umfassen, die von einem zweiten der Hochfrequenzempfänger aus einem zweiten der empfangenen Radarsignale bestimmt werden sollen.
  • Beispiel 10 umfasst den Gegenstand von Beispiel 9, wobei der Empfängerchip ferner einen Kanalisierer umfasst, der zu Folgendem ausgelegt ist: (i) Zugreifen auf die ersten Basisbandempfangsradardaten aus dem zweiten Speicher, (ii) Schreiben der ersten Basisbandempfangsradardaten in die dritte Serialisierer-Deserialisierer-Schaltungsanordnung, (iii) Zugreifen auf die zweiten Basisbandempfangsradardaten aus dem zweiten Speicher und (iv) Schreiben der zweiten Basisbandempfangsradardaten in die dritte Serialisierer-Deserialisierer-Schaltungsanordnung.
  • Beispiel 11 ist ein softwaredefiniertes Radarsystem, das eine Verarbeitungsvorrichtung zum Verarbeiten mehrdimensionaler Ausgangsradardaten, mehrere Antennen zum Senden und Empfangen von Hochfrequenzsignalen und eine softwaredefinierte Radarplattform in Kommunikation mit der Verarbeitungsvorrichtung und den mehreren Antennen umfasst. Die softwaredefinierte Radarplattform von Beispiel 11 umfasst einen Digitalprozessorchip, der eine erste Datenschnittstelle und eine zweite Datenschnittstelle aufweist. Die softwaredefinierte Radarplattform von Beispiel 11 umfasst auch einen Senderchip zum Erzeugen mehrerer Sendesignalen basierend auf Basisbandradarwellenformdaten, die von dem Digitalprozessorchip erhalten werden sollen, wobei der Senderchip eine dritte Datenschnittstelle in Schaltung mit der ersten Datenschnittstelle des Digitalprozessorchips aufweist, um die Basisbandradarwellenformdaten zu erhalten, der Senderchip einen ersten Speicher zum Speichern der Basisbandradarwellenformdaten aufweist und der Senderchip die mehreren Sendesignale über die mehreren Antennen senden soll. Die softwaredefinierte Radarplattform von Beispiel 11 umfasst ferner einen Empfängerchip zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip die mehreren Radarsignale über die mehreren Antennen empfangen soll, der Empfängerchip einen zweiten Speicher zum Speichern der Basisbandempfangsradardaten aufweist, der Empfängerchip eine vierte Datenschnittstelle in Schaltung mit der zweiten Datenschnittstelle des Digitalprozessorchips aufweist, um die Basisbandempfangsradardaten an den Digitalprozessorchip zu liefern.
  • Beispiel 12 umfasst den Gegenstand von Beispiel 11, wobei die softwaredefinierte Radarplattform ferner einen Zeitvorgabechip aufweist. Der Zeitvorgabechip von Beispiel 12 umfasst: (i) einen ersten Taktausgang in Schaltung mit dem Digitalprozessorchip, (ii) einen zweiten Taktausgang in Schaltung mit dem Senderchip, (iii) einen dritten Takt in Schaltung mit dem Empfängerchip und (iv) eine Taktquelle. In Beispiel 12 sollen der erste Taktausgang, der zweite Taktausgang und der dritte Taktausgang auf der Taktquelle basieren.
  • Beispiel 13 umfasst den Gegenstand von Beispiel 11, wobei die erste digitale Datenschnittstelle einen ersten seriellen Port umfasst, die zweite digitale Schnittstelle einen zweiten seriellen Port aufweist und der Digitalprozessorchip ferner umfasst: (i) einen Sende-Digitalsignalprozessor zum Erzeugen der Basisbandradarwellenformdaten, (ii) einen dritten Speicher zum Speichern der Basisbandradarwellenformdaten, (iii) eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port, wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung auf die Basisbandradarwellenformdaten aus dem Speicher zugreifen soll, die erste Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten, auf die zugegriffen wird, in den ersten seriellen Port schreiben soll, (iv) eine zweite Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port, wobei die zweite Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten aus dem zweiten seriellen Port lesen soll, (v) einen Empfangs-Digitalsignalprozessor, (vi) einen Hardwarebeschleuniger und (vii) einen Ausgangsport, wobei der Empfangs-Digitalsignalprozessor und/oder der Hardwarebeschleuniger die Basisbandradarwellenformdaten verarbeiten soll, um die mehrdimensionalen Ausgangsradardaten zu bestimmen, der Ausgangsport die mehrdimensionalen Ausgangsradardaten an die Verarbeitungsvorrichtung liefern soll.
  • Beispiel 14 umfasst den Gegenstand von Beispiel 13, wobei die dritte digitale Datenschnittstelle einen dritten seriellen Port umfasst und die vierte digitale Datenschnittstelle einen vierten seriellen Port umfasst. In Beispiel 14 umfasst der Senderchip ferner: (i) eine dritte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem dritten seriellen Port des Senderchips, wobei die dritte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten aus dem dritten seriellen Port des Senderchips lesen soll, und (ii) mehrere Hochfrequenzsender zum Erzeugen der mehreren Sendesignale basierend auf den Basisbandradarwellenformdaten. In Beispiel 14 umfasst der Empfängerchip ferner: (i) mehrere Hochfrequenzempfänger zum Bestimmen der Basisbandempfangsradardaten aus den mehreren empfangenen Radarsignalen und (ii) eine vierte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem vierten seriellen Port des Empfängerchips, wobei die vierte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten in den vierten seriellen Port des Empfängerchips schreiben soll.
  • Beispiel 15 umfasst den Gegenstand von Beispiel 14, wobei die Basisbandradarwellenformdaten erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, wobei ein erster der Hochfrequenzsender ein erstes der Sendesignale basierend auf den ersten Basisbandradarwellenformdaten erzeugen soll und ein zweiter der Hochfrequenzsender ein zweites der Sendesignale basierend auf den zweiten Basisbandradarwellenformdaten erzeugen soll. Beispiel 15 umfasst ferner einen Kanalisierer in Kommunikation mit der dritten Serialisierer-Deserialisierer-Schaltungsanordnung. Der Kanalisierer von Beispiel 15 soll die ersten Basisbandradarwellenformdaten in einem ersten Abschnitt des zweiten Speichers speichern, auf den der erste der Hochfrequenzsender zugreifen kann, und die zweiten Basisbandradarwellenformdaten in einem zweiten Abschnitt des zweiten Speichers speichern, auf den der zweite der Hochfrequenzsender zugreifen kann.
  • Beispiel 16 ist mindestens ein nichttransitorisches computerlesbares Medium, das computerlesbare Befehle enthält, die, wenn sie ausgeführt werden, einen oder mehrere Prozessoren zu mindestens Folgendem veranlassen: (i) Erzeugen von Basisbandradarwellenformdaten, die mehreren Radarsendesignalen entsprechen, (ii) Veranlassen, dass die Basisbandradarwellenformdaten in einen ersten seriellen Port geschrieben werden, der eine Schnittstelle mit einem Senderchip bilden soll, (iii) Veranlassen, dass Basisbandempfangsradardaten aus einem zweiten seriellen Port gelesen werden, der eine Schnittstelle mit einem Empfängerchip bilden soll, (iv) Verarbeiten der Basisbandempfangsradardaten, um mehrdimensionale Ausgangsradardaten zu bestimmen, und (v) Veranlassen, dass die mehrdimensionalen Ausgangsradardaten in einen Ausgangsport geschrieben werden.
  • Beispiel 17 umfasst den Gegenstand von Beispiel 16, wobei die Basisbandradarwellenformdaten erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, wobei die ersten Basisbandradarwellenformdaten einem ersten der mehreren Radarsendesignale entsprechen, die zweiten Basisbandradarwellenformdaten einem zweiten der mehreren Radarsendesignale entsprechen und die Befehle dann, wenn sie ausgeführt werden, veranlassen, dass der eine oder die mehreren Prozessoren die ersten Basisbandradarwellenformdaten und die zweiten Basisbandradarwellenformdaten basierend auf Eingangssteuerdaten erzeugen.
  • Beispiel 18 umfasst den Gegenstand von Beispiel 17, wobei die Befehle dann, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren dazu veranlassen, die Basisbandempfangsradardaten basierend auf den Eingangssteuerdaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  • Beispiel 19 umfasst den Gegenstand von Beispiel 18, wobei die Eingangssteuerdaten erste Eingangssteuerdaten sind und als Antwort auf zweite Eingangssteuerdaten, die nach den ersten Eingangssteuerdaten erhalten werden, die Befehle, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren zu Folgendem veranlassen: (i) Ersetzen der ersten Basisbandradarwellenformdaten durch dritte Basisbandradarwellenformdaten, (ii) Ersetzen der zweiten Basisbandradarwellenformdaten durch vierte Basisbandradarwellenformdaten, die sich von den dritten Basisbandradarwellenformdaten unterscheiden, und (iii) Verarbeiten der Basisbandempfangsradardaten basierend auf den zweiten Eingangssteuerdaten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  • Beispiel 20 umfasst den Gegenstand von Beispiel 16, wobei die Befehle dann, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Programmieren eines ersten Direktspeicherzugriffs-Controllers, die Basisbandradarwellenformdaten in die erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port zu schreiben, um zu veranlassen, dass die Basisbandradarwellenformdaten in den ersten seriellen Port geschrieben werden; und Programmieren eines zweiten Direktspeicherzugriffs-Controllers, die Basisbandempfangsradardaten aus der zweiten Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port zu lesen, um zu veranlassen, dass die Basisbandradarwellenformdaten aus dem zweiten seriellen Port gelesen werden.
  • Beispiel 21 umfasst den Gegenstand von Beispiel 16, wobei die Befehle dann, wenn sie ausgeführt werden, veranlassen, dass der eine oder die mehreren Prozessoren einen Hardwarebeschleuniger aufrufen, um die Basisbandempfangsradardaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  • Beispiel 22 ist ein Verfahren zum Implementieren einer softwaredefinierten Radarplattform. Das Verfahren von Beispiel 22 umfasst: Schreiben von Basisbandradarwellenformdaten durch einen ersten Direktspeicherzugriffs-Controller in eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem ersten seriellen Port, der eine Schnittstelle mit einem Senderchip bilden soll, wobei die Basisbandempfangsradardaten mehreren Radarsendesignalen entsprechen. Das Verfahren von Beispiel 22 umfasst zudem ein Lesen von Basisbandempfangsradardaten aus einer zweiten Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem zweiten seriellen Port, der eine Schnittstelle mit einem Empfängerchip bilden soll, durch einen zweiten Direktspeicherzugriffs-Controller. Das Verfahren von Beispiel 22 umfasst ferner ein Erzeugen der Basisbandradarwellenformdaten durch Ausführen eines Befehls mit mindestens einem Prozessor. Das Verfahren von Beispiel 22 umfasst auch ein Verarbeiten der Basisbandempfangsradardaten durch Ausführen eines Befehls mit dem mindestens einen Prozessor, um mehrdimensionale Ausgangsradardaten zu bestimmen. Das Verfahren von Beispiel 22 umfasst ferner ein Ausgeben der mehrdimensionalen Ausgangsradardaten an einen Ausgangsport.
  • Beispiel 23 umfasst den Gegenstand von Beispiel 22, wobei das Erzeugen der Basisbandradarwellenformdaten umfasst: (i) Erzeugen der ersten Basisbandradarwellenformdaten, die einem ersten der mehreren Radarsendesignale entsprechen, basierend auf Eingangssteuerdaten, (ii) Speichern der ersten Basisbandradarwellenformdaten in einem Speicher, (iii) Erzeugen von zweiten Basisbandradarwellenformdaten, die einem zweiten der mehreren Radarsendesignale entsprechen, basierend auf den Eingangssteuerdaten, wobei sich die zweiten Basisbandradarwellenformdaten von den ersten Basisbandradarwellenformdaten unterscheiden, und (iv) Speichern der zweiten Basisbandradarwellenformdaten in dem Speicher.
  • Beispiel 24 umfasst den Gegenstand von Beispiel 23 und umfasst ferner ein Schreiben der Basisbandempfangsradardaten in den Speicher durch den zweiten Direktspeicherzugriffs-Controller.
  • Beispiel 25 umfasst den Gegenstand von Beispiel 24, wobei das Verarbeiten der Basisbandempfangsradardaten umfasst: (i) Lesen der Basisbandempfangsradardaten aus dem Speicher durch einen dritten Direktspeicherzugriffs-Controller, (ii) Schreiben der Basisbandempfangsradardaten in einen Hardwarebeschleuniger durch den dritten Direktspeicherzugriffs-Controller und (iii) Aufrufen des Hardwarebeschleunigers, um die Basisbandempfangsradardaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  • Obwohl bestimmte beispielhafte Verfahren, Vorrichtungen und Herstellungsgegenstände hier offenbart wurden, ist der Abdeckungsumfang dieses Patents nicht darauf beschränkt. Dieses Patent deckt hingegen alle Verfahren, Vorrichtungen und Herstellungsgegenstände ab, die in den Geltungsbereich der Patentansprüche fallen.

Claims (19)

  1. Chipsatz (100) zum Implementieren einer softwaredefinierten Radararchitektur, wobei der Chipsatz (100) Folgendes umfasst: einen Digitalprozessorchip (115), der einen ersten seriellen Port (155) und einen zweiten seriellen Port (160) aufweist; einen Senderchip (105) zum Erzeugen mehrerer Sendesignale basierend auf Basisbandradarwellenformdaten, die von dem Digitalprozessorchip (115) erhalten werden sollen, wobei der Senderchip (105) einen dritten seriellen Port (130) zum Kommunizieren mit dem ersten seriellen Port (155) des Digitalprozessorchips (115) zum Erhalten der Basisbandradarwellenformdaten aufweist; und einen Empfängerchip (110) zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip (110) einen vierten seriellen Port (145) zum Kommunizieren mit dem zweiten seriellen Port (160) des Digitalprozessorchips (115) zum Liefern der Basisbandempfangsradardaten an den Digitalprozessorchip (115) aufweist.
  2. Chipsatz (100) nach Anspruch 1, der ferner einen Zeitvorgabechip aufweist, wobei der Zeitvorgabechip umfasst: einen ersten Taktausgang zum Liefern eines ersten Taktsignals an den Digitalprozessorchip (115); einen zweiten Taktausgang zum Liefern eines zweiten Taktsignals an den Senderchip (105); einen dritten Taktausgang zum Liefern eines dritten Taktsignals an den Empfängerchip (110); und eine Taktquelle; wobei das erste Taktsignal, das zweite Taktsignal und das dritte Taktsignal auf der Taktquelle basieren.
  3. Chipsatz (100) nach einem der Ansprüche 1 oder 2, wobei der Digitalprozessorchip (115) ferner umfasst: einen Sende-Digitalsignalprozessor zum Erzeugen der Basisbandradarwellenformdaten; einen Speicher zum Speichern der Basisbandradarwellenformdaten; eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port (155), wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung auf die Basisbandradarwellenformdaten aus dem Speicher zugreifen soll, wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten, auf die zugegriffen wird, in den ersten seriellen Port (155) schreiben soll; und eine zweite Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port (160), wobei die zweite Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten aus dem zweiten seriellen Port (160) lesen soll; wobei der Digitalprozessorchip (115) optional ferner umfasst: einen Empfangs-Digitalsignalprozessor; einen Hardwarebeschleuniger; und einen Ausgangsport, wobei der Empfangs-Digitalsignalprozessor und/oder der Hardwarebeschleuniger die Basisbandempfangsradardaten verarbeiten soll, um mehrdimensionale Ausgangsradardaten zu bestimmen, wobei der Ausgangsport die mehrdimensionalen Ausgangsradardaten an eine Vorrichtung in Kommunikation mit dem Ausgangsport liefern soll; wobei ferner der Speicher optional ein erster Speicher ist und der Senderchip (105) ferner umfasst: eine dritte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem dritten seriellen Port (130) des Senderchips (105), wobei die dritte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten aus dem dritten seriellen Port (130) des Senderchips (105) lesen soll; einen zweiten Speicher zum Speichern der Basisbandradarwellenformdaten; und mehrere Hochfrequenzsender zum Erzeugen der mehreren Sendesignale basierend auf den Basisbandradarwellenformdaten.
  4. Chipsatz (100) nach Anspruch 3, wobei die mehreren Sendesignale mehreren jeweiligen verschiedenen Kanälen entsprechen, die Basisbandradarwellenformdaten erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten; die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, ein erster der Hochfrequenzsender ein erstes der Sendesignale basierend auf den ersten Basisbandradarwellenformdaten erzeugen soll und ein zweiter der Hochfrequenzsender ein zweites der Sendesignale basierend auf den zweiten Basisbandradarwellenformdaten erzeugen soll.
  5. Chipsatz (100) nach Anspruch 4, wobei der Senderchip (105) ferner einen Kanalisierer in Kommunikation mit der dritten Serialisierer-Deserialisierer-Schaltungsanordnung umfasst, wobei der Kanalisierer zu Folgendem ausgelegt ist: Speichern der ersten Basisbandradarwellenformdaten in einem ersten Abschnitt des zweiten Speichers, auf den der erste der Hochfrequenzsender zugreifen kann; und Speichern der zweiten Basisbandradarwellenformdaten in einem zweiten Abschnitt des zweiten Speichers, auf den der zweite der Hochfrequenzsender zugreifen kann.
  6. Chipsatz (100) nach einem der Ansprüche 3 bis 5, wobei der Speicher ein erster Speicher ist und der Empfängerchip (110) ferner umfasst: mehrere Hochfrequenzempfänger zum Bestimmen der Basisbandempfangsradardaten aus den mehreren empfangenen Radarsignalen; einen zweiten Speicher zum Speichern der Basisbandempfangsradardaten; und eine dritte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem vierten seriellen Port (145) des Empfängerchips (110), wobei die dritte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten in den vierten seriellen Port (145) des Empfängerchips (110) schreiben soll.
  7. Chipsatz (100) nach Anspruch 6, wobei die mehreren empfangenen Radarsignale mehreren jeweiligen verschiedenen Kanälen entsprechen, wobei die Basisbandempfangsradardaten erste Basisbandempfangsradardaten umfassen, die von einem ersten der Hochfrequenzempfänger aus einem ersten der empfangenen Radarsignale bestimmt werden sollen, und die Basisbandempfangsradardaten zweite Basisbandempfangsradardaten umfassen, die von einem zweiten der Hochfrequenzempfänger aus einem zweiten der empfangenen Radarsignale bestimmt werden sollen; wobei der Empfängerchip (110) ferner einen Kanalisierer umfasst, der zu Folgendem ausgelegt ist: Zugreifen auf die ersten Basisbandempfangsradardaten aus dem zweiten Speicher; Schreiben der ersten Basisbandempfangsradardaten in die dritte Serialisierer-Deserialisierer-Schaltungsanordnung; Zugreifen auf die zweiten Basisbandempfangsradardaten aus dem zweiten Speicher; und Schreiben der zweiten Basisbandempfangsradardaten in die dritte Serialisierer-Deserialisierer-Schaltungsanordnung.
  8. Softwaredefiniertes Radarsystem, das Folgendes umfasst: eine Verarbeitungsvorrichtung zum Verarbeiten mehrdimensionaler Ausgangsradardaten; mehrere Antennen zum Senden und Empfangen von Hochfrequenzsignalen; und eine softwaredefinierte Radarplattform in Kommunikation mit der Verarbeitungsvorrichtung und den mehreren Antennen, wobei die softwaredefinierte Radarplattform umfasst: einen Digitalprozessorchip (115), der eine erste Datenschnittstelle und eine zweite Datenschnittstelle aufweist; einen Senderchip (105) zum Erzeugen mehrerer Sendesignalen basierend auf Basisbandradarwellenformdaten; die von dem Digitalprozessorchip (115) erhalten werden sollen, wobei der Senderchip (105) eine dritte Datenschnittstelle in Schaltung mit der ersten Datenschnittstelle des Digitalprozessorchips (115) aufweist, um die Basisbandradarwellenformdaten zu erhalten, der Senderchip (105) einen ersten Speicher zum Speichern der Basisbandradarwellenformdaten aufweist und der Senderchip (105) die mehreren Sendesignale über die mehreren Antennen senden soll; und einen Empfängerchip (110) zum Bestimmen von Basisbandempfangsradardaten aus mehreren Radarsignalen, wobei der Empfängerchip (110) die mehreren Radarsignale über die mehreren Antennen empfangen soll, der Empfängerchip (110) einen zweiten Speicher zum Speichern der Basisbandempfangsradardaten aufweist, der Empfängerchip (110) eine vierte Datenschnittstelle in Schaltung mit der zweiten Datenschnittstelle des Digitalprozessorchips (115) aufweist, um die Basisbandempfangsradardaten an den Digitalprozessorchip (115) zu liefern.
  9. System nach Anspruch 8, wobei die softwaredefinierte Radarplattform ferner einen Zeitvorgabechip aufweist, wobei der Zeitvorgabechip umfasst: einen ersten Taktausgang in Schaltung mit dem Digitalprozessorchip (115); einen zweiten Taktausgang in Schaltung mit dem Senderchip (105); einen dritten Taktausgang in Schaltung mit dem Empfängerchip (110); und eine Taktquelle; wobei das erste Taktsignal, das zweite Taktsignal und das dritte Taktsignal auf der Taktquelle basieren.
  10. System nach einem der Ansprüche 8 oder 9, wobei die erste digitale Datenschnittstelle einen ersten seriellen Port (155) umfasst, die zweite digitale Schnittstelle einen zweiten seriellen Port (160) umfasst und der Digitalprozessorchip (115) ferner umfasst: einen Sende-Digitalsignalprozessor zum Erzeugen der Basisbandradarwellenformdaten; einen dritten Speicher zum Speichern der Basisbandradarwellenformdaten; eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port (155), wobei die erste Serialisierer-Deserialisierer-Schaltungsanordnung auf die Basisbandradarwellenformdaten aus dem Speicher zugreifen soll, und die erste Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten; auf die zugegriffen wird, in den ersten seriellen Port (155) schreiben soll; eine zweite Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port (160), wobei die zweite Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten aus dem zweiten seriellen Port (160) lesen soll; einen Empfangs-Digitalsignalprozessor; einen Hardwarebeschleuniger; und einen Ausgangsport, wobei der Empfangs-Digitalsignalprozessor und/oder der Hardwarebeschleuniger die Basisbandradarwellenformdaten verarbeiten soll, um die mehrdimensionalen Ausgangsradardaten zu bestimmen, und der Ausgangsport die mehrdimensionalen Ausgangsradardaten an die Verarbeitungsvorrichtung liefern soll.
  11. System nach einem der Ansprüche 8 bis 10, wobei die dritte digitale Datenschnittstelle einen dritten seriellen Port (130) umfasst, die vierte digitale Datenschnittstelle einen vierten seriellen Port (145) umfasst, und: der Senderchip (105) ferner umfasst: eine dritte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem dritten seriellen Port (130) des Senderchips (105), wobei die dritte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandradarwellenformdaten aus dem dritten seriellen Port (130) des Senderchips (105) lesen soll; und mehrere Hochfrequenzsender zum Erzeugen der mehreren Sendesignale basierend auf den Basisbandradarwellenformdaten; und der Empfängerchip (110) ferner umfasst: mehrere Hochfrequenzempfänger zum Bestimmen der Basisbandempfangsradardaten aus den mehreren empfangenen Radarsignalen; und eine vierte Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem vierten seriellen Port (145) des Empfängerchips (110), wobei die vierte Serialisierer-Deserialisierer-Schaltungsanordnung die Basisbandempfangsradardaten in den vierten seriellen Port (145) des Empfängerchips (110) schreiben soll; wobei die Basisbandradarwellenformdaten optional erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, wobei ein erster der Hochfrequenzsender ein erstes der Sendesignale basierend auf den ersten Basisbandradarwellenformdaten erzeugen soll, ein zweiter der Hochfrequenzsender ein zweites der Sendesignale basierend auf den zweiten Basisbandradarwellenformdaten erzeugen soll, und ferner einen Kanalisierer in Kommunikation mit der dritten Serialisierer-Deserialisierer-Schaltungsanordnung umfasst, wobei der Kanalisierer zu Folgendem ausgelegt ist: Speichern der ersten Basisbandradarwellenformdaten in einem ersten Abschnitt des zweiten Speichers, auf den der erste der Hochfrequenzsender zugreifen kann; und Speichern der zweiten Basisbandradarwellenformdaten in einem zweiten Abschnitt des zweiten Speichers, auf den der zweite der Hochfrequenzsender zugreifen kann.
  12. Mindestens ein nichttransitorisches computerlesbares Medium, das computerlesbare Befehle enthält, die, wenn sie ausgeführt werden, einen oder mehrere Prozessoren zu mindestens Folgendem veranlassen: Erzeugen von Basisbandradarwellenformdaten, die mehreren Radarsendesignalen entsprechen; Veranlassen, dass die Basisbandradarwellenformdaten in einen ersten seriellen Port (155) geschrieben werden, der eine Schnittstelle mit einem Senderchip (105) bilden soll; Veranlassen, dass Basisbandempfangsradardaten aus einem zweiten seriellen Port (160) gelesen werden, der eine Schnittstelle mit einem Empfängerchip (110) bilden soll; Verarbeiten der Basisbandempfangsradardaten, um mehrdimensionale Ausgangsradardaten zu bestimmen; und Veranlassen, dass die mehrdimensionalen Ausgangsradardaten in einen Ausgangsport geschrieben werden.
  13. Mindestens ein computerlesbares Medium nach Anspruch 12, wobei die Basisbandradarwellenformdaten erste Basisbandradarwellenformdaten und zweite Basisbandradarwellenformdaten, die sich von den ersten Basisbandradarwellenformdaten unterscheiden, umfassen, wobei die ersten Basisbandradarwellenformdaten einem ersten der mehreren Radarsendesignale entsprechen, die zweiten Basisbandradarwellenformdaten einem zweiten der mehreren Radarsendesignale entsprechen und die Befehle dann, wenn sie ausgeführt werden, veranlassen, dass der eine oder die mehreren Prozessoren die ersten Basisbandradarwellenformdaten und die zweiten Basisbandradarwellenformdaten basierend auf Eingangssteuerdaten erzeugen.
  14. Mindestens ein computerlesbares Medium nach Anspruch 13, wobei die Befehle dann, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren dazu veranlassen, die Basisbandempfangsradardaten basierend auf den Eingangssteuerdaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen; wobei die Eingangssteuerdaten optional erste Eingangssteuerdaten sind und als Antwort auf zweite Eingangssteuerdaten, die nach den ersten Eingangssteuerdaten erhalten werden, die Befehle, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Ersetzen der ersten Basisbandradarwellenformdaten durch dritte Basisbandradarwellenformdaten; Ersetzen der zweiten Basisbandradarwellenformdaten durch vierte Basisbandradarwellenformdaten; die sich von den dritten Basisbandradarwellenformdaten unterscheiden; und Verarbeiten der Basisbandempfangsradardaten basierend auf den zweiten Eingangssteuerdaten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  15. Mindestens ein computerlesbares Medium nach einem der Ansprüche 12 bis 14, wobei die Befehle dann, wenn sie ausgeführt werden, den einen oder die mehreren Prozessoren zu Folgendem veranlassen: Programmieren eines ersten Direktspeicherzugriffs-Controllers, die Basisbandradarwellenformdaten in die erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem ersten seriellen Port (155) zu schreiben, um zu veranlassen, dass die Basisbandradarwellenformdaten in den ersten seriellen Port (155) geschrieben werden; und Programmieren eines zweiten Direktspeicherzugriffs-Controllers, die Basisbandempfangsradardaten aus der zweiten Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit dem zweiten seriellen Port (160) zu lesen, um zu veranlassen, dass die Basisbandradarwellenformdaten aus dem zweiten seriellen Port (160) gelesen werden.
  16. Mindestens ein computerlesbares Medium nach einem der Ansprüche 12 bis 15, wobei die Befehle dann, wenn sie ausgeführt werden, veranlassen, dass der eine oder die mehreren Prozessoren einen Hardwarebeschleuniger aufrufen, um die Basisbandempfangsradardaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
  17. Verfahren zum Implementieren einer softwaredefinierten Radarplattform, wobei das Verfahren Folgendes umfasst: Schreiben von Basisbandradarwellenformdaten durch einen ersten Direktspeicherzugriffs-Controller in eine erste Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem ersten seriellen Port (155), der eine Schnittstelle mit einem Senderchip (105) bilden soll, wobei die Basisbandempfangsradardaten mehreren Radarsendesignalen entsprechen; Lesen von Basisbandempfangsradardaten aus einer zweiten Serialisierer-Deserialisierer-Schaltungsanordnung in Kommunikation mit einem zweiten seriellen Port (160), der eine Schnittstelle mit einem Empfängerchip (110) bilden soll, durch einen zweiten Direktspeicherzugri ffs-Contro ller; Erzeugen der Basisbandradarwellenformdaten durch Ausführen eines Befehls mit mindestens einem Prozessor; Verarbeiten der Basisbandempfangsradardaten durch Ausführen eines Befehls mit dem mindestens einen Prozessor, um mehrdimensionale Ausgangsradardaten zu bestimmen; und Ausgeben der mehrdimensionalen Ausgangsradardaten an einen Ausgangsport.
  18. Verfahren nach Anspruch 17, wobei das Erzeugen der Basisbandradarwellenformdaten umfasst: Erzeugen der ersten Basisbandradarwellenformdaten, die einem ersten der mehreren Radarsendesignale entsprechen, basierend auf Eingangssteuerdaten; Speichern der ersten Basisbandradarwellenformdaten in einem Speicher; Erzeugen von zweiten Basisbandradarwellenformdaten, die einem zweiten der mehreren Radarsendesignale entsprechen, basierend auf den Eingangssteuerdaten, wobei sich die zweiten Basisbandradarwellenformdaten von den ersten Basisbandradarwellenformdaten unterscheiden; und Speichern der zweiten Basisbandradarwellenformdaten in dem Speicher.
  19. Verfahren nach Anspruch 18, das ferner ein Schreiben der Basisbandempfangsradardaten in den Speicher durch den zweiten Direktspeicherzugriffs-Controller umfasst; wobei das Verarbeiten der Basisbandempfangsradardaten optional umfasst: Lesen der Basisbandempfangsradardaten aus dem Speicher durch einen dritten Direktspeicherzugriffs-Controller; Schreiben der Basisbandempfangsradardaten in einen Hardwarebeschleuniger durch den dritten Direktspeicherzugriffs-Controller; und Aufrufen des Hardwarebeschleunigers, um die Basisbandempfangsradardaten zu verarbeiten, um die mehrdimensionalen Ausgangsradardaten zu bestimmen.
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