DE112020002357T5 - Zeitsynchronisation von chip zu chip - Google Patents

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Andras Tantos
David Francois Jacquet
Mario Toma
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Space Exploration Technologies Corp
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Space Exploration Technologies Corp
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Abstract

In einer Ausführungsform enthält eine Vorrichtung einen ersten integrierten Schaltungschip (IC-Chip), der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein Referenztaktsignal empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das Referenztaktsignal empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das Referenztaktsignal empfängt. Der zweite IC-Chip ist elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen. Der erste, zweite und dritte IC-Chip sind so konfiguriert, dass sie jeweils ein erstes, zweites bzw. drittes Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals und des Referenztaktsignals erzeugen. Das erste, zweite und dritte Referenzzeitsignal ist jeweils einem Zählwert einer Anzahl von Zyklen des Referenztaktsignals verbunden, beginnend mit demselben bestimmten Zyklus des Referenztaktsignals.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität aus der am 14. Mai 2019 eingereichten vorläufigen US-Patentanmeldung Nr. 62/847,833 mit dem Titel „Chip to Chip Time Synchronization“; aus der am 28. Februar 2020 eingereichten vorläufigen US-Patentanmeldung Nr. 62/983,231 mit dem Titel „Chip to Chip Time Synchronization“; und der am 26. April 2020 eingereichten, nicht vorläufigen US-Patentanmeldung Nr. 16/858,673 mit dem Titel „Chip to Chip Time Synchronization“, deren Inhalte hiermit durch Bezugnahme in vollem Umfang aufgenommen sind.
  • HINTERGRUND
  • Eine Antenne (z.B. eine Dipolantenne) erzeugt in der Regel ein Strahlungsmuster, das eine Vorzugsrichtung aufweist. Zum Beispiel ist das erzeugte Strahlungsmuster in einigen Richtungen stärker und in anderen Richtungen schwächer. Auch beim Empfang von elektromagnetischen Signalen hat die Antenne dieselbe Vorzugsrichtung. Die Signalqualität (z.B. das Signal-Rausch-Verhältnis oder SNR) kann sowohl bei Sende- als auch Empfangsszenarien verbessert werden, indem die Vorzugsrichtung der Antenne mit der Richtung des Ziels oder der Quelle des Signals ausgerichtet wird. Es ist jedoch oft unpraktisch, die Antenne in Bezug auf das Ziel oder die Quelle des Signals physisch neu auszurichten. Außerdem ist die genaue Position der Quelle/des Ziels möglicherweise nicht bekannt. Um einige der oben genannten Unzulänglichkeiten der Antenne zu überwinden, kann eine phasengesteuerte Gruppenantenne aus einem Satz von Antennenelementen gebildet werden, um eine große Richtantenne zu simulieren. Ein Vorteil einer phasengesteuerten Gruppenantenne ist ihre Fähigkeit, Signale in einer bevorzugten Richtung zu senden und/oder zu empfangen (z.B. die Fähigkeit der Antenne zur Strahlformung), ohne dass sie physisch neu positioniert oder neu ausgerichtet werden muss.
  • Es wäre vorteilhaft, phasengesteuerte Gruppenantennen mit größerer Bandbreite zu konfigurieren und dabei ein hohes Verhältnis zwischen der Leistung der Hauptkeule und der Leistung der Nebenkeule beizubehalten. Ebenso wäre es vorteilhaft, phasengesteuerte Gruppenantennen und/oder zugehörige Schaltungen so zu konfigurieren, dass sie zusammenarbeiten, um die Signalverschlechterung oder die Einführung von Signalfehlern zu verringern. Ferner wäre es vorteilhaft, phasengesteuerte Gruppenantennen und/oder zugehörige Schaltungen mit geringerem Gewicht, geringerer Größe, niedrigeren Herstellungskosten und/oder niedrigeren Leistungsanforderungen zu konfigurieren. Dementsprechend sind Ausführungsformen der vorliegenden Offenbarung auf diese und andere Verbesserungen in phasengesteuerten Gruppenantennensystemen oder Teilen davon gerichtet.
  • Figurenliste
  • Die vorgenannten Aspekte und viele der dazugehörigen Vorteile der vorliegenden Offenbarung treten deutlicher hervor, wenn diese durch Bezugnahme auf die folgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verstanden wird:
    • 1 ist eine beispielhafte Darstellung eines Blockdiagramms, das eine Daisy Chain von integrierten Schaltungschips (IC-Chips) zeigt, die so konfiguriert sind, dass sie die Verteilung von Zeitsteuerungssignalen gemäß einigen Ausführungsformen der vorliegenden Offenbarung ermöglichen.
    • 2A ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer Erststufen-Referenzzeit in jedem Chip der Vielzahl der IC-Chips gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 2B ist eine beispielhafte Darstellung eines Wellenformdiagramms, das der Erzeugung der Erststufen-Referenzzeit in jedem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zugeordnet ist.
    • 3 ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer Zweitstufen-Referenzzeit in einem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 4A ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer modifizierten Zweitstufen-Referenzzeit in einem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
    • 4B zeigt beispielhafte Taktsignale gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4C zeigt ein Blockdiagramm, das eine beispielhafte Verwendung des Erststufen-Referenzzeitsignals, des Zweitstufen-Referenzzeitsignals oder des modifizierten Zweitstufen-Referenzzeitsignals gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 5 ist eine beispielhafte Darstellung eines IC-Chips, der in der Vielzahl der IC-Chips gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthalten ist.
    • 6 ist eine beispielhafte Darstellung einer Draufsicht auf ein Antennengitter gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen von hier offenbarten Vorrichtungen und Verfahren beziehen sich auf die Zeitsynchronisation von Chip zu Chip. In einer Ausführungsform umfasst eine Vorrichtung einen ersten integrierten Schaltungschip (IC-Chip), der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein Referenztaktsignal empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das Referenztaktsignal empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das Referenztaktsignal empfängt. Der zweite IC-Chip ist elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen. Der erste, der zweite und der dritte IC-Chip sind so konfiguriert, dass sie jeweils ein erstes, zweites bzw. drittes Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals und des Referenztaktsignals erzeugen. Das erste, zweite und dritte Referenzzeitsignal beginnend an demselben bestimmten Zyklus des Referenztaktsignals ist jeweils einem Zählwert einer Anzahl von Zyklen des Referenztaktsignals zugeordnet. Diese und andere Aspekte der vorliegenden Offenbarung werden im Folgenden ausführlicher beschrieben.
  • Während die Konzepte der vorliegenden Offenbarung für verschiedene Modifikationen und alternative Formen zugänglich sind, sind spezifische Ausführungsformen davon beispielhaft in den Zeichnungen dargestellt und werden hier im Detail beschrieben. Es sollte jedoch klar sein, dass es nicht die Absicht ist, die Konzepte der vorliegenden Offenbarung auf die besonderen Formen zu beschränken, die offenbart sind, sondern die Absicht vielmehr darin besteht, alle Modifikationen, Äquivalente und Alternativen abzudecken, die mit der vorliegenden Offenbarung und den beigefügten Ansprüchen konsistent sind.
  • Verweise in der Beschreibung auf „eine einzelne Ausführungsform“, „eine Ausführungsform“, „eine veranschaulichende Ausführungsform“ etc. weisen darauf hin, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft enthalten kann, aber nicht jede Ausführungsform notwendigerweise dieses bestimmte Merkmal, diese Struktur oder diese Eigenschaft enthalten muss. Außerdem beziehen sich solche Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, so ist davon auszugehen, dass ein Fachmann dieses Merkmal, diese Struktur oder diese Eigenschaft auch in Verbindung mit anderen Ausführungsformen anwenden kann, unabhängig davon, ob diese ausdrücklich beschrieben sind oder nicht. Darüber hinaus ist zu beachten, dass die in einer Aufzählung in der Form von „mindestens ein A, B und C“ enthaltenen Elemente (A); (B); (C); (A und B); (B und C); (A und C); oder (A, B und C) bedeuten können. In ähnlicher Weise können Angaben in der Form von „mindestens eines von A, B oder C“ bedeuten: (A); (B); (C); (A und B); (B und C); (A und C); oder (A, B und C).
  • Ausdrücke wie „Oberseite“, „Unterseite“, „senkrecht“, „waagerecht“ und „seitlich“ in der vorliegenden Offenbarung dienen der Orientierung des Lesers mit Bezug auf die Zeichnungen und sind nicht als vorgeschriebene Ausrichtung der Komponenten oder als Ausrichtungsbeschränkungen in den Ansprüchen gedacht.
  • In den Zeichnungen können einige Struktur- oder Verfahrensmerkmale in bestimmten Anordnungen und/oder Reihenfolgen dargestellt sein. Es sollte jedoch berücksichtigt werden, dass solche spezifischen Anordnungen und/oder Reihenfolgen nicht unbedingt erforderlich sind. Vielmehr können solche Merkmale in einigen Ausführungsformen in einer anderen Weise und/oder Reihenfolge angeordnet sein als in den veranschaulichenden Figuren dargestellt. Darüber hinaus bedeutet die Einbeziehung eines Struktur- oder Verfahrensmerkmals in einer bestimmten Abbildung nicht, dass dieses Merkmal in allen Ausführungsformen erforderlich ist, und in einigen Ausführungsformen ist es möglicherweise gar nicht enthalten oder aber mit anderen Merkmalen kombiniert.
  • Viele Ausführungsformen der hier beschriebenen Technologie können die Form von computer- oder prozessorausführbaren Anweisungen annehmen, einschließlich Routinen, die von einem programmierbaren Computer, Prozessor, Controller, Chip und/oder dergleichen ausgeführt werden. Fachleute wissen, dass die Technologie auch auf anderen als den oben gezeigten und beschriebenen Computer-/Controller-Systemen ausgeführt werden kann. Die Technologie kann in einem Spezialcomputer, -controller oder -prozessor verkörpert sein, der speziell programmiert, konfiguriert oder konstruiert ist, um eine oder mehrere der oben beschriebenen computerausführbaren Anweisungen auszuführen. Dementsprechend beziehen sich die Begriffe „Computer“, „Controller“, „Prozessor“ oder ähnliche Begriffe, wie sie hier allgemein verwendet werden, auf jeden Datenprozessor und können Internetgeräte und Handgeräte (einschließlich Palmtop-Computer, tragbare Computer, zelluläre oder Mobiltelefone, Multiprozessorsysteme, prozessorbasierte oder programmierbare Unterhaltungselektronik, Netzwerkcomputer, Minicomputer und dergleichen) umfassen. Die von diesen Computern verarbeiteten Informationen können auf jedem geeigneten Anzeigemedium dargestellt werden, z.B. auf einem OLED-Display (Organic Light Emitting Diode) oder einem LCD-Display (Liquid Crystal Display).
  • 1 ist eine beispielhafte Darstellung eines Blockdiagramms, das eine Daisy Chain von integrierten Schaltungschips (IC-Chips) zeigt, die so konfiguriert sind, dass sie die Verteilung von Zeitsteuerungssignalen gemäß einigen Ausführungsformen der vorliegenden Offenbarung ermöglichen. Die Chips der Vielzahl der IC-Chips 100 sind identisch oder ähnlich zueinander. Die Chips der Vielzahl der IC-Chips 100 sind seriell oder sequentiell elektrisch miteinander gekoppelt, wodurch eine Daisy-Chain-Anordnung von Chips gebildet wird. Die Vielzahl der IC-Chips 100 besteht aus einer Anzahl P von Chips. Ein Chip 102 (bezeichnet als Chip 1 oder der erste Chip), ein Chip 104 (bezeichnet als Chip 2 oder der zweite Chip) und ein Chip 106 (bezeichnet als Chip P oder der letzte Chip) der Vielzahl der IC-Chips 100 sind in 1 dargestellt.
  • Ein Modem 108 ist so konfiguriert, dass es ein Zeitsteuerungssignal, auch L1sync genannt, an den Chip 102 liefert. Das Zeitsteuerungssignal umfasst ein niederfrequentes Synchronisationssignal, das die Form einer Rechteckwelle oder einer Stufenwelle hat. Ein Referenztaktgeber 110 ist so konfiguriert, dass er jedem Chip der mehreren IP-Chips 100 ein Referenztaktsignal bereitstellt. Das Referenztaktsignal besteht aus einem differentiellen Sinuswellensignal oder einem unsymmetrischen Sinussignal. Als Reaktion darauf ist die im Chip 102 enthaltene Schaltung 103 so konfiguriert, dass sie das Zeitsteuerungssignal an den nächsten Chip in der Daisy Chain, d. h. an den Chip 104, verteilt oder weitergibt. Die Schaltung 103 umfasst einen oder mehrere Verstärker, Verstärker/Puffer, Flip-Flops und/oder andere elektrische Komponenten, die wie in 1 dargestellt angeordnet sind. In einigen Ausführungsformen kann eine Signalwegstrecke zwischen benachbarten Chips in der Größenordnung von etwa 10 Zentimetern (cm) liegen.
  • Die im Chip 104 enthaltene Schaltung 105 verteilt ihrerseits das vom Chip 102 empfangene Zeitsteuerungssignal (L1sync) an den nächsten Chip in der Daisy Chain (z.B. an Chip 3). Der n-te Chip verteilt das Zeitsteuerungssignal L1sync an den n+1-ten Chip, einschließlich des letzten Chips 106, der eine Schaltung 107 enthält, die der Schaltung 103, 105 ähnlich ist.
  • Daher wird das gleiche Zeitsteuerungssignal L1sync an jeden Chip der Vielzahl der IC-Chips 100 verteilt. Das Zeitsteuerungssignal L1sync wird jeweils auf die Chips 100 mit einer vorhersehbaren oder bekannten Verbindung - einem vorhersehbaren Chip-zu-Chip-Abstand - verteilt. Wenn das Modem 108 das nächste Zeitsteuerungssignal erzeugt, wird dieses Zeitsteuerungssignal in ähnlicher Weise von Chip 1, Chip 2 und so weiter an Chip P verteilt, wie oben beschrieben.
  • In einigen Ausführungsformen enthält jeder Chip aus der Vielzahl der IC-Chips 100 auch Schaltungen oder Komponenten, die für die Verwendung des Zeitsteuerungssignals L1sync konfiguriert sind. Beispielsweise können ohne Einschränkung die Schaltungs-/Komponentenabschnitte 113, 115 und 117, die in den jeweiligen Chips 102, 104 und 106 enthalten sind, das Zeitsteuerungssignal L1sync verwenden.
  • 2A ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer Erststufen-Referenzzeit in jedem Chip der Vielzahl der IC-Chips 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt. 2B ist eine beispielhafte Darstellung eines Wellenformdiagramms, das der Erzeugung der Erststufen-Referenzzeit in jedem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zugeordnet ist. Unter Bezugnahme auf 2A umfassen die Chips 240 und 242 Chips der Vielzahl der IC-Chips 100, die in einer Daisy-Chain-Anordnung angeordnet sind. Chip 240 kann der n-te Chip sein (mit n < P), und der Chip 242 kann der P-te oder letzte Chip in der Daisy-Chain-Anordnung sein. In einigen Ausführungsformen können die Chips 240, 242 den jeweiligen Chips 104, 106 ähnlich sein.
  • Jeder Chip aus der Vielzahl der IC-Chips 100 enthält einen oder mehrere Schaltungs- oder Komponentenabschnitte. Zum Beispiel, ohne Einschränkung, enthält der Chip 240 einen Schaltungsabschnitt ähnlich der Schaltung 105 (in 2A nicht dargestellt) und einen Schaltungs-/Komponentenabschnitt 208. Wenn der Chip 240 den Chip 104 von 1 umfasst, dann umfasst der Abschnitt 208 den Abschnitt 115. Der Chip 240 empfängt das Zeitsteuerungssignal (L1sync) vom unmittelbar vorhergehenden Chip (dem n-1-ten Chip), das Referenztaktsignal (sinus_refclk) vom Referenztaktgeber 110 und ein Rücksetzsignal vom Modem 108. Der Chip 240 ist so konfiguriert, dass er das Zeitsteuerungssignal (L1sync) an den nächsten Chip (den n+1-ten Chip) weitergibt, wie oben im Zusammenhang mit 1 beschrieben. Der Chip 240 ist ferner so konfiguriert, dass er ein Erststufen-Referenzzeitsignal (L1_Referenz_Zeit) erzeugt. Jeder Chip aus der Vielzahl der IC-Chips 100 kann Schaltungen und/oder Komponenten wie die Schaltungen 105 und den Abschnitt 208 enthalten.
  • In einigen Ausführungsformen ist der im Chip 240 enthaltene Abschnitt 208 so konfiguriert, dass er das Zeitsteuerungssignal (L1sync) vom unmittelbar vorhergehenden Chip in einem Unterabschnitt 200 empfängt, eine geeignete Signalverarbeitung (z.B. Signalverstärkung, Pufferung etc.) innerhalb des Unterabschnitts 200 durchführt und das Zeitsteuerungssignal an einen Zähler 202 liefert. Das Referenztaktsignal (sinus_refclk) wird von einem im Abschnitt 208 enthaltenen Verstärker/Puffer 204 empfangen. In einigen Ausführungsformen ist der Verstärker/Puffer 204 so konfiguriert, dass er das Referenztaktsignal, das eine sinusförmige Wellenform aufweist, in ein umgewandeltes Referenztaktsignal (refclk) mit einer Rechteckwellenform umwandelt. Der Verstärker/Puffer 204 kann z.B. Teil einer Schmitt-TriggerSchaltung sein, um die Umwandlung der Wellenform durchzuführen. Das umgewandelte Referenztaktsignal ist auch ein Eingang für den Zähler 202. Das Rücksetzsignal (rstn) ist ein Eingang zum Unterabschnitt 206 im Abschnitt 208, der das Rücksetzsignal nach Bedarf verarbeitet und dann das (verarbeitete) Rücksetzsignal als Eingang zum Zähler 202 bereitstellt.
  • Obwohl nicht dargestellt, kann der Abschnitt 208 außerdem zugehörige elektrische Komponenten und/oder Elemente enthalten, wie z.B. Puffer, digitale Flops, passive elektrische Elemente, Widerstände, Induktoren, Kondensatoren, Rückkopplungsschleifen und/oder dergleichen, ohne darauf beschränkt zu sein, um eines oder mehrere der Eingangssignale (z.B. Zeitsteuerungssignal, Referenztaktsignal, Rücksetzsignal) in Formate zu verarbeiten, die für die Eingabe in den Zähler 202 geeignet sind.
  • Wie in 2B gezeigt, wird das Referenztaktsignal (sinus_refclk) als eine Wellenform 210 mit einer sinusförmigen Wellenform dargestellt. Das Referenztaktsignal kann beispielsweise eine Frequenz im Bereich von einigen Megahertz (MHz) bis zu einigen hundert MHz haben. Das Referenztaktsignal besteht aus einem kontinuierlichen Signal mit einer konstanten Periodizität. Die Wellenform 212 in Form einer Rechteckwelle stellt das umgewandelte Referenztaktsignal (refclk) dar. Das umgewandelte Referenztaktsignal behält die gleiche Periode wie das Referenztaktsignal bei (z.B. haben beide Wellenformen 210 und 212 die gleiche Periode 222). Die Wellenform 214 mit einer Stufen- (oder Rechteck-) Wellenform umfasst das Rücksetzsignal. Die Wellenform 216 mit einer Stufen- (oder Rechteck-) Wellenform umfasst das Zeitsteuerungssignal (L1sync). Die dem Zeitsteuerungssignal zugeordnete Periode kann beispielsweise einige Kilohertz (kHz) betragen.
  • Der Zähler 202, der auch als L1_Zeit_Zähler bezeichnet wird, ist so konfiguriert, dass er das Erststufen-(L1)-Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals, des umgewandelten Referenztaktsignals und des Rücksetzsignals erzeugt und ausgibt. Das Erststufen-Referenzzeitsignal wird auch als L1_Referenz_Zeit, L1-Referenzzeitsteuerungssignal oder dergleichen bezeichnet. Der Zähler 202 ist so konfiguriert, dass er die Anzahl der Zyklen, Perioden oder Impulse des umgewandelten Referenztaktsignals zählt, das ab einem bestimmten, durch das Zeitsteuerungssignal (L1sync) festgelegten Zeitpunkt empfangen wird. Das Zeitsteuerungssignal (L1sync), das auf einen hohen Pegel wechselt (oder sich an einer steigenden Flanke befindet), kann den bestimmten Zeitpunkt umfassen, zu dem der Zähler 202 ausgelöst wird, um mit dem Zählen des umgewandelten Referenztaktsignals zu beginnen. Dieser Zählwert wird im Erststufen-Referenzzeitsignal angegeben. Da der Zähler 202 kontinuierlich die Anzahl der Zyklen/Perioden/Impulse des umgewandelten Referenztaktsignals zählt, liefert das Erststufen-Referenzzeitsignal dementsprechend den aktuellen oder Echtzeit-Zählwert.
  • In einigen Ausführungsformen zählt der Zähler 202 während der Periode des Zeitsteuerungssignals und setzt sich automatisch auf Null zurück, um zu dem Zeitpunkt wieder mit dem Zählen zu beginnen, an dem die nächste steigende Flanke (oder ein Hochpegel) des Zeitsteuerungssignals auftritt. Somit folgt die vom Zähler 202 durchgeführte Zählung der Periodizität des Zeitsteuerungssignals (L1sync).
  • In einigen Ausführungsformen kann der Zähler 202 zusätzlich und/oder alternativ so konfiguriert sein, dass er auf einen Nullzählwert zurückgesetzt wird (z.B. wenn eine steigende oder fallende Flanke des Rücksetzsignals erkannt wird oder wenn sich das Rücksetzsignal in einem niedrigen Zustand befindet) oder dass er weiterzählt (z.B. wenn sich das Rücksetzsignal nicht an einer steigenden/fallenden Flanke befindet oder wenn sich das Rücksetzsignal in einem hohen Zustand befindet), basierend auf dem bestimmten Zustand des Rücksetzsignals. Jedem Chip aus der Vielzahl der IC-Chips 100 wird dasselbe Rücksetzsignal (derselbe Zustand des) Rücksetzsignals (Wellenform 214) zugeführt. Auch wird dasselbe Referenztaktsignal (derselbe Zustand des) Referenztaktsignals (Wellenform 210) an jeden Chip der Vielzahl der IC-Chips 100 geliefert. Das Zeitsteuerungssignal (Wellenform 216) wird allen Chips der Vielzahl der IC-Chips 100 über die oben beschriebene Daisy-Chain-Anordnung zugeführt. Dasselbe Zeitsteuerungssignal (oder derselbe Zustand des Zeitsteuerungssignals) wird von allen Chips 100 innerhalb einer einzigen Periode des Referenztaktsignals empfangen.
  • Zum Beispiel gibt die steigende Flanke der Wellenform 214 (Rücksetzsignal), die in 2B dargestellt ist, dem Zähler 202 vor, seinen Zähler zurückzusetzen. Die steigende Flanke oder ein hoher Zustand der Wellenform 216 (Zeitsteuerungssignal) (z.B. Teil 218 der Wellenform 216) ist so konfiguriert, dass sie innerhalb einer einzigen Periode (z.B. Periode 222) der Wellenform 212 (umgewandeltes Referenztaktsignal) auftritt und von allen Chips 100 empfangen wird. Der Teil 218 der Wellenform 216 umfasst den Trigger oder die Identifizierung eines bestimmten Zeitpunkts, ab dem der Zähler 202 mit dem Zählen beginnen soll. Der Teil 218 ist so konfiguriert, dass er keine dem Chip zugeordneten Einrichtungs- und/oder Haltebeschränkungen verletzt. Dementsprechend bewirkt die Erkennung der bestimmten Periode 222 des umgewandelten Referenztaktsignals, dass der Zähler 202 um Eins erhöht wird, so dass der Zählwert nun gleich Eins ist. Alternativ kann die Periode unmittelbar nach der bestimmten Periode 222 dazu führen, dass der Zähler 202 um 1 erhöht wird, so dass der Zählwert nun gleich Eins ist. In jedem Fall sind alle Chips 100 so konfiguriert, dass sie derselben Zählerinkrement-Auslösekonvention folgen. Der Zähler 202 wird mit jedem aufeinanderfolgenden Zyklus/jeder aufeinanderfolgenden Periode des umgewandelten Referenztaktsignals weiter erhöht, bis eine bestimmte Änderung des Rücksetzsignals erkannt wird.
  • Ein Zähler, der in jedem der übrigen Chips 100 enthalten ist, führt gleichzeitig die gleiche Zählfunktion auf der Grundlage der gleichen Eingangssignale aus. Somit geben die von den Zählern aller Chips 100 ausgegebenen Erststufen-Referenzzeitsignale zu jedem Zeitpunkt denselben Zählwert an. Die Erststufen-(L1)-Zähler sind zwischen den Chips der Vielzahl der IC-Chips 100 synchronisiert. Der gleiche Zählwert, der von den Erststufen-Referenzzeitsignalen für alle Chips 100 angegeben wird, kann als gemeinsame oder synchronisierte Referenzzeit für die Chips 100 verwendet werden, um eine oder mehrere bestimmte Operationen/Aktionen in mehr als einem Chip der Vielzahl der IC-Chips 100 zu synchronisieren oder gleichzeitig durchzuführen. Wenn das Erststufen-Referenzzeitsignal zum Beispiel bei einer Anzahl von 5.000 liegt, ist eine erste bestimmte Operation in jedem Chip der Vielzahl der IC-Chips 100 durchzuführen; wenn das Erststufen-Referenzzeitsignal bei einer Anzahl von 10.005 liegt, ist eine zweite bestimmte Operation durch Chip 1, Chip 2 und Chip 40 durchzuführen; wenn das Erststufen-Referenzzeitsignal bei einer Anzahl von 50.500 liegt, ist eine dritte bestimmte Operation durch alle Chips 100 durchzuführen; und dergleichen.
  • 3 ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer Zweitstufen-Referenzzeit in einem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt. In einigen Ausführungsformen kann jeder der Chips 100 eine Schaltung/Komponenten wie die Schaltung 105, die der Verteilung des Zeitsteuerungssignals L1sync in der Daisy-Chain-Anordnung zugeordnet sind, und einen Abschnitt 300 zur Erzeugung eines Zweitstufen-Referenzzeitsignals umfassen. Der Abschnitt 300 kann den Abschnitt 113, 115 oder 117 von 1 umfassen. Das Zweitstufen-Referenzzeitsignal wird auch als L2_Referenz_Zeit, L2-Referenzzeitsteuerungssignal oder dergleichen bezeichnet. Das Zweitstufen-Referenzzeitsignal umfasst eine Referenzzeit mit höherer Auflösung auf der Grundlage des Erststufen-Referenzzeitsignals. Somit kann das Erststufen-Referenzzeitsignal als eine grobe (Auflösungs-)Referenzzeit und das Zweitstufen-Referenzzeitsignal als eine feine oder (höher aufgelöste) Referenzzeit betrachtet werden.
  • Der Abschnitt 300 ist so konfiguriert, dass er das Zweitstufen-Referenzzeitsignal (L2_Referenz_Zeit) auf der Grundlage des Zeitsteuerungssignals (L1sync) und des Referenztaktsignals (sinus_refclk) erzeugt und ausgibt. Im Abschnitt 300 sind der Unterabschnitt 301, der Erststufen-Zähler 302 und der Verstärker/Puffer 304 ähnlich wie der jeweilige Unterabschnitt 200, der Zähler 202 und der Verstärker/Puffer 204 von 2A. Das Zeitsteuerungssignal (L1sync) ist ein Eingangssignal in den Erststufen-Zähler 302. Das umgewandelte Referenztaktsignal (refclk), das vom Verstärker/Puffer 304 erzeugt wird, bildet einen Eingang in den Erststufen-Zähler 302 und das Flip-Flop 308. Das Erststufen-Referenzzeitsignal (L1_Referenz_Zeit) und der Ausgang eines Zweitstufen-Registers 305 bilden die Eingänge in einen Komparator 306. Das Zweitstufen-Register 305, das auch als L2_Zeit_Start-Register bezeichnet wird, ist so konfiguriert, dass es einen bestimmten Zählwert des Erststufen-Referenzzeitsignals (z.B. einen vordefinierten Zählwert) speichert oder angibt, der der auslösenden Betätigung eines Zweitstufen-Zählers 314 zugeordnet ist.
  • Der Komparator 306 ist so konfiguriert, dass er feststellt, ob der durch das Erststufen-Referenzzeitsignal angegebene Zählwert mindestens gleich (gleich oder größer) dem im Zweitstufen-Register 305 angegebenen vordefinierten Zählwert ist. Die am Ausgang des Komparators 306 vorgesehenen Flip-Flops 308 und 312 sind so konfiguriert, dass sie ein Zweitstufen-Referenzzeit-Startsignal (L2sync) gemäß der vom Komparator 306 getroffenen Feststellung erzeugen. Wenn der Komparator 306 feststellt, dass die beiden Zählwerte mindestens gleich sind, dann ist das Zweitstufen-Referenzzeit-Startsignal so konfiguriert, dass es eine steigende Flanke ohne Verzögerung aufweist, um einen Trigger ähnlich dem in 2B gezeigten Abschnitt 218 zu spezifizieren, aber zum Auslösen des Zählbeginns durch den Zweitstufen-Zähler 314. Wenn der Komparator 306 feststellt, dass die beiden Zählwerte nicht mindestens gleich sind (dass der Zählwert des Erststufen-Referenzzeitsignals kleiner ist als der vordefinierte Zählwert des Zweitstufen-Registers 305), dann ist das Zweitstufen-Referenzzeit-Startsignal so konfiguriert, dass es keine steigende Flanke enthält. Das Zweitstufen-Referenzzeit-Startsignal ist analog zum Zeitsteuerungssignal L1sync für den Erststufen-Zähler 302 oder 202, aber stattdessen für den Zweitstufen-Zähler 314. Das Zweitstufen-Referenzzeit-Startsignal wird auch als Startsignal, Zweitstufen-Zeitsteuerungssignal, L2sync und/oder dergleichen bezeichnet.
  • In einigen Ausführungsformen kann das Flip-Flop 308 so konfiguriert sein, dass es ein Anfangssignal mit einer steigenden Flanke gemäß der vom Komparator 306 vorgenommenen Bestimmung erzeugt, und die Flip-Flops 312 können so konfiguriert sein, dass sie die im Anfangssignal enthaltene steigende Flanke erkennen und ein Endsignal erzeugen, das die erkannte steigende Flanke an den Zweitstufen-Zähler 314 angibt. Das Endsignal an den Zweitstufen-Zähler 314 umfasst das Startsignal, das L2sync-Signal und/oder das Zweitstufen-Referenzzeit-Startsignal. Der erste Impuls des Startsignals startet oder triggert den Zweitstufen-Zähler 314.
  • Ein weiterer Eingang zum Zweitstufen-Zähler 314 umfasst ein digitales Referenztaktsignal (clk_dbf) von einem Referenztakt-Phasenregelkreis (CLK PLL) 316. In einigen Ausführungsformen umfasst dieses digitale Taktsignal (clk_dbf) eine sinusförmige Wellenform mit einer Frequenz des N-fachen des Referenztaktsignals (sinus_refclk). Das digitale Taktsignal (clk_dbf) ist analog zum Referenztaktsignal (sinus_refclk), das in den Erststufen-Zähler 302/202 eingegeben wird, mit der Ausnahme, dass die Periode oder der Zyklus des digitalen Taktsignals (clk_dbf) aufgrund seiner höheren Frequenz kleiner ist als die des Referenztaktsignals (sinus_refclk) und dadurch eine bessere Zeitauflösung bietet. Die kleinere Periodizität des digitalen Taktsignals (clk_dbf) ermöglicht wiederum eine feinere/kleinere Zeitauflösungszählung als bei L1_Referenz_Zeit und dem Erststufen-Zähler 202/302 alleine. Das digitale Taktsignal (clk_dbf) vom CLK PLL 316 ist auch ein Eingang zu den Flip-Flops 312, um die Erzeugung von L2sync zu ermöglichen, um die Zweitstufen-Zähler in allen Chips 100 zurückzusetzen oder neu zu synchronisieren.
  • Der Zweitstufen-Zähler 314, der auch als L2_Zeit_Zähler bezeichnet wird, ist so konfiguriert, dass er mit dem Zählen der Anzahl der Perioden oder Zyklen des digitalen Taktsignals (clk_dbf) ab einem Auslöse- oder Startzeitpunkt beginnt, der durch das Zweitstufen-Referenzzeit-Startsignal festgelegt wird. In einigen Ausführungsformen umfasst eine Erkennung einer steigenden Flanke im ersten Impuls des Zweitstufen-Referenzzeit-Startsignals (L2sync) den Trigger oder Start der Zählung durch den Zweitstufen-Zähler 314. Der Ausgang des Zweitstufen-Zählers 314 umfasst das Zweitstufen-Referenzzeitsteuerungssignal (L2_Referenz_Zeit), das den aktuellen oder Echtzeit-Zählwert angibt. Sobald der Zweitstufen-Zähler 314 mit dem Zählen beginnt, läuft der Zähler frei, und die nächsten Impulse des Zweitstufen-Referenzzeit-Startsignals setzen den Zähler nicht zurück oder reinitialisieren ihn nicht, bis ein weiterer Trigger vom Flip-Flop 308 ausgegeben wird.
  • In einer Ausführungsform kann das Zweitstufen-Referenzzeitsteuerungssignal (L2_Referenz_Zeit) 32 Bits umfassen und in den Speicherplätzen [31:0] gespeichert werden. Das Zweitstufen-Referenzzeitsteuerungssignal (L2_Referenz_Zeit) kann beispielsweise zur Synchronisierung von Datenlese- oder -schreibpuffern oder Registern verwendet werden, die sich in mehr als einem Chip der Vielzahl der IC-Chips 100 befinden, oder zur anderweitigen Synchronisierung der Durchführung bestimmter Operationen/Aktionen bei bestimmten Taktzyklen über die Chips 100 hinweg.
  • 4A ist eine beispielhafte Darstellung eines Blockdiagramms, das die Erzeugung einer modifizierten Zweitstufen-Referenzzeit in einem Chip gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt. In einigen Ausführungsformen kann jeder der Chips 100 Schaltungen/Komponenten wie die Schaltung 105, die der Verteilung des Zeitsteuerungssignals L1sync in der Daisy-Chain-Anordnung zugeordnet ist, und einen Abschnitt 400 zur Erzeugung eines modifizierten Zweitstufen-Referenzzeitsignals enthalten. Der Abschnitt 400 kann den Abschnitt 113, 115 oder 117 von 1 umfassen. Das modifizierte Zweitstufen-Referenzzeitsignal wird auch als modifizierte L2_Referenz_Zeit, modifiziertes L2-Referenzzeitsteuerungssignal, L2'_Referenz_Zeit, L2'-Referenzzeitsteuerungssignal oder ähnliches bezeichnet. Das modifizierte Zweitstufen-Referenzzeitsignal umfasst eine Referenzzeit mit höherer Auflösung auf der Grundlage des Erststufen-Referenzzeitsignals. Somit kann das Erststufen-Referenzzeitsignal als eine grobe (Auflösungs-)Referenzzeit und das modifizierte Zweitstufen-Referenzzeitsignal als eine feine oder (höher auflösende) Referenzzeit betrachtet werden.
  • In einigen Ausführungsformen ist die Zählwertauflösung pro Zeit, die die modifizierte Zweitstufen-Referenzzeit bietet, dieselbe wie bei der Zweitstufen-Referenzzeit. Die Zweitstufen-Referenzzeit kann als Erststufen_L2_Referenz_Zeit und die modifizierte Zweitstufen-Referenzzeit kann als Zweitstufen_L2_Referenz_Zeit bezeichnet werden. Die Zweitstufen-Referenzzeit oder die modifizierte Zweitstufen-Referenzzeit kann allgemein als L2-Zeit bezeichnet werden.
  • In einigen Ausführungsformen ist das vom Zweitstufen-Zähler 314 ausgegebene Zweitstufen-Referenzzeitsignal möglicherweise nicht ideal für die Verwendung in einer anderen Frequenzumgebung, die mindestens einem Teil eines Chips zugeordnet ist. Das Zweitstufen-Referenzzeitsignal basiert auf einem Taktsignal (clk_dbf) mit einer anderen Frequenz als die Frequenzumgebung, die dem mindestens einen Teil des Chips zugeordnet ist (z.B. die Frequenz, die dem Taktsignal zugeordnet ist, das in dem mindestens einen Teil des Chips verwendet wird). Es kann zu einer Latenzfehlanpassung der den jeweiligen unterschiedlichen Frequenzen zugeordneten Taktbäume kommen. Die in Abschnitt 400 erzeugte modifizierte Zweitstufen-Referenzzeit hat eine Auflösung, die z.B. viermal besser ist als die Periode des Taktsignals (clk_dbf). Dies wird durch die Steuerung der Anfangsphase des Taktsignals (clk_dbf) erreicht, das an den modifizierten Zweitstufen-Zähler 418 angelegt wird, ohne dass das Taktsignal (clk_dbf) eine höhere Frequenz haben muss, als es hat. Der Abschnitt 400 kann anstelle von Abschnitt 300 in einem solchen Chip implementiert werden, um die höhere Auflösung beizubehalten, die mit dem Zweitstufen-Zeitsignal ohne Latenzfehlanpassung möglich ist.
  • Der Abschnitt 400 ist so konfiguriert, dass er das modifizierte Zweitstufen-Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals (L1sync) und des Referenztaktsignals (sinus_refclk) ausgibt. Im Abschnitt 400 sind ein Unterabschnitt 401, ein Erststufen-Zähler 402, ein Verstärker/Puffer 404, ein Zweitstufen-Register 405, ein Komparator 406 und ein Flip-Flop 408 ähnlich wie der jeweilige Unterabschnitt 301, der Erststufen-Zähler 302, der Verstärker/Puffer 304, das Zweitstufen-Register 305, der Komparator 306 und das Flip-Flop 308 von 3.
  • In einigen Ausführungsformen bildet das vom Verstärker/Puffer 404 erzeugte umgewandelte Referenztaktsignal (refclk) den Eingang zu einem Taktbaum 422. Der Taktbaum 422, der auch als Taktbaum mit niedriger Latenzzeit bezeichnet wird, umfasst eine Vielzahl von Flip-Flops. Der Taktbaum 422 ist so konfiguriert, dass er das umgewandelte Referenztaktsignal (refclk) in eine Vielzahl von Teilsignalen aufteilt, wobei jedes Signal der Vielzahl von Teilsignalen eine um einen bestimmten Betrag verschobene Signalphase umfasst. Die Teilsignale werden verschiedenen Komponenten in einem Unterabschnitt 410 zugeführt, wie z.B. dem Erststufen-Zähler 402 und dem Flip-Flop 408, ohne darauf beschränkt zu sein.
  • Der Erststufen-Zähler 402, das Zweitstufen-Register 405, der Komparator 406, das Flip-Flop 408 und die zugehörigen Flip-Flops im Unterabschnitt 410 können räumlich nahe beieinander liegen, um die Latenzzeit des Taktbaums zu verringern.
  • Ein von den Flip-Flops 408, 412 ausgegebenes Startsignal (L2sync) ist dem von den Flip-Flops 308, 312 ausgegebenen Startsignal ähnlich. Das Startsignal (L2sync) weist einen Eingang in einen Phasenwahl- und Taktgenerator 414 auf.
  • Ein CLK-PLL 416 ist so konfiguriert, dass er ein digitales Taktsignal (clk_dbf) mit einer Frequenz von beispielsweise dem N-fachen der Frequenz des Referenztakts (sinus_refclk) erzeugt. Der CLK PLL 416 ist ähnlich wie der CLK PLL 316. Das digitale Taktsignal (clk_dbf) vom CLK PLL 416 bildet den Eingang zu einem Taktbaum 426. Der Taktbaum 426, der auch als Taktbaum mit niedriger Latenzzeit bezeichnet wird, umfasst eine Vielzahl von Flip-Flops, die so konfiguriert sind, dass sie das Eingangssignal in eine Vielzahl von Teilsignalen aufteilen, um sie mit niedriger Latenzzeit an die Flip-Flops 412 und den Generator 414 zu liefern. Der Taktbaum 426 kann dem Taktbaum 422 ähnlich sein. In einigen Ausführungsformen sind die Flip-Flops 412 und der Generator 414 physisch nahe beieinander angeordnet, um die Latenzzeit des Taktbaums zu verringern.
  • Ein weiterer Eingang des Generators 414 umfasst (eine) wählbare Phase(n) aus einem Phasenwahlregister oder einer ähnlichen Komponente. Die Phase(n) wird/werden auf der Grundlage von 360/N ausgewählt, wobei die Auflösung der Phasenauswahl auf N*Frequenz des Taktsignals (clk_dbf) basiert. Das bedeutet, dass der modifizierte Zweitstufen-Zähler 418 das Zählen mit einer Auflösung beginnen kann, die N-mal höher ist als die Periode des Taktsignals (clk_dbf). Der Generator 414 ist so konfiguriert, dass er das neue digitale Taktsignal in demselben Referenztaktbereich wie der Chip (oder der Chipteil) erzeugt, in dem der Taktsignal-Zählwert gemäß dem digitalen Taktsignal (clk_dbf) und der/den ausgewählten Phase(n) verwendet werden soll. Der Generator 414 ist so konfiguriert, dass er ein neues digitales Taktsignal mit der gleichen Frequenz wie das Taktsignal (clk_dbf) erzeugt, wobei aber die Phase mit einer N-mal besseren oder höheren Auflösung programmiert werden kann. Der Generator 414 umfasst einen programmierbaren Mehrphasenteiler. Der Generator 414 kann auch als Phasenauswahl- und Takterzeugungsmodul bezeichnet werden.
  • Beispielsweise kann die Phasenauswahl im Generator 414 ein 1080-MHz-Taktsignal sein, während der Referenztaktbereich des interessierenden Chips (oder Chipteils) eine 270-MHz-Umgebung ist (z.B. taktet der Referenztaktgeber des Chips/Systems mit 270 MHz). Eine Phasenauswahl von 90-Grad-Inkrementen (oder Phasenauswahlen von 90, 180, 270 und 360 Grad) von 1080 MHz wird in den Generator 414 eingegeben. Daraufhin erzeugt der Generator 414 ein neues digitales Taktsignal mit 270 MHz, das einer der vier ausgewählten Phasen von 1080 MHz entspricht. Die 270-MHz-Frequenz des neuen digitalen Taktsignals hat die richtige Phase, um als digitaler Takt für den betreffenden Chip (oder Chipteil) verwendet zu werden.
  • Der Ausgang des Generators 414 bildet den Eingang zu einem Taktbaum 424. Der Taktbaum 424 ist ein Taktbaum mit hoher Latenzzeit und einer größeren Anzahl von Flip-Flops als die Taktbäume 422 und 426. Die Taktbäume 426 und 422 umfassen dagegen jeweils einen Taktbaum mit niedriger Latenz und einer relativ geringen Anzahl von Flip-Flops. Der Taktbaum 424 ist so konfiguriert, dass er eine Vielzahl von Teilsignalen (z.B. vier Teilsignale) auf der Grundlage eines neuen, vom Generator 414 erzeugten digitalen Taktsignals erzeugt.
  • Das bzw. die Teilsignale bilden den Eingang in den modifizierten Zweitstufen-Zähler 418. Der modifizierte Zweitstufen-Zähler 418 ist so konfiguriert, dass er die Feinzählungs-Auflösungsfähigkeit des Zweitstufen-Zählers 314 dupliziert, mit der Ausnahme, dass der Ausgang des modifizierten Zweitstufen-Zählers 418 ein modifiziertes Zweitstufen-Referenzzeitsignal umfasst, das für die Verwendung in dem digitalen Taktbereich des betreffenden Chips (oder Chipteils) konfiguriert ist. Der modifizierte Zweitstufen-Zähler 418 wird durch das neue digitale Taktsignal getaktet und erzeugt das modifizierte Zweitstufen-Referenzzeitsignal, das Teilperioden oder Phaseninkremente des neuen digitalen Taktsignals gemäß der in den Generator 414 eingegebenen Phasenauswahl angibt.
  • In Fortsetzung des obigen Beispiels wird der Zähler 418 für jede aufeinanderfolgende 90-Grad-Phase des neuen digitalen Taktsignals um Eins erhöht, so dass insgesamt vier Zählwerte pro Periode des neuen digitalen Taktsignals erfolgen. Im Gegensatz dazu wird der Zweitstufen-Zähler 314 durch das digitale Taktsignal (clk_dbf) getaktet, und der Zählwert erhöht sich für jede Periode des digitalen Taktsignals (clk_dbf) um Eins. Der modifizierte Zweitstufen-Zähler 418 wird auch als L2_Zeit_Zähler oder als Zweitstufen-L2_Zeit_Zähler bezeichnet.
  • In einer Ausführungsform umfasst das modifizierte Zweitstufen-Referenzzeitsignal einen Zählwert, der mit dem vom Zähler 314 ausgegebenen Zweitstufen-Referenzzeitsignal identisch ist. 4B zeigt beispielhafte Taktsignale gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Taktsignale 450 und 454 stellen Takt- oder Referenzsignale dar, die unterschiedlichen Frequenztaktdomänen oder Umgebungen zugeordnet sind. In 4B hat das Taktsignal 454 eine Frequenz, die viermal höher ist als die des Taktsignals 450. Innerhalb der Zeitdauer einer einzigen Periode 452 des Taktsignals 450 treten vier Perioden 456, 457, 458 und 459 des Taktsignals 454 auf. Mit anderen Worten, für jede 90-Grad-Phase (z.B. ¼ Periode) des Taktsignals 450 tritt eine einzelne Periode oder ein Zyklus des Taktsignals 454 auf. Das Zählen jeder Periode/jedes Zyklus des Taktsignals 454 ist gleichbedeutend mit dem Zählen jedes aufeinanderfolgenden 90-Grad-Phasen- oder ¼-Periodenabschnitts des Taktsignals 450.
  • Wenn das Taktsignal 450 in 90-Grad-Phasen- oder ¼-Perioden-Schritten gezählt wird (anstatt für jede volle Periode oder jeden Zyklus), kann der dem Taktsignal 450 zugeordnete Zählwert demgemäß der gleiche sein wie der dem Taktsignal 454 zugeordnete Zählwert. Dieser dem Taktsignal 450 zugeordnete Zählwert hat eine höhere Auflösung als die Periodizität des Taktsignals 450. Jede Periode des Taktsignals 450 erhöht den Zähler um mehr als Eins (z.B. erhöht sich der Zähler um vier). Für das Teilperioden-Zählschema kann das Taktsignal 454 verwendet werden und ermöglicht die Verwendung des Zählwerts in einer Umgebung, in der das Taktsignal 450 das Taktgebungs- oder Referenzsignal aufweist und/oder in der in derselben Umgebung ein höherer oder feinerer Auflösungszählwert als die Periodizität des Taktsignals 450 erforderlich sein kann, um bestimmte Aktionen durchzuführen.
  • Als Beispiel, ohne Einschränkung, kann das Taktsignal 450 ein Beispiel für das neue digitale Taktsignal sein, das vom Generator 414 erzeugt wird, und das Taktsignal 454 kann ein Beispiel für das höherfrequente Taktsignal (dk_dbf) vom CLK PLL 416 sein. Der modifizierte Zweitstufen-Zähler 418 ist so konfiguriert, dass er eine Anfangsphase mit einer Auflösung liefert, die kleiner oder feiner ist als eine Periode des neuen digitalen Taktsignals.
  • Es versteht sich, dass das oben beschriebene Phasengenauigkeitsschema für Teilperioden mit weniger oder mehr als vier Phasen pro Periode implementiert werden kann. Ohne Einschränkung können beispielsweise der Generator 414, das Phasenauswahlregister und/oder der Taktbaum 424 so konfiguriert werden, dass jede 45-Grad-Phase des vom Generator 414 ausgegebenen Signals den Zählwert im Zähler 418 erhöht, was insgesamt acht Zählwerte pro Signalperiode ergibt.
  • Das vom modifizierten Zweitstufen-Zähler 418 ausgegebene modifizierte Zweitstufen-Referenzzeitsignal wird zur Synchronisierung und/oder Sequenzierung bestimmter Aktionen in bestimmten Komponenten/Logiken 420 auf dem/den Chip(s) verwendet.
  • 4C zeigt ein Blockdiagramm, das eine beispielhafte Verwendung des Erststufen-Referenzzeitsignals, des Zweitstufen-Referenzzeitsignals oder des modifizierten Zweitstufen-Referenzzeitsignals gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. Der Zähler 460 umfasst einen beliebigen der Zähler 202, 314 oder 418, der das Erststufen-Referenzzeitsignal, das Zweitstufen-Referenzzeitsignal bzw. das modifizierte Zweitstufen-Referenzzeitsignal bereitstellt. Eine Vielzahl von Chip-/Schaltungsblöcken ist einer Vielzahl von Sätzen von Triggerindizes zugeordnet. Insbesondere sind die Chip-/Schaltungsblöcke 464, 474 und 484 der Vielzahl der Chip-/Schaltungsblöcke jeweiligen Nachschlagetabellen (LUTs) 462, 472 und 482 der Vielzahl von LUTs zugeordnet. Die Chip-/Schaltungsblöcke 464, 474 und 484 sind Beispiele für die Komponenten-/Chiplogik 420.
  • Jeder Chip-/Schaltungsblock der Vielzahl von Chip-/Schaltungsblöcken umfasst mindestens einen Teil eines Chips, einer Schaltung oder einer Komponente. Die Chip-/Schaltungsblöcke 464, 474 und 484 können gleich oder verschieden voneinander sein. Die Chip-/Schaltungsblöcke 464, 474 und 484 können in demselben Chip oder in mehr als einem Chip enthalten sein. Jede LUT der mehreren LUTs verfügt über einen oder mehrere vordefinierte Triggerindizes, wobei jeder Triggerindex einen bestimmten Zählwert definiert, bei dem eine bestimmte Aktion von einem bestimmten Chip-/Schaltungsblock oder einem Teil davon ausgeführt werden soll. Die Triggerindizes zwischen den LUTs können gleich oder unterschiedlich sein. Die LUTs 464, 474 und/oder 484 können gleich oder verschieden voneinander sein. In 4C enthält die LUT 462 die Triggerindizes 1, 2, 3 etc.; die LUT 472 die Triggerindizes A, B, C etc.; und die LUT 482 die Triggerindizes 1', 2', 3' etc. Die in der LUT 462 enthaltenen Triggerindizes 1, 2, 3 etc. umfassen mindestens all die Triggerindizes, die für den Betrieb des Chip-/Schaltungsblocks 464 relevant sind. Die Triggerindizes A, B, C etc. und die Triggerindizes 1', 2', 3' etc. sind ebenfalls als relevant für die jeweiligen Chip-/Schaltungsblöcke 474, 484 enthalten.
  • In einigen Ausführungsformen wird der aktuelle Zählwert vom Zähler 460 (z.B. das erste, zweite oder modifizierte Zweitstufen-Referenzzeitsignal) an jede der LUTs 462, 472 und 482 geliefert. Als Reaktion darauf bestimmt jede LUT (oder zugehörige Prozessorkomponente), ob der aktuelle Zählwert gleich einem vordefinierten Zählwert ist, der einem der von ihr vorgehaltenen Triggerindizes zugeordnet ist. Wenn der aktuelle Zählwert gleich einem vordefinierten Zählwert ist, wird der Chip-/Schaltungsblock oder ein Teil davon, der diesem Trigger-Index zugeordnet ist, aktiviert oder anderweitig angewiesen, eine bestimmte Aktion durchzuführen. Beispielsweise kann der Triggerindex 1 der LUT 462 das Auslösen eines Schreibvorgangs in das Register A im Chip-/Schaltungsblock 464 bei einem Zählwert von 1000 vorgeben. Wenn der aktuelle Zählwert 1000 beträgt, wird der Triggerindex 1 ausgelöst und der Schreibvorgang in Register A erfolgt.
  • In einigen Ausführungsformen können die Triggerindizes in einem anderen Format als in LUTs bereitgestellt werden; die LUTs 462, 472 und 482 können zu einer einzigen LUT kombiniert werden; und/oder ähnliches.
  • 5 ist eine beispielhafte Darstellung eines IC-Chips 500, der in der Vielzahl der IC-Chips 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthalten ist. Der Chip 500 umfasst beispielsweise einen digitalen Strahlformer-(DBF)-Chip. Der Chip 500 enthält, ohne Einschränkung, einen Zeitsynchronisationsabschnitt 502, einen Sendeabschnitt 504, einen Empfangsabschnitt 506 und einen Abschnitt zur Verteilung des L1sync-Signals ähnlich dem Abschnitt 105 (nicht dargestellt). Der Abschnitt 504 und/oder 506 (oder ein Teil davon) umfasst ein Beispiel für die Komponenten/Logik 420.
  • Der Zeitsynchronisationsabschnitt 502 umfasst einen der Abschnitte 208, 300 oder 400. Der Zeitsynchronisationsabschnitt 502 empfängt als Eingänge das Referenztaktsignal vom Referenztaktgeber 110 und das Zeitsteuerungssignal L1sync vom vorausgehenden Chip in der Daisy-Chain-Anordnung (oder vom Modem 108, wenn der Chip 500 der erste Chip in der Daisy-Chain-Anordnung ist). Der Sendeabschnitt 504 ist so konfiguriert, dass er den/die Datenstrahl(en) vom Modem 108 empfängt und den/die Datenstrahl(en) in ein Format konfiguriert, das für die Übertragung durch eine Vielzahl von Antennenelementen 508 geeignet ist. Der Sendeabschnitt 504 umfasst einen digitalen Basisband-Verarbeitungsabschnitt 510 und eine Vielzahl von Hochfrequenz-(HF)-Verarbeitungsabschnitten 516.
  • Jeder der Abschnitte 510 und 516 enthält wiederum eine Vielzahl elektrischer Komponenten oder Logik, von denen eine oder mehrere im Betrieb zwischen den Chips in der Daisy-Chain-Anordnung über die Verwendung des Erststufen-, des Zweitstufen- oder des modifizierten Zweitstufen-Referenzzeitsignals synchronisiert werden können (je nach dem von Abschnitt 502 erzeugten speziellen Referenzzeitsignal). Beispielsweise können ein Zeitverzögerungsfilter 512, eine Vielzahl von Phasenschiebern 514, DACs 518 und/oder dergleichen, die in Abschnitt 504 enthalten sind, aktiviert oder veranlasst werden, ihre jeweiligen Funktionen bei bestimmten Zählwerten des Referenzzeitsignals auszuführen. Die gleiche(n) Komponenten/Logik in anderen Chips der Vielzahl der IC-Chips 100 werden aktiviert oder veranlasst, ihre Funktionen bei den gleichen bestimmten Zählwerten wie im Chip 500 über die Verwendung der jeweiligen Referenzzeitsignale in den anderen Chips auszuführen.
  • Der Empfangsabschnitt 506 ist so konfiguriert, dass er Hochfrequenzsignale von der Vielzahl der Antennenelemente 508 empfängt und die Hochfrequenzsignale verarbeitet, um den/die zugrunde liegenden Datenstrahl/en wiederherzustellen und dem Modem 108 zuzuführen. Der Empfangsabschnitt 506 umfasst einen digitalen Basisband-Verarbeitungsabschnitt 530 und eine Vielzahl von HF-Verarbeitungsabschnitten 536. Jeder der Abschnitte 530 und 536 enthält wiederum eine Vielzahl elektrischer Komponenten oder Logik, von denen eine oder mehrere im Betrieb zwischen den Chips in der Daisy-Chain-Anordnung über die Verwendung des Erststufen-, des Zweitstufen- oder des modifizierten Zweitstufen-Referenzzeitsignals synchronisiert werden können (je nach dem vom Abschnitt 502 erzeugten speziellen Referenzzeitsignal). Beispielsweise können ein Zeitverzögerungsfilter 532, mehrere Phasenschieber 534, Analog-Digital-Wandler (ADCs) 538 und/oder dergleichen, die in Abschnitt 506 enthalten sind, aktiviert oder veranlasst werden, ihre jeweiligen Funktionen bei bestimmten Zählwerten des Referenzzeitsignals auszuführen. Die gleiche(n) Komponenten/Logik in anderen Chips der Vielzahl der IC-Chips 100 werden aktiviert oder veranlasst, ihre Funktionen bei den gleichen bestimmten Zählwerten wie im Chip 500 über die Verwendung der jeweiligen Referenzzeitsignale in den anderen Chips auszuführen.
  • In einigen Ausführungsformen kann nur einer der Abschnitte 504 oder 506 im Chip 500 enthalten sein. Die dem Sender zugeordneten Komponenten können auf demselben oder einem anderen Chip implementiert sein als der Chip, der die dem Empfänger zugeordneten Komponenten enthält.
  • Andere Beispiele für die Verwendung der L2-Zeit umfassen, ohne Einschränkung, die Synchronisierung und/oder Sequenzierung von Operationen, die DBFs, DAC-FIFOs (first in first out), Kalibrierung und/oder dergleichen beinhalten.
  • 6 ist eine beispielhafte Darstellung einer Draufsicht auf ein Antennengitter 600 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das Antennengitter 600 (auch als phasengesteuerte Gruppenantenne bezeichnet) umfasst eine Vielzahl von Antennenelementen 602, die in einem bestimmten Muster angeordnet sind, um eine bestimmte Antennenapertur zu definieren. Die Antennenapertur ist der Bereich, durch den Leistung von den oder zu den Antennenelementen 602 abgestrahlt wird. Eine phasengesteuerte Gruppenantenne synthetisiert ein bestimmtes elektrisches Feld (Phase und Amplitude) über eine Apertur hinweg. Durch Hinzufügen einer Phasenverschiebung zu dem von jeder Antenne in einem Antennen-Array empfangenen oder gesendeten Signal kann das kollektive Signal dieser einzelnen Antennen wie das Signal einer einzelnen Antenne wirken.
  • Eine Teilmenge 604 der Vielzahl der Antennenelemente 602 kann die M Antennenelemente 508 umfassen, die dem Chip 500 zugeordnet sind, und eine Teilmenge 606 der Vielzahl der Antennenelemente 602 kann die M Antennenelemente umfassen, die einem anderen Chip der Vielzahl der IC-Chips 100 zugeordnet sind. Die verbleibenden Teilmengen von Antennenelementen der Vielzahl der Antennenelemente 602 können in ähnlicher Weise den verbleibenden Chips der Vielzahl der IC-Chips 100 zugeordnet werden.
  • In einigen Ausführungsformen können 50, 100 oder mehr Chips, die die Vielzahl der IC-Chips 100 umfassen, über eine Leiterplatte (PCB) verteilt sein, die 0,5 Meter (m), 1 m, mehr als 1 m groß ist, oder ähnliches. Die von den Chips 100 erzeugten Zeitsteuerungssignale (z.B. die Erststufen-Referenzzeitsignale, die Zweitstufen-Referenzzeitsignale oder die modifizierten Zweitstufen-Referenzzeitsignale) ermöglichen die zeitliche Synchronisation von Operationen in den Chips 100 innerhalb von weniger als ein paar Zehntel Pikosekunden (ps), weniger als ein paar hundert ps oder dergleichen. Die von den Chips 100 erzeugten Zeitsteuerungssignale (z.B. die Erststufen-Referenzzeitsignale, die Zweitstufen-Referenzzeitsignale oder die modifizierten Zweitstufen-Referenzzeitsignale) ermöglichen die Ausführung der zeitlichen Synchronisierung von Operationen in den Chips 100 mit höherer Genauigkeit als bei Verwendung des Eingangsreferenztaktsignals der Chips (z.B. des Referenztaktsignals (sinus_refclk) vom Referenztaktgeber 110).
  • Das Zeitverzögerungsfilter 512 im Chip 500 und die Zeitverzögerungsfilter in den Sendeabschnitten anderer Chips in der Daisy-Chain-Anordnung können beispielsweise aktiviert oder veranlasst werden, eine Kodierung der Zeitverzögerung an den empfangenen Datenstrahlen bei einem Zählwert von 10.000 der jeweiligen Referenzzeitsignale durchzuführen. Die Vielzahl der Phasenschieber 514 im Chip 500 und die Phasenschieber in den Sendeabschnitten anderer Chips in der Daisy-Chain-Anordnung können beispielsweise betätigt oder veranlasst werden, die Codierung von Phasen der empfangenen Datenstrahlen bei einem Zählwert von 14.700 der jeweiligen Referenzzeitsignale durchzuführen. Das hier offengelegte Zeitsynchronisationsschema ermöglicht eine dynamische Steuerung der Vielzahl von Chips 100, insbesondere die Steuerung zeitempfindlicher Operationen oder Aktionen in den Chips 100, indem bestimmte Operationen/Aktionen über die Chips 100 hinweg mit bestimmten Referenzzeitsignalen verknüpft/ausgelöst werden. Jeder Chip der Chips 100 erzeugt und verwaltet ein und dasselbe Referenzzeitsignal.
  • Auf diese Weise werden die zu übertragenden HF-Signale gleichzeitig an die Vielzahl von Antennenelementen 508 zur gleichzeitigen Übertragung weitergeleitet. Die zu übertragenden HF-Signale werden auch an entsprechende Teilmengen der Vielzahl von Antennenelementen für die verbleibenden Chips weitergeleitet, so dass alle Antennenelemente des Antennengitters gleichzeitig senden oder abstrahlen.
  • In einigen Ausführungsformen können die Chips der Vielzahl der IC-Chips 100 gleich oder verschieden voneinander sein. Beispielsweise kann Chip 1 ein Prozessorchip sein, Chip 2 ein DBF-Chip, Chip 3 ein Verstärkerchip, Chip 4 ein Speicherchip und dergleichen, ohne darauf beschränkt zu sein. Jeder dieser Chips kann einen Abschnitt 105 und einen der Abschnitte 208, 300 oder 400 enthalten, um bestimmte Operationen/Aktionen zu bestimmten Zeiten zu synchronisieren oder gleichzeitig durchzuführen.
  • In einigen Ausführungsformen können die Vielzahl der IC-Chips 100 und die vorliegende Offenbarung in einem Kommunikationssystem, einem drahtlosen Kommunikationssystem, einem satellitengestützten Kommunikationssystem, einem terrestrischen Kommunikationssystem, einem nicht-geostationären (NGO) Satellitenkommunikationssystem, einem LEO-Satellitenkommunikationssystem (Low Earth Orbit), in einem oder mehreren Kommunikationsknoten eines Kommunikationssystems (z.B. Satelliten, Benutzerterminals, die mit Benutzergeräten verbunden sind, Gateways, Repeater, Basisstationen etc.) und/oder dergleichen enthalten sein.
  • Im Folgenden werden Beispiele für die Vorrichtungen, Systeme und/oder Verfahren verschiedener Ausführungsformen beschrieben. Eine Ausführungsform der Vorrichtungen, Systeme und/oder Verfahren kann ein oder mehrere Beispiele und jede Kombination der unten beschriebenen Beispiele umfassen.
  • Beispiel 1 ist eine Vorrichtung mit einem ersten integrierten Schaltungschip (IC-Chip, der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein Referenztaktsignal empfängt; einem zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das Referenztaktsignal empfängt; und einem dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das Referenztaktsignal empfängt, wobei der zweite IC-Chip elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen ist, und wobei der erste, der zweite und der dritte IC-Chip so konfiguriert sind, dass sie jeweils ein erstes, zweites bzw. drittes Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals und des Referenztaktsignals erzeugen, und wobei das erste, zweite und dritte Referenzzeitsignal beginnend an demselben bestimmten Zyklus des Referenztaktsignals jeweils einem Zählwert einer Anzahl von Zyklen des Referenztaktsignals zugeordnet ist.
  • Beispiel 2 umfasst den Gegenstand von Beispiel 1 und umfasst ferner, dass das erste, zweite und dritte Referenzzeitsignal denselben Zählwert angeben.
  • Beispiel 3 umfasst den Gegenstand eines der Beispiele 1 bis 2 und umfasst ferner einen Referenztaktgeber, der elektrisch mit jeweils dem ersten, zweiten und dritten IC-Chip gekoppelt ist, wobei der Referenztaktgeber so konfiguriert ist, dass er das Referenztaktsignal erzeugt und jeweils dem ersten, zweiten und dritten IC-Chip bereitstellt.
  • Beispiel 4 umfasst den Gegenstand eines der Beispiele 1 bis 3 und umfasst ferner, dass der bestimmte Zyklus des Referenztaktsignals durch das Zeitsteuerungssignal definiert ist.
  • Beispiel 5 umfasst den Gegenstand eines der Beispiele 1 bis 4 und umfasst ferner, dass der erste, zweite und dritte IC-Chip eine erste, eine zweite bzw. eine dritte elektrische Komponenten enthalten und die Betätigung oder die Durchführung einer Operation der ersten, zweiten und dritten elektrischen Komponente synchron auf der Grundlage des jeweiligen ersten, zweiten und dritten Referenzzeitsignals erfolgt.
  • Beispiel 6 umfasst den Gegenstand eines der Beispiele 1 bis 5 und umfasst ferner, dass das Zeitsteuerungssignal am ersten, zweiten und dritten IC-Chip innerhalb desselben Zyklus des Referenztaktsignals empfangen wird.
  • Beispiel 7 umfasst den Gegenstand eines der Beispiele 1 bis 6 und umfasst ferner, dass der erste und der zweite IC-Chip zueinander identisch sind.
  • Beispiel 8 umfasst den Gegenstand eines der Beispiele 1 bis 7 und umfasst ferner, dass der erste und der zweite IC-Chip voneinander verschieden sind.
  • Beispiel 9 umfasst den Gegenstand eines der Beispiele 1 bis 8 und umfasst ferner, dass der erste, zweite und dritte IC-Chip jeweils einen digitalen Strahlformer-(DBF)-Chip umfasst, der einer phasengesteuerten Gruppenantenne zugeordnet ist.
  • Beispiel 10 umfasst den Gegenstand eines der Beispiele 1 bis 9 und umfasst ferner, dass der erste IC-Chip einen Taktphasenregelkreis (PLL) enthält, der so konfiguriert ist, dass er ein zweites Referenztaktsignal mit einer höheren Frequenz als das Referenztaktsignal erzeugt und bereitstellt, wobei der erste IC-Chip ferner so konfiguriert ist, dass er ein viertes Referenzzeitsignal auf der Grundlage des Erststufen-Referenzzeitsignals und des zweiten Referenztaktsignals erzeugt, und wobei das vierte Referenzzeitsignal einen Zählwert einer Anzahl von Zyklen des zweiten Referenztaktsignals beginnend mit einem bestimmten Zyklus des zweiten Referenztaktsignals vorgibt.
  • Beispiel 11 umfasst den Gegenstand eines der Beispiele 1 bis 10 und umfasst ferner, dass das vierte Referenzzeitsignal eine feinere Zählwertauflösung hat als das erste Referenzzeitsignal für dieselbe Zeitspanne.
  • Beispiel 12 umfasst den Gegenstand eines der Beispiele 1 bis 11 und umfasst ferner, dass eine Zeitsynchronisation von Operationen im ersten, zweiten und dritten IC-Chip mit einer höheren Genauigkeit zueinander auf der Grundlage der Verwendung des ersten, zweiten bzw. dritten Referenzzeitsignals als bei Verwendung des Referenztaktsignals durchgeführt wird.
  • Beispiel 13 ist eine Vorrichtung mit einem ersten integrierten Schaltungschip (IC-Chip), der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein erstes Referenztaktsignal empfängt; einem zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das erste Referenztaktsignal empfängt; und einem dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das erste Referenztaktsignal empfängt, wobei der zweite IC-Chip elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen ist, und wobei ein IC-Chip, der den ersten, zweiten oder dritten IC-Chip umfasst, so konfiguriert ist, dass er auf der Grundlage des Zeitsteuerungssignals und des ersten Referenztaktsignals ein erstes Referenzzeitsignal erzeugt, das einen Zählwert von Zyklen des ersten Referenztaktsignals angibt, wobei der IC-Chip einen Referenztaktgeber enthält, der ein zweites Referenztaktsignal mit einer höheren Frequenz als das erste Referenztaktsignal erzeugt, und wobei der IC-Chip so konfiguriert ist, dass er auf der Grundlage des Erststufen-Referenzzeitsignals und des zweiten Referenztaktsignals ein zweites Referenzzeitsignal erzeugt, das einen Zählwert von Zyklen des zweiten Referenztaktsignals angibt.
  • Beispiel 14 umfasst den Gegenstand von Beispiel 13 und umfasst ferner, dass der IC-Chip so konfiguriert ist, dass er das zweite Referenzzeitsignal, ausgelöst durch einen bestimmten Zyklus des ersten Referenzzeitsignals, erzeugt.
  • Beispiel 15 umfasst den Gegenstand eines der Beispiele 13 bis 14 und umfasst ferner, dass eine dem zweiten Referenzzeitsignal zugeordnete Zählwertauflösung höher ist als eine dem ersten Referenzzeitsignal zugeordnete Zählwertauflösung.
  • Beispiel 16 umfasst den Gegenstand eines der Beispiele 13 bis 15 und umfasst ferner, dass der Referenztaktgeber einen Phasenregelkreis (PLL) mit Digital-Analog-Wandler (DAC) umfasst.
  • Beispiel 17 umfasst den Gegenstand eines der Beispiele 13 bis 16 und umfasst ferner, dass das zweite Referenztaktsignal eine Frequenz hat, die das N-fache einer Frequenz des ersten Referenztaktsignals beträgt.
  • Beispiel 18 ist eine Vorrichtung mit einem ersten Referenztaktgeber, der so konfiguriert ist, dass er ein erstes Referenztaktsignal erzeugt; und einem integrierten Schaltungschip (IC-Chip), der elektrisch mit dem ersten Referenztaktgeber gekoppelt ist, wobei der IC-Chip so konfiguriert ist, dass er das erste Referenztaktsignal vom ersten Referenztaktgeber und ein Zeitsteuerungssignal empfängt, wobei der IC-Chip einen ersten Zähler enthält, der so konfiguriert ist, dass er auf der Grundlage des Zeitsteuerungssignals und des ersten Referenztaktsignals ein erstes Referenzzeitsignal erzeugt, das einen Zählwert von Perioden des ersten Referenztaktsignals angibt, wobei der IC-Chip einen zweiten Referenztaktgeber enthält, der so konfiguriert ist, dass er ein zweites Referenztaktsignal mit einer zweiten Frequenz erzeugt, die sich von einer ersten Frequenz unterscheidet, die dem ersten Referenztaktsignal zugeordnet ist, wobei der IC-Chip einen Taktgenerator enthält, der so konfiguriert ist, dass er auf der Grundlage des ersten Referenztaktsignals, des zweiten Referenztaktsignals und einer Phasenauswahl ein drittes Referenztaktsignal mit einer dritten Frequenz oder Phasenverschiebung erzeugt, die sich vom zweiten Referenztaktsignal unterscheidet, und wobei der IC-Chip einen zweiten Zähler enthält, der so konfiguriert ist, dass er ein drittes Referenzzeitsignal erzeugt, das Teilperioden des dritten Referenztaktsignals in Übereinstimmung mit der Phasenauswahl angibt.
  • Beispiel 19 umfasst den Gegenstand von Beispiel 18 und umfasst ferner, dass die zweite Frequenz größer als die erste Frequenz und die dritte Frequenz kleiner als die zweite Frequenz ist.
  • Beispiel 20 umfasst den Gegenstand eines der Beispiele 18 bis 19 und umfasst ferner, dass das dritte Referenzzeitsignal eine Anzahl von Phaseninkrementen für jede Periode des dritten Referenztaktsignals angibt, die 360 geteilt durch ein der Phasenauswahl zugeordnetes Phaseninkrement ist.
  • Beispiel 21 umfasst den Gegenstand eines der Beispiele 18 bis 20 und umfasst ferner, dass das dritte Referenzzeitsignal so konfiguriert ist, dass es zur Zeitsteuerung einer oder mehrerer Operationen von einer oder mehreren in dem IC-Chip enthaltenen Komponenten verwendet wird, die durch ein Taktsignal mit derselben Frequenz wie die dritte Frequenz getaktet wird bzw. werden.
  • Beispiel 22 umfasst den Gegenstand eines der Beispiele 18 bis 21 und umfasst ferner, dass der Taktgenerator einen programmierbaren Mehrphasenteiler umfasst.
  • Beispiel 23 umfasst den Gegenstand eines der Beispiele 18 bis 22 und umfasst ferner, dass der Taktgenerator so konfiguriert ist, dass er das zweite Referenztaktsignal, die Phasenauswahl und einen dem ersten Referenzzeitsignal zugeordneten Trigger empfängt.
  • Beispiel 24 umfasst den Gegenstand eines der Beispiele 18 bis 23 und umfasst ferner ein Modem, das zur Erzeugung des Zeitsteuerungssignals konfiguriert ist; einen ersten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom Modem und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt, wobei der IC-Chip einen oder mehrere des ersten, zweiten und dritten IC-Chips umfasst.
  • Beispiel 25 umfasst den Gegenstand eines der Beispiele 18 bis 24 und umfasst ferner, dass das dritte Referenzzeitsignal in jeweils dem ersten, zweiten und dritten IC-Chip erzeugt wird und dass eine Zeitsynchronisation von Operationen im ersten, zweiten und dritten IC-Chip auf der Grundlage der Verwendung des dritten Referenzzeitsignals, das jeweils im ersten, zweiten und dritten IC-Chip erzeugt wird, mit höherer Genauigkeit durchgeführt wird als mit dem ersten Referenztaktsignal.
  • Beispiel 26 ist eine Vorrichtung, die einen Zähler enthält, der so konfiguriert ist, dass er einen Zählwert auf der Grundlage eines ersten Referenztaktsignals und eines Zeitsteuerungssignals erzeugt, wobei der Zählwert eine Anzahl von Perioden des ersten Referenztaktsignals, eine Anzahl von Perioden eines zweiten Referenztaktsignals mit einer zweiten Frequenz, die größer ist als eine erste Frequenz des ersten Referenztaktsignals, oder eine Anzahl von Teilperioden eines dritten Referenztaktsignals mit einer dritten Frequenz, die sich von der ersten und/oder der zweiten Frequenz unterscheidet, umfasst; und eine elektrische Komponente, die so konfiguriert ist, dass sie eine Operation bei einem voreingestellten Wert des Zählwerts durchführt, wobei eine Zeitgenauigkeit bei der Einleitung der Operation, die der Verwendung des Zählwerts zugeordnet ist, größer ist als eine Zeitgenauigkeit, die der Verwendung des ersten Referenztaktsignals zugeordnet ist.
  • Beispiel 27 umfasst den Gegenstand von Beispiel 26 und umfasst ferner einen Taktphasenregelkreis (PLL), der so konfiguriert ist, dass er das zweite Referenztaktsignal erzeugt, wobei, wenn der Zählwert die Anzahl der Perioden des ersten Referenztaktsignals umfasst, der Zählwert einen ersten Zählwert umfasst, wobei, wenn der Zählwert die Anzahl der Perioden des zweiten Referenztaktsignals umfasst, der Zählwert einen zweiten Zählwert umfasst, und wobei der zweite Zählwert auf dem ersten Zählwert und dem zweiten Referenztaktsignal basiert.
  • Beispiel 28 umfasst den Gegenstand eines der Beispiele 26 bis 27 und umfasst ferner einen Taktphasenregelkreis (PLL), der so konfiguriert ist, dass er das zweite Referenztaktsignal erzeugt, wobei, wenn der Zählwert die Anzahl der Perioden des ersten Referenztaktsignals umfasst, der Zählwert einen ersten Zählwert umfasst, wobei, wenn der Zählwert die Anzahl der Perioden des zweiten Referenztaktsignals umfasst, der Zählwert einen zweiten Zählwert umfasst, und wobei der zweite Zählwert für dieselbe Zeitspanne eine höhere Zählwertauflösung als der erste Zählwert aufweist.
  • Beispiel 29 umfasst den Gegenstand eines der Beispiele 26 bis 28 und umfasst ferner einen Taktgenerator, der so konfiguriert ist, dass er das dritte Referenztaktsignal auf der Grundlage des ersten Referenztaktsignals, des zweiten Referenztaktsignals und eines Phaseninkrements erzeugt, und wobei der Zählwert, der die Anzahl der Teilperioden des dritten Referenztaktsignals umfasst, mit dem Phaseninkrement übereinstimmt.
  • Beispiel 30 umfasst den Gegenstand eines der Beispiele 26 bis 29 und umfasst ferner, dass der Zählwert die Anzahl der Teilperioden des dritten Referenztaktsignals umfasst, und dass der Betrieb der elektrischen Komponente durch ein Taktsignal getaktet wird, das die gleiche Frequenz wie die dritte Frequenz hat, und dass die Operation in einem bestimmten Phasenbereich eines bestimmten Zyklus des Taktsignals unter Verwendung des Zählwerts beginnt.
  • Beispiel 31 umfasst den Gegenstand eines der Beispiele 26 bis 30 und umfasst ferner, dass die Vorrichtung einen ersten integrierten Schaltungschip (IC-Chip) umfasst, wobei der erste IC-Chip in einer Daisy-Chain einer Vielzahl von IC-Chips enthalten ist, und wobei, wenn der erste IC-Chip elektrisch zwischen einem zweiten und einem dritten IC-Chip angeschlossen ist, die in der Vielzahl der IC-Chips enthalten sind, der erste IC-Chip das erste Referenztaktsignal vom zweiten IC-Chip empfängt.
  • Beispiel 32 umfasst den Gegenstand eines der Beispiele 26 bis 31 und umfasst ferner, dass der zweite IC-Chip einen zweiten Zähler enthält, der so konfiguriert ist, dass er einen zweiten Zählwert auf der Grundlage des ersten Referenztaktsignals und des Zeitsteuerungssignals erzeugt, und ferner eine zweite elektrische Komponente enthält, die so konfiguriert ist, dass sie eine zweite Operation bei einem voreingestellten Wert des zweiten Zählwerts durchführt, wobei der dem ersten IC-Chip zugeordnete Zählwert derselbe Zählwert ist wie der dem zweiten IC-Chip zugeordnete zweite Zählwert, und wobei der voreingestellte Wert des Zählwerts derselbe voreingestellte Wert ist wie der voreingestellte Wert des zweiten Zählwerts.
  • Obwohl bestimmte Ausführungsformen hier zu Beschreibungszwecken dargestellt und beschrieben wurden, können die gezeigten und beschriebenen Ausführungsformen durch eine Vielzahl alternativer und/oder gleichwertiger Ausführungsformen oder Implementierungen ersetzt werden, von denen man annimmt, dass sie dieselben Zwecke erfüllen, ohne dass der Umfang der vorliegenden Offenbarung verlassen wird. Diese Anmeldung soll alle Anpassungen oder Variationen der hier beschriebenen Ausführungsformen abdecken. Es ist daher offensichtlich beabsichtigt, dass die hierin beschriebenen Ausführungsformen nur durch die Ansprüche eingeschränkt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/847833 [0001]
    • US 62/983231 [0001]
    • US 16/858673 [0001]

Claims (32)

  1. Vorrichtung, die Folgendes umfasst: einen ersten integrierten Schaltungschip (IC-Chip), der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein Referenztaktsignal empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das Referenztaktsignal empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das Referenztaktsignal empfängt, wobei der zweite IC-Chip elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen ist, wobei der erste, der zweite und der dritte IC-Chip so konfiguriert sind, dass sie jeweils ein erstes, zweites bzw. drittes Referenzzeitsignal auf der Grundlage des Zeitsteuerungssignals und des Referenztaktsignals erzeugen, und wobei das erste, zweite und dritte Referenzzeitsignal beginnend an demselben bestimmten Zyklus des Referenztaktsignals jeweils einem Zählwert einer Anzahl von Zyklen des Referenztaktsignals zugeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei das erste, zweite und dritte Referenzzeitsignal denselben Zählwert angeben.
  3. Vorrichtung nach einem der Ansprüche 1 bis 2, die ferner einen Referenztaktgeber umfasst, der elektrisch mit jeweils dem ersten, zweiten und dritten IC-Chip gekoppelt ist, wobei der Referenztaktgeber so konfiguriert ist, dass er das Referenztaktsignal erzeugt und jeweils dem ersten, zweiten und dritten IC-Chip bereitstellt.
  4. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der bestimmte Zyklus des Referenztaktsignals durch das Zeitsteuerungssignal definiert ist.
  5. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der erste, zweite und dritte IC-Chip eine erste, eine zweite bzw. eine dritte elektrische Komponente enthalten und wobei die Betätigung oder die Durchführung einer Operation der ersten, zweiten und dritten elektrischen Komponente synchron auf der Grundlage des jeweiligen ersten, zweiten und dritten Referenzzeitsignals erfolgt.
  6. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei das Zeitsteuerungssignal am ersten, zweiten und dritten IC-Chip innerhalb desselben Zyklus des Referenztaktsignals empfangen wird.
  7. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der erste und der zweite IC-Chip zueinander identisch sind.
  8. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der erste und der zweite IC-Chip voneinander verschieden sind.
  9. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der erste, zweite und dritte IC-Chip jeweils einen digitalen Strahlformer-(DBF)-Chip umfasst, der einer phasengesteuerten Gruppenantenne zugeordnet ist.
  10. Vorrichtung nach einem der Ansprüche 1 bis 2, wobei der erste IC-Chip einen Taktphasenregelkreis (PLL) enthält, der so konfiguriert ist, dass er ein zweites Referenztaktsignal mit einer höheren Frequenz als das Referenztaktsignal erzeugt und bereitstellt, wobei der erste IC-Chip ferner so konfiguriert ist, dass er ein viertes Referenzzeitsignal auf der Grundlage des Erststufen-Referenzzeitsignals und des zweiten Referenztaktsignals erzeugt, und wobei das vierte Referenzzeitsignal einen Zählwert einer Anzahl von Zyklen des zweiten Referenztaktsignals beginnend mit einem bestimmten Zyklus des zweiten Referenztaktsignals vorgibt.
  11. Vorrichtung nach Anspruch 10, wobei das vierte Referenzzeitsignal eine feinere Zählwertauflösung hat als das erste Referenzzeitsignal für dieselbe Zeitspanne.
  12. Vorrichtung nach einem der Ansprüche 1 bis 2 oder 11, wobei eine Zeitsynchronisation von Operationen im ersten, zweiten und dritten IC-Chip mit einer höheren Genauigkeit zueinander auf der Grundlage der Verwendung des ersten, zweiten bzw. dritten Referenzzeitsignals als bei Verwendung des Referenztaktsignals durchgeführt wird.
  13. Vorrichtung, die Folgendes umfasst: einen ersten integrierten Schaltungschip (IC-Chip), der so konfiguriert ist, dass er ein Zeitsteuerungssignal und ein erstes Referenztaktsignal empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das erste Referenztaktsignal empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das erste Referenztaktsignal empfängt, wobei der zweite IC-Chip elektrisch zwischen dem ersten und dem dritten IC-Chip angeschlossen ist, wobei ein IC-Chip, der den ersten, zweiten oder dritten IC-Chip umfasst, so konfiguriert ist, dass er auf der Grundlage des Zeitsteuerungssignals und des ersten Referenztaktsignals ein erstes Referenzzeitsignal erzeugt, das einen Zählwert von Zyklen des ersten Referenztaktsignals angibt, wobei der IC-Chip einen Referenztaktgeber enthält, der ein zweites Referenztaktsignal mit einer höheren Frequenz als das erste Referenztaktsignal erzeugt, und wobei der IC-Chip so konfiguriert ist, dass er auf der Grundlage des Erststufen-Referenzzeitsignals und des zweiten Referenztaktsignals ein zweites Referenzzeitsignal erzeugt, das einen Zählwert von Zyklen des zweiten Referenztaktsignals angibt.
  14. Vorrichtung nach Anspruch 13, wobei der IC-Chip so konfiguriert ist, dass er das zweite Referenzzeitsignal, ausgelöst durch einen bestimmten Zyklus des ersten Referenzzeitsignals, erzeugt.
  15. Vorrichtung nach einem der Ansprüche 13 bis 14, wobei eine dem zweiten Referenzzeitsignal zugeordnete Zählwertauflösung höher ist als eine dem ersten Referenzzeitsignal zugeordnete Zählwertauflösung.
  16. Vorrichtung nach einem der Ansprüche 13 bis 14, wobei der Referenztaktgeber einen Phasenregelkreis (PLL) mit Digital-Analog-Wandler (DAC) umfasst.
  17. Vorrichtung nach einem der Ansprüche 13 bis 14, wobei das zweite Referenztaktsignal eine Frequenz hat, die das N-fache einer Frequenz des ersten Referenztaktsignals beträgt.
  18. Vorrichtung, die Folgendes umfasst: einen ersten Referenztaktgeber, der so konfiguriert ist, dass er ein erstes Referenztaktsignal erzeugt; und einen integrierten Schaltungschip (IC-Chip), der elektrisch mit dem ersten Referenztaktgeber gekoppelt ist, wobei der IC-Chip so konfiguriert ist, dass er das erste Referenztaktsignal vom ersten Referenztaktgeber und ein Zeitsteuerungssignal empfängt, wobei der IC-Chip einen ersten Zähler enthält, der so konfiguriert ist, dass er auf der Grundlage des Zeitsteuerungssignals und des ersten Referenztaktsignals ein erstes Referenzzeitsignal erzeugt, das einen Zählwert von Perioden des ersten Referenztaktsignals angibt, wobei der IC-Chip einen zweiten Referenztaktgeber enthält, der so konfiguriert ist, dass er ein zweites Referenztaktsignal mit einer zweiten Frequenz erzeugt, die sich von einer ersten Frequenz unterscheidet, die dem ersten Referenztaktsignal zugeordnet ist, wobei der IC-Chip einen Taktgenerator enthält, der so konfiguriert ist, dass er auf der Grundlage des ersten Referenztaktsignals, des zweiten Referenztaktsignals und einer Phasenauswahl ein drittes Referenztaktsignal mit einer dritten Frequenz oder Phasenverschiebung erzeugt, die sich vom zweiten Referenztaktsignal unterscheidet, und wobei der IC-Chip einen zweiten Zähler enthält, der so konfiguriert ist, dass er ein drittes Referenzzeitsignal erzeugt, das Teilperioden des dritten Referenztaktsignals in Übereinstimmung mit der Phasenauswahl angibt.
  19. Vorrichtung nach Anspruch 18, wobei die zweite Frequenz größer als die erste Frequenz und die dritte Frequenz kleiner als die zweite Frequenz ist.
  20. Vorrichtung nach einem der Ansprüche 18 bis 19, wobei das dritte Referenzzeitsignal eine Anzahl von Phaseninkrementen für jede Periode des dritten Referenztaktsignals angibt, die 360 geteilt durch ein der Phasenauswahl zugeordnetes Phaseninkrement ist.
  21. Vorrichtung nach einem der Ansprüche 18 bis 19, wobei das dritte Referenzzeitsignal so konfiguriert ist, dass es zur Zeitsteuerung einer oder mehrerer Operationen von einer oder mehreren in dem IC-Chip enthaltenen Komponenten verwendet wird, die durch ein Taktsignal mit derselben Frequenz wie die dritte Frequenz getaktet wird bzw. werden.
  22. Vorrichtung nach einem der Ansprüche 18 bis 19, wobei der Taktgenerator einen programmierbaren Mehrphasenteiler umfasst.
  23. Vorrichtung nach einem der Ansprüche 18 bis 19, wobei der Taktgenerator so konfiguriert ist, dass er das zweite Referenztaktsignal, die Phasenauswahl und einen dem ersten Referenzzeitsignal zugeordneten Trigger empfängt.
  24. Vorrichtung nach einem der Ansprüche 18 bis 19, die ferner Folgendes umfasst: ein Modem, das zur Erzeugung des Zeitsteuerungssignals konfiguriert ist; einen ersten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom Modem und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt; einen zweiten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom ersten IC-Chip und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt; und einen dritten IC-Chip, der so konfiguriert ist, dass er das Zeitsteuerungssignal vom zweiten IC-Chip und das erste Referenztaktsignal vom ersten Referenztaktgeber empfängt, wobei der IC-Chip einen oder mehrere des ersten, zweiten und dritten IC-Chips umfasst.
  25. Vorrichtung nach Anspruch 24, wobei das dritte Referenzzeitsignal in jeweils dem ersten, zweiten und dritten IC-Chip erzeugt wird und wobei eine Zeitsynchronisation von Operationen im ersten, zweiten und dritten IC-Chip auf der Grundlage der Verwendung des dritten Referenzzeitsignals, das jeweils im ersten, zweiten und dritten IC-Chip erzeugt wird, mit höherer Genauigkeit durchgeführt wird als mit dem ersten Referenztaktsignal.
  26. Vorrichtung, die Folgendes umfasst: einen Zähler, der so konfiguriert ist, dass er einen Zählwert auf der Grundlage eines ersten Referenztaktsignals und eines Zeitsteuerungssignals erzeugt, wobei der Zählwert eine Anzahl von Perioden des ersten Referenztaktsignals, eine Anzahl von Perioden eines zweiten Referenztaktsignals mit einer zweiten Frequenz, die größer ist als eine erste Frequenz des ersten Referenztaktsignals, oder eine Anzahl von Teilperioden eines dritten Referenztaktsignals mit einer dritten Frequenz, die sich von der ersten und/oder der zweiten Frequenz unterscheidet, umfasst; und eine elektrische Komponente, die so konfiguriert ist, dass sie eine Operation bei einem voreingestellten Wert des Zählwerts durchführt, wobei eine Zeitgenauigkeit bei der Einleitung der Operation, die der Verwendung des Zählwerts zugeordnet ist, größer ist als eine Zeitgenauigkeit, die der Verwendung des ersten Referenztaktsignals zugeordnet ist.
  27. Vorrichtung nach Anspruch 26, die ferner einen Taktphasenregelkreis (PLL) umfasst, der so konfiguriert ist, dass er das zweite Referenztaktsignal erzeugt, wobei, wenn der Zählwert die Anzahl der Perioden des ersten Referenztaktsignals umfasst, der Zählwert einen ersten Zählwert umfasst, wobei, wenn der Zählwert die Anzahl der Perioden des zweiten Referenztaktsignals umfasst, der Zählwert einen zweiten Zählwert umfasst, und wobei der zweite Zählwert auf dem ersten Zählwert und dem zweiten Referenztaktsignal basiert.
  28. Vorrichtung nach einem der Ansprüche 26 bis 27, die ferner einen Taktphasenregelkreis (PLL) umfasst, der so konfiguriert ist, dass er das zweite Referenztaktsignal erzeugt, wobei, wenn der Zählwert die Anzahl der Perioden des ersten Referenztaktsignals umfasst, der Zählwert einen ersten Zählwert umfasst, wobei, wenn der Zählwert die Anzahl der Perioden des zweiten Referenztaktsignals umfasst, der Zählwert einen zweiten Zählwert umfasst, und wobei der zweite Zählwert für dieselbe Zeitspanne eine höhere Zählwertauflösung als der erste Zählwert aufweist.
  29. Vorrichtung nach einem der Ansprüche 26 bis 27, die ferner einen Taktgenerator umfasst, der so konfiguriert ist, dass er das dritte Referenztaktsignal auf der Grundlage des ersten Referenztaktsignals, des zweiten Referenztaktsignals und eines Phaseninkrements erzeugt, und wobei der Zählwert, der die Anzahl der Teilperioden des dritten Referenztaktsignals umfasst, mit dem Phaseninkrement übereinstimmt.
  30. Vorrichtung nach einem der Ansprüche 26 bis 27, wobei der Zählwert die Anzahl der Teilperioden des dritten Referenztaktsignals umfasst, und wobei der Betrieb der elektrischen Komponente durch ein Taktsignal getaktet wird, das die gleiche Frequenz wie die dritte Frequenz hat, und wobei die Operation in einem bestimmten Phasenbereich eines bestimmten Zyklus des Taktsignals unter Verwendung des Zählwerts beginnt.
  31. Vorrichtung nach einem der Ansprüche 26 bis 27, wobei die Vorrichtung einen ersten integrierten Schaltungschip (IC-Chip) umfasst, wobei der erste IC-Chip in einer Daisy-Chain einer Vielzahl von IC-Chips enthalten ist, und wobei, wenn der erste IC-Chip elektrisch zwischen einem zweiten und einem dritten IC-Chip angeschlossen ist, die in der Vielzahl der IC-Chips enthalten sind, der erste IC-Chip das erste Referenztaktsignal vom zweiten IC-Chip empfängt.
  32. Vorrichtung nach Anspruch 31, wobei der zweite IC-Chip einen zweiten Zähler enthält, der so konfiguriert ist, dass er einen zweiten Zählwert auf der Grundlage des ersten Referenztaktsignals und des Zeitsteuerungssignals erzeugt, und ferner eine zweite elektrische Komponente enthält, die so konfiguriert ist, dass sie eine zweite Operation bei einem voreingestellten Wert des zweiten Zählwerts durchführt, wobei der dem ersten IC-Chip zugeordnete Zählwert derselbe Zählwert ist wie der dem zweiten IC-Chip zugeordnete zweite Zählwert, und wobei der voreingestellte Wert des Zählwerts derselbe voreingestellte Wert ist wie der voreingestellte Wert des zweiten Zählwerts.
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