DE102020109149A1

DE102020109149A1 - Verfahren mit Stealth-Dicing-Prozess zur Herstellung von MEMS-Halbleiterchips

Info

Publication number: DE102020109149A1
Application number: DE102020109149.4A
Authority: DE
Inventors: Andre Brockmeier; Stephan Helbig; Adolf Koller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2020-04-02
Filing date: 2020-04-02
Publication date: 2021-10-07
Also published as: US20210309513A1; US11939216B2; CN113493187A

Abstract

Ein Verfahren umfasst ein Erzeugen eines Halbleiterwafers. Der Halbleiterwafer umfasst mehrere MEMS-Halbleiterchips, wobei die MEMS-Halbleiterchips MEMS-Strukturen aufweisen, die bei einer ersten Hauptoberfläche des Halbleiterwafers angeordnet sind, eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht, und eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht. Das Verfahren umfasst ferner ein Entfernen der ersten Halbleitermaterialschicht in einem Bereich zwischen benachbarten MEMS-Halbleiterchips. Das Verfahren umfasst ferner ein Anwenden eines Stealth-Dicing-Prozesses von der ersten Hauptoberfläche des Halbleiterwafers und zwischen den benachbarten MEMS-Halbleiterchips.

Description

Technisches Gebiet
Die vorliegende Offenbarung betrifft Verfahren mit Stealth-Dicing-Prozessen zur Herstellung von MEMS-Halbleiterchips. Ferner betrifft die Offenbarung durch solche Verfahren hergestellte MEMS-Halbleiterchips.
Hintergrund
MEMS (mikroelektromechanisches System)-Halbleiterchips können auf Waferebene hergestellt werden, wobei der Wafer nach einem Ausbilden der MEMS-Strukturen in mehrere MEMS-Halbleiterchips vereinzelt wird. Die MEMS-Strukturen können unter anderem empfindliche, offene Strukturen aufweisen, wie zum Beispiel bewegliche Mikrospiegel. Bei einer Vereinzelung durch mechanische Dicing-Prozesse besteht die Gefahr, dass die empfindlichen MEMS-Strukturen beschädigt werden. Beispielsweise können die MEMS-Strukturen Schaden nehmen durch Vibrationen eines verwendeten Sägeblattes, eine Kühlung über Wasser oder eine Partikelkontamination durch Sägeschlamm. Hersteller von MEMS-Halbleiterchips sind ständig bestrebt, ihre Produkte zu verbessern. Insbesondere kann es dabei wünschenswert sein, Verfahren zur Herstellung von MEMS-Halbleiterchips bereitzustellen, bei denen die empfindlichen MEMS-Strukturen nicht beschädigt werden und die für verschiedene Substratdotierungen und Substratdicken verwendet werden können.
Kurzdarstellung
Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Erzeugen eines Halbleiterwafers. Der Halbleiterwafer umfasst mehrere MEMS-Halbleiterchips, wobei die MEMS-Halbleiterchips MEMS-Strukturen aufweisen, die bei einer ersten Hauptoberfläche des Halbleiterwafers angeordnet sind, eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht, und eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht. Das Verfahren umfasst ferner ein Entfernen der ersten Halbleitermaterialschicht in einem Bereich zwischen benachbarten MEMS-Halbleiterchips. Das Verfahren umfasst ferner ein Anwenden eines Stealth-Dicing-Prozesses von der ersten Hauptoberfläche des Halbleiterwafers und zwischen den benachbarten MEMS-Halbleiterchips.
Verschiedene Aspekte betreffen einen MEMS-Halbleiterchip. Der MEMS-Halbleiterchip umfasst eine bei einer ersten Hauptoberfläche des MEMS-Halbleiterchips angeordnete MEMS-Struktur. Der MEMS-Halbleiterchip umfasst ferner eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht. Der MEMS-Halbleiterchip umfasst ferner eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht. Der MEMS-Halbleiterchip umfasst ferner eine zwischen der ersten Halbleitermaterialschicht und der zweiten Halbleitermaterialschicht bei einer Seitenwand des MEMS-Halbleiterchips ausgebildete Stufe.
Figurenliste
Verfahren und Vorrichtungen gemäß der Offenbarung werden im Folgenden anhand von Zeichnungen näher erläutert. Die in den Zeichnungen gezeigten Elemente sind nicht notwendigerweise maßstabsgetreu relativ zueinander wiedergegeben. Identische Bezugszeichen können identische Komponenten bezeichnen.

1 zeigt ein Flussdiagramm eines Verfahrens gemäß der Offenbarung.
2 enthält die 2A bis 2E, welche schematisch ein Verfahren zur Herstellung von MEMS-Halbleiterchips 200 gemäß der Offenbarung zeigen.
3 zeigt eine Querschnittseitenansicht eines MEMS-Halbleiterchips 300 gemäß der Offenbarung.
4 zeigt eine Seitenwand eines MEMS-Halbleiterchips 400 gemäß der Offenbarung.
5 zeigt eine perspektivische Ansicht eines MEMS-Halbleiterchips 500 gemäß der Offenbarung.

Detaillierte Beschreibung
Das Verfahren der 1 ist in einer allgemeinen Weise dargestellt, um Aspekte der Offenbarung qualitativ zu beschreiben. Das Verfahren kann weitere Aspekte aufweisen, die in der 1 der Einfachheit halber nicht gezeigt und beschrieben sind. Das Verfahren kann um einen oder mehrere Aspekte erweitert werden, die in Verbindung mit anderen Beispielen gemäß der Offenbarung beschrieben sind. Beispielsweise kann das Verfahren um einen oder mehrere der Aspekte erweitert werden, die in Verbindung mit dem Verfahren der 2 beschrieben sind.
Bei 2 kann ein Halbleiterwafer erzeugt werden. Der Halbleiterwafer kann mehrere MEMS-Halbleiterchips umfassen, wobei die MEMS-Halbleiterchips MEMS-Strukturen aufweisen, die bei einer ersten Hauptoberfläche des Halbleiterwafers angeordnet sind. Ferner kann der Halbleiterwafer eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht und eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht umfassen, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht. Bei 4 kann die erste Halbleitermaterialschicht in einem Bereich zwischen benachbarten MEMS-Halbleiterchips entfernt werden. Bei 6 kann ein Stealth-Dicing-Prozess von der ersten Hauptoberfläche des Halbleiterwafers und zwischen den benachbarten MEMS-Halbleiterchips angewendet werden.
Das Verfahren der 2 kann als eine detailliertere Ausführung des Verfahrens der 1 angesehen werden. In der Draufsicht der 2A kann ein Halbleiterwafer 10 bereitgestellt werden, welcher aus einem beliebigen Halbleitermaterial, insbesondere Silizium, gefertigt sein kann. Der Halbleiterwafer 10 kann mehrere Halbleiterchips (oder Halbleiterdies) 12 aufweisen, wobei die Anzahl der Halbleiterchips 12 mehrere Dutzend oder mehrere Hundert betragen kann. Eine detaillierte Struktur der Halbleiterchips 12 ist in der Draufsicht der 2A der Einfachheit halber nicht gezeigt. Im Beispiel der 2A kann der Halbleiterwafer 10 kreisförmig ausgebildet sein. In weiteren Beispielen kann der Halbleiterwafer 10 einem Halbleiterpanel entsprechen und eine rechteckige Form aufweisen. Auf der gezeigten Oberfläche des Halbleiterwafers 10 können Bereiche 14 zwischen den Halbleiterchips 12 ausgebildet sein, entlang derer der Halbleiterwafer 10 in einem späteren Verfahrensschritt in die Halbleiterchips 12 vereinzelt werden kann. Die Bereiche 14 zwischen den Halbleiterchips 12 können als Scribe-Lines bezeichnet werden. In der 2A können die Scribe-Lines 14 beispielhaft eine rechteckige Gitterstruktur ausbilden.
Eine Dicke des Halbleiterwafers 10 in der z-Richtung kann größer als etwa 600 Mikrometer sein, genauer größer als etwa 650 Mikrometer, genauer größer als etwa 700 Mikrometer, genauer größer als etwa 750 Mikrometer, genauer größer als etwa 800 Mikrometer, genauer größer als etwa 850 Mikrometer, und noch genauer größer als etwa 900 Mikrometer. Eine Breite der Scribe-Lines 14 (Kerf-Breite) des Halbleiterwafers 10 kann kleiner als etwa 240 Mikrometer sein, genauer kleiner als etwa 200 Mikrometer, und noch genauer kleiner als etwa 160 Mikrometer. Ein Verhältnis einer Kerf-Breite des Halbleiterwafers 10 zu einer Dicke des Halbleiterwafers 10 in der z-Richtung kann kleiner als etwa 0,4 sein, genauer kleiner als etwa 0,3, und noch genauer kleiner als etwa 0,2. In einem speziellen Beispiel kann sich also bei einem Verhältnis der Kerf-Breite zur Waferdicke von etwa 0.1 für eine Waferdicke von etwa 900 Mikrometer eine minimale Kerf-Breite von etwa 90 Mikrometer ergeben.
Der Halbleiterwafer 10 kann einen Randbereich 16 aufweisen, in welchem keine Halbleiterchips 12 und somit keine Scribe-Lines 14 ausgebildet sein können. Der Randbereich 16 kann von einem späteren Stealth-Dicing-Prozess ausgenommen sein oder nicht. Im Beispiel der 2A sind in dem Randbereich 16 Linien dargestellt, die den Verlauf vorbestimmter (oder vorauszusehender) Bruchlinien 28 der Kanten des Halbleiterwafers 10 andeuten. Mit anderen Worten können die Bruchlinien 28 Verläufen entsprechen, bei denen der Halbleiterwafer 10 bei einer späteren Vereinzelung in die Halbleiterchips 12 voraussichtlich brechen wird. Die Anzahl und Lage der Bruchlinien 28 kann bereits vor dem Vereinzelungsprozess im Wesentlichen bekannt sein. Beispielweise können die Eigenschaften der Bruchlinien 28 identifiziert werden basierend auf einem oder mehreren von einer Modellierung, einer analytische Berechnung oder bei einer Vereinzelung ähnlicher Halbleiterwafer auftretenden Bruchlinien. In der 2A sind beispielhafte Bruchlinien 28 gezeigt, die andeuten können, wie der Halbleiterwafer 10 in seinem Randbereich 16 voraussichtlich brechen wird, wenn der Randbereich 16 (im Wesentlichen) unbearbeitet bleiben würde. Die Bruchlinien 28 in der 2A können dabei (im Wesentlichen) entlang einem kürzesten Abstand zwischen dem jeweiligen Halbleiterchip 12 und dem äußeren Rand des Halbleiterwafers 10 verlaufen.
In der Querschnittseitenansicht der 2B ist ein innerer Aufbau des Halbleiterwafers 10 qualitativ gezeigt. Der Halbleiterwafer 10 kann beispielsweise basierend auf einer SOI (Silicon on Substrate)-Technologie gefertigt sein und dabei aus mehreren übereinander angeordneten Isolationsschichten (oder dielektrischen Schichten) 18A-18D und Halbleitermaterialschichten 20A-20D aufgebaut sein. Eine Dicke der Isolationsschichten 18A-18D in der z-Richtung kann jeweils in einem Bereich von etwa 400 Nanometer bis etwa 600 Nanometer liegen, wobei ein typischer Wert zum Beispiel etwa 500 Nanometer betragen kann.
Die Halbleitermaterialschichten 20A-20D können unterschiedliche Dotierungen aufweisen. Die bei der oberen Hauptoberfläche bzw. Vorderseite 24 des Halbleiterwafers 10 angeordnete Halbleitermaterialschicht 20A und die darunter angeordnete Halbleitermaterialschicht 20B können als hochdotierte Schichten bezeichnet werden. In den hochdotierten Schichten 20A, 20B können Vorrichtungsstrukturen, wie zum Beispiel MEMS-Strukturen, ausgebildet sein. Die hochdotierten Schichten können somit auch als Vorrichtungsschichten bezeichnet werden. Die hochdotierten Schichten 20A, 20B können in einem MEMS-Halbleiterchip unter anderem die Funktion einer Abtastung („Sensing“) bereitstellen. Dabei können kleinste Auslenkungen der beweglichen MEMS-Strukturen kapazitiv mit Hilfe geringer Spannungen bzw. geringer Ströme detektiert und weiterverarbeitet werden. Die zwischen bzw. bei den hochdotierten Schichten 20A, 20B angeordneten Isolationsschichten 18A, 18B können unter anderem dazu dienen, entsprechende Signalpfade unterscheiden zu können.
Ein spezifischer elektrischer Widerstand der hochdotierten Schichten 20A, 20B kann jeweils kleiner sein als etwa 0,01 Ω·cm, genauer kleiner als etwa 0,005 Ω·cm, und noch genauer kleiner als etwa 0,001 Ω·cm. Eine Dicke der Halbleitermaterialschicht 20A kann in einem Bereich von etwa 5 Mikrometer bis etwa 15 Mikrometer liegen, wobei ein typischer Wert zum Beispiel 10 Mikrometer betragen kann. Eine Dicke der Halbleitermaterialschicht 20B kann in einem Bereich von etwa 30 Mikrometer bis etwa 60 Mikrometer liegen, wobei ein typischer Wert zum Beispiel etwa 45 Mikrometer betragen kann. Im Beispiel der 2B sind zwei hochdotierte Halbleitermaterialschichten 20A, 20B gezeigt. In weiteren Beispielen kann der Halbleiterwafer 10 lediglich eine hochdotierte Halbleitermaterialschicht aufweisen.
Die unter den hochdotierten Halbleitermaterialschichten 20A, 20B angeordneten Halbleitermaterialschichten 20C, 20D können als niedrigdotierte Schichten bezeichnet werden. Ein spezifischer elektrischer Widerstand dieser Schichten kann jeweils größer sein als etwa 0,1 Ω·cm, genauer größer als etwa 0,5 Ω·cm, und noch genauer größer als etwa 1,0 Ω·cm. Insbesondere kann also eine Dotierung der hochdotierten Halbleitermaterialschichten 20A, 20B jeweils größer sein als eine Dotierung der niedrigdotierten Halbleitermaterialschichten 20C, 20D. Eine Dicke der Halbleitermaterialschicht 20C kann in einem Bereich von etwa 150 Mikrometer bis etwa 350 Mikrometer liegen, wobei ein typischer Wert zum Beispiel 250 Mikrometer betragen kann. Eine Dicke der Halbleitermaterialschicht 20D kann in einem Bereich von etwa 400 Mikrometer bis etwa 800 Mikrometer liegen, wobei ein typischer Wert zum Beispiel etwa 600 Mikrometer betragen kann.
In der 2B sind der Einfachheit halber nur zwei Halbleiterchips 12 des Halbleiterwafers 10 gezeigt. Jeder Halbleiterchip 12 kann eine oder mehrere MEMS-Strukturen 22A, 22B aufweisen, die in den Halbleiterchip 12 integriert sein können. Die später vereinzelten Halbleiterchips 12 können somit auch als MEMS-Halbleiterchips oder MEMS-Bauelemente bezeichnet werden. Ganz allgemein kann es sich bei den MEMS-Strukturen 22A, 22B der Halbleiterchips 12 um beliebige mikromechanische Strukturen handeln, wie etwa Brücken, Membrane, Ausleger, Federbalken, Zungenstrukturen, Kammstrukturen, bewegliche Mikrospiegel, usw.
Im Beispiel der 2B kann jeder Halbleiterchip 12 zwei MEMS-Strukturen 22A, 22B aufweisen, die bei der Vorderseite 24 des Halbleiterwafers 10 angeordnet sein können. Die untere Hauptoberfläche bzw. Rückseite 26 des Halbleiterwafers 10 kann durchgängig geschlossen sein, d.h. die MEMS-Strukturen 22A, 22B können nur über die Vorderseite 24 des Halbleiterwafers 10 zugänglich sein. Bei der MEMS-Struktur 22A kann es sich beispielhaft um eine kapazitive Kammstruktur und bei der MEMS-Struktur 22B um einen beweglichen Mikrospiegel handeln. In einem Beispiel kann es sich bei den aus dem Halbleiterwafer 10 herzustellenden MEMS-Bauelementen um LIDAR (Light Detection and Ranging)-Sensorbauelemente handeln, wie sie beispielsweise in vollautonomen oder teilautonomen selbstfahrenden Autos eingesetzt werden können. Der bewegliche MEMS-Mikrospiegel 22B kann dabei dazu ausgelegt sein, um eine Scanachse zu schwingen, so dass von dem MEMS-Mikrospiegel 22B reflektiertes und für einen Scan der Umgebung verwendetes Licht hin und her schwingt.
Auf der Vorderseite 24 des Halbleiterwafers 10 können Metallstrukturen 30 angeordnet sein, bei denen es sich beispielsweise um elektrische Kontakte der Halbleiterchips 12 handeln kann. Zwischen benachbarten Halbleiterchips 12 bzw. zwischen den Metallstrukturen 30 benachbarter Halbleiterchips 12 können metallfreie Bereiche 32 auf der Vorderseite 24 des Halbleiterwafers 10 ausgebildet sein. Die zwischen den Halbleiterchips 12 befindlichen Scribe-Lines 14 können jeweils innerhalb der metallfreien Bereiche 32 angeordnet sein. Dabei kann ein Verhältnis der Abmessung des metallfreien Bereichs 32 zwischen den benachbarten MEMS-Halbleiterchips 12 in der x-Richtung zu einer Kerf-Breite des Halbleiterwafers 10 größer sein als etwa 3,5, genauer größer als etwa 4,0, noch genauer größer als etwa 4,5.
In der 2C können eine oder mehrere der Halbleitermaterialschichten 20A, 20B und der Isolationsschichten 18A, 18B in einem Bereich zwischen den (direkt) benachbarten Halbleiterchips 12 selektiv entfernt werden. Die Schichten können bei der Vorderseite 24 des Halbleiterwafers 10 beginnend in der z-Richtung von oben nach unten nacheinander entfernt werden. Dabei kann zumindest die erste Halbleitermaterialschicht 20A oder Teile davon entfernt werden. Im speziellen Beispiel der 2C können sowohl die Halbleitermaterialschichten 20A, 20B als auch die Isolationsschichten 18A, 18B entfernt werden, so dass die Oberseite der darunterliegenden niedrigdotierte Halbleitermaterialschicht 20C freigelegt werden kann.
Das Entfernen der einen oder der mehreren Schichten kann eines oder mehreres von Trockenätzen oder nasschemischen Ätzen umfassen. Das Trockenätzen kann insbesondere ein Plasmaätzen umfassen. In einigen Beispielen kann eine der Isolationsschichten 18A, 18B als Ätzstoppschicht ausgelegt sein. In weiteren Beispielen können eine oder beide der Isolationsschichten 18A, 18B entfernt werden. In Abhängigkeit der zu ätzenden Materialien können Parameter des jeweils angewandten Ätzprozesses angepasst werden. Beispielsweise kann beim Ätzen der Halbleitermaterialschichten 20A, 20B ein anderes Prozessgas verwendet werden als beim Ätzen der Isolationsschichten 18A, 18B.
Die MEMS-Strukturen 22A, 22B können durch ein Strukturieren der ersten hochdotierten Halbleitermaterialschicht 20A und/oder der zweiten hochdotierten Halbleitermaterialschicht 20B ausgebildet werden. In der 2C kann beispielsweise der bewegliche Mikrospiegel 22B aus der ersten hochdotierten Halbleitermaterialschicht 20A und die kapazitive Kammstruktur 22A aus beiden hochdotierten Halbleitermaterialschichten 20A, 20B ausgebildet werden. In einem Beispiel können die MEMS-Strukturen 22A, 22B bereits vor einem Entfernen der Schichten zwischen den benachbarten Halbleiterchips 12 ausgebildet werden und können somit bereits in der 2B vorliegen. In einem weiteren Beispiel kann das Ausbilden der MEMS-Strukturen 22A, 22B und das Entfernen der Schichten zwischen den benachbarten Halbleiterchips 12 durch eine gleiche Prozesstechnik simultan durchgeführt werden. Das bedeutet, die MEMS-Strukturen 22A, 22B können beispielsweise durch die oben beschriebenen Ätzprozesse ausgebildet werden. In diesem Fall wären die MEMS-Strukturen 22A, 22B in der 2B noch nicht ausgebildet bzw. erkennbar, sondern erst bei dem Prozessschritt der 2C.
Wie bereits oben beschrieben kann der Halbleiterwafer 10 bei einer Vereinzelung in dem Randbereich 16 entlang Bruchlinien brechen. Gemäß einem Aspekt der Offenbarung kann zumindest die erste hochdotierte Halbleitermaterialschicht 20A und (optional) eine oder mehrere der darunter liegenden Schichten in dem Randbereich 16 entlang Verläufen entfernt werden, entlang denen der Randbereich 16 später brechen soll. Dadurch kann ein unkontrolliertes Brechen des Halbleiterwafers 10 in dem Randbereich 16 während eines späteren Vereinzelungsprozesses vermieden werden. In einem Beispiel können die hochdotierten Schichten in dem Randbereich 16 entlang einem fortgesetzten Verlauf einer oder mehrerer der Scribe-Lines 14 entfernt werden, d.h. im vorliegenden Beispiel entlang der x-Richtung und/oder entlang der y-Richtung. Die Verläufe der entfernten hochdotierten Schichten in dem Randbereich 16 können insofern von den in der 2A dargestellten Bruchlinien 28 abweichen. In einem Beispiel kann die Halbleitermaterialschicht 20A (und eventuell darunter liegende Schichten) in dem Randbereich 16 bereits vor einem Entfernen der Schichten zwischen den Halbleiterchips 12 entfernt werden. In einem weiteren Beispiel kann das Entfernen der Halbleitermaterialschicht 20A (und eventuell darunter liegender Schichten) in dem Randbereich 16 sowie zwischen den benachbarten MEMS-Halbleiterchips 12 durch eine gleiche Prozesstechnik simultan durchgeführt wird.
In der 2D kann ein trockener Laserprozess, wie zum Beispiel ein Stealth-Dicing-Prozess, von der Vorderseite 24 des Halbleiterwafers 10 und zwischen den benachbarten MEMS-Halbleiterchips 12 angewendet werden. Dabei kann ein Laser über der Vorderseite 24 angeordnet werden und ein von dem Laser bereitgestellter Laserstrahl 34 bzw. Laserstrahlung auf einen Punkt im Inneren des Halbleiterwafers 10 fokussiert werden. Eine Wellenlänge der Laserstrahlung kann dabei insbesondere im Infrarotbereich liegen, genauer im Nahinfrarotbereich, noch genauer in einem Bereich von etwa 1064 Nanometer bis etwa 1500 Nanometer, und noch genauer in einem Bereich von etwa 1064 Nanometer bis etwa 1360 Nanometer. Beispielsweise kann ein gepulster Nd:YAG-Laser verwendet werden. In einem Beispiel kann eine Wellenlänge (etwa 1064 Nanometer) des Lasers an eine elektronische Bandlücke (etwa 1,11 eV bzw. etwa 1117 Nanometer) von Silizium angepasst sein kann, so dass ein Absorptionsmaximum durch optische Fokussierung gut eingestellt werden kann. Eine Frequenz des Lasers kann dabei zum Beispiel etwa 80kHz (300mm/s) betragen. In einem weiteren Beispiel kann eine Wellenlänge des Lasers etwa 1342 Nanometer betragen. Eine Frequenz des Lasers kann dabei zum Beispiel etwa 160kHz (600mm/s) betragen. Damit der Laserstrahl 34 adäquat in das Material des Halbleiterwafers 10 einkoppeln kann, muss das Material für Strahlung in den genannten Wellenlängenbereichen transparent sein. Ferner sollte die Vorderseite 24 des Halbleiterwafers 10 an der entsprechenden Stelle des Einkoppelns eine glatte Oberfläche aufweisen. In diesem Zusammenhang kann das Verfahren der 2 optional einen oder mehrere Schritte aufweisen, durch welche eine glatte Oberfläche der Vorderseite 24 bereitgestellt werden kann.
Aufgrund eines nichtlinearen Absorptionseffektes können lokalisierte Punkte innerhalb des Halbleiterwafers 10 selektiv durch den Laserstrahl 34 bearbeitet werden, wodurch eine Beschädigung der Vorderseite 24 und der Rückseite 26 des Halbleiterwafers 10 vermieden werden kann. Der Laserstrahl 34 und der Halbleiterwafer 10 können relativ zueinander bewegt werden, um den Halbleiterwafer 10 entsprechend einem gewünschten Zerteilungsmuster, insbesondere entlang der Scribe-Lines 14, abzutasten und zu bearbeiten. In einem Beispiel kann der Laser fixiert sein und ein den Halbleiterwafer 10 tragender Chuck kann sich relativ zu dem fixierten Laserstrahl 34 bewegen. Der Laserstrahl 34 kann an den vorgegebenen Positionen ein- oder mehrmals in einer oder mehreren Tiefen des Halbleiterwafers 10 angewendet werden. Der Begriff „Tiefe“ kann sich dabei auf den kürzesten Abstand zwischen der Vorderseite 24 des Halbleiterwafers 10 und der Position im Halbleiterwafer 10 beziehen, bei welcher der Laserstrahl 34 fokussiert wird. Die Anzahl der Laserstrahlanwendungen und/oder die gewählten Tiefen können dabei insbesondere von der Dicke des Halbleiterwafers 10 und/oder der eingestellten Leistung des Laserstrahls 34 abhängen.
Das Anwenden des Laserstrahls 34 kann eine (innere) Materialstruktur des Halbleiterwafers 10 verändern. Insbesondere kann die Materialstruktur sowohl an der Stelle, an welcher der Laserstrahl 34 angewendet (oder fokussiert) wurde, als auch in angrenzenden Bereichen verändert werden. Bevor der Laserstrahl 34 auf den Halbleiterwafer 10 angewendet wird, kann das Halbleitermaterial eine erste kristalline Struktur aufweisen, die zum Beispiel im Wesentlichen monokristallin sein kann. Das Anwenden des Laserstrahls 34 kann zu einer erhöhten Temperatur von bis zu Tausenden von Grad Celsius im Halbleitermaterial am Fokus des Laserstrahls 34 und in angrenzenden Bereichen führen. Der Halbleiterwafer 10 kann bei diesen Bereichen zumindest teilweise geschmolzen werden, was zu einer Zerstörung der monokristallinen Struktur des Halbleiterwafers 10 führen kann. Nach dem Anwenden des Laserstrahls 34 kann der Halbleiterwafer 10 auf die vorhergehende Temperatur abkühlen und dabei eine zweite Materialstruktur ausbilden, die sich von der ersten Materialstruktur unterscheiden kann. Beispielsweise kann die zweite Materialstruktur im Wesentlichen von einem polykristallinen Typ sein.
Der Laserstrahl 34 kann bei Bereichen 36 des Halbleiterwafers 10 angewendet werden, bei denen eine oder mehrere der hochdotierten Halbleitermaterialschichten 20A, 20B entfernt wurden (vgl. 2C). Das hochdotierte Halbleitermaterial der Halbleitermaterialschichten 20A, 20B kann intransparent für elektromagnetische Strahlung in einem Wellenlängenbereich des Laserstrahls 34 sein. Durch das vorherige Entfernen des hochdotierten Halbleitermaterials kann somit ein Einkoppeln der Laserstrahlung 34 in den Halbleiterwafer 10 und somit die Verwendung eines Stealth-Dicing-Prozesses erst möglich gemacht werden. Ein Anwenden des Laserstrahls 34 auf Bereiche mit hochdotiertem Halbleitermaterial kann hingegen lediglich einen oberflächigen Schaden bzw. eine Aufschmelzung des hochdotierten Materials erzeugen. Mit anderen Worten wäre eine Fokussierung des Laserstrahls 34 im Inneren des Halbleiterwafers 10 hier nicht möglich. Im Gegensatz zu herkömmlichen Vereinzelungsprozessen können somit bei Verfahren gemäß der Offenbarung Stealth-Dicing-Prozesse für hochdotierte Wafer angewendet werden.
Nach dem Stealth-Dicing-Prozess können im Inneren des Halbleiterwafers 10 zwischen den Halbleiterchips 12 eine oder mehrere Beschädigungen des Halbleitermaterials in Form von punktuell geführten Spannungsrissen vorliegen, welche durch das Anwenden des Laserstrahls 34 entstanden sind. Insbesondere können die Beschädigungen des Halbleiterwafers 10 in unterschiedlichen Tiefen vorliegen. Eine aus dem Anwenden des Laserstrahls 34 resultierende innere Struktur des Halbleiterwafers 10 ist in der 4 gezeigt und beschrieben.
Im Beispiel der 2E kann der Halbleiterwafer 10 auf einem elastischen Träger 38 angeordnet werden. In weiteren Beispielen kann der Halbleiterwafer 10 bereits zu einem früheren Zeitpunkt auf dem elastischen Träger 38 angeordnet worden sein. Beispielsweise kann der elastische Träger 38 einer elastischen Folie oder einem elastischen Tape entsprechen, das auf die Rückseite 26 des Halbleiterwafers 10 laminiert werden kann. Anschließend kann der Halbleiterwafer 10 durch Expandieren des elastischen Trägers 38 in mehrere MEMS-Halbleiterchips bzw. MEMS-Bauelemente 200 vereinzelt werden. Hierfür kann der elastische Träger 38 in durch Pfeile angezeigte Richtungen gedehnt werden, so dass die Halbleiterchips 12 des Halbleiterwafers 10 an den Stellen der Beschädigungen innerhalb des Halbleitermaterials voneinander getrennt werden. Die vereinzelten MEMS-Halbleiterchips 200 können anschließend durch einen Pick-and-Place-Prozess von dem Träger 38 entfernt werden und optional durch weitere Verfahrensschritte bearbeitet werden.
Der MEMS-Halbleiterchip 300 der 3 kann beispielsweise gemäß einem der Verfahren der 1 und 2 hergestellt sein. Obenstehende Ausführungen zu den 1 und 2 können somit auch für die 3 gelten. Insbesondere kann der MEMS-Halbleiterchip 300 einem der vereinzelten MEMS-Halbleiterchips 200 der 2E ähnlich sein.
Der MEMS-Halbleiterchip 300 kann eine erste Hauptoberfläche bzw. Vorderseite 24 und eine zweite Hauptoberfläche bzw. Rückseite 26 aufweisen. Der MEMS-Halbleiterchip 300 kann eine oder mehrere bei der Vorderseite 24 ausgebildete offene (oder nicht gekapselte oder nicht hermetisch gekapselte) MEMS-Strukturen 22A, 22B aufweisen. Ferner kann der MEMS-Halbleiterchip 300 eine oder mehrere bei der Vorderseite 24 angeordnete hochdotierte Halbleitermaterialschichten 20A, 20B sowie eine oder mehrere darunter angeordnete niedrigdotierte Halbleitermaterialschichten 20C, 20D aufweisen. Zwischen den hochdotierten Halbleitermaterialschichten 20A, 20B und den niedrigdotierten Halbleitermaterialschichten 20C, 20D kann eine Stufe 40 ausgebildet sein.
Der MEMS-Halbleiterchip 300 kann durch einen Ätzprozess und einen Stealth-Dicing-Prozess vereinzelt worden sein. Seitenflächen 42A, 42B der hochdotierten Halbleitermaterialschichten 20A, 20B können durch den Ätzprozess bearbeitet sein. Ein beispielhafter Ätzprozess ist in der 2C gezeigt und beschrieben. Die Seitenfläche 42A der obersten Halbleitermaterialschicht 20A kann an die Vorderseite 24 des MEMS-Halbleiterchips 300 angrenzen. Seitenflächen 42C, 42D der niedrigdotierten Halbleitermaterialschichten 20C, 20D können durch den Stealth-Dicing-Prozess bearbeitet sein. Ein beispielhafter Stealth-Dicing-Prozess ist in der 2D gezeigt und beschrieben. Die Seitenfläche 42D der untersten Halbleitermaterialschicht 20D kann an die Unterseite 26 des MEMS-Halbleiterchips 300 angrenzen. Im Beispiel der 3 kann die Stufe 40 einen im Wesentlichen rechteckigen Verlauf aufweisen. Es ist klar, dass der Verlauf der Stufe 40 in weiteren Beispielen auch leicht davon abweichen kann, wenn man Fertigungstoleranzen des angewendeten Ätzprozesses und Stealth-Dicing-Prozesses berücksichtigt. Anhand der Stufe 40 kann sich erkennen lassen, dass der MEMS-Halbleiterchip 300 basierend auf einem Verfahren gemäß der Offenbarung hergestellt sein kann.
Eine Abmessung „d“ der Stufe 40 in der x-Richtung kann beispielsweise einer halben Kerf-Breite eines Halbleiterwafers entsprechen, aus welchem der MEMS-Halbleiterchip 300 hergestellt wurde. In Verbindung mit der 2 wurden bereits mögliche Kerf-Breiten eines solchen Halbleiterwafers beschrieben. Dementsprechend kann die Abmessung „d“ der Stufe 40 kleiner sein als 120 Mikrometer, genauer kleiner als etwa 100 Mikrometer, und noch genauer kleiner als etwa 80 Mikrometer. Ein Verhältnis der Abmessung „d“ zu einer Dicke des MEMS-Halbleiterchips 300 in der z-Richtung kann kleiner sein als etwa 0,2, genauer kleiner als etwa 0,15, und noch genauer kleiner als etwa 0,1.
In der 4 ist eine Seitenwand eines MEMS-Halbleiterchips 400 gezeigt, welcher dem MEMS-Halbleiterchip 300 der 3 ähnlich sein kann. Eine Seitenfläche 42A einer hochdotierten Halbleitermaterialschicht 20A kann durch einen Ätzprozess bearbeitet sein. Ferner kann eine Seitenfläche 42C einer niedrigdotierten Halbleitermaterialschicht 20C durch einen Stealth-Dicing-Prozess bearbeitet sein. Die geätzte Seitenfläche 42A kann eine für einen Ätzprozess charakteristische Oberflächenbeschaffenheit aufweisen. Mit anderen Worten kann sich anhand der Oberflächenbeschaffenheit der Seitenfläche 42A erkennen lassen, dass diese durch einen Ätzprozess, insbesondere einen Plasmaätz-Prozess, erzeugt wurde. Die darunterliegende Seitenfläche 42C kann in unterschiedlichen Tiefen Beschädigungen bzw. Separationen 44 des Halbleitermaterials aufweisen, die durch einen Stealth-Dicing-Prozess erzeugt sein können, wie im Zusammenhang mit der 2D beschrieben. Die Seitenfläche 42C kann somit eine für einen Stealth-Dicing-Prozess charakteristische Struktur aufweisen.
Der MEMS-Halbleiterchip 500 der 5 kann beispielsweise den MEMS-Halbleiterchips 300 und 400 der 3 und 4 ähnlich sein. Im Beispiel der 5 ist der Einfachheit halber nur eine hochdotierte Halbleitermaterialschicht 20A und eine niedrigdotierte Halbleitermaterialschicht 20C gezeigt. Aus der 5 ist ersichtlich, dass eine bereits im Zusammenhang mit der 3 beschriebene Stufe 40 zumindest teilweise entlang des Randes der Vorderseite 24 des MEMS-Halbleiterchips 500 verlaufen kann. In der 5 kann die Stufe 40 beispielhaft entlang des gesamten Randes der Vorderseite 24 verlaufen.
In den beispielhaften Verfahren der 1 und 2 wurden vor einem Anwenden eines Stealth-Dicing-Prozesses bei der Vorderseite des Halbleiterwafers selektiv hochdotierte Halbleitermaterialschichten entfernt. Alternativ oder zusätzlich kann in weiteren Verfahren ein Stealth-Dicing-Prozess von der Rückseite des Halbleiterwafers angewendet werden. In einigen solchen Beispielen kann auch auf ein Entfernen der hochdotierten Schichten verzichtet werden. Das hochdotierte Halbleitermaterial kann bei einem Rückseiten-Stealth-Dicing-Prozess dazu ausgelegt sein, eine Stoppschicht für die in der Tiefe des Halbleitermaterials erzeugten Laserschäden bereitzustellen. Eine anschließende Separation des Halbleiterwafers in die einzelnen Halbleiterchips kann insbesondere bei relativ dünnen hochdotierten Schichten erfolgen. Dabei kann eine Dicke der hochdotierten Schichten in der z-Richtung in einem Bereich von etwa 10 Mikrometer bis etwa 60 Mikrometer liegen.
Beispiele
Im Folgenden werden MEMS-Halbleiterchips und Verfahren zur Herstellung von MEMS-Halbleiterchips anhand von Beispielen erläutert.
Beispiel 1 ist ein Verfahren, umfassend: Erzeugen eines Halbleiterwafers, umfassend: mehrere MEMS-Halbleiterchips, wobei die MEMS-Halbleiterchips MEMS-Strukturen aufweisen, die bei einer ersten Hauptoberfläche des Halbleiterwafers angeordnet sind, eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht, und eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht; Entfernen der ersten Halbleitermaterialschicht in einem Bereich zwischen benachbarten MEMS-Halbleiterchips; und Anwenden eines Stealth-Dicing-Prozesses von der ersten Hauptoberfläche des Halbleiterwafers und zwischen den benachbarten MEMS-Halbleiterchips.
Beispiel 2 ist ein Verfahren nach Beispiel 1, wobei ein spezifischer elektrischer Widerstand der ersten Halbleitermaterialschicht kleiner als 0,01 Ω·cm ist.
Beispiel 3 ist ein Verfahren nach Beispiel 1 oder 2, wobei ein spezifischer elektrischer Widerstand der zweiten Halbleitermaterialschicht größer als 0,1 Ω·cm ist.
Beispiel 4 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei die erste Halbleitermaterialschicht intransparent für elektromagnetische Strahlung in einem Wellenlängenbereich eines für den Stealth-Dicing-Prozess verwendeten Lasers ist.
Beispiel 5 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Ausbilden der MEMS-Strukturen durch Strukturieren der ersten Halbleitermaterialschicht, wobei das Strukturieren und das Entfernen der ersten Halbleitermaterialschicht durch eine gleiche Prozesstechnik simultan durchgeführt werden.
Beispiel 6 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Entfernen der ersten Halbleitermaterialschicht in einem Randbereich der ersten Hauptoberfläche des Halbleiterwafers, wobei das Entfernen der ersten Halbleitermaterialschicht in dem Randbereich und zwischen den benachbarten MEMS-Halbleiterchips durch eine gleiche Prozesstechnik simultan durchgeführt wird.
Beispiel 7 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei das Entfernen der ersten Halbleitermaterialschicht eines oder mehreres von Trockenätzen oder nasschemischen Ätzen umfasst.
Beispiel 8 ist ein Verfahren nach Beispiel 7, wobei der Halbleiterwafer eine zwischen der ersten Halbleitermaterialschicht und der zweiten Halbleitermaterialschicht angeordnete Isolationsschicht umfasst, welche als Ätzstoppschicht ausgelegt ist.
Beispiel 9 ist ein Verfahren nach Beispiel 7 oder 8, ferner umfassend: vor dem Anwenden des Stealth-Dicing-Prozesses, Entfernen der Isolationsschicht in dem Bereich zwischen den benachbarten MEMS-Halbleiterchips.
Beispiel 10 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei ein Verhältnis einer Kerf-Breite des Halbleiterwafers zu einer Dicke des Halbleiterwafers kleiner als 0,4 ist.
Beispiel 11 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei ein Verhältnis einer Abmessung eines metallfreien Bereichs der ersten Hauptoberfläche zwischen den benachbarten MEMS-Halbleiterchips zu einer Kerf-Breite des Halbleiterwafers größer als 3,5 ist.
Beispiel 12 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei eine Dicke des Halbleiterwafers in einer Richtung senkrecht zur ersten Hauptoberfläche größer als 600 Mikrometer ist.
Beispiel 13 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche des Halbleiterwafers durchgängig geschlossen ist.
Beispiel 14 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei die MEMS-Strukturen bewegliche Mikrospiegel umfassen.
Beispiel 15 ist ein MEMS-Halbleiterchip, umfassend: eine bei einer ersten Hauptoberfläche des MEMS-Halbleiterchips angeordnete MEMS-Struktur; eine bei der ersten Hauptoberfläche angeordnete erste Halbleitermaterialschicht, und eine unter der ersten Halbleitermaterialschicht angeordnete zweite Halbleitermaterialschicht, wobei eine Dotierung der ersten Halbleitermaterialschicht größer ist als eine Dotierung der zweiten Halbleitermaterialschicht; und eine zwischen der ersten Halbleitermaterialschicht und der zweiten Halbleitermaterialschicht bei einer Seitenwand des MEMS-Halbleiterchips ausgebildete Stufe.
Beispiel 16 ist ein MEMS-Halbleiterchip nach Beispiel 15, wobei ein spezifischer elektrischer Widerstand der ersten Halbleitermaterialschicht kleiner als 0,01 Ω·cm ist.
Beispiel 17 ist ein MEMS-Halbleiterchip nach Beispiel 15 oder 16, wobei eine Seitenfläche der ersten Halbleitermaterialschicht durch einen Ätzprozess bearbeitet ist.
Beispiel 18 ist ein MEMS-Halbleiterchip nach einem der Beispiele 15 bis 17, wobei eine Seitenfläche der zweiten Halbleitermaterialschicht durch einen Stealth-Dicing-Prozess bearbeitet ist.
Beispiel 19 ist ein MEMS-Halbleiterchip nach einem der Beispiele 15 bis 18, wobei ein Verhältnis einer Abmessung der Stufe in einer Richtung parallel zur ersten Hauptoberfläche zu einer Dicke des MEMS-Halbleiterchips kleiner als 0,2 ist.
Beispiel 20 ist ein MEMS-Halbleiterchip nach einem der Beispiele 15 bis 19, wobei die Stufe entlang des gesamten Randes der ersten Hauptoberfläche verläuft.
Beispiel 21 ist ein MEMS-Halbleiterchip nach einem der Beispiele 15 bis 20, wobei die MEMS-Struktur eine offene Spiegelstruktur umfasst.
Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben sind, ist es für den Fachmann offensichtlich, dass eine Vielzahl alternativer und/oder äquivalenter Umsetzungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen kann, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Offenbarung nur durch die Ansprüche und deren Äquivalente beschränkt ist.

Claims

Verfahren, umfassend: Erzeugen eines Halbleiterwafers (10), umfassend: mehrere MEMS-Halbleiterchips (12), wobei die MEMS-Halbleiterchips (12) MEMS-Strukturen (22) aufweisen, die bei einer ersten Hauptoberfläche (24) des Halbleiterwafers (10) angeordnet sind, eine bei der ersten Hauptoberfläche (24) angeordnete erste Halbleitermaterialschicht (20), und eine unter der ersten Halbleitermaterialschicht (20) angeordnete zweite Halbleitermaterialschicht (20), wobei eine Dotierung der ersten Halbleitermaterialschicht (20) größer ist als eine Dotierung der zweiten Halbleitermaterialschicht (20); Entfernen der ersten Halbleitermaterialschicht (20) in einem Bereich (36) zwischen benachbarten MEMS-Halbleiterchips (12); und Anwenden eines Stealth-Dicing-Prozesses von der ersten Hauptoberfläche (24) des Halbleiterwafers (10) und zwischen den benachbarten MEMS-Halbleiterchips (12).
Verfahren nach Anspruch 1, wobei ein spezifischer elektrischer Widerstand der ersten Halbleitermaterialschicht (20) kleiner als 0,01 Ω·cm ist.
Verfahren nach Anspruch 1 oder 2, wobei ein spezifischer elektrischer Widerstand der zweiten Halbleitermaterialschicht (20) größer als 0,1 Ω·cm ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Halbleitermaterialschicht (20) intransparent für elektromagnetische Strahlung in einem Wellenlängenbereich eines für den Stealth-Dicing-Prozess verwendeten Lasers ist.
Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden der MEMS-Strukturen (22) durch Strukturieren der ersten Halbleitermaterialschicht (20), wobei das Strukturieren und das Entfernen der ersten Halbleitermaterialschicht (20) durch eine gleiche Prozesstechnik simultan durchgeführt werden.
Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Entfernen der ersten Halbleitermaterialschicht (20) in einem Randbereich (16) der ersten Hauptoberfläche (24) des Halbleiterwafers (10), wobei das Entfernen der ersten Halbleitermaterialschicht (20) in dem Randbereich (16) und zwischen den benachbarten MEMS-Halbleiterchips (12) durch eine gleiche Prozesstechnik simultan durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen der ersten Halbleitermaterialschicht (20) eines oder mehreres von Trockenätzen oder nasschemischen Ätzen umfasst.
Verfahren nach Anspruch 7, wobei der Halbleiterwafer (10) eine zwischen der ersten Halbleitermaterialschicht (20) und der zweiten Halbleitermaterialschicht (20) angeordnete Isolationsschicht (18) umfasst, welche als Ätzstoppschicht ausgelegt ist.
Verfahren nach Anspruch 7 oder 8, ferner umfassend: vor dem Anwenden des Stealth-Dicing-Prozesses, Entfernen der Isolationsschicht (18) in dem Bereich zwischen den benachbarten MEMS-Halbleiterchips (12).
Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Kerf-Breite des Halbleiterwafers (10) zu einer Dicke des Halbleiterwafers (10) kleiner als 0,4 ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Abmessung eines metallfreien Bereichs (32) der ersten Hauptoberfläche (24) zwischen den benachbarten MEMS-Halbleiterchips (12) zu einer Kerf-Breite des Halbleiterwafers (10) größer als 3,5 ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke des Halbleiterwafers (10) in einer Richtung senkrecht zur ersten Hauptoberfläche (24) größer als 600 Mikrometer ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei eine der ersten Hauptoberfläche (24) gegenüberliegende zweite Hauptoberfläche (26) des Halbleiterwafers (10) durchgängig geschlossen ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die MEMS-Strukturen (22) bewegliche Mikrospiegel umfassen.
MEMS-Halbleiterchip, umfassend: eine bei einer ersten Hauptoberfläche (24) des MEMS-Halbleiterchips angeordnete MEMS-Struktur (22); eine bei der ersten Hauptoberfläche (24) angeordnete erste Halbleitermaterialschicht (20), und eine unter der ersten Halbleitermaterialschicht (20) angeordnete zweite Halbleitermaterialschicht (20), wobei eine Dotierung der ersten Halbleitermaterialschicht (20) größer ist als eine Dotierung der zweiten Halbleitermaterialschicht (20); und eine zwischen der ersten Halbleitermaterialschicht (20) und der zweiten Halbleitermaterialschicht (20) bei einer Seitenwand des MEMS-Halbleiterchips ausgebildete Stufe (40).
MEMS-Halbleiterchip nach Anspruch 15, wobei ein spezifischer elektrischer Widerstand der ersten Halbleitermaterialschicht (20) kleiner als 0,01 Ω·cm ist.
MEMS-Halbleiterchip nach Anspruch 15 oder 16, wobei eine Seitenfläche (42) der ersten Halbleitermaterialschicht (20) durch einen Ätzprozess bearbeitet ist.
MEMS-Halbleiterchip nach einem der Ansprüche 15 bis 17, wobei eine Seitenfläche (42) der zweiten Halbleitermaterialschicht (20) durch einen Stealth-Dicing-Prozess bearbeitet ist.
MEMS-Halbleiterchip nach einem der Ansprüche 15 bis 18, wobei ein Verhältnis einer Abmessung der Stufe (40) in einer Richtung parallel zur ersten Hauptoberfläche (24) zu einer Dicke des MEMS-Halbleiterchips kleiner als 0,2 ist.
MEMS-Halbleiterchip nach einem der Ansprüche 15 bis 19, wobei die Stufe (40) entlang des gesamten Randes der ersten Hauptoberfläche (24) verläuft.
MEMS-Halbleiterchip nach einem der Ansprüche 15 bis 20, wobei die MEMS-Struktur (22) eine offene Spiegelstruktur umfasst.