DE102019216145A1 - Verfahren zum herstellen einer halbleitervorrichtung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung (100) wird bereitgestellt. Das Verfahren kann aufweisen ein Bereitstellen eines dotierten Halbleiterwafersubstrats (1) eines ersten Leitfähigkeitstyps mit einer darauf angeordneten Epitaxieschicht (2) des ersten Leitfähigkeitstyps, ein Bilden eines Gebiets (6) eines zweiten Leitfähigkeitstyps mittels Dotierens einer obersten Schicht der Epitaxieschicht (2), ein Bilden zweier Gräben (13), die sich durch das Gebiet (6) des zweiten Leitfähigkeitstyps mindestens bis in den Bereich der Epitaxieschicht (2) mit dem ersten Leitfähigkeitstyp erstrecken, ein vollständiges Füllen der zwei Gräben mit Oxid (4), ein Entfernen des Gebiets (6) und teilweises Entfernen der Epitaxieschicht (2) zwischen den zwei oxidgefüllten Gräben (13, 4), und ein Bilden eines Bereichs des zweiten Leitfähigkeitstyps (15) zwischen den zwei Gräben (13, 4) mittels Dotierens des zwischen den zwei Gräben (13, 4) verbliebenen Teils der Epitaxieschicht (2).

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • Leistungs-MOS-Feldeffekttransistoren werden seit Jahrzehnten als schnelle Schalter für Anwendungen in der Leistungselektronik eingesetzt. Neben planaren, doppelt diffundierten Strukturen (DMOS) finden vor allem Leistungs-MOSFETs mit Grabenstrukturen, die in einer Epitaxieschicht ausgebildet sind (Trench-MOS), Verwendung.
  • Für Sperrspannungen größer 100 V wird bei MOSFETs auf Silizium der Spannungsabfall zunehmend vom Widerstand der Epitaxieschicht bestimmt. Um diesen Effekt zu reduzieren, können zusätzlich Kompensations- oder Feldplattenstrukturen (z.B. eine so genannte „Split Gate“-Struktur) in die Epitaxieschicht integriert werden.
  • Werden MOSFET-Transistoren für Spannungen von mehr als etwa 200 V benötigt, finden die Kompensationsstrukturen Verwendung. Ein Beispiel ist der in WO 2006/025035 A2 beschriebene Trench-MOS. Dieser weist einen Driftbereich eines ersten Leitfähigkeitstyps auf, der beabstandete vertikale Spalten des entgegengesetzten zweiten Leitfähigkeitstyps zur Ladungskompensationserhöhung der Bauelementdurchbruchspannung enthält. Isoliermaterial ist nur an den Seitenwänden der Gräben im Driftbereich angeordnet. Das Material des entgegengesetzten Leitfähigkeitstyps wird epitaktisch vom Boden der Gräben aus aufgewachsen. Das Vorhandensein des Seitenwandisoliermaterials verhindert, dass irgendwelche Defekte in den Ladungskompensationssäulen in das Drain-Drift-Material übergehen, wodurch übermäßige Leckströme in der Vorrichtung verhindert werden. Das Pitchmaß kann deshalb kleiner sein als bei einer üblichen Superjunction-Struktur. In den gleichen Gräben können oberhalb der Kompensationssäulen Trenchgates ausgebildet sein.
  • Es ist eine Aufgabe der Erfindung, ein Verfahren bereitzustellen zur vereinfachten Herstellung einer Halbleitervorrichtung, z.B. eines Leistungs-Trench-MOS-Feldeffekttransistors (d.h. eines Leistungs-MOSFETs mit Grabenstrukturen), der eine hohe Spannungsfestigkeit bzw. einen geringen Einschaltwiderstand aufweist.
  • Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch ein Verfahren, welches ohne einen aufwändigen zusätzlichen Epitaxieprozess zum Bilden des epitaktischen Bereichs innerhalb des Grabens auskommt.
  • Anschaulich beschrieben kann eine bereitgestellte Epitaxieschicht so bearbeitet werden, dass überall dort, wo in der fertigen Halbleitervorrichtung epitaktisches Material vorgesehen ist, die bereitgestellte Epitaxieschicht verbleibt. Die Epitaxieschicht wird also lediglich in einem Bereich, in welchem oxidgefüllte Gräben vorgesehen sind, entfernt und anschließend mit Oxid gefüllt.
  • Anschließend kann in einem Bereich zwischen den oxidgefüllten Gräben, die Epitaxieschicht teilweise entfernt werden, der verbleibende Teil der Epitaxieschicht umdotiert werden, eine Oxidschicht auf der umdotierten Epitaxieschicht gebildet werden und anschließend der restliche Bereich zwischen den oxidgefüllten Gräben mit (nicht epitaktischem) leitfähigem Material gefüllt werden.
  • In verschiedenen Ausführungsbeispielen kann mittels des einfacheren Herstellungsprozesses der Vorteil einer dünnen Oxid-Zwischenschicht ausgenutzt werden, ohne den aufwändigen zusätzlichen Epitaxieprozess des Standes der Technik ausführen zu müssen, der nötig wird, weil der komplette Graben freigeätzt und anschließend neu verfüllt wird.
  • In verschiedenen Ausführungsbeispielen kann die umdotierte Epitaxieschicht, die auch als Kompensationselement/e bzw. Säule/n, im Fall einer p-Dotierung dementsprechend als p-Säule/n, bezeichnet wird/werden, sich über eine gesamte Dicke der Epitaxieschicht erstrecken. Beispielsweise kann sich die (p-)Säulentiefe bei einem Siliziumcarbid (SiC-)MOSFET wegen der - verglichen bei gleicher Sperrspannung - geringeren Dicke der Epitaxieschicht bei SiC über die gesamte Dicke der Epitaxieschicht bis hin zu einem darunter angeordneten Substrat 1 erstrecken.
  • In verschiedenen Ausführungsbeispielen kann die umdotierte Epitaxieschicht sich nur über einen Teil der Dicke der Epitaxieschicht erstrecken.
  • Die mittels des Verfahrens gemäß verschiedenen Ausführungsbeispielen gebildete Vorrichtung, die beispielsweise einen MOSFET mit Super-Junction Bereichen bilden kann, insbesondere als Ersatz einer Splitgate-Anordnung geeignet sein, da sie höhere Durchbruchsspannungen erlaubt.
  • Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:
    • 1 eine schematische Querschnittsansicht einer Halbleitervorrichtung, die gemäß einer Ausführungsform des Verfahrens hergestellt ist;
    • 2A bis 2D eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen;
    • 3 ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
  • 2A bis 2D zeigen eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen, und 1 zeigt eine schematische Querschnittsansicht einer Halbleitervorrichtung 100, die gemäß einer Ausführungsform des Verfahrens hergestellt ist.
  • In dem im Folgenden beschriebenen Ausführungsbeispiel weist die Halbleitervorrichtung 100 dotierte Schichten, Bereiche usw. auf. Gemäß anderen Ausführungsbeispielen kann die Dotierung vollständig umgekehrt sein, d.h. alle Schichten, Bereiche usw. können eine Dotierung aufweisen, die derjenigen genau entgegengesetzt ist, die im Zusammenhang mit 1 bzw. 2A bis 2D beschrieben ist.
  • Die Halbleitervorrichtung 100 kann als Leistungs-Trench-MOS-Feldeffekttransistor gebildet sein, der eine Mehrzahl von Transistorzellen aufweist, von denen in 1 und 2A bis 2D einer Übersichtlichkeit halber nur vier dargestellt sind. Auf eine Darstellung einer umlaufenden Randstruktur wird verzichtet. Sie kann in unterschiedlicher Weise, entsprechend dem Stand der Technik, realisiert sein.
  • Die Halbleitervorrichtung 100 kann ein n-dotiertes, z.B. hoch n-dotiertes (z.B. n+-dotiertes) Substrat 1 aufweisen, z.B. ein Siliziumsubstrat.
  • Auf dem Substrat 1 kann eine n-dotierte Siliziumschicht 2 (Epitaxieschicht 2) angeordnet sein.
  • In die Epitaxieschicht 2 kann eine Vielzahl von Gräben (Trenches) 13 eingebracht sein, die mit einem Oxid 14, z.B. Siliziumdioxid, gefüllt sein können. Zwischen jeweils einem Paar von oxidgefüllten Gräben 13, 14 kann in einem unteren Teil ein p-dotierter Bereich 15 der Epitaxieschicht 2 angeordnet sein. Über dem p-dotierten Bereich 15 kann zwischen den zwei oxidgefüllten Gräben 13, 14 eine Oxidschicht 16, und über der Oxidschicht 16 ein leitfähiges Material 5, z. B. n-dotiertes polykristallines Silizium (Polysilizium), angeordnet sein.
  • Das leitfähige Material 5 kann eine Gateelektrode 5 bilden. Der p-dotierte Bereich 15 kann ein Kompensationselement 15 bilden, welches auch als Säule bzw. p-Säule bezeichnet werden kann. Alle Gateelektroden 5 können miteinander verbunden, z.B. parallelgeschaltet, und mit einem metallischen Gatekontakt (nicht dargestellt) verbunden sein. Die Kompensationselemente 15 können ebenfalls miteinander verbunden, z.B. parallelgeschaltet, und ferner mit einem Sourcekontakt 9 elektrisch verbunden sein.
  • Zwischen zwei von Paaren gefüllter Gräben 13, 14 begrenzten Gateelektroden 5 kann die Epitaxieschicht 2 p-dotiert sein und ein Kanalgebiet 6 bilden, welches auch als p-Wanne (p-Well) 6 bezeichnet werden kann.
  • Unterhalb des Kanalgebiets 6 kann, z.B. zwischen den von den Paaren gefüllter Gräben 13, 14 begrenzten Kompensationselementen 15, die Epitaxieschicht 2 mit ihrer ursprünglichen n-Dotierung verbleiben. Diese n-dotierten Bereiche können auch als n-Säulen 2 bezeichnet werden.
  • In das p-dotierte Kanalgebiet 6 können an der Oberfläche hoch n-dotierte (z.B. n+-dotierte) Bereiche 8 (Source) und hoch p-dotierte (z.B. p+-dotierte) Bereiche 7 (zum Anschluss der p-Well 6) eingebracht sein.
  • Die Oberfläche der gesamten Struktur kann mit dem Sourcekontakt 9, der ein geeignetes leitfähiges Metall 9, z. B. Aluminium, aufweisen oder daraus bestehen kann, bedeckt sein. Der Sourcekontakt 9 kann mit der p+- dotierten Schicht 7 bzw. der n+- dotierten Schicht 8 jeweils einen ohmschen Kontakt bilden.
  • Eine dielektrische Schicht 10, z. B. eine CVD-Oxidschicht (CVD: Chemical Vapor Deposition = chemische Gasphasenabscheidung), kann über der leitfähigen Polysiliziumschicht 5 gebildet sein, um die Gateelektrode 5 von dem Sourcekontakt 9 zu isolieren.
  • Auf der Rückseite des Substrats 1 kann sich eine Metallisierungsschicht 11 befinden, welche als Drainkontakt 11 einen elektrischen Kontakt zum Substrat 1 bildet.
  • Der Sourcekontakt 9 und der nicht eingezeichnete Gate-Kontakt können eine in der Siliziumtechnologie übliche Aluminiumlegierung mit Kupfer- und / oder Siliziumanteilen, oder ein sonstiges Metallsystem, beispielsweise aus Kupfer, aufweisen oder daraus gebildet sein. Auf der Rückseite kann ein übliches, lötfähiges Metallsystem 11, z. B. mit einer Schichtenfolge Chrom (Cr), Nickel-Vanadium (NiV) und Silber (Ag), aufgebracht sein.
  • Bei einer streifenförmigen Anordnung der Transistorzellen kann ein Abstand zwischen wiederkehrenden Strukturen, z. B. der Abstand von Grabenmitte (Trenchmitte) zu Grabenmitte (Trenchmitte), als Pitch bzw. Pitchmaß P bezeichnet werden.
  • Der Drainkontakt 11 kann sich auf einem positiven Potential relativ zum Sourcekontakt 9 befinden. Wird an die Gateelektrode 5, bezogen auf den Sourcekontakt 9, eine ausreichend hohe (d.h., höher als die Schwellenspannung VTH) positive Gatepannung VGS angelegt, bildet sich ein dünner Elektroneninversionskanal im Kanalgebiet 6 an der Grenzfläche zum Gateoxid 4. (Die Gatespannung VGS muss dabei höher als die Schwellenspannung VTH des Transistors sein.) Der Inversionskanal kann sich dabei vom n+-dotierten Sourcegebiet 8 bis zur n-dotierten Epitaxieschicht 2 erstrecken. Damit kann ein durchgängiger Elektronenpfad vom Sourcekontakt 9 bis zum Drainkontakt 11 geschaffen werden bzw. sein. Der Transistor leitet. Im voll durchgeschalteten Zustand, d.h. bei kleinen Drain-Source Spannungen VDS, kann wirkt ein MOSFET wie ein ohmscher Widerstand wirken. Sein Einschaltwiderstand wird mit RDSON bezeichnet.
  • Am unteren Trenchboden, also an einem unteren Ende der Kompensationsstrukturen 15, kann ein pn-Übergang zwischen dem p-dotierten Bereich 15 und der n-dotierten Epitaxieschicht 2 (bzw., sofern die Kompensationsstruktur 15 sich durch die gesamte Epitaxieschicht 2 hindurch erstreckt, dem Substrat 1) gebildet sein.
  • Liegt zwischen dem Drainkontakt 11 und dem Sourcekontakt 9 eine Spannung VDSS (VDSS = Spannung zwischen Drain und Source mit zur Source kurzgeschlossenem Gatepotential) an, die eine Sperrspannung darstellt, bilden sich Raumladungszonen zwischen den p-Streifen (auch als p-Säulen bezeichnet) 15, den dünnen Oxidschichten 14 und den dazwischenliegenden n-dotierten Epitaxiegebieten 2 aus, die die Sperrspannung aufnehmen.
  • Die Feldstärken in den Oxidschichten 14 können gering sein. Die Oxidschichten 14 können deshalb sehr dünn ausgeführt werden, beispielsweise mit einer Dicke von etwa 50 nm bis etwa 150 nm, z.B. zwischen etwa 100 und etwa 150 nm.
  • Wird für Dotierungen und Breiten der n-Säulen 2 und der p-Säulen 15 ein bestimmtes Verhältnis (Kompensationsbedingung) eingehalten, kann die Dotierung der stromführenden Epitaxieschicht 2 nahezu beliebig erhöht werden, ohne dass sich die Durchbruchsspannung BV_VDSS verschlechtert. Je höher die Dotierung der n-Säulen 2, desto niedriger wird der Einschaltwiderstand RDSON. Die Kompensationsbedingung für eine SJ-Struktur mit der n- und p-Dotierungskonzentration ND und NA, sowie der Streifen- bzw. Säulenbreiten wD (für die n-Säulen 2) und wA (für die p-Säulen 15) lautet: ND ⋅ wD = NA ⋅ wA = Durchbruchsdosis .
    Figure DE102019216145A1_0001
  • Für Silizium beträgt die Durchbruchsdosis etwa 1012 cm-2, für 4H-SiC etwa 1013 cm-2.
  • In verschiedenen Ausführungsbeispielen können sich die p-Säulen 15 und die n-Säulen 2 über die gesamte Dicke der Epitaxieschicht 2 erstrecken.
  • Durch die dünnen Oxidstege 14 kann eine Ausdiffusion der p-Säulen 15 bzw. der n-Säulen 2 verhindert werden. Das Pitchmaß P kann deshalb kleiner sein.
  • Wenn Dotierungen und Breiten wA, wD im Bereich des Grabens 5, 13, 14, 15, 16 die SJ-Kompensationsbedingung erfüllen, ist (z.B. im Gegensatz zu einer Split-Gate-Anordnung) das elektrische Feld in diesem Bereich konstant. Die aufgenommene Sperrspannung kann damit in vorteilhafter Weise höher sein als im Fall einer Split-Gate-Anordnung.
  • 2A bis 2D zeigen einen Herstellungsprozess gemäß verschiedenen Ausführungsbeispielen exemplarisch und vereinfacht und werden im Folgenden näher beschrieben. Dabei werden Prozessschritte, die zum Bilden der Randstruktur des Chips 100 benötigt werden, der Übersichtlichkeit halber weggelassen.
  • Ein Halbleiterwafersubstrat 1, z.B. ein Silizium- oder Siliziumcarbidwafer (z.B. 4H-SiC), kann bereitgestellt werden. Das Halbleiterwafersubstrat 1 kann bereits vorgefertigt mit einer darauf angeordneten Epitaxieschicht 2 bereitgestellt sein, oder die Epitaxieschicht 2 kann epitaktisch auf das Halbleiterwafersubstrat 1 aufgewachsen werden. Siehe dazu 2A. Eine Dotierung des Halbleiterwafersubstrats 1 und der Epitaxieschicht kann jeweils einen ersten Leitfähigkeitstyp (z.B. n-Typ) aufweisen. Die Dotierung des Halbleiterwafersubstrats 1 kann höher sein als die Dotierung der Epitaxieschicht 2.
  • Anschließend kann ein Kanalgebiet 6 (auch als Bodyschicht bezeichnet) gebildet werden mittels Dotierens einer obersten Schicht. Das Dotieren kann beispielsweise mittels einer Implantation erfolgen, z.B. mittels einer Implantation von Bor. Nach dem Dotieren kann das Kanalgebiet 6 einen dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp (z.B. p-Typ) aufweisen.
  • Optional kann anschließend eine kurze Diffusion, bzw. ein so genanntes Rapid Thermal Processing (RTP) ausgeführt werden. Auf diesen Prozess kann beispielsweise dann verzichtet werden, wenn für den vorangegangenen Diffusions-Prozess eine Hochtemperaturimplantation statt einer gewöhnlichen Implantation verwendet wird.
  • Auf einer oberen Fläche des Kanalgebiets 6 kann eine Oxidschicht 23, beispielsweise eine Siliziumoxidschicht, gebildet und strukturiert werden. Das ist in 2B dargestellt. Das Oxid 23 kann beispielsweise mittels einer chemischen Gasphasenabscheidung (CVD) eines Niedertemperaturoxids (LTO) 23 gebildet werden, oder mittels anderer geeigneter Verfahren zum Erzeugen der Oxidschicht 23. Das Strukturieren der Oxidschicht 23 kann beispielsweise mittels photolithographischer Verfahren erfolgen, welches z.B. ein Aufbringen und Strukturieren eines Fotolacks, (Plasma-)ätzen der Oxidschicht 23 und Entfernen des Fotolacks 23 aufweisen kann. Eine Dicke der Oxidschicht kann beispielsweise zwischen etwa 600 nm und 1 µm betragen, beispielsweise um etwa 800 nm.
  • Die strukturierte Oxidschicht 23 kann als Hartmaske dienen zum Bilden einer Mehrzahl von Gräben 13. Dafür kann beispielsweise anisotropes Plasmaätzen, z.B. unter Verwendung dafür üblicher Ätzgase, genutzt werden. Silizium kann beispielsweise mittels SF6 geätzt werden. Bei geringen Grabenbreite B, z. B. bei einer Breite B von weniger als etwa 100 nm, kann beispielsweise Reaktives lonentiefenätzen (Deep RIE) genutzt werden, z.B. mit XeF2-Ätzgas.
  • In einem Fall, dass die Halbleitervorrichtung 100, welche mittels des beschriebenen Verfahrens hergestellt wird, ein Transistor (bzw. eine Transistorzelle) ist, kann die Transistorzelle beispielsweise zwei Gräben 13 aufweisen.
  • In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung 100 eine Mehrzahl von Transistorzellen aufweisen. Im vorliegenden Beispiel sind vier einander benachbarte Transistorzellen dargestellt (siehe 2D). Dementsprechend können beispielsweise acht Gräben 13 - zwei Gräben 13 pro Transistorzelle - gleichzeitig gebildet werden.
  • Die Gräben 13 können sich durch das Gebiet 6 des zweiten Leitfähigkeitstyps mindestens bis in den Bereich der Epitaxieschicht 2 mit dem ersten Leitfähigkeitstyp erstrecken. Sie können sich teilweise oder vollständig durch die Epitaxieschicht 2 erstrecken. Anders ausgedrückt kann eine Tiefe T der Gräben 13 größer sein als eine Dicke H des Kanalgebiets 6, aber kleiner oder gleich oder größer einer Dicke D der Epitaxieschicht 2.
  • Eine Breite B der Gräben 13 kann in einem Bereich von etwa 20 nm bis etwa 2 µm liegen, beispielsweise von etwa 50 nm bis etwa 200 nm, beispielsweise von etwa 100 nm bis etwa 150 nm. Damit sind die Gräben 13 wesentlich schmaler als herkömmliche breite Gräben, die gemäß dem Stand der Technik geätzt werden, denn anschaulich beschrieben hat jeder der Gräben 13 eine Breite B, die einer Dicke einer „Oxid-Seitenwandverkleidung“ eines der herkömmlichen breiten Gräben entspricht.
  • Die Gräben 13 können vor einem Füllen optional gereinigt werden, beispielsweise mittels bekannter Prozesse. Das Reinigen einen einzelnen Reinigungsprozess oder eine Mehrzahl von Reinigungsprozessen aufweisen und kann beispielsweise einem Entfernen von Metallen und/oder einem Entfernen von organischen Resten und Partikeln dienen.
  • Die beiden Gräben 13 (bzw. im vorliegenden Beispiel: die acht Gräben 13) können vollständig (bzw. im Wesentlichen vollständig, soweit es prozesstechnisch möglich ist) mit Oxid 14 gefüllt werden. Das Füllen kann beispielsweise mittels eines thermischen Oxidierens zur Füllung der schmalen Gräben 13 mit dem Oxid 14 (in dem Fall somit SiO2) erfolgen.
  • Statt SiO2 können auch andere Dielektrika, z.B. andere Oxide wie beispielsweise Al2O3, TiO2, HfO2, etc., Verwendung finden, insbesondere auch Schichtsysteme beginnend mit SiO2 und nachfolgenden anderen Dielektrika.
  • Alternativ oder ergänzend zur thermischen Oxidation kann eine CVD-Abscheidung erfolgen. Bei sehr dünnen Gräben 13 kann eine Abscheidung mittels eines Atomlagenabscheideverfahrens (Atomic Layer Deposition, ALD) besonders geeignet sein, um die schmalen Gräben 13 mit dem Oxid 14 (einem Dielektrikum) zu füllen.
  • Ein Entfernen des Gebiets 6 und ein teilweises Entfernen der Epitaxieschicht 2 zwischen den zwei oxidgefüllten Gräben 13, 14 (also den zwei oxidgefüllten Gräben 13, 14, die zu derselben Transistorzelle gehören) kann anschließend ausgeführt werden. Da im vorliegenden Beispiel (siehe dazu 2C, welche allerdings einen Zustand nach weiteren Prozessen zeigt) vier Transistorzellen dargestellt sind, werden zwischen vier Paaren von oxidgefüllten Gräben 13, 14 jeweils das Gebiet 6 und ein Teil der Epitaxieschicht 2 entfernt.
  • Das Entfernen kann mittels eines Ätzprozesses, z.B. mittels eines anisotropen Plasmaätzens, vorgenommen werden. Zum Definieren des zu ätzenden Bereichs kann eine weitere Oxidschicht 24 aufgebracht und mittels photolithographischer Verfahren strukturiert werden. Der Fotolack kann vor dem Ätzen entfernt werden.
  • Der zwischen den zwei Gräben 13, 14 verbliebene Teil der Epitaxieschicht 2 kann anschließend ganz oder teilweise dotiert werden zu einem Bereich 15 des zweiten Leitfähigkeitstyps (z.B. p-Typ). Für die Implantation kann beispielsweise Bor oder Aluminium genutzt werden. Das Implantieren kann beispielsweise als eine Einzelimplantation erfolgen, oder beispielsweise als Mehrfachimplantation mit unterschiedlichen Implantationsenergien. Der implantierte Bereich 15 des zweiten Leitfähigkeitstyps kann sich ungefähr genauso weit in die Epitaxieschicht 2 hinein (bzw. durch sie hindurch und ggf. leicht bis in das Substrat 1 hinein) erstrecken wie die Gräben 13, 14.
  • Je tiefer der implantierte Bereich 15 des zweiten Leitfähigkeitstyps, also die Kompensationsstruktur 15, reicht, desto größer können die sich ausbildenden Raumladungszonen zwischen den Kompensationsstrukturen 15, den dünnen Oxidschichten 14 und den dazwischenliegenden n-dotierten Epitaxiegebieten 2 sein, und entsprechend größer die aufnehmbare Sperrspannung. Andererseits kann das Implantieren mit zunehmender Tiefe aufwändiger sein, so dass eine Position des Trenchbodens, also eine Position einer unteren Fläche der Kompensationsstruktur 15, festgelegt wird in Abhängigkeit von einer zu erreichenden Sperrspannung.
  • Auf dem implantierten Bereich 15 des zweiten Leitfähigkeitstyps kann eine dielektrische Schicht 16, beispielsweise eine weitere Oxidschicht 16, angeordnet werden, beispielsweise mittels thermischer Oxidation oder anderer geeigneter Verfahren.
  • Die Oxidschichten 4 an den Seitenwänden der entfernten Epitaxiebereiche können durch Ätzen entfernt und danach beispielsweise durch thermisches Oxidieren wieder erzeugt werden.
  • Über bzw. auf der dielektrischen Schicht 16 kann ein restlicher noch ungefüllter Bereich zwischen den beiden Gräben 13, 14 mit einem Material 5 vom ersten Leitfähigkeitstyp gefüllt werden, beispielsweise mittels Abscheidens von dotiertem Polysilizium des ersten Leitfähigkeitstyps. Das Material 5 vom ersten Leitfähigkeitstyp kann ein Gate 5 bilden.
  • Die dielektrische Schicht 16 kann die Kompensationsstruktur 15 von dem Gate 5 elektrisch isolieren.
  • Eine weitere Prozessierung zur Vervollständigung der Halbleitervorrichtung 100, beispielsweise ein Bilden der in 1 dargestellten Strukturen Source 8, Body-Aufdotierung 7, obere Gate-Isolierung (z.B. als TEOS-Schicht) 10, Vorderseitenmetallisierung 9, Rückseitendünnen, Rückseitenätzen und Rückseitenmetallisierung (Drain) 11 können auf bekannte Weise vorgenommen werden.
  • 3 zeigt ein Ablaufdiagramm 300 eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen. Das Verfahren kann aufweisen ein Bereitstellen eines dotierten Halbleiterwafersubstrats eines ersten Leitfähigkeitstyps mit einer darauf angeordneten Epitaxieschicht des ersten Leitfähigkeitstyps (310), ein Bilden eines Gebiets eines zweiten Leitfähigkeitstyps mittels Dotierens einer obersten Schicht der Epitaxieschicht (320), ein Bilden zweier Gräben, die sich durch das Gebiet des zweiten Leitfähigkeitstyps mindestens bis in den Bereich der Epitaxieschicht mit dem ersten Leitfähigkeitstyp erstrecken (330), ein vollständiges Füllen der zwei Gräben mit Oxid (340), ein Entfernen des Gebiets und teilweises Entfernen der Epitaxieschicht zwischen den zwei oxidgefüllten Gräben (350), und ein Bilden eines Bereichs des zweiten Leitfähigkeitstyps zwischen den zwei Gräben mittels Dotierens des zwischen den zwei Gräben verbliebenen Teils der Epitaxieschicht (360).
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2006/025035 A2 [0004]

Claims (10)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (100), aufweisend: Bereitstellen eines dotierten Halbleiterwafersubstrats (1) eines ersten Leitfähigkeitstyps mit einer darauf angeordneten Epitaxieschicht (2) des ersten Leitfähigkeitstyps; Bilden eines Gebiets (6) eines zweiten Leitfähigkeitstyps mittels Dotierens einer obersten Schicht der Epitaxieschicht (2); Bilden zweier Gräben (13), die sich durch das Gebiet (6) des zweiten Leitfähigkeitstyps mindestens bis in den Bereich der Epitaxieschicht (2) mit dem ersten Leitfähigkeitstyp erstrecken; vollständiges Füllen der zwei Gräben mit Oxid (4); Entfernen des Gebiets (6) und teilweises Entfernen der Epitaxieschicht (2) zwischen den zwei oxidgefüllten Gräben (13, 4); und Bilden eines Bereichs des zweiten Leitfähigkeitstyps (15) zwischen den zwei Gräben (13, 4) mittels Dotierens des zwischen den zwei Gräben (13, 4) verbliebenen Teils der Epitaxieschicht (2).
  2. Verfahren gemäß Anspruch 1, wobei die Gräben (13) eine Breite in einem Bereich von 20 nm bis 2 µm haben.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden der Gräben (13) ein anisotropes Plasmaätzen aufweist.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Bilden der Gräben (13) ein reaktives lonentiefenätzen, beispielsweise mittels XeF2, aufweist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei eine Tiefe (T) der Gräben (13) kleiner oder gleich einer Dicke (D) der Epitaxieschicht (2) ist, oder wobei eine Tiefe (T) der Gräben größer ist als eine Dicke (D) der Epitaxieschicht (2), so dass die Gräben (13) in das Halbleiterwafersubstrat (1) hineinreichen.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei das Füllen der Gräben (13) ein thermisches Oxidieren und/oder ein Abscheiden einer Oxidschicht (4) aufweist.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei die Halbleitervorrichtung (100) einen Trench-MOS-Feldeffekttransistor bildet.
  8. Verfahren gemäß Anspruch 7, wobei eine Dotierungskonzentration N2 der Epitaxieschicht (2) und eine Dotierungskonzentration N1 des dotierten Bereichs des zweiten Leitfähigkeitstyps (15) zwischen den Gräben (13, 4) so eingerichtet werden, dass, bei einer Breite B1 des dotierten Bereichs des zweiten Leitfähigkeitstyps (15) und einer Breite B2 der dazu benachbarten Epitaxieschicht (2) außerhalb der Gräben (13, 4) gilt: N2 - B2 = N1 · B1 = DD, wobei DD etwa 1012 cm-2 beträgt in einem Fall, dass die Epitaxieschicht (2) eine Siliziumschicht ist, und etwa 1013 cm-2 beträgt in einem Fall, dass die Epitaxieschicht (2) eine 4H-Siliziumcarbidschicht ist.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, ferner aufweisend: Bilden einer dielektrischen Schicht (16) auf dem Bereich des zweiten Leitfähigkeitstyps (15) zwischen den zwei Gräben (13, 4); und Bilden eines Gates (5) mittels Füllens des restlichen Bereichs zwischen den zwei Gräben (13, 4) mit einem Material des ersten Leitfähigkeitstyps.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei der erste Leitfähigkeitstyp der n-Typ ist, und der zweite Leitfähigkeitstyp der p-Typ ist, oder umgekehrt.
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* Cited by examiner, † Cited by third party
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US20100276729A1 (en) * 2007-12-10 2010-11-04 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor device, manufacturing method thereof, and manufacturing method of trench gate

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* Cited by examiner, † Cited by third party
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US20100276729A1 (en) * 2007-12-10 2010-11-04 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor device, manufacturing method thereof, and manufacturing method of trench gate

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