DE102018113003A1 - Halbleitergehäuse mit einem Hohlraum - Google Patents

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DE102018113003A1
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Praneeth Akkinepally
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Abstract

Eine Ausführungsform weist ein Verfahren auf, umfassend: Koppeln eines Opfermaterials mit einem Substrat; Ausbilden eines ersten dielektrischen Materials benachbart zu dem Opfermaterial, so dass eine horizontale Achse das erste dielektrische Material und das Opfermaterial schneidet; Ausbilden einer ersten Schicht auf dem ersten dielektrischen Material und dem Opfermaterial, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist; Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial; Entfernen des Opfermaterials, um einen leeren Hohlraum auszubilden, dessen Seitenwände das erste dielektrische Material umfassen; nach dem Entfernen des Opfermaterials zum Ausbilden des leeren Hohlraums, Einführen eines ersten ungehäusten Chips in den leeren Hohlraum; und Ausbilden eines zweiten dielektrischen Materials zwischen dem ersten dielektrischen Material und dem ersten ungehäusten Chip, so dass die horizontale Achse das erste und das zweite dielektrische Material und den ersten ungehäusten Chip schneidet. Es werden hier andere Ausführungsformen beschrieben.

Description

  • Technisches Gebiet
  • Ausführungsformen der Erfindung betreffen Elektronikhäusung.
  • Hintergrund
  • Elektronische Produkte kommen in vielen Formen vor. Mobile Rechenknoten weisen zum Beispiel Smartphones, Tablet-Computer und im Internet der Dinge (IdD) aufgenommene Knoten auf, das die Vernetzung physischer Vorrichtungen, Medien (auch als „verbundene Vorrichtungen“ und „intelligente Vorrichtungen“ bezeichnet), Gebäude und anderer Einheiten betrifft, die mit Elektronik, Software, Sensoren, Stellgliedern und einer Netzverbindungsmöglichkeit eingebettet sind, was ermöglicht, dass diese Objekte Daten sammeln und austauschen. Solche Rechenknoten sind typischerweise klein mit einer Tendenz, beständig kleiner zu werden. Diese Reduktion der physischen „Grundfläche“ umfasst die Verwendung dünner Prozessoren oder ungehäuster Chips, die innerhalb dünner Gehäuse aufgenommen werden.
  • Figurenliste
  • Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden aus den beigefügten Ansprüchen, der nachstehenden ausführlichen Beschreibung eines oder mehrerer Ausführungsbeispiele und den entsprechenden Figuren offensichtlich werden. Wo es als angemessen betrachtet wurde, wurden Referenzkennzeichnungen in den Figuren wiederholt, um entsprechende oder analoge Elemente anzuzeigen.
    • 1 zeigt eine Ausführungsform eines Gehäuses mit einem Hohlraum für einen ungehäusten Chip.
    • 2 zeigt eine Ausführungsform eines Gehäuses mit zwei Hohlräumen für zwei Würfel oder ungehäuste Chips. Obwohl 2 zwei Hohlräume und zwei ungehäuste Chips zeigt, können andere Ausführungsformen drei oder mehr Hohlräume und ungehäuste Chips aufweisen.
    • 3(A) bis (K) zeigen ein Verfahren zum Ausbilden eines Gehäuses in einer Ausführungsform.
    • 4 zeigt ein Verfahren zum Ausbilden eines Gehäuses in einer Ausführungsform.
    • 5 zeigt eine Gehäuse-auf-Gehäuse-System (Package-on-Package, PoP) in einer Ausführungsform.
    • 6, 7 und 8 weisen Systeme auf, die Ausführungsformen aufnehmen.
  • Ausführliche Beschreibung
  • Nun wird Bezug auf die Zeichnungen genommen, wobei gleiche Strukturen mit gleichen Zusatzreferenzkennzeichnungen bereitgestellt sein können. Um die Strukturen verschiedener Ausführungsformen deutlicher zu zeigen, sind die hier aufgenommenen Zeichnungen schematische Darstellungen von Halbleiter-/Schaltungsstrukturen. Daher kann das tatsächliche Erscheinungsbild der hergestellten integrierten Schaltungsstrukturen, zum Beispiel in einer Mikroaufnahme, anders erscheinen, obwohl es weiterhin die beanspruchten Strukturen der dargestellten Ausführungsformen aufnimmt. Des Weiteren zeigen die Zeichnungen möglicherweise lediglich die Strukturen, die zum Verständnis der dargestellten Ausführungsformen nützlich sind. Zusätzliche, in der Technik bekannte Strukturen sind möglicherweise nicht aufgenommen worden, um die Übersichtlichkeit der Zeichnungen beizubehalten. Zum Beispiel wird nicht notwendigerweise jede Schicht (z.B. Sperrschicht, Keimschicht, Ätzstoppschicht) einer Halbleitervorrichtung gezeigt. Außerdem sind möglicherweise Verbindungen nicht perfekt in den Figuren ausgerichtet und andere Einzelheiten können ausgelassen sein, wenn der Schwerpunkt der Figur woanders liegt, wie z.B. der Anwesenheit des Hohlraums 204' in 2 im Gegensatz zum konkreten Entwurf von Verbindungen in Schicht 209. Außerdem wird nicht jeder Schritt für Prozesse, wie z.B. Prozesse 300 und 400 in 3(A) bis (K) und 4 gezeigt. „Eine Ausführungsform“, „verschiedene Ausführungsformen“ und dergleichen zeigen an, dass derart beschriebene Ausführungsform(en) bestimmte Merkmale, Strukturen oder Eigenschaften aufweisen kann (können), aber dass nicht unbedingt jede Ausführungsform die besonderen Merkmale, Strukturen oder Eigenschaften aufweisen muss. Einige Ausführungsformen können einige alle oder keine der Merkmale aufweisen, die für andere Ausführungsformen beschrieben werden. „Erster“, „zweiter“, „dritter“ und dergleichen beschreiben ein gemeinsames Objekt und zeigen an, dass auf verschiedene Instanzen gleicher Objekte Bezug genommen wird. Solche Adjektive implizieren nicht, dass sich so beschriebene Objekte in einer gegebenen Sequenz, ob zeitlich, räumlich, in der Rangfolge oder auf eine andere Weise, befinden müssen. „Verbunden“ kann anzeigen, dass Elemente in direktem physischem oder elektrischem Kontakt miteinander stehen, und „gekoppelt“ kann anzeigen, dass Elemente miteinander zusammenarbeiten oder interagieren, aber dass sie in direktem physischem oder elektrischem Kontakt sein können oder nicht.
  • Die Anmelderin erkennt, dass bestimmte Probleme im Streben nach einer dünneren Häusung überwunden werden müssen. Zum Beispiel präsentieren „Fan-Out“-Gehäusesysteme eine zentrale Herausforderung.
  • Insbesondere stellt die Fan-Out-Häusung auf Waferebene (Fan-out Wafer Level Packaging, FOWLP) eine Häusungstechnologie dar, die eine Gehäuseminiaturisierung fördert. Ein technologischer Aspekt von FOWLP umfasst das Ausbilden eines rekonfigurierten umspritzten Wafers, der mit einer Dünnfilm-Umverteilungsschicht (RDL) kombiniert ist. FOWLP verbessert aufgrund ihrer Implementierung von vergleichsweise kürzeren Verbindungen samt einer direkten Verbindung mit einer integrierten Schaltung (z.B. einer gedruckten Leiterplatte) mithilfe einer Dünnfilmmetallisierung anstatt von Drahtbonds oder Flip-Chip-Kontakthügeln und niedrigerer parasitärer Effekte eine Hochfrequenz-(HF)-Leistungsfähigkeit.
  • Die Anmelderin hat festgestellt, dass viele Fan-Out-Häusungsmontageprozesse eine „Chip-Zuerst“-Häusung auf Waferebene umfassen. Dies beinhaltet, dass ein „erwiesenermaßen fehlerfreier Chip“, der bereits geprüft wurde, genommen wird und dann der ungehäuste Chip in die Anfangsphasen des Gehäuses angeordnet wird. Jener ungehäuste Chip wird dann einer Wärme und Beanspruchung unterzogen, wenn der Prozess zum Ausbilden eines Gehäuses fortschreitet. Die Wärme und die Beanspruchung führen zum Verlust vieler erwiesenermaßen fehlerfreier Chips, was einen finanziellen Schaden für Chip- und Gehäusehersteller bedeutet. Tatsächlich sind die Risiken für den erwiesenermaßen fehlerfreien Chip nicht auf Wärme und Beanspruchung beschränkt, sondern umfassen im Allgemeinen jegliche Fehlverarbeitung während der Häusung, die zum Verlust des erwiesenermaßen fehlerfreien Chips sowie Verlust des gesamten Gehäuses führt, was einen großen Einfluss auf die Kosten hat.
  • Jedoch stellen hier angesprochene Ausführungsformen eine niedrige z-Höhe (die senkrecht zu der horizontalen Hauptebene, in der der Chip liegt, gemessen wird), eine hohe Dichte, eine kernlose Gehäusearchitektur, die einen „Chip-Zuletzt“-Häusungsansatz verwendet (bei dem der erwiesenermaßen fehlerfreier Chip viel später im Gehäuseausbildungsprozess in einen Hohlraum des Gehäuses eingeführt wird), wodurch das Risiko des Verlustes verringert und die Herstellungskosten reduziert werden. Solche Ausführungsformen sind für Gehäuse-auf-Gehäuse- (PoP) und Mehrfach-Chip-Häusungssysteme geeignet.
  • Insbesondere umfasst eine Ausführungsform der„Chip-Zuletzt‟-Herangehensweise ein Einführen des ungehäusten Chips verhältnismäßig später in dem Prozess, während Verbindungen erster Ebene (über welche der Chip zum Beispiel mit einem anderen Gehäuse eines PoP-Systems gekoppelt wird) verhältnismäßig früh im Prozess gefertigt werden. Die Herangehensweise verwendet ein ablösbares Material (z.B. einen Film), der einen Platzhalter für einen ungehäusten Chip erzeugt. Dieser Platzhalter kann die Form eines Hohlraums annehmen, der das ablösbare Opfermaterial aufweist. Das Opfermaterial wird früh im Prozess aufgenommen und dann später im Prozess entfernt, wobei es zu diesem Zeitpunkt durch einen erwiesenermaßen fehlerfreien Chip ersetzt wird.
  • 3(A) bis (K) zeigen ein Verfahren 300 zum Ausbilden eines Gehäuses in einer Ausführungsform. 4 zeigt ein Verfahren 400 zum Ausbilden eines Gehäuses in einer Ausführungsform. Diese Figuren werden nun besprochen und sie beschreiben einen Prozessablauf mit abziehbaren Kernpanelen, der zur Häusung mit einer kernlosen Architektur führt. Die Prozesse 300, 400 sind nicht miteinander identisch und zeigen, wie bestimmte Prozessschritte fakultativ sein können und/oder wie die Reihenfolge bestimmter Operationsschritte in verschiedenen Ausführungsformen variiert werden kann.
  • Zuerst wird ein abziehbares Kernpanel bereitgestellt. Ein solches Panel kann Prepreg 350 (mit Harz vorimprägnierte Fasern) und Kupfer (Cu) 351 aufweisen. (Siehe 3(A) und 4, Element 401). Der Kern kann eine Vielzahl von haftmittelbasierten (anorganischen/organischen) Kernen, vakuumbasierten Kernen, thermisch ablösbaren Kernen und dergleichen aufweisen. In einer Ausführungsform wird dies auf der Panelebene, nicht der Waferebene, durchgeführt (obwohl es in anderen Ausführungsformen auf der Waferebene durchgeführt werden kann).
  • Zweitens wird ein ablösbarer/Opfer-Film 352 auf dem Kern unter Verwendung einer Schablone, einer Maske und dergleichen angeordnet. (Siehe 3(A) und 4, Element 403). Das Material 352 fungiert als ein Platzhalter für den ungehäusten Chip, der das Material 352 später im Prozess ersetzen wird. Das Platzhaltermaterial wird dann mit einem Dielektrikum, wie zum Beispiel einem Aufbaumaterial (Buildup-Material, BU) (z.B. ABF-Film), einem Lötstopplackmaterial (SR-Material), einem Unterfüllungsmaterial und/oder einem filmartigen Moldmaterial 307 (je nach den Wölbungsanforderungen des Gehäuses) überkaschiert, so dass das Material 352 mit dem Platzhaltermaterial bündig ist. (Siehe 3(B) und 4, Element 404).
  • Bei einer Phase kann das laminierte Material 307 mit einem Laser gebohrt werden, um eine PoP-Verbindung zu erzeugen. Dies kann früh in dem Prozess (z.B. bald nach der Phase in 3(B)) oder später in dem Prozess ((siehe 3(H)) stattfinden. Die Fähigkeit, das Material 307 mit einem Laser zu bohren und die Verbindungen zu plattieren, eröffnet die Möglichkeit, einen engeren Abstand zu erhalten. Zum Beispiel sind der Durchkontaktierungsbohrungs- und der Elektroplattierungsprozess beim Substratherstellen reif und können den Abstand durch Anpassen von Prozessbedingungen, Werkzeugsätzen und dergleichen steuern. Tatsächlich können die PoP-Verbindungen ausgebildet werden, bevor das Material 307 aufgebracht wird. (Siehe 4, Element 402). Wenn zum Beispiel ein engerer Abstand benötigt wird, können die PoP-Verbindungen auf dem Kern plattiert werden und dann kann das Material 352 über den PoP-Verbindungen zum Beispiel unter Verwendung einer lithografischen Durchkontaktierungsverarbeitung aufgeschichtet werden. Außerdem können die PoP-Verbindungen nach einer Kerntrennung (4, 409) ausgebildet werden. Siehe zum Beispiel Prozess 300.
  • Im Hinblick auf die lithografische Durchkontaktierungsverarbeitung umfasst die lithografische Durchkontaktierungsverarbeitung (LiV) einen Prozess, der dabei hilft, feine Leitungen und Abstände sowie Abstände zwischen Merkmalen zu reduzieren. Diese Herangehensweise beruht auf einem Plattieren der erforderlichen Merkmale zuerst und einem anschließenden Auftragen eines Dielektrikums, anstatt das Dielektrikum durchzubohren und die Durchkontaktierungen und Kupfermerkmale zu plattieren. Ausführungsformen, die eine LiV-Ausrichtung zum Kontaktieren von Kontaktstellen (anstelle einer Laser-gebohrten Durchkontaktierungsausrichtung zum Kontaktieren von Kontaktstellen) verwenden, weisen eine engere Ausrichtung (im Gegensatz zum Laserbohren), und infolgedessen ist der Abstand aufgrund einer niedrigeren Ausrichtungszielvorgabe kleiner.
  • Nachdem das Material 307 über dem ablösbaren Film 352 aufgebracht (z.B. laminiert) wurde, werden Verbindungen erster Ebene (First Level Interconnects, FLI) 353 erzeugt. (Siehe 3(C) und 4, Element 405). Die FLI können unter Verwendung verschiedener Techniken ausgebildet werden, die je nach der Plattformanforderung von elektrolytischen Cu-Anwendungen (eCu), dicker Ni-Plattierung, Sn-Plattierung und dergleichen variieren. Nachdem die FLI ausgebildet wurden, wird der Lötstopplack 354 unter Verwendung einer Vakuumlaminierung bündig laminiert. (Siehe 3(D) und 4, Element 406).
  • Darauf werden BU-Schichten zum Beispiel unter Verwendung einer semiadditiven Verarbeitung, einer LiV, subtraktiver Ätzprozesse, einer Laserdirektabbildungstechnik (LDI) und dergleichen ausgebildet. (Siehe 3(E) und 4, Element 407). Diese Prozesse werden je nach der gewünschten Anzahl von BU-Schichten wiederholt. Eine semiadditive Verarbeitung kann eine dünne Schicht aus Kupfer auf einer Fläche bereitstellen. Eine umgekehrte Maske wird dann in einigen Ausführungsformen aufgebracht. Zusätzliches Kupfer wird dann auf die Fläche in unmaskierten Bereichen plattiert. Zinn-Blei oder andere Flächenplattierungen werden dann aufgebracht. Die Maske wird abgezogen und ein kurzer Ätzschritt entfernt das nun freigelegte ursprüngliche Kupferlaminat von der Fläche, wodurch die einzelnen Verbindungen isoliert werden. BU-Schichten weisen ein Dielektrikum 311 und Verbindungen 310 auf. Die Verbindung 310 kann Durchkontakteirungen aufweisen, wie z.B. Durchkontaktierungen, die vollständig mit Metall gefüllt sind (im Gegensatz zu Durchkontaktierungen, bei denen die Seitenwände mit dem Metall ausgekleidet sind, aber die Durchkontaktierung nicht vollständig mit Metall zwischen gegenüberliegenden Seitenwänden der Durchkontaktierung gefüllt ist).
  • Als Nächstes werden Öffnungen für Verbindungen zweiter Ebene (Second Level Interconnect, SLI) auf eine ähnliche Weise wie die FLI-Erzeugung erzeugt. (Siehe 3(F) und 4, Element 408). SLI-Öffnungen können in dieser Phase (3(F)) ausgebildet werden, oder sie können in einer anderen Ausführungsform nach der Anbringung des ungehäusten Chips und der Laminierung ausgebildet werden (Siehe 3(K)).
  • Dann wird der abziehbare Kern 350 getrennt, was zu zwei symmetrischen Stapeln von Schichten führt. (Siehe 3(F) und 4, Element 409). Nachdem der Kern getrennt wurde, werden die Cu-Schichten 351 zu den BU-Schichten zurückgeätzt. (Siehe 3(G) und 4, Element 410). Dies legt das ablösbare Material 352 frei, wodurch ermöglicht wird, dass das ablösbare Material entfernt wird. Verbindungen (z.B. PoP-Kontaktstellen) 355 werden dann bis zu einer benötigten Dicke plattiert. (Siehe 3(H) bis (I) und 4, Element 411). Dies kann ein erstes Bohren von Durchkontaktierungen innerhalb des Materials 307 vorsehen. PoP-Kontaktstellen werden im Fall eines Gehäuses, das eine PoP-Architektur verwendet, ausgebildet. Jedoch werden diese Kontaktstellen in Ausführungsformen, die eine Mehrfach-Chip-Häusung verwenden, bei der ungehäuste Chips auf einem einzelnen Gehäuse verbunden werden (z.B. 2), möglicherweise nicht benötigt. Außerdem können je nach dem benötigten Abstand diese Kontaktstellen und Verbindungen für eine PoP-Kopplung lasergebohrte Durchkontaktierungen aufweisen, die (z.B. unter Verwendung von SAP) nach dem Einbetten und Kapseln von ungehäusten Chips plattiert werden (z.B. 3K), oder sie können durch Aufplattieren (z.B. LiV) ausgebildet werden, wie vorstehend erwähnt.
  • Nach dem Plattieren der Verbindungen wird das ablösbare Material 352 entfernt. (Siehe 3(J) und 4, Element 412). Verschiedene Techniken können je nach den Charakteristiken des Materials verwendet werden, um das Material abzulösen. Die ablösbaren Materialien 352 können ohne Einschränkungen Folgendes aufweisen: (1) Ablösbares PET (Polyethylenterephthalat), das am Anfang (z.B. 3(A)) Laser-definiert wird und am Ende des Prozesses 300/400 mechanisch entfernt wird, (2) trockener Filmfotolack (Dry Film Resist, DFR), der zu der erforderlichen Abmessung strukturiert/entwickelt wird und am Ende des Prozesses 300/400 unter Verwendung der DFR-Abziehlösung chemisch abgezogen wird, (3) klebendes chemisches ablösendes Material TEMPLOC®, das schablonenbedruckt und am Ende des Prozesses 300/400 unter Verwendung von heißem Wasser, das die Cu-Verbindungen nicht beeinflusst/ätzt, entfernt wird, und (4) einen thermischen Polyethylenterephthalat-(PET)-Trennfilm.
  • Beim Entfernen des ablösbaren Materials 352 wird ein Hohlraum 304 erzeugt, in welchem der ungehäuste Chip 301 auf der Substratpanelebene (nach einem Vervollständigen der Oberfläche der FLI-Kontaktstellen/Kontaktierhügel) angebracht wird. (Siehe 3(J) und 4, Element 413, 414). Die Fähigkeit, den ungehäusten Chip innerhalb der Substrathäusungslinie anzubringen, stellt einen anderen Vorteil dar, der den Durchsatz sowie die Handhabung verbessert. Nachdem der ungehäuste Chip angebracht wurde, wird der Hohlraum unter Verwendung eines BU/SR-Materials 308 oder eines beliebigen anderen benötigten Materials gefüllt. Zum Beispiel können bei einer PoP-Grenzfläche eine kapillare Unterfüllung (CUF) (die einen Film oder eine Flüssigkeit aufweisen kann) und/oder eine Moldunterfüllung (MUF) (die einen Film oder eine Flüssigkeit aufweisen kann) verwendet werden. Die Unterfüllungsmaterialien können mit einem Vakuumlaminatorwerkzeug verwendet werden. (Siehe 3(K) und 4, Element 415). Daher werden in einigen Ausführungsformen keine Unterfüllungsmaterialien verwendet, aber in anderen Ausführungsformen werden Unterfüllungsmaterialien verwendet. Dies eliminiert im Wesentlichen die Notwendigkeit eines separaten Prozessschritts des Unterfüllens des ungehäusten Chips sowie stellt den Vorteil eines höheren Durchsatzes bereit. Nachdem der Hohlraum gefüllt wurde, wird ein Aussteifelement 319 angebracht (Siehe 3(K) und 4, Element 416) und das Gehäuse mit dem ungehäusten Chip 301 kann auf die elektrische Leistungsfähigkeit und andere Spezifikationen geprüft werden.
  • Die Laminierung des BU-Films oder CUF oder MUF kann optimiert werden, so dass eine untere Ebene des Materials 308 außerhalb des ungehäusten Chips angeordnet ist im Gegensatz zu einer Position am Chip. Wie unter Bezugnahme auf 5 angesprochen, stellt dies sicher, dass kleinere BGA-Kontaktstellen verwendet werden können, und verringert dadurch das Risiko einer Brückenbildung.
  • Obwohl die hier beschriebenen Ausführungsformen eine Verwendung eines Laminierungsprozesses zum Aufbringen von Materialien (z.B. Dielektrikum 108) erwähnen, sind andere Ausführungsformen nicht derart beschränkt und können ein Formpressen oder eine flüssige Beschichtung von dielektrischen Materialien anstelle oder zusätzlich zur Laminierung verwenden.
  • 1 zeigt eine Ausführungsform eines Gehäuses mit einem Hohlraum für einen ungehäusten Chip. Insbesondere weist 1 ein Halbleitergehäuse 100 auf, welches umfasst: einen ersten ungehäusten Chip 101, der eine erste und eine zweite Seitenwand 102, 103 aufweist; einen ersten Hohlraum 104, der eine erste und eine zweite Seitenwand 105, 106 aufweist, von denen jede ein erstes dielektrisches Material 107 umfasst. Das Gehäuse 100 weist ferner ein zweites dielektrisches Material 108 auf, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert. Das Gehäuse 100 weist eine erste Schicht 109 auf dem ersten ungehäusten Chips, die eine erste Metallverbindung 110 und ein drittes dielektrisches Material 111 aufweist. Eine erste horizontale Achse 112 schneidet die erste und die zweite Seitenwand 102, 103 des ersten ungehäusten Chips, die erste und die zweite Seitenwand 105, 106 des ersten Hohlraums, und das zweite dielektrische Material 108, jedoch sie schneidet nicht die erste Schicht 109. Eine zweite horizontale Achse 113 schneidet die erste Metallverbindung 110 und das dritte dielektrische Material 111.
  • In einer Ausführungsform kontaktiert das erste dielektrische Material 107 direkt das zweite dielektrische Material 108 entlang einer Naht und die erste horizontale Achse 112 schneidet die erste Naht. Zum Beispiel sind das erste und das zweite dielektrische Material miteinander nicht monolithisch (aus einem Material ohne Verknüpfungen oder Nähte ausgebildet oder zusammengesetzt). Wie nachstehend in 4 angesprochen sein wird, werden das erste und das zweite dielektrische Material nicht gleichzeitig ausgebildet und weisen eine Naht oder eine Verknüpfung zwischen den zwei Materialien auf, die im fertigen Produkt nicht entfernt ist. Diese Naht kann Seitenwände 105, 106 sein, wenn das erste und das zweite dielektrische Material 107, 108 einander direkt kontaktieren.
  • In einer Ausführungsform schneidet eine erste vertikale Achse 117 die erste Schicht 109 und den ersten ungehäusten Chip 101. In einer Ausführungsform sind die erste und die zweite Seitenwand des ersten Hohlraums 105, 106 im Wesentlichen parallel zu der ersten vertikalen Achse. Jedoch sind in einer anderen Ausführungsform die erste und die zweite Seitenwand des ersten Hohlraums: (a) nicht parallel zu der ersten vertikalen Achse, (b) nicht parallel zu der ersten horizontalen Achse, und (c) verjüngt. Zum Beispiel können in Ausführungsformen, in denen der Hohlraum 104 gebohrt wird (z.B. Laser-gebohrt oder auf eine andere Weise), die Seitenwände des Hohlraums verjüngt sein, wie z.B. entlang der gestrichelten Linien 118. Wenn daher das erste und das zweite dielektrische Material einander direkt kontaktieren und die Seitenwände des Hohlraums verjüngt sind, dann ist auch die Naht verjüngt.
  • In einer Ausführungsform schneidet die erste vertikale Achse 117 das zweite dielektrische Material 108. In einem spezifischen Beispiel kontaktiert das zweite dielektrische Material 108 direkt den ersten ungehäusten Chip 101 an einer Position zwischen dem ersten ungehäusten Chip 101 und der ersten Schicht 109. In einem solchen Fall kann das zweite dielektrische Material 108 als eine Unterfüllung für den ungehäusten Chip 101 dienen und eine Stütze für den ungehäusten Chip 101 bereitstellen und dadurch eine Wölbung des ungehäusten Chip 101 verhindern. Außerdem kann in einigen Ausführungsformen ein Aussteifelement 119 mit dem ungehäusten Chip 101 gekoppelt werden, um eine Wölbung des ungehäusten Chips 101 zu verhindern.
  • In einer Ausführungsform weisen das erste und das zweite dielektrische Material voneinander unterschiedliche Materialzusammensetzungen auf. Zum Beispiel kann das erste dielektrische Material 107 eine Moldmasse (z.B. duroplastisches Epoxid) oder einen Lötstopplack aufweisen, während das zweite dielektrische Material 108 ein Unterfüllungsmaterial (z.B. ein Unterfüllungskapselungsstoff, wie z.B. ein Epoxid) aufweist. Die Materialien können verschiedene Füllstoffe aufweisen, wie z.B. ein dielektrisches Material weist Silicapartikeln auf, während ein anderes dielektrisches Material Füllpartikeln aufweist, die aus einem anderen Material gefertigt sind. Jedoch weisen in anderen Ausführungsformen das erste und das zweite dielektrische Material einander im Wesentlichen gleiche Materialzusammensetzungen auf. In einer Ausführungsform weist das dritte dielektrische Material 111 eine im Wesentlichen gleiche Materialzusammensetzung wie jene von mindestens einem des ersten und des zweiten dielektrischen Materials auf. In anderen Ausführungsformen weist jedoch das dritte dielektrische Material 111 keine im Wesentlichen gleiche Materialzusammensetzung wie jene von entweder dem ersten oder dem zweiten dielektrischen Material auf.
  • In einer Ausführungsform weist die erste Metallverbindung 110 eine Durchkontaktierung auf, die vollständig mit zumindest einem Metall gefüllt ist. Dies steht im Gegensatz zum Beispiel zu einer Technologie, bei der lediglich eine Seitenwand 114 der Durchkontaktierung 110 plattiert wird, aber die Mitte 115 der Durchkontaktierung 110 keinen Metallleiter aufweist. Stattdessen ist in einer Ausführungsform die Durchkontaktierung „massiv“ und weist ein oder mehrere Metalle entlang der Seitenwand 114 und ihrer Mitte 115 auf.
  • In einer Ausführungsform bildet die Schicht 109 eine Umverteilungsschicht (RDL). Das Fehlen einer Flächenanordnung für den ungehäusten Chip 101 kann durch Umverteilen von Metallverbindungen mit Eingangs-/Ausgangs-(I/O)-Knoten an dem ungehäusten Chip angegangen werden. RDLs weisen Metall- und dielektrische Schichten auf (z.B. auf einer Fläche eines Wafers oder eines ungehäusten Chips), um den I/O-Entwurf des ungehäusten Chips in eine Grundfläche mit einem lockeren Anstand umzuleiten. Solche RDLs können Dünnfilmpolymere (B-Stadium-Bisbenzocyclobuten (BCB), Polyimid (PI), Asahi Glass ALX, Epoxid-basierte Polymere und dergleichen) für das Dielektrikum 111 und eine Metallisierung (Al oder Cu) für Leiterbahnen und Durchkontaktierungen 110 aufweisen, um periphere Kontaktstellen zu einer Flächenanordnungskonfiguration umzuleiten.
  • Eine Ausführungsform umfasst mindestens eine Lotkugel 116, wobei sich die erste Schicht 109 zwischen der mindestens einen Lotkugel 116 und dem ersten ungehäusten Chip 101 befindet. Die Lotkugel kann verwendet werden, um mit anderen Schaltungen, wie jenen, die auf einer mit dem Gehäuse 100 gekoppelten Leiterplatte aufgenommen sind, verbunden zu werden.
  • Die Ausführungsform von 1 ist ein kernloses Gehäuse mit keinem Siliziumkern. Außerdem sind ohne einen Siliziumkern keine Siliziumdurchkontaktierungen (TSV) in einem solchen Kern aufgenommen. Außerdem sind keine TSVs in dem ersten ungehäusten Chip für Ausführungsformen wie das Gehäuse 100, das eine Fan-Out-Architektur aufweist, vorhanden. Obwohl ein Siliziumkern vorstehend angesprochen wurde, muss der Kern nicht notwendigerweise ein Siliziumkern sein. Zum Beispiel kann der Kern ein mit Glasgewebe vorimprägniertes Prepreg aufweisen. Daher weisen Ausführungsformen auf organischen Polymeren basierende Verbundlaminate und dergleichen auf. Einige mit Kernen versehene Ausführungsformen können „Durchgangslöcher“ erfordern, während kernlose Ausführungsformen keine Durchgangslöcher aufweisen, um mit den FLI oder SLI verbunden zu werden.
  • 2 zeigt eine Ausführungsform eines Gehäuses mit zwei Hohlräumen für zwei ungehäuste Chips. Obwohl 2 zwei ungehäuste Chips zeigt, können andere Ausführungsformen drei oder mehr ungehäuste Chips aufweisen. Insbesondere weist 2 ein Halbleitergehäuse 200 auf, welches umfasst: einen ersten ungehäusten Chip 201, der eine erste und eine zweite Seitenwand 202, 203 aufweist; einen ersten Hohlraum 204, der eine erste und eine zweite Seitenwand 205, 206 aufweist, von denen jede ein erstes dielektrisches Material 207' umfasst. Das Gehäuse 200 weist ferner ein zweites dielektrisches Material 208' auf, das die erste und die zweite Seitenwand des ersten ungehäusten Chips 201 direkt kontaktiert. Das Gehäuse 200 weist eine erste Schicht 209 auf dem ersten ungehäusten Chip, die eine erste Metallverbindung 210 und ein drittes dielektrisches Material 211 aufweist. Eine erste horizontale Achse 212 schneidet die erste und die zweite Seitenwand 202, 203 des ersten ungehäusten Chips, die erste und die zweite Seitenwand 205, 206 des ersten Hohlraums, und das zweite dielektrische Material 208', jedoch sie schneidet sie nicht die erste Schicht 209.
  • Das Gehäuse 200 umfasst ferner einen zweiten ungehäusten Chip 201', wobei die erste horizontale Achse 212 den ersten und den zweiten ungehäusten Chip schneidet. Das Gehäuse 200 weist ferner einen zweiten Hohlraum 204' auf, der eine erste und eine zweite Seitenwand 205', 206' aufweist, von denen jede das erste dielektrische Material 207' umfasst. Das zweite dielektrische Material 208' kontaktiert direkt die erste und die zweite Seitenwand 202', 203' des zweiten ungehäusten Chips. Die erste Schicht 209 befindet sich auf dem zweiten ungehäusten Chip 201'. Die erste horizontale Achse 212 schneidet die erste und die zweite Seitenwand 202', 203' des zweiten ungehäusten Chips, und die erste und die zweite Seitenwand 205', 206' des zweiten Hohlraums.
  • 5 zeigt ein Gehäuse-auf-Gehäuse-System (Package-on-Package, PoP) in einer Ausführungsform. 5 weist ein Halbleitergehäusesystem auf, umfassend: ein erstes Gehäuse 500, aufweisend: (a)(i) einen ersten ungehäusten Chip 501, der eine erste und eine zweite Seitenwand 502, 503 aufweist, (a)(ii) einen ersten Hohlraum 504, der eine erste und eine zweite Seitenwand 505, 506 aufweist, von denen jede ein erstes dielektrisches Material 507 umfasst; (a)(iii) ein zweites dielektrisches Material 508, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert; (a)(iv) eine erste Schicht 509 auf dem ersten ungehäusten Chip, die eine erste Metallverbindung 510 und ein drittes dielektrisches Material 511 aufweist. Das System weist ferner ein zweites Gehäuse 500' auf, das einen zweiten ungehäusten Chip 501' aufweist. Eine erste horizontale Achse 512 schneidet die erste und die zweite Seitenwand 502, 503 des ersten ungehäusten Chips, die erste und die zweite Seitenwand 505, 506 des ersten Hohlraums, und das zweite dielektrische Material 508, jedoch sie schneidet nicht die erste Schicht und schneidet nicht den zweiten ungehäusten Chip. Eine zweite horizontale Achse 513 schneidet die erste Metallverbindung 510 und das dritte dielektrische Material 511. Eine vertikale Achse 517 schneidet den ersten und den zweiten ungehäusten Chip. Das System umfasst mindestens eine Lotkugel 516, die den ersten ungehäusten Chip mit dem zweiten ungehäusten Chip koppelt.
  • Eine Ausführungsform des Systems weist einen Hohlraum 520 zwischen dem ersten und dem zweiten ungehäusten Chip 500, 500' auf. Der Hohlraum kann einen Raum, ein Unterfüllungsmaterial oder ein anderes Material aufweisen (d.h. er ist nicht notwendigerweise leer). Der Hohlraum weist eine untere Grenze, die zumindest teilweise durch eine obere Fläche 521 des ersten Gehäuses definiert wird, und eine gegenüberliegende zweite Grenze, die zumindest teilweise durch eine untere Fläche 522 des zweiten Gehäuses definiert wird, auf. Ein Abschnitt 521' der oberen Fläche des ersten Gehäuses direkt über dem ersten ungehäusten Chip befindet sich in einem ersten Abstand 523 weg von der ersten Schicht. Ein zweiter Abschnitt 521" der oberen Fläche des ersten Gehäuses, der nicht direkt über dem ersten ungehäusten Chip liegt, befindet sich in einem zweiten Abstand 523' weg von der ersten Schicht. In einer Ausführungsform ist der erste Abstand größer als der zweite Abstand. Zum Beispiel kann das dielektrische Material 508 mit dem ungehäusten Chip 501 und dem Dielektrikum 507 in ungeraden Ebenen gekoppelt werden (z.B. ein Laminat, das unter Vakuumbedingungen aufgebracht wird). Dies verringert den Abstand 524'. Folglich kann der Durchmesser der Kugel 516 verringert werden, was nicht nur den Abstand 524' verringert, sondern auch den Abstand 525 verringert.
  • In einer Ausführungsform schneidet die erste vertikale Achse 517 den ersten Abschnitt 521' der oberen Fläche des ersten Gehäuses. Die erste vertikale Achse schneidet nicht den zweiten Abschnitt 521" der oberen Fläche des ersten Gehäuses.
  • In einer Ausführungsform weist der erste ungehäuste Chip 501 einen Prozessor auf und der zweite ungehäuste Chip 501' weist einen Speicher auf. Jedoch sind andere Ausführungsformen nicht derart beschränkt und können im Allgemeinen einen ersten und einen zweiten ungehäusten Chip ohne eine Beschränkung der Funktionen jener ungehäusten Chips aufweisen.
  • Eine Ausführungsform weist ein Verfahren auf, umfassend: Koppeln eines Opfermaterials mit einem Substrat (siehe z.B. Block 403 von 4); Ausbilden eines ersten dielektrischen Materials benachbart zu dem Opfermaterial, so dass eine horizontale Achse das erste dielektrische Material und das Opfermaterial schneidet (siehe z.B. Block 404 von 4); Ausbilden einer ersten Schicht auf dem ersten dielektrischen Material und dem Opfermaterial, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist (siehe z.B. Block 407 von 4); Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial (siehe z.B. Block 409 von 4); Entfernen des Opfermaterials, um einen leeren Hohlraum auszubilden, dessen Seitenwände das erste dielektrische Material umfassen (siehe z.B. Block 412 von 4); nach dem Entfernen des Opfermaterials zum Ausbilden des leeren Hohlraums, Einführen eines ersten ungehäusten Chips in den leeren Hohlraum (siehe z.B. Block 414 von 4); und Ausbilden eines zweiten dielektrischen Materials zwischen dem ersten dielektrischen Material und dem ersten ungehäusten Chip, so dass die horizontale Achse das erste und das zweite dielektrische Material und den ersten ungehäusten Chip schneidet (siehe z.B. Block 415 von 4).
  • Eine Ausführungsform des vorstehenden Verfahrens weist ein Ausbilden einer Verbindung durch das erste dielektrische Material auf (siehe z.B. Block 402 von 4), wobei eine erste vertikale Achse die Verbindung schneidet, aber nicht den ersten ungehäusten Chip schneidet, nachdem der erste ungehäuste Chip in den leeren Hohlraum eingeführt wurde.
  • Eine Ausführungsform weist ein Ausbilden der Verbindung durch das erste Dielektrikum vor dem Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial auf. Jedoch weist eine andere Ausführungsform ein Ausbilden der Verbindung durch das erste Dielektrikum nach dem Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial auf.
  • Hier beschriebene Ausführungsformen stellen viele Vorteile bereit, von denen einige nachstehend angesprochen werden.
  • Zuerst stellen Ausführungsformen ein niedrigeres Risiko eines Chipverlustes bereit. Ausführungsformen setzen eine Chip-Zuletzt-Herangehensweise ein, die im Gegensatz zu Architekturen, die Chip-Zuerst-Prozesse einsetzen, das Risiko des Verlustes eines „erwiesenermaßen fehlerfreien“ Chips während einer Häusung reduziert. Wie hier verwendet, bedeutet „Chip-Zuletzt“ nicht wörtlich, dass der ungehäuste Chip in dem absolut letzten Schritt der Gehäuseverarbeitung aufgenommen werden muss.
  • Zweitens stellen Ausführungsformen niedrigere Kosten bereit. Ausführungsformen sind preiswertiger als herkömmliche Herangehensweisen, die auf einer Waferebene stattfinden. Ausführungsformen, die eine Verarbeitung auf einer Panelebene (die größer ist als ein Wafer) ermöglichen, erlauben einen größeren Durchsatz im Häusungsprozess. Die Fähigkeit, die Gehäuse auf Panelebene (im Gegensatz zu einer Waferebene) zu verarbeiten, ist zum Beispiel durch vollständig gefüllte Durchkontaktierungsverbindungen in den RDLs sowie den Hohlraum, der den ungehäusten Chip umgibt, nachgewiesen. Außerdem werden niedrigere Kosten erzielt, da die Chip-Zuletzt-Herangehensweise im Vergleich mit Chip-Zuerst-Herangehensweisen nicht so viele Träger für den ungehäusten Chip erfordert. Dies spart Verarbeitungszeit. Da einige Ausführungsformen den ungehäusten Chip mithilfe einer Laminierung auf einer Panelebene kapseln, eliminiert außerdem die Laminierung die Notwendigkeit eines zusätzlichen Schritts des Überformens und Unterfüllens des ungehäusten Chips auf einer Einheitsebene, was abermals Verarbeitungszeit und Materialien spart, was Gesamtkosten für das Gehäuse verringert.
  • Drittens, stellen Ausführungsformen einen verhältnismäßig einfacheren Prozess bereit. Da ein Überformen und Unterfüllen in einigen Ausführungsformen eliminiert werden (während andere Ausführungsformen weiterhin eine Unterfüllung verwenden können), ist der resultierende Prozess einfacher als Prozesse, die ein Überformen und/oder Unterfüllen verwenden. Die einfacheren Prozesse weisen infolgedessen weniger Probleme auf, wie z.B. Hohlräume in dem Unterfüllungsmaterial und dergleichen - Probleme, die die Branche heutzutage plagen. Dies ist darauf zurückzuführen, dass eine Laminierung (des ersten dielektrischen Materials 107 und/oder des zweiten dielektrischen Materials 108) auf einer Panelebene höhere Vakuumniveaus erzielen kann (was für viele Laminierungstechniken erforderlich ist), was den Laminierungsprozess zuverlässiger und reproduzierbarer gestaltet.
  • Viertens, stellen Ausführungsformen einen höheren Ertrag/eine höhere Skalierbarkeit bereit. Da zum Beispiel einige Ausführungsformen einen symmetrischen Aufbau auf einer Panelebene bereitstellen, ist die Anzahl von Einheiten pro Substratdurchsatz höher als bei einem herkömmlichen Prozess auf Waferebene, der einseitig ist (siehe z.B. den symmetrischen Aufbau in 3(F)).
  • Fünftens weisen Ausführungsformen ein niedrigeres Risiko einer Brückenbildung zwischen Kontakthügeln auf. Mithilfe einer Laminierung (die in einigen Ausführungsformen, aber nicht allen Ausführungsformen verwendet wird) des dielektrischen Materials kann die Dicke des dielektrischen Materials besser gesteuert werden. Die Dicke auf dem ungehäusten Chip (z.B. Abschnitt 521' von 5) gegenüber außerhalb des ungehäusten Chips (z.B. Abschnitt 521" von 5) kann auf eine Weise so gesteuert werden, dass die Dicke außerhalb des ungehäusten Chips niedriger ist (siehe z.B. die nicht ebene Fläche 521 von 5), was ermöglicht, dass die Größe der Verbindungen (z.B. Ball-Grid-Array (BGA)) des oberen ungehäusten Chips (z.B. Speicherchips) reduziert wird und daher das Risiko einer Brückenbildung zwischen solchen Verbindungen reduziert wird.
  • Sechstens stellen Ausführungsformen einen engeren/kleineren PoP-Abstand bereit. Der PoP-Abstand kann in Anbetracht der Prozessfähigkeit, Durchkontaktierungen durch das Dielektrikum zu bohren und zu plattieren, reduziert werden (siehe z.B. 3(H)).
  • Siebtens stellen Ausführungsformen eine Wölbungskontrolle bereit. Bei einer herkömmlichen Überformungsarchitektur stellt es eine Herausforderung dar, eine Hochtemperaturwölbung zu reduzieren, ohne eine Raumtemperaturwölbung für das Gehäuse zu beeinflussen. Jedoch sind Ausführungsformen in der Lage, den notwendigen Vorteil der Wölbung bei Raumtemperatur und Hochtemperatur unter Verwendung von BU-Dielektrika bereitzustellen, die als ein Haftmittel für ein Aussteifelement wirken (z.B. Cu- oder Edelstahl-Aussteifelement). Herkömmliche Systeme benötigen ein zweites Haftmittel für das Aussteifelement und das Haftmittel trägt aufgrund einer Fehlanpassung seines Wärmeausdehnungskoeffizienten (CTE) mit anderen Komponenten im Gehäuse zur Wölbung bei.
  • Achtens stellen Ausführungsformen Vorteile bezüglich einer Verschiebung des ungehäusten Chips bereit. Ausführungsformen, die einen Hohlraum aufweisen, verhindern oder zumindest begrenzen eine Verschiebung des ungehäusten Chips. Dies geht ein Problem an, das bei herkömmlichen Technologien auftritt, bei denen ein ungehäuster Chip überspritzt wird und folglich sich der ungehäuste Chip von seiner vorgesehenen Position während des Überspritzens und anschließenden Härtens verschiebt.
  • Unter Bezugnahme auf 6 wird nun ein Blockdiagramm eines Beispielsystems dargestellt, mit dem Ausführungsformen verwendet werden können. Wie zu erkennen, kann das System 900 ein Smartphone oder eine andere Kommunikations- oder IdD-Vorrichtung (Internet der Dinge) sein. Ein Basisband-Prozessor 905 (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann) wird ausgelegt, um verschiedenartige Signalverarbeitung im Hinblick auf Kommunikationssignale, die durch das System gesendet oder empfangen werden sollen, durchzuführen. Der Basisband-Prozessor 905 wird wiederum mit einem Anwendungsprozessor 910 gekoppelt (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann), der eine Haupt-CPU des Systems sein kann, um ein Betriebssystem (OS) und andere Systemsoftware zusätzlich zu Benutzeranwendungen, wie z.B. an sich bekannten Anwendungen sozialer Medien und Multimediaanwendungen, auszuführen. Der Anwendungsprozessor 910 kann ferner ausgelegt sein, um eine Vielzahl anderer Rechenoperationen für die Vorrichtung auszuführen.
  • Der Anwendungsprozessor 910 kann wiederum mit einer Benutzeroberfläche/-Anzeige 920 (z.B. einer Berührungsbildschirmanzeige) gekoppelt werden. Außerdem kann der Anwendungsprozessor 910 mit einem Speichersystem gekoppelt werden, das einen nichtflüchtigen Speicher, nämlich einen Flash-Speicher 930, und einen Systemspeicher, nämlich ein DRAM 935, aufweist. In einigen Ausführungsformen kann der Flash-Speicher 930 (der in einer hier beschriebenen Häusungsausführungsform aufgenommen werden kann) einen sichereren Abschnitt 932 aufweisen, in dem Geheimnisse und andere sensible Informationen gespeichert werden können. Wie ferner zu erkennen, wird der Anwendungsprozessor 910 auch mit einer Erfassungsvorrichtung 945, wie z.B. einer oder mehreren Bilderfassungsvorrichtungen, die ein Video und/oder Standbilder aufnehmen können, gekoppelt.
  • Eine universelle integrierte Schaltungskarte (universal integrated circuit card, UICC) 940 umfasst ein Teilnehmeridentitätsmodul, das in einigen Ausführungsformen einen sicheren Speicher 942 zum Speichern sicherer Benutzerinformationen, aufweist. Das System 900 kann ferner einen Sicherheitsprozessor 950 (z.B. ein Trusted Platform Module (TPM)) aufweisen (der die Wärmeverwaltung von hier beschriebenen Ausführungsformen aufweisen kann), der mit dem Anwendungsprozessor 910 gekoppelt werden kann. Eine Vielzahl von Sensoren 925, die einen oder mehrere Mehrachsen-Beschleunigungsmesser aufweisen, kann mit dem Anwendungsprozessor 910 gekoppelt werden, um eine Eingabe einer Vielzahl von erfassten Informationen, wie z.B. eine Bewegung oder andere Umweltinformationen, zu ermöglichen. Außerdem können eine oder mehrere Authentifizierungsvorrichtungen 995 verwendet werden, um zum Beispiel biometrische Benutzereingabe zur Verwendung bei Authentifizierungsoperationen zu empfangen.
  • Wie ferner dargestellt, wird eine kontaktfreie Nahfeldkommunikationsschnittstelle (NFC) 960 bereitgestellt, die in einem NFC-Nahfeld über eine NFC-Antenne 965 kommuniziert. Obwohl separate Antennen gezeigt sind, versteht es sich, dass in einigen Implementierungen eine Antenne oder ein anderer Satz von Antennen bereitgestellt werden kann, um verschiedene drahtlose Funktionalitäten vorzusehen.
  • Eine integrierte Schaltung für Energieverwaltung (PMIC) 915 (die die Wärmeverwaltung von hier beschriebenen Ausführungsformen aufweisen kann) wird mit dem Anwendungsprozess 910 gekoppelt, um eine Energieverwaltung auf Plattformebene durchzuführen. Zu diesem Zweck kann die PMIC 915 Energieverwaltungsanforderungen an den Anwendungsprozessor 910 ausgeben, damit bestimmte Niedrigleistungszustände, wie erwünscht, eingegangen werden. Außerdem kann auf der Grundlage von Plattformbeschränkungen die PMIC 915 auch das Energieniveau anderer Komponenten des Systems 900 steuern.
  • Um zu ermöglichen, dass Kommunikationen gesendet und empfangen werden, wie z.B. in einem oder mehreren IdD-Netzen, können verschiedene Schaltungen zwischen dem Basisband-Prozessor 905 und einer Antenne 990 gekoppelt werden. Insbesondere können ein Hochfrequenz-(HF)-Empfänger 970 und ein drahtloser Lokalnetzwerk-Sendeempfänger (WLAN-Sendeempfänger) 975 vorhanden sein. Im Allgemeinen kann der HF-Sendeempfänger 970 verwendet werden, um Daten und Anrufe gemäß einem gegebenen drahtlosen Kommunikationsprotokoll, wie z.B. einem 3G- oder 4G- Drahtloskommunikationsprotokoll, wie z.B. gemäß einem CDMA-(Codemultiplexverfahren), einem GSM (globales System für Mobile Kommunikation), einem LTE- (Long Term Evolution) oder einem anderen Protokoll, drahtlos zu empfangen und zu senden. Außerdem kann ein GPS-Sensor 980 vorhanden sein, wobei eine Positionsinformation an den Sicherheitsprozessor 950 zum Verwenden, wie hier beschrieben, bereitgestellt wird, wenn eine Kontextinformation in einem Paarungsprozess verwendet werden soll. Andere drahtlose Kommunikationen, wie z.B. ein Empfang oder eine Übertragung von Funksignalen (z.B. AM/FM) und anderen Signalen, können ebenfalls bereitgestellt werden. Außerdem können über den WLAN-Sendeempfänger 975 lokale drahtlose Kommunikationen, wie z.B. gemäß einem Bluetooth™- oder IEEE 802.11-Standard, ebenfalls realisiert werden.
  • Unter Bezugnahme auf 7 ist ein Blockdiagramm eines Systems gemäß einer anderen Ausführungsform der vorliegenden Erfindung dargestellt. Ein Multiprozessorsystem 1000 ist ein Punkt-zu-Punkt-Verbindungssystem, wie z.B. ein Serversystem, und weist einen ersten Prozessor 1070 (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann) und einen zweiten Prozessor 1080 (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann), die über eine Punkt-zu-Punkt-Verbindung 1050 gekoppelt werden, auf. Jeder der Prozessoren 1070 und 1080 kann ein Mehrkern-Prozessor, wie z.B. SoCs, sein, der einen ersten und einen zweiten Prozessorkern (d.h. Prozessorkerne 1074a und 1074b und Prozessorkerne 1084a und 1084b) aufweist, obwohl potenziell viele Kerne in den Prozessoren vorhanden sein können. Außerdem kann jeder der Prozessoren 1070 und 1080 eine sichere Maschine 1075 und 1085 aufweisen, um Sicherheitsoperationen, wie z.B. Beglaubigungen, IdD-Netzwerk-Eingliederung und so weiter, auszuführen.
  • Der erste Prozessor 1070 weist ferner einen Speichercontrollerhub (MCH) 1072 und Punkt-zu-Punkt-(P-P)-Schnittstellen 1076 und 1078 auf. Gleichermaßen weist der zweite Prozessor 1080 einen MCH 1082 und P-P-Schnittstellen 1086 und 1088 auf. MCHs 1072 und 1082 koppeln die Prozessoren mit entsprechenden Speichern, nämlich einem Speicher 1032 und einem Speicher 1034, die Abschnitte eines Hauptspeichers (z.B. eines DRAM) sein können, die lokal an den entsprechenden Prozessoren angebracht sind (Speicher und Prozessoren können in hier beschriebenen Häusungsausführungsoformen aufgenommen sein). Der erste Prozessor 1070 und der zweite Prozessor 1080 können mit einem Chipsatz 1090 jeweils über P-P-Verbindungen 1052 bzw. 1054 gekoppelt werden. Der Chipsatz 1090 weist P-P-Schnittstellen 1094 und 1098 auf.
  • Außerdem weist der Chipsatz 1090 (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann) eine Schnittstelle 1092 auf, um den Chipsatz 1090 mit einer Hochleistungs-Grafik-Engine 1038 über eine P-P-Verbindung 1039 zu koppeln. Der Chipsatz 1090 kann wiederum mit einem ersten Bus 1016 über eine Schnittstelle 1096 gekoppelt sein. Verschiedene Eingabe-/Ausgabevorrichtungen (I/O-Vorrichtungen) 1014 können mit dem ersten Bus 1016 samt einer Busbrücke 1018, die ersten Bus 1016 an einen zweiten Bus 1020 koppelt, gekoppelt sein. Verschiedene Vorrichtungen, die zum Beispiel eine Tastatur und/oder Maus 1022, Kommunikationsvorrichtungen 1026 und eine Speichereinheit 1028, wie z. B. einen nichtflüchtigen Speicher oder eine andere Massenspeichervorrichtung aufweisen, können mit dem zweiten Bus 1020 gekoppelt sein. Wie zu erkennen, kann in einer Ausführungsform eine Datenspeichereinheit 1028 einen Code 1030 aufweisen. Wie ferner zu erkennen, weist die Datenspeichereinheit 1028 auch einen vertrauenswürdigen Speicher 1029 auf, um sensible Informationen, die geschützt werden müssen, zu speichern. Ferner kann eine Audioein- und Ausgabe 1024 an zweiten Bus 1020 gekoppelt sein.
  • Ausführungsform können in Umgebungen verwendet werden, wobei IdD-Vorrichtungen tragbare Vorrichtungen oder andere IdD-Vorrichtungen (Internet der Dinge) mit einem kleinen Formfaktor aufweisen können. Unter Bezugnahme auf 8 ist ein Blockdiagramm eines tragbaren Moduls 1300 gemäß einer anderen Ausführungsform dargestellt. In einer bestimmten Implementierung kann das Modul 1300 ein Intel® Curie™-Modul sein, das mehrere Komponenten aufweist, die innerhalb eines einzelnen kleinen Moduls eingerichtet sind, welches als Ganzes oder ein Teil einer tragbaren Vorrichtung implementiert werden kann. Wie zu erkennen, weist das Modul 1300 einen Kern 1310 auf (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann). Ein solcher Kern kann ein In-Order-Kern mit einer vergleichsweise niedriger Komplexität sein, wie z.B. auf der Grundlage eines Entwurfs von Intel Architecture® Quark™. In einigen Ausführungsformen kann der Kern 1310 ein TEE implementieren, wie hier beschrieben. Der Kern 1310 wird mit verschiedenen Komponenten gekoppelt, die einen Sensorhub 1320 aufweisen, der ausgelegt sein kann, um mit einer Vielzahl von Sensoren 1380 zusammenzuarbeiten, wie z.B. einem oder mehreren biometrischen, Bewegungsumgebungs- oder anderen Sensoren. Eine Leistungsversorgungsschaltung 1330 ist zusammen mit einem nichtflüchtigen Speicher 1340 vorhanden (der das Häusungssystem von hier beschriebenen Ausführungsformen aufweisen kann). In einer Ausführungsform kann diese Schaltung eine wiederaufladbare Batterie und eine Ladeschaltung aufweisen, die in einer Ausführungsform eine Ladeleistung drahtlos empfangen kann. Eine oder mehrere Eingabe-/Ausgabeschnittstellen (IO-Schnittstellen) 1350, wie z.B. eine oder mehrere Schnittstellen, die mit einem oder mehreren von USB/SPI/I2C/GPIO-Protokollen kompatibel sind, können vorhanden sein. Außerdem ist ein drahtloser Sendeempfänger 1390, der ein Bluetooth™-Niederenergie- oder ein anderer drahtloser Sendeempfänger mit kurzer Reichweite sein kann, vorhanden, um drahtlose Kommunikationen zu ermöglichen, wie hier beschrieben. Es versteht sich, dass in verschiedenen Implementierungen ein tragbares Modul viele andere Formen annehmen kann. Tragbare und/oder IdD-Vorrichtungen weisen im Vergleich mit einer typischen allgemeinen CPU oder einer GPU einen keinen Formfaktor, niedrige Leistungsanforderungen, begrenzte Befehlssätze, einen vergleichsweise langsamen Rechendurchsatz oder beliebiges von den Vorstehenden auf.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen.
  • Beispiel 1 weist ein Halbleitergehäuse auf, umfassend: einen ersten ungehäusten Chip, der eine erste und eine zweite Seitenwand aufweist; einen ersten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede ein erstes dielektrisches Material umfasst; ein zweites dielektrisches Material, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert; eine erste Schicht, auf dem ersten ungehäusten Chip, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist; wobei (a) eine erste horizontale Achse die erste und die zweite Seitenwand des ersten ungehäusten Chips, die erste und die zweite Seitenwand des ersten Hohlraums und das zweite dielektrische Material schneidet, aber nicht die erste Schicht schneidet, und (b) eine zweite horizontale Achse die erste Metallverbindung und das dritte dielektrische Material schneidet.
  • Das Vorhandensein des Hohlraums kann anzeigen, dass das Gehäuse auf der Panelebene und nicht auf der Ebene von kleinen Wafern ausgebildet wurde (z.B. Prozess 300).
  • In Ausführungsformen kann das dielektrische Material Zusammensetzungen verschiedener Materialien aufweisen. Ein erstes Dielektrikum kann Ax B1-x aufweisen und ein anderes kann Ax B1-y aufweisen, wobei x nicht gleich y ist. Obwohl sich das vorstehende Beispiel auf ein erstes und ein zweites dielektrisches Material bezieht, verbietet dies nicht ein drittes, ein viertes oder mehre Dielektrika.
  • Beispiel 2 weist das Gehäuse nach Beispiel 1 auf, wobei das erste dielektrische Material das zweite dielektrische Material entlang einer Naht direkt kontaktiert und die erste horizontale Achse die erste Naht schneidet.
  • Beispiel 3 weist das Gehäuse nach Beispiel 2 auf, wobei das erste und das zweite dielektrische Material voneinander verschiedene Materialzusammensetzungen aufweisen.
  • Zum Beispiel können dielektrische Materialien Polyimid und/oder Poly(Butylacrylat) (PBA) aufweisen. Dies steht im Gegensatz zu herkömmlichen Technologien, die Epoxid-basierte Materialien (z.B. ABF) verwenden können.
  • Beispiel 4 weist das Gehäuse nach Beispiel 2 auf, wobei das erste und das zweite dielektrische Material einander im Wesentlichen gleiche Materialzusammensetzungen aufweisen.
  • Beispiel 5 weist das Gehäuse nach Beispiel 2 auf, wobei die erste Metallverbindung eine Durchkontaktierung aufweist, die vollständig mit mindestens einem Metall gefüllt ist.
  • Dies kann anzeigen, dass das Gehäuse auf der Panelebene und nicht auf der Ebene von kleinen Wafern ausgebildet wurde (z.B. Prozess 300). Die Metallverbindung kann ein Teil einer RDL sein. Die RDL kann aus einem Dünnfilm ausgebildet werden. Ein Dünnfilm ist eine Schicht aus einem Material, deren Dicke im Bereich von Bruchteilen eines Nanometers (Monoschicht) bis zu einigen Mikrometern liegt. Die Filme können zum Beispiel unter Verwendung von Abscheidungstechniken, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Atomlagenabscheidung (ALD) und einer physikalischen Gasphasenabscheidung (PVD) ausgebildet werden.
  • Für einen engeren Abstand und eine feinere Leitung/feineren Abstand kann außerdem ein LiV-Prozess verwendet werden. Ein LiV-Prozess kann eine Durchkontaktierung bereitstellen, die eine Form aufweist, welche weniger verjüngt ist. Dies steht im Gegensatz zu herkömmlichen Technologien, die einen Semiadditiv-Prozess verwenden, um Durchkontaktierungen auszubilden, die wie Kegelstümpfe geformt sind. Außerdem werden Verbindungen in herkömmlichen RDLs auf Waferebene im Gegensatz zu einer vollständig plattieren Durchkontaktierung in einem Substrat konform plattiert.
  • Beispiel 6 weist das Gehäuse nach Beispiel 5 auf, das mindestens eine Lotkugel umfasst, wobei sich die erste Schicht zwischen der mindestens einen Lotkugel und dem ersten ungehäusten Chip befindet.
  • Beispiel 7 weist das Gehäuse nach Beispiel 5 auf, wobei eine erste vertikale Achse die erste Schicht und den ersten ungehäusten Chip schneidet.
  • Beispiel 8 weist das Gehäuse nach Beispiel 7 auf, wobei die erste und die zweite Seitenwand des ersten Hohlraums im Wesentlichen parallel zu der ersten vertikalen Achse sind.
  • Beispiel 9 weist das Gehäuse nach Beispiel 7 auf, wobei die erste und die zweite Seitenwand des ersten Hohlraums: (a) nicht parallel zu der ersten vertikalen Achse, (b) nicht parallel zu der ersten horizontalen Achse, und (c) verjüngt sind.
  • Beispiel 10 weist das Gehäuse nach Beispiel 7 auf, wobei die erste vertikale Achse das zweite dielektrische Material schneidet.
  • Beispiel 11 weist das Gehäuse nach Beispiel 10 auf, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  • Beispiel 12 weist das Gehäuse nach Beispiel 2 auf, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  • Beispiel 13 weist das Gehäuse nach Beispiel 2 auf, wobei das erste und das zweite dielektrische Material nicht monolithisch miteinander sind.
  • Beispiel 14 weist das Gehäuse nach Beispiel 2 auf, das einen zweiten ungehäusten Chip umfasst, wobei die erste horizontale Achse den ersten und den zweiten ungehäusten Chip schneidet.
  • Beispiel 15 weist das Gehäuse nach Beispiel 14 auf, umfassend: einen zweiten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede das erste dielektrische Material umfasst; das zweite dielektrische Material, das die erste und die zweite Seitenwand des zweiten ungehäusten Chips direkt kontaktiert; und die erste Schicht auf dem zweiten ungehäusten Chip, wobei die erste horizontale Achse die erste und die zweite Seitenwand des zweiten ungehäusten Chips und die erste und die zweiten Seitenwand des zweiten Hohlraums schneidet.
  • Beispiel 16 weist das Gehäuse nach Beispiel 2 auf, wobei das Gehäuse keine Siliziumdurchkontaktierung (TSV) aufweist.
  • Zum Beispiel kann das Gehäuse kernlos sein und kann Fan-Out-Leiterbahnen verwenden, um die Notwendigkeit einer Anordnung einer TSV innerhalb des ungehäusten Chips zu vermeiden.
  • 17 weist ein Halbleitergehäusesystem auf, umfassend: ein erstes Gehäuse, aufweisend: (a)(i) einen ersten ungehäusten Chip, der eine erste und eine zweite Seitenwand aufweist; (a)(ii) einen ersten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede ein erstes dielektrisches Material umfasst; (a)(iii) ein zweites dielektrisches Material, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert; (a)(iv) eine erste Schicht, auf dem ersten ungehäusten Chip, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist; und ein zweites Gehäuse, das einen zweiten ungehäusten Chip aufweist; wobei (b)(i) eine erste horizontale Achse die erste und die zweite Seitenwand des ersten ungehäusten Chips, die erste und die zweite Seitenwand des ersten Hohlraums und das zweite dielektrische Material schneidet, aber nicht die erste Schicht schneidet und nicht den zweiten ungehäusten Chip schneidet, (b)(ii) eine zweite horizontale Achse die erste Metallverbindung und das dritte dielektrische Material schneidet, und (b)(iii) eine vertikale Achse, die den ersten und den zweiten ungehäusten Chip schneidet.
  • Beispiel 18 weist das System nach Beispiel 17 auf, das mindestens eine Lotkugel umfasst, die den ersten ungehäusten Chip mit dem zweiten ungehäusten Chip koppelt.
  • Beispiel 19 weist das System nach Beispiel 17 auf, umfassend: einen Hohlraum zwischen dem ersten und dem zweiten ungehäusten Chip, der eine untere Grenze, die zumindest teilweise durch eine obere Fläche des ersten Gehäuses definiert wird, und eine gegenüberliegende zweite Grenze, die zumindest teilweise durch eine untere Fläche des zweiten Gehäuses definiert wird, aufweist; wobei (c)(i) sich ein Abschnitt der oberen Fläche des ersten Gehäuses direkt über dem ersten ungehäusten Chip in einem ersten Abstand weg von der ersten Schicht befindet, (c)(ii) sich ein zweiter Abschnitt der oberen Fläche des ersten Gehäuses, das sich nicht direkt über dem ersten ungehäusten Chip befindet, in einem zweiten Abstand weg von der ersten Schicht befindet, und (c)(iii) der erste Abstand größer ist als der zweite Abstand.
  • Beispiel 20 weist das System nach Beispiel 19 auf, wobei: die vertikale Achse den ersten Abschnitt der oberen Fläche des ersten Gehäuses schneidet; und die vertikale Achse den zweiten Abschnitt der oberen Fläche des ersten Gehäuses nicht schneidet.
  • Beispiel 21 weist das System nach Beispiel 17 auf, wobei der erste ungehäuste Chip einen Prozessor aufweist und der zweite ungehäuste Chip einen Speicher aufweist.
  • Beispiel 22 weist ein Verfahren auf, umfassend: Koppeln eines Opfermaterials mit einem Substrat; Ausbilden eines ersten dielektrischen Materials benachbart zu dem Opfermaterial, so dass eine horizontale Achse das erste dielektrische Material und das Opfermaterial schneidet; Ausbilden einer ersten Schicht auf dem ersten dielektrischen Material und dem Opfermaterial, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist; Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial; Entfernen des Opfermaterials, um einen leeren Hohlraum auszubilden, dessen Seitenwände das erste dielektrische Material umfassen; nach dem Entfernen des Opfermaterials zum Ausbilden des leeren Hohlraums, Einführen eines ersten ungehäusten Chips in den leeren Hohlraum; und Ausbilden eines zweiten dielektrischen Materials zwischen dem ersten dielektrischen Material und dem ersten ungehäusten Chip, so dass die horizontale Achse das erste und das zweite dielektrische Material und den ersten ungehäusten Chip schneidet.
  • In verschiedenen Ausführungsformen kann der Hohlraum lasergebohrt sein.
  • Beispiel 23 weist das Verfahren nach Beispiel 22 auf, umfassend: Ausbilden einer Verbindung durch das erste dielektrische Material, wobei eine erste vertikale Achse die Verbindung schneidet, aber nicht den ersten ungehäusten Chip schneidet, nachdem der erste ungehäuste Chip in den leeren Hohlraum eingeführt wurde.
  • Beispiel 24 weist das Verfahren nach Beispiel 23 auf, umfassend: Ausbilden der Verbindung durch das erste Dielektrikum vor dem Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial.
  • Beispiel 25 weist das Verfahren nach Beispiel 23 auf, umfassend: Ausbilden der Verbindung durch das erste Dielektrikum nach dem Entkoppeln des Substrats von dem ersten dielektrischen Materials und dem Opfermaterial.
  • Beispiel 26 weist ein System auf, umfassend: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei zumindest eines von dem Prozessor und dem Speicher in dem ersten ungehäusten Chip und dem Gehäuse nach einem der Beispiele 1 bis 21 aufgenommen ist.
  • Beispiel 27 weist das Gehäuse nach einem der Beispiele 1 bis 2 und 5 bis 21 auf, wobei das erste und das zweite dielektrische Material voneinander verschiedene Materialzusammensetzungen aufweisen.
  • Beispiel 28 weist das Gehäuse nach einem der Beispiele 1 bis 2 und 5 bis 21 auf, wobei das erste und das zweite dielektrische Material einander im Wesentlichen gleiche Materialzusammensetzungen aufweisen.
  • Beispiel 29 weist das Gehäuse nach einem der Beispiele 1 bis 4 und 8 bis 21 auf, wobei die erste Metallverbindung eine Durchkontaktierung aufweist, die vollständig mit mindestens einem Metall gefüllt ist.
  • Beispiel 30 weist das Gehäuse nach einem der Beispiele 1 bis 4 und 8 bis 21 auf, das mindestens eine Lotkugel umfasst, wobei sich die erste Schicht zwischen der mindestens einen Lotkugel und dem ersten ungehäusten Chip befindet.
  • Beispiel 31 weist das Gehäuse nach einem der Beispiele 1 bis 4, 6 und 8 bis 21 auf, wobei eine erste vertikale Achse die erste Schicht und den ersten ungehäusten Chip schneidet.
  • Beispiel 32 weist das Gehäuse nach einem der Beispiele 1 bis 11 und 12 bis 21 auf, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  • Beispiel 33 weist das Gehäuse nach einem der Beispiele 1 bis 11 und 13 bis 21 auf, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  • Beispiel 34 weist das Gehäuse nach einem der Beispiele 1 bis 12 und 14 bis 21 auf, wobei das erste und das zweite dielektrische Material nicht monolithisch miteinander sind.
  • Beispiel 35 weist das Gehäuse nach einem der Beispiele 1 bis 13 und 15 bis 21 auf, das einen zweiten ungehäusten Chip umfasst, wobei die erste horizontale Achse den ersten und den zweiten ungehäusten Chip schneidet.
  • Beispiel 36 weist das Gehäuse nach einem der Beispiele 1 bis 15 und 17 bis 21 auf, wobei das Gehäuse keine Siliziumdurchkontaktierung (TSV) aufweist.
  • Beispiel 37 weist das Gehäuse nach einem der Beispiele 17 bis 18 und 20 bis 21 auf, umfassend: einen Hohlraum zwischen dem ersten und dem zweiten ungehäusten Chip, der eine untere Grenze, die zumindest teilweise durch eine obere Fläche des ersten Gehäuses definiert wird, und eine gegenüberliegende zweite Grenze, die zumindest teilweise durch eine untere Fläche des zweiten Gehäuses definiert wird, aufweist; wobei (c)(i) sich ein Abschnitt der oberen Fläche des ersten Gehäuses direkt über dem ersten ungehäusten Chip in einem ersten Abstand weg von der ersten Schicht befindet, (c)(ii) sich ein zweiter Abschnitt der oberen Fläche des ersten Gehäuses, das sich nicht direkt über dem ersten ungehäusten Chip befindet, in einem zweiten Abstand weg von der ersten Schicht befindet, und (c)(iii) der erste Abstand größer ist als der zweite Abstand.
  • Beispiel 38 weist das Gehäuse nach einem der Beispiele 17 bis 19 und 21 auf: die erste vertikale Achse schneidet den ersten Abschnitt der oberen Fläche des ersten Gehäuses; und die erste vertikale Achse schneidet nicht den zweiten Abschnitt der oberen Fläche des ersten Gehäuses.
  • Beispiel 39 weist das System nach Beispiel 17 auf, das mindestens eine Verbindungseinrichtung umfasst, die den ersten ungehäusten Chip mit dem zweiten ungehäusten Chip koppelt.
  • Beispiel 40 weist das Gehäuse nach Beispiel 5 auf, das mindestens eine Verbindungseinrichtung umfasst, wobei sich die erste Schicht zwischen der mindestens einer Verbindungseinrichtung und dem ersten ungehäusten Chip befindet.
  • Die vorstehende Beschreibung der Ausführungsformen der Erfindung wurde zu Veranschaulichungs- und Beschreibungszwecken präsentiert. Es ist nicht beabsichtigt, dass sie erschöpfend ist oder die Erfindung auf die genauen Formen, die offenbart wurden, beschränkt. Die Beschreibung und die nachstehenden Ansprüche weisen Begriffe auf, wie z.B. linker, rechter, oberer, unterer, über, unter, oberer, unterer, erster, zweiter usw., die lediglich zu Beschreibungszwecken verwendet werden sollen und nicht als eine Beschränkung ausgelegt werden sollen. Zum Beispiel beziehen sich Begriffe, die eine relative vertikale Position beschreiben, auf eine Situation, in der eine Vorrichtungsseite (oder aktive Seite) eines Substrats oder einer integrierten Schaltung die „obere“ Fläche des Substrats darstellt; das Substrat kann sich tatsächlich in einer beliebigen Ausrichtung befinden, so dass sich eine „obere“ Seite eines Substrats niedriger befinden kann als die „untere“ Seite in einem normalen terrestrischen Bezugsrahmen und weiterhin innerhalb der Bedeutung des Begriffs „oben“ liegen. Der Begriff „auf“, wie hier (einschließlich der Ansprüche) verwendet, zeigt nicht an, dass eine erste Schicht „auf“ einer zweiten Schicht sich direkt auf und in unmittelbarem Kontakt mit der zweiten Schicht befindet, solange dies nicht ausdrücklich angegeben wird; es kann sich eine dritte Schicht oder eine andere Struktur zwischen der ersten Schicht und der zweiten Schicht auf der ersten Schicht befinden. Die hier beschriebenen Ausführungsformen einer Vorrichtung oder eines Gegenstands können in einer Vielzahl von Positionen oder Ausrichtungen hergestellt, verwendet oder versendet werden. Ein Fachmann auf dem relevanten Gebiet kann verstehen, dass viele Modifikationen und Abwandlungen angesichts der vorstehenden Lehre möglich sind. Ein Fachmann wird verschiedene äquivalente Kombinationen und Ersetzungen für verschiedene in den Figuren gezeigte Komponenten erkennen. Es ist daher beabsichtigt, dass der Umfang der Erfindung nicht auf diese ausführliche Beschreibung, sondern vielmehr durch die beigefügten Ansprüche begrenzt ist

Claims (25)

  1. Halbleitergehäuse, umfassend: einen ersten ungehäusten Chip, der eine erste und ein zweite Seitenwand aufweist, einen ersten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede ein erstes dielektrisches Material umfasst, ein zweites dielektrisches Material, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert, eine erste Schicht auf dem ersten ungehäusten Chip, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist, wobei (a) eine erste horizontale Achse die erste und die zweite Seitenwand des ersten ungehäusten Chips, die erste und die zweite Seitenwand des ersten Hohlraums und das zweite dielektrische Material schneidet, aber nicht die erste Schicht schneidet, und (b) eine zweite horizontale Achse die erste Metallverbindung und das dritte dielektrische Material schneidet.
  2. Gehäuse nach Anspruch 1, wobei das erste dielektrische Material das zweite dielektrische Material entlang einer Naht direkt kontaktiert und die erste horizontale Achse die erste Naht schneidet.
  3. Gehäuse nach Anspruch 2, wobei das erste und das zweite dielektrische Material voneinander verschiedene Materialzusammensetzungen aufweisen.
  4. Gehäuse nach einem der Ansprüche 2-3, wobei das erste und das zweite dielektrische Material einander im Wesentlichen gleiche Materialzusammensetzungen aufweisen.
  5. Gehäuse nach einem der Ansprüche 2-4, wobei die erste Metallverbindung eine Durchkontaktierung aufweist, die vollständig mit mindestens einem Metall gefüllt ist.
  6. Gehäuse nach Anspruch 5, das mindestens eine Lotkugel umfasst, wobei sich die erste Schicht zwischen der mindestens einen Lotkugel und dem ersten ungehäusten Chip befindet.
  7. Gehäuse nach einem der Ansprüche 5-6, wobei eine erste vertikale Achse die erste Schicht und den ersten ungehäusten Chip schneidet.
  8. Gehäuse nach Anspruch 7, wobei die erste und die zweite Seitenwand des ersten Hohlraums im Wesentlichen parallel zu der ersten vertikalen Achse sind.
  9. Gehäuse nach einem der Ansprüche 7-8, wobei die erste und die zweite Seitenwand des ersten Hohlraums: (a) nicht parallel zu der ersten vertikalen Achse, (b) nicht parallel zu der ersten horizontalen Achse, und (c) verjüngt sind.
  10. Gehäuse nach einem der Ansprüche 7-9, wobei die erste vertikale Achse das zweite dielektrische Material schneidet.
  11. Gehäuse nach Anspruch 10, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  12. Gehäuse nach einem der Ansprüche 2-11, wobei das zweite dielektrische Material den ersten ungehäusten Chip an einer Position zwischen dem ersten ungehäusten Chip und der ersten Schicht direkt kontaktiert.
  13. Gehäuse nach einem der Ansprüche 2-12, wobei das erste und das zweite dielektrische Material nicht monolithisch miteinander sind.
  14. Gehäuse nach einem der Ansprüche 2-13, das einen zweiten ungehäusten Chip umfasst, wobei die erste horizontale Achse den ersten und den zweiten ungehäusten Chip schneidet.
  15. Gehäuse nach Anspruch 14, umfassend: einen zweiten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede das erste dielektrische Material umfasst, das zweite dielektrische Material, das die erste und die zweite Seitenwand des zweiten ungehäusten Chips direkt kontaktiert, und die erste Schicht auf dem zweiten ungehäusten Chip, wobei die erste horizontale Achse die erste und die zweite Seitenwand des zweiten ungehäusten Chips, und die erste und die zweite Seitenwand des zweiten Hohlraums schneidet.
  16. Gehäuse nach einem der Ansprüche 2-15, wobei das Gehäuse keine Siliziumdurchkontaktierung (TSV) aufweist.
  17. Halbleitergehäusesystem, umfassend: ein erstes Gehäuse, aufweisend: (a)(i) einen ersten ungehäusten Chip, der eine erste und eine zweite Seitenwand aufweist, (a)(ii) einen ersten Hohlraum, der eine erste und eine zweite Seitenwand aufweist, von denen jede ein erstes dielektrisches Material umfasst; (a)(iii) ein zweites dielektrisches Material, das die erste und die zweite Seitenwand des ersten ungehäusten Chips direkt kontaktiert; (a)(iv) eine erste Schicht auf dem ersten ungehäusten Chip, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist, und ein zweites Gehäuse, das einen zweiten ungehäusten Chip aufweist, wobei (b)(i) eine erste horizontale Achse die erste und die zweite Seitenwand des ersten ungehäusten Chips, die erste und die zweite Seitenwand des ersten Hohlraums und das zweite dielektrische Material schneidet, aber nicht die erste Schicht schneidet und nicht den zweiten ungehäusten Chip schneidet, (b)(ii) eine zweite horizontale Achse die erste Metallverbindung und das dritte dielektrische Material schneidet, und (b)(iii) eine vertikale Achse den ersten und den zweiten ungehäusten Chip schneidet.
  18. System nach Anspruch 17, das mindestens eine Lotkugel umfasst, die den ersten ungehäusten Chip mit dem zweiten ungehäusten Chip koppelt.
  19. System nach einem der Ansprüche 17-18, umfassend: einen Hohlraum zwischen dem ersten und dem zweiten ungehäusten Chip, der eine untere Grenze, die zumindest teilweise durch eine obere Fläche des ersten Gehäuses definiert wird, und eine gegenüberliegende zweite Grenze, die zumindest teilweise durch eine untere Fläche des zweiten Gehäuses definiert wird, aufweist, wobei (c)(i) ein Abschnitt der oberen Fläche des ersten Gehäuses direkt über dem ersten ungehäusten Chip sich in einem ersten Abstand weg von der ersten Schicht befindet, (c)(ii) ein zweiter Abschnitt der oberen Fläche des ersten Gehäuses, der sich nicht direkt über dem ersten ungehäusten Chip befindet, sich in einem zweiten Abstand weg von der ersten Schicht befindet, und (c)(iii) der erste Abstand größer ist als der zweite Abstand.
  20. System nach Anspruch 19, wobei: die vertikale Achse den ersten Abschnitt der oberen Fläche des ersten Gehäuses schneidet, und die vertikale Achse nicht den zweiten Abschnitt der oberen Fläche des ersten Gehäuses schneidet.
  21. System nach einem der Ansprüche 17-20, wobei der erste ungehäuste Chip einen Prozessor aufweist und der zweite ungehäuste Chip einen Speicher aufweist.
  22. Verfahren, umfassend: Koppeln eines Opfermaterials mit einem Substrat, Ausbilden eines ersten dielektrischen Materials benachbart zum Opfermaterial, so dass eine horizontale Achse das erste dielektrische Material und das Opfermaterial schneidet, Ausbilden einer ersten Schicht auf dem ersten dielektrischen Material und dem Opfermaterial, die eine erste Metallverbindung und ein drittes dielektrisches Material aufweist, Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial, Entfernen des Opfermaterials, um einen leeren Hohlraum auszubilden, dessen Seitenwände das erste dielektrische Material umfassen, nach dem Entfernen des Opfermaterials zum Ausbilden des leeren Hohlraums, Einführen eines ersten ungehäusten Chips in den leeren Hohlraum, und Ausbilden eines zweiten dielektrischen Materials zwischen dem ersten dielektrischen Material und dem ersten ungehäusten Chip, so dass die horizontale Achse das erste und das zweite dielektrische Material und den ersten ungehäusten Chip schneidet.
  23. Verfahren nach Anspruch 22, umfassend: Ausbilden einer Verbindung durch das erste dielektrische Material, wobei eine erste vertikale Achse die Verbindung schneidet, aber nicht den ersten ungehäusten Chip schneidet, nachdem der erste ungehäuste Chip in den leeren Hohlraum eingeführt wurde.
  24. Verfahren nach Anspruch 23, umfassend: Ausbilden der Verbindung durch das erste Dielektrikum vor dem Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial.
  25. Verfahren nach Anspruch 23 oder 24, umfassend: Ausbilden der Verbindung durch das erste Dielektrikum nach dem Entkoppeln des Substrats von dem ersten dielektrischen Material und dem Opfermaterial.
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