DE102017129504A1 - Leistungsmodulanordnung mit dualen substraten und reduzierter induktivität - Google Patents

Leistungsmodulanordnung mit dualen substraten und reduzierter induktivität Download PDF

Info

Publication number
DE102017129504A1
DE102017129504A1 DE102017129504.6A DE102017129504A DE102017129504A1 DE 102017129504 A1 DE102017129504 A1 DE 102017129504A1 DE 102017129504 A DE102017129504 A DE 102017129504A DE 102017129504 A1 DE102017129504 A1 DE 102017129504A1
Authority
DE
Germany
Prior art keywords
layer
substrate
metal
sintered
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017129504.6A
Other languages
English (en)
Inventor
Terence G. Ward
Constantin C. Stancu
Marko Jaksic
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GM Global Technology Operations LLC
Original Assignee
GM Global Technology Operations LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GM Global Technology Operations LLC filed Critical GM Global Technology Operations LLC
Publication of DE102017129504A1 publication Critical patent/DE102017129504A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/275Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/27505Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227Connecting the strap to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404Connecting portions
    • H01L2224/40475Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40491Connecting portions connected to auxiliary connecting means on the bonding areas being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73221Strap and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73263Layer and strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053Bonding environment
    • H01L2224/8309Vacuum
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84053Bonding environment
    • H01L2224/8409Vacuum
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/8484Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inverter Devices (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Eine Leistungsmodulanordnung weist ein erstes Substrat mit einer ersten Schicht, einer zweiten Schicht und einer dritten Schicht auf. Die erste Schicht ist so konfiguriert, dass sie einen Schaltstrom transportiert, der in eine erste Richtung fließt. Ein zweites Substrat ist operativ mit dem ersten Substrat verbunden und enthält eine vierte Schicht, eine fünfte Schicht und eine sechste Schicht. Eine leitfähige Fügeschicht verbindet die dritte Schicht des ersten Substrats und die vierte Schicht des zweiten Substrats. Die leitfähige Fügeschicht kann eine erste gesinterte Schicht sein. Die dritte Schicht des ersten Substrats, die erste gesinterte Schicht und die vierte Schicht des zweiten Substrats sind konfiguriert, um als eine einheitliche leitende Schicht zusammenzuwirken, die den Schaltstrom in einer zweiten Richtung im Wesentlichen entgegengesetzt zur ersten Richtung transportiert. Die Nettoinduktivität wird durch einen Aufhebungseffekt des Schaltstroms, der in entgegengesetzte Richtungen verläuft, reduziert.

Description

  • EINLEITUNG
  • Die vorliegende Offenbarung betrifft eine Leistungsmodulanordnung mit dualen Substraten und einer reduzierten Induktivität. Leistungsmodule mit Halbleitervorrichtungen zur Stromerzeugung werden in einer Vielzahl von Umgebungen eingesetzt. So können beispielsweise Hybridfahrzeuge Leistungsmodule verwenden, um einen Motor/Generator mit Energie zu versorgen. Es ist wünschenswert, eine Leistungsmodulanordnung herzustellen, die eine hohe Leistungsdichte bereitstellt, während eine geringe parasitäre Induktivität erzeugt wird. Das Layout einer Anordnung beeinflusst ihre Fähigkeit, sowohl Strom als auch Induktivität zu erzeugen.
  • ZUSAMMENFASSUNG
  • Eine Leistungsmodulanordnung weist ein erstes Substrat mit einer ersten Schicht, einer zweiten Schicht und einer dritten Schicht auf, wobei die erste Schicht und die dritte Schicht elektrisch leitfähig sind. Die erste Schicht ist so konfiguriert, dass sie einen Schaltstrom transportiert, der in eine erste Richtung fließt. Die zweite Schicht ist eine elektrisch isolierenden, die zwischen den ersten und dritten Schichten positioniert und konfiguriert ist, um diese elektrisch zu isolieren. Ein zweites Substrat ist operativ mit dem ersten Substrat verbunden und beinhaltet eine vierte Schicht, eine fünfte Schicht und eine sechste Schicht. Die vierte Schicht und die sechste Schicht sind elektrisch leitfähig ausgebildet. Die fünfte Schicht ist eine elektrisch isolierende Schicht, die zwischen der vierten und sechsten Schicht positioniert und konfiguriert ist, um diese elektrisch zu isolieren. Eine leitfähige Fügeschicht verbindet die dritte Schicht des ersten Substrats und die vierte Schicht des zweiten Substrats. Die dritte Schicht des ersten Substrats, die leitfähige Fügeschicht und die vierte Schicht des zweiten Substrats sind so konfiguriert, dass sie zusammen als eine einheitliche leitende Schicht fungieren, die den Schaltstrom in einer zweiten Richtung im Wesentlichen entgegengesetzt zur ersten Richtung transportiert. Anders ausgedrückt, wird die Nettoinduktivität durch einen Aufhebungseffekt des Schaltstroms, der in der ersten Schicht und der einheitlichen leitenden Schicht in entgegengesetzte Richtungen verläuft, reduziert.
  • Die leitfähige Fügeschicht kann eine erste gesinterte Schicht sein, die konfiguriert ist, um das erste und das zweite Substrat zu verbinden. Ein Verfahren zum Bilden der Anordnung beinhaltet das Herstellen der ersten gesinterten Schicht über ein Sinterverfahren. Das Sinterverfahren beinhaltet das Drängen von Mikroteilchen eines vordefinierten Metalls, um zu einem Feststoff zu koaleszieren, der durch Erwärmen bei einer vorbestimmten Temperatur für eine vorbestimmte Zeit gebildet wird. Das Sinterverfahren kann das Komprimieren der Mikropartikel des vordefinierten Metalls zwischen dem ersten und dem zweiten Substrat bei einem vordefinierten Druck beinhalten.
  • Die Anordnung ist so konfiguriert, dass sie einen hohen Schaltfrequenzbetrieb von Halbleitervorrichtungen unterstützt und eine hohe Leistungsdichte mit einer niedrigen parasitären Induktivität bereitstellt. Das Layout der Anordnung ermöglicht einen Kommutierungspfad mit niedriger Induktivität, der erreicht wird, indem die einheitliche leitende Schicht als ein Rückweg für den Schaltstrom verwendet wird.
  • Die erste, dritte, vierte und sechste Schichte können jeweils aus Aluminium und Kupfer bestehen. Die zweiten und die vierten Schichten können jeweils aus Siliziumnitrid Aluminiumnitrid oder Aluminiumoxid bestehen. Die erste gesinterte Schicht kann aus Silber bestehen.
  • Die Anordnung beinhaltet einen ersten Halbleiterstapel, der an einer ersten Verbindung operativ mit der ersten Schicht verbunden ist. Ein erstes äußeres Element ist operativ an einer zweiten Verbindung mit der ersten Schicht verbunden. Ein zweiter Halbleiterstapel ist operativ an einer dritten Verbindung mit der ersten Schicht verbunden. Ein zweites äußeres Element ist operativ mit der vierten Schicht an einer vierten Verbindung verbunden.
  • Das erste und das zweite äußere Element weisen jeweilige erste, zweite und dritte Abschnitte auf, wobei die jeweiligen ersten und dritten Abschnitte im Wesentlichen parallel sind. Die jeweiligen zweiten Abschnitte können im Wesentlichen senkrecht zu den jeweiligen ersten und dritten Abschnitten sein. Das erste äußere Element kann eine erste Vielzahl von Fingern aufweisen, die durch jeweilige Abstände getrennt sind. Das zweite äußere Element kann eine zweite Vielzahl von Fingern aufweisen, die durch jeweilige Abstände getrennt sind.
  • Die Anordnung kann einen ersten Anschluss aufweisen, der operativ mit dem ersten Substrat verbunden ist, und einen zweiten Anschluss, der operativ mit dem zweiten Substrat verbunden ist. Der Schaltstrom definiert eine Schaltschleife zwischen dem ersten und dem zweiten Anschluss. Die Schaltschleife ist konfiguriert, um sich zu erstrecken: von dem ersten Anschluss zur ersten Schicht; von der ersten Schicht zu dem ersten Halbleiterstapel an der ersten Verbindung; und von dem ersten Halbleiterstapel zu dem ersten äußeren Element. Die Schaltschleife ist konfiguriert, um sich weiter zu erstrecken: von dem ersten äußeren Element zur ersten Schicht an der zweiten Verbindung; von der ersten Schicht zu dem zweiten Halbleiterstapel an der dritten Verbindung; von dem zweiten Halbleiterstapel zu dem zweiten äußeren Element; von dem zweiten äußeren Element zur einheitlichen leitenden Schicht an der vierten Verbindung; und von der einheitlichen leitenden Schicht zu dem zweiten Anschluss.
  • Der erste Halbleiterstapel kann eine erste Halbleitervorrichtung, eine erste Metallschicht und eine zweite Metallschicht beinhalten. Die erste Halbleitervorrichtung ist zwischen der ersten und der zweiten Metallschicht angeordnet. Eine zweite gesinterte Schicht kann zwischen der ersten Metallschicht und der ersten Halbleitervorrichtung angeordnet sein. Eine dritte gesinterte Schicht kann zwischen der zweiten Metallschicht und der ersten Halbleitervorrichtung angeordnet sein. Der erste Halbleiterstapel enthält ferner: eine vierte gesinterte Schicht, die zwischen dem ersten äußeren Element und der ersten Metallschicht angeordnet ist. Eine fünfte gesinterte Schicht kann zwischen der zweiten Metallschicht und der ersten Schicht des ersten Substrats angeordnet sein.
  • Der zweite Halbleiterstapel kann eine zweite Halbleitervorrichtung, eine erste Metallschicht und eine zweite Metallschicht beinhalten. Die zweite Halbleitervorrichtung ist zwischen der ersten und der zweiten Metallschicht angeordnet. Eine zweite gesinterte Schicht kann zwischen der ersten Metallschicht und der zweiten Halbleitervorrichtung angeordnet sein. Eine dritte gesinterte Schicht kann zwischen der zweiten Metallschicht und der zweiten Halbleitervorrichtung angeordnet sein. Der erste Halbleiterstapel enthält ferner: eine vierte gesinterte Schicht, die zwischen dem ersten äußeren Element und der ersten Metallschicht angeordnet ist. Eine fünfte gesinterte Schicht kann zwischen der zweiten Metallschicht und der ersten Schicht des ersten Substrats angeordnet sein.
  • Die Anordnung kann mindestens eine flexible Struktur beinhalten, die operativ mit der ersten Schicht verbunden und so konfiguriert sind, dass sie eine relativ niedrige Induktivität für einen (Gate)-Regelkreis bereitstellen. Die flexible Struktur weist eine Vielzahl von sich zusammen erstreckenden Schichten auf, einschließlich einer ersten Gate-Schicht, einer zweiten Source-Schicht und einer dritten Drain-Schicht. Die erste Gate-Schicht, die zweite Source-Schicht und die dritte Drain-Schicht sind elektrisch voneinander isoliert. Die erste Gate-Schicht und die zweite Source-Schicht sind konfiguriert, sodass ein Gate-Strom in einer dritten Richtung in der ersten Gate-Schicht fließt und ein Source-Strom in einer vierten Richtung in der zweiten Source-Schicht fließt und mindestens teilweise einen Regelkreis definiert. Die vierte Richtung kann der dritten Richtung im Wesentlichen entgegengesetzt sein.
  • Der Schaltstrom definiert eine Schaltschleife durch eine erste Bezugsebene. Der Gate-Strom und der Source-Strom definieren einen Regelkreis in einer zweiten Referenzebene. Die erste Bezugsebene kann senkrecht zur zweiten Bezugsebene sein. Eine jeweilige Breite der dritten Drain-Schicht in der flexiblen Struktur kann wesentlich geringer sein als die jeweiligen Breiten der ersten Gate-Schicht und der zweiten Source-Schicht. Dies reduziert die kapazitive Verbindung zwischen der ersten Gate-Schicht und der dritten Drain-Schicht in der Messschleife erheblich.
  • Die Anordnung kann so konfiguriert sein, dass sie den Betrieb bei hohen Schaltfrequenzen unterstützt. In einem nicht einschränkenden Beispiel beträgt die hohe Schaltfrequenz mindestens 75 kHz. Der Betrieb bei hohen Frequenzen ist für das Gesamtsystemdesign vorteilhaft, da es eine Verringerung von Volumen, Masse und Größe ermöglicht. Die Leistungsmodulanordnung ist so ausgelegt, dass sie Halbleitervorrichtungen mit breitem Bandabstand aufnimmt, was die damit verbundenen Energieverluste der Vorrichtung verringert.
  • Die vorstehend genannten Funktionen und Vorteile sowie andere Funktionen und Vorteile der vorliegenden Offenbarung gehen aus der folgenden ausführlichen Beschreibung der bestmöglichen praktischen Umsetzung der dargestellten Offenbarung in Verbindung mit den zugehörigen Zeichnungen hervor.
  • Figurenliste
    • 1 ist eine schematische perspektivische Ansicht einer Leistungsmodulanordnung;
    • 2 ist eine schematische Schnittansicht der in 1 gezeigten Anordnung durch die Achse 2-2; und
    • 3 ist eine schematische perspektivische Ansicht eines Teils der Anordnung von 1.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Bezugnehmend auf die Zeichnungen, worin sich gleiche Referenznummern auf gleiche Komponenten beziehen, veranschaulicht 1 eine schematische Ansicht einer Leistungsmodulanordnung 10. 2 ist eine schematische Querschnittsansicht der Anordnung 10. Die Anordnung 10 kann verwendet werden, um eine oder mehrere Komponenten einer Vorrichtung 12 zu versorgen. Die Vorrichtung 12 kann eine mobile Plattform sein, wie beispielsweise, jedoch nicht beschränkt auf Standard-Pkw, Sportfahrzeug, Leichtlastfahrzeug, Schwerlastfahrzeug, ATV, Minivan, Bus, Transitfahrzeug, Fahrrad, Roboter, landwirtschaftliches Fahrzeug, sportbezogene Ausrüstung, Boot, Flugzeug, Zug oder jede andere Transportvorrichtung, sein. Die Vorrichtung 12 kann verschiedene Formen annehmen und mehrere und/oder alternative Komponenten und Einrichtungen beinhalten. Es versteht sich, dass die Figuren nicht maßstabsgetreu gezeichnet sind.
  • Unter Bezugnahme auf die 1-2 beinhaltet die Anordnung 10 ein erstes Substrat 14, das operativ mit einem zweiten Substrat 22 verbunden ist. Unter Bezugnahme auf 2 beinhaltet das erste Substrat 14 eine erste Schicht 16, eine zweite Schicht 18 und eine dritte Schicht 20. Die erste Schicht 16 und die dritte Schicht 20 sind so konfiguriert, dass sie elektrisch leitfähig sind. Die zweite Schicht 18 ist eine elektrisch isolierende -Schicht, die zwischen den ersten und dritten Schichten 16, 20 positioniert und konfiguriert ist, um diese elektrisch zu isolieren. Unter Bezugnahme auf 2 beinhaltet das zweite Substrat 22 eine vierte Schicht 24, eine fünfte Schicht 26 und eine sechste Schicht 28. Die vierte Schicht 24 und die sechste Schicht 28 sind konfiguriert, sodass sie elektrisch leitfähig sind. Die fünfte Schicht 26 ist eine elektrisch isolierende Schicht, die zwischen der vierten und sechsten Schicht 24, 28 positioniert und konfiguriert ist, um diese elektrisch zu isolieren.
  • Die erste Schicht 16, die dritte Schicht 20, die vierte Schicht 24 und die sechste Schicht 28 können jeweils aus einem Stromleiter bestehen, einschließlich, aber nicht beschränkt auf, Aluminium, Kupfer, Stahl und verschiedene Kombinationen von Legierungen, und können die Form von Drahtbonds, -bändern oder -brücken aufweisen. Die zweiten und die fünften Schichten 18, 26 können jeweils aus einem elektrischen Isolator bestehen, einschließlich, aber nicht beschränkt auf, Aluminiumnitrid, Aluminiumoxid oder Siliziumnitrid.
  • Unter Bezugnahme auf 2 sind die dritte Schicht 20 des ersten Substrats 14 und die vierte Schicht 24 des zweiten Substrats 22 durch eine leitfähige Fügeschicht 30 verbunden. Die leitfähige Fügeschicht 30, die hierin als erste gesinterte Schicht 30 bezeichnet wird, kann über ein Sinterverfahren gebildet werden, das das Drängen von Mikroteilchen eines vordefinierten Metalls, um zu einem Feststoff zu koaleszieren, der durch Erwärmen bei einer vorbestimmten Temperatur für eine vorbestimmte Zeit gebildet wird, beinhaltet. Das vordefinierte Metall kann Silber sein. Zum Beispiel können die Mikropartikel des vordefinierten Metalls eine Stunde bei 300 °C in einem Ofen zwischen dem ersten und dem zweiten Substrat 14, 22 platziert werden. Das Sinterverfahren kann das Komprimieren der Mikropartikel des vordefinierten Metalls zwischen dem ersten und dem zweiten Substrat 14, 22 bei einem vordefinierten Druck beinhalten. Das Sinterverfahren kann im Vakuum durchgeführt werden, um unerwünschte Reaktionen mit Luft/Sauerstoff zu vermeiden. Das Sinterverfahren lässt die pulverförmigen Mikropartikel durch Erhitzen ohne Verflüssigung in eine feste oder poröse Masse koaleszieren oder diffundieren. Die erste gesinterte Schicht 30 hat einen relativ hohen Schmelzpunkt im Vergleich zu einer Schicht, die aufgelötet ist. In einem Beispiel beträgt der Schmelzpunkt der ersten gesinterten Schicht 30 900 Grad Celsius.
  • Unter Bezugnahme auf 2 beinhaltet die erste Schicht 16 einen ersten Abschnitt 32 und einen zweiten Abschnitt 33, die jeweils eine entsprechende Schaltkreisstruktur aufweisen, die darauf geätzt oder anderweitig befestigt ist. Die erste Schicht 16 ist so konfiguriert, dass sie einen Schaltstrom transportiert, der in eine erste Richtung fließt (durch den Pfeil B dargestellt). Die dritte Schicht 20 des ersten Substrats 14, die erste gesinterte Schicht 30 und die vierte Schicht 24 des zweiten Substrats 22 sind konfiguriert, dass sie zusammen als eine einheitliche leitende Schicht 36 fungieren, die den Schaltstrom in einem Rückweg in eine zweite Richtung (angegeben durch die Pfeile H, I und J) transportieren, der im Wesentlichen entgegengesetzt zur ersten Richtung (Pfeil B) verläuft, wodurch eine Induktivität der Anordnung 10 reduziert wird.
  • Anders ausgedrückt, die Nettoinduktivität wird durch einen Aufhebungseffekt des Magnetfeldeffekts des Schaltstroms, der in der ersten Schicht 16 und der einheitlichen leitenden Schicht 36 in entgegengesetzte Richtungen verläuft, reduziert. Der elektrische Rückweg in der einheitlichen leitenden Schicht 36 ermöglicht einen Kommutierungspfad mit niedriger Induktivität, was eine wesentliche Verringerung der parasitären elektrischen Induktivität ergibt. Die Anordnung 10 ist so konfiguriert, dass sie einen hohen Schaltfrequenzbetrieb unterstützt und eine hohe Leistungsdichte mit einer niedrigen parasitären Induktivität bereitstellt.
  • Unter Bezugnahme auf 1 kann die Anordnung 10 in eine Vielzahl von Untermodule unterteilt sein, wie beispielsweise Untermodule 40A, 40B, 40C. 2 ist eine schematische Schnittansicht der Anordnung 10, die das Untermodul 40A zeigt. Unter Bezugnahme auf die 1 enthält jedes Untermodul 40A-C eine erste Polklemme 42 (die positiv oder negativ sein kann) und eine zweite Polklemme 44 (die negativ oder positiv sein kann). Die erste Polklemme 42 hat eine entgegengesetzte Polarität relativ zur zweiten Polklemme 44. Die ersten und zweiten Polklemmen 42, 44 können aus Kupferblechen bestehen. Jedes Untermodul 40A-C enthält einen jeweiligen Ausgabeknoten 46 zum Hinausübertragen des Signals an eine Komponente der Vorrichtung 12.
  • Jedes der Untermodule 40A-C beinhaltet eine Vielzahl von Halbleitervorrichtungen 50, die in Stapeln angeordnet sind („Vielzahl von“ wird fortan weggelassen). Unter Bezugnahme auf 1 enthält jedes der Untermodule 40A-C jeweils acht Halbleitervorrichtungen 50, jedoch kann die Anzahl gemäß der vorliegenden Anwendung variiert werden. Es ist anzumerken, dass das Vorhandensein von Doppelsubstraten (erstes und zweites Substrat 14, 22) ermöglicht, dass die Anordnung 10 die doppelte thermische Masse und eine größere Dicke aufweist. Eine größere Dicke ermöglicht eine größere thermische Ausbreitung, wodurch die Sperrschichttemperatur der Vielzahl von Halbleitervorrichtungen 50 in der Anordnung 10 verringert wird (unten beschrieben). Unter Bezugnahme auf 2 ist jede der ersten, zweiten, dritten, vierten, fünften und sechsten Schichten 16, 18, 20, 24, 26, 28 so konfiguriert, dass sie thermisch leitend ist, sodass Wärme von der ersten Schicht 16 zur sechsten Schicht 28 über jede der Zwischenschichten geleitet wird. Die sechste Schicht 28 ist so konfiguriert, dass sie die Wärme auf ein Kühlmedium (nicht dargestellt) ableitet.
  • Unter Bezugnahme auf 2 beinhaltet das erste Untermodul 40A einen ersten Halbleiterstapel 52, der an einer ersten Verbindung 54 operativ mit der ersten Schicht 16 verbunden ist. In der in 1 gezeigten Ausführungsform enthält jedes der Untermodule 40A-C jeweils zwei Stapel, jedoch kann die Anzahl variiert werden. Ein erstes äußeres Element 56 ist operativ mit der ersten Schicht 16 an einer zweiten Verbindung 58 verbunden. Unter weiterer Bezugnahme auf 2 ist ein zweiter Halbleiterstapel 60 operativ an einer dritten Verbindung 62 mit der ersten Schicht 16 verbunden. Ein zweites äußeres Element 64 ist operativ mit der vierten Schicht 24 an einer vierten Verbindung 66 verbunden.
  • Unter Bezugnahme auf 2 definiert der Schaltstrom eine Schaltschleife 70 (siehe Pfeile A bis K) zwischen der ersten und der zweiten Polklemme 42, 44. Die Schaltschleife 70 ist konfiguriert, um sich zu erstrecken: von der ersten Polklemme 42 (siehe Pfeil A) zur ersten Schicht 16 (siehe Pfeil B); von der ersten Schicht 16 zu dem ersten Halbleiterstapel 52 an der ersten Verbindung 54; und von dem ersten Halbleiterstapel 52 zu dem ersten äußeren Element 56 (siehe Pfeil C). Die Schaltschleife 70 erstreckt sich weiter: von dem ersten äußeren Element 56 zur ersten Schicht 16 an der zweiten Verbindung 58 (siehe Pfeil D); von der ersten Schicht 16 (siehe Pfeil E) zu dem zweiten Halbleiterstapel 60 an der dritten Verbindung 62; von dem zweiten Halbleiterstapel 60 zu dem zweiten äußeren Element 64 (siehe Pfeil F). Die Schaltschleife 70 erstreckt sich weiter: von dem zweiten äußeren Element 64 (siehe Pfeil G) zur einheitlichen leitenden Schicht 36 an der vierten Verbindung 66; und von der einheitlichen leitenden Schicht 36 (siehe Pfeile H, I und J) zur zweiten Polklemme 44 (siehe Pfeil K). Die Schaltschleife 70 ist konfiguriert, um sich in der gezeigten Ausführungsform durch eine erste Bezugsebene (die X-Z-Ebene) zu erstrecken.
  • Unter Bezugnahme auf 2 beinhaltet der erste Halbleiterstapel 52 eine erste Halbleitervorrichtung 72. In ähnlicher Weise enthält der zweite Halbleiterstapel 60 eine zweite Halbleitervorrichtung 74. Die erste und die zweite Halbleitervorrichtung 72, 74 können aus einem Halbleiterwafer bestehen, beispielsweise einem Siliziumwafer. Die erste und die zweite Halbleitervorrichtung 72, 74 können beinhalten, sind jedoch nicht beschränkt auf: breitbandige Vorrichtungen wie, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) zum Verstärken oder Schalten von elektronischen Signalen, Vertikal-Sperrschicht-Feldeffekttransistoren (VJFET), Bipolar Transistoren mit isoliertem Gate (IGBT) oder andere Vorrichtungen, die von Fachleuten verwendet werden.
  • Unter Bezugnahme auf 2 kann die erste Halbleitervorrichtung 72 zwischen einer ersten Metallschicht 76A und einer zweiten Metallschicht 78A angeordnet (oder operativ positioniert) sein. Eine der gegenüberliegenden Seiten der ersten Halbleitervorrichtung 72 kann mit der ersten Metallschicht 76A über eine zweite gesinterte Schicht 80A verbunden sein, die durch das oben beschriebenen Sinterverfahren gebildet ist. Die andere gegenüberliegende Seite der ersten Halbleitervorrichtung 72 kann mit der zweiten Metallschicht 78A über eine dritte gesinterte Schicht 82A verbunden sein, die ebenfalls durch das oben beschriebene Sinterverfahren gebildet wird. Der erste Halbleiterstapel 52 beinhaltet ferner: eine vierte gesinterte Schicht 84A, die zwischen dem ersten äußeren Element 56 und der ersten Metallschicht 76A positioniert ist. Eine fünfte gesinterte Schicht 86A kann zwischen der zweiten Metallschicht 78A und der ersten Schicht 16 des ersten Substrats 14 positioniert sein.
  • Ähnlich kann, unter Bezugnahme auf 2, die zweite Halbleitervorrichtung 74 zwischen einer ersten Metallschicht 76B und einer zweiten Metallschicht 78B angeordnet (oder operativ positioniert) sein. Eine der gegenüberliegenden Seiten der zweiten Halbleitervorrichtung 74 kann mit der ersten Metallschicht 76B über eine zweite gesinterte Schicht 80B verbunden sein, die durch das oben beschriebenen Sinterverfahren gebildet ist. Die andere gegenüberliegende Seite der zweiten Halbleitervorrichtung 74 kann mit der zweiten Metallschicht 78B über eine dritte gesinterte Schicht 82B verbunden sein, die ebenfalls durch das oben beschriebene Sinterverfahren gebildet wird. Der zweite Halbleiterstapel 60 enthält ferner: eine vierte gesinterte Schicht 84B, die zwischen dem zweiten äußeren Element 64 und der ersten Metallschicht 76B angeordnet ist. Eine fünfte gesinterte Schicht 86B kann zwischen der zweiten Metallschicht 78B und der ersten Schicht 16des ersten Substrats 14 angeordnet sein.
  • Jede der zweiten, dritten, vierten und fünften gesinterten Schichten 80A-B, 82A-B, 84A-B, 86A-B kann aus Silber bestehen. Der oben beschriebene Aufbau verbessert die Wärmeübertragung von der ersten und der zweiten Halbleitervorrichtung 72, 74 zu einem Kühlmittel (nicht dargestellt). Die erste und die zweite Halbleitervorrichtung 72, 74 können jedoch von Fachleuten auf dem Gebiet auf andere Arten verpackt oder metallisiert werden.
  • Unter Bezugnahme auf 2 ist das erste äußere Element 56 konfiguriert, um die erste Halbleitervorrichtung 72 (über die vierte gesinterte Schicht 84A) elektrisch mit der ersten Schicht 16 zu verbinden. Ein zweites äußeres Element 64 ist konfiguriert, um die zweite Halbleitervorrichtung 74 (über die vierte gesinterte Schicht 84B) elektrisch mit dem zweiten Substrat 22 zu verbinden. Das erste und das zweite äußere Element 56, 64 können jeweils aus einem Stromleiter bestehen, einschließlich, aber nicht beschränkt auf Aluminium, Kupfer, Stahl und verschiedene Kombinationen von Legierungen, und können in Form von Drähten, Bändern oder Brücken vorliegen. Zusätzlich zur oben erörterten elektrischen Konnektivität, stellen die ersten und zweiten äußeren Elemente 56, 64 einen Weg bereit, um Wärme aus den ersten und zweiten Halbleitervorrichtungen 72, 74 zu extrahieren, wodurch die gesamte thermische Leistung der Anordnung 10 verbessert wird.
  • Unter Bezugnahme auf 1 kann das erste äußere Element 56 eine erste Vielzahl von Fingern 88 aufweisen, die durch jeweilige Abstände 90 getrennt sind. Unter Bezugnahme auf 1 kann das zweite äußere Element 64 eine zweite Vielzahl von Fingern 92 aufweisen, die durch jeweilige Abstände 94 getrennt sind. Jeder der ersten und zweiten Vielzahl von Fingern 88, 92 ist über einer der Halbleitervorrichtungen 50 positioniert. Unter Bezugnahme auf 2 haben das erste und das zweite äußere Element 56, 64 jeweils erste, zweite und dritte Abschnitte 96A-B, 97A-B und 98A-B. Für das erste äußere Element 56 können die jeweiligen ersten und dritten Abschnitte 96A, 98A im Wesentlichen parallel sein, während der jeweilige zweite Abschnitt 97A im Wesentlichen senkrecht zu den jeweiligen ersten und dritten Abschnitten 96A, 98A sein kann. Für das zweite äußere Element 64 können die jeweiligen ersten und dritten Abschnitte 96B, 98B im Wesentlichen parallel sein, während der jeweilige zweite Abschnitt 97B im Wesentlichen senkrecht zu den jeweiligen ersten und dritten Abschnitten 96B, 98B sein kann.
  • Unter Bezugnahme auf die 1-3 kann die Anordnung 10 eine oder mehrere flexible Strukturen 100 aufweisen, die operativ mit der ersten Schicht 16 verbunden sind. Unter Bezugnahme auf 1 enthält das Untermodul 40A erste und zweite flexible Strukturen 102, 104. Während jedes der Untermodule 40A-C in 1 jeweils zwei flexible Strukturen 100 aufweist, können andere geeignete Konfigurationen verwendet werden. Die flexible Struktur 100 kann direkt mit dem ersten Substrat 14 in relativ dichter Nähe zur Vielzahl von Halbleitervorrichtungen 50 verbunden sein, wodurch eine genaue Charakterisierung einer Drain-Source-Schaltspannung ermöglicht wird. Andere Konfigurationen, die dem Fachmann auf dem Gebiet bekannt sind, können verwendet werden.
  • Unter Bezugnahme auf 1 beinhaltet jede flexible Struktur 100 erste und zweite Seitenabschnitte 106, 108 (in der gezeigten Ausführungsform parallel zur Z-Achse) und einen Basisabschnitt 110 (in der gezeigten Ausführungsform parallel zur Y-Achse), wobei sich der Basisabschnitt zwischen den zwei seitlichen Anschlüssen befindet. Der erste und der zweite Seitenabschnitt 106, 108 erlauben es der flexiblen Struktur 100, zwei physikalische Verbindungen zu einem Gatetreiber (nicht dargestellt) aufzuweisen, wodurch der (unten beschriebene) Regelkreis 126 um die Hälfte reduziert wird.
  • Unter Bezugnahme auf 3 weist die flexible Struktur 100 eine Vielzahl von sich gleich erstreckenden Schichten 112 auf, einschließlich einer ersten Gate-Schicht 114, einer zweiten Source-Schicht 116 und einer dritten Drain-Schicht 118. Die erste Gate-Schicht 114, die zweite Source-Schicht 116 und die dritte Drain-Schicht 118 sind relativ nahe beieinander positioniert und durch relativ dünne isolierende Polymere 120 voneinander elektrisch isoliert. Die erste Gate-Schicht 114, die zweite Source-Schicht 116 und die dritte Drain-Schicht 118 beinhalten leitfähige Schaltkreisstrukturen, die aneinander befestigt und so konfiguriert sind, dass sie relativ breit und relativ kurz sind. Die leitfähigen Schaltkreisstrukturen können durch Ätzen von Metallfolienummantelungen (wie Kupfer) aus Polymerbasen, Plattieren von Metall, Drucken von leitfähigen Tinten und anderen Verfahren, die Fachleuten auf dem Gebiet eingesetzt werden, gebildet werden.
  • Um hohe Schaltgeschwindigkeiten der Halbleitervorrichtungen 50 zu unterstützen, kann die Anordnung 10 für eine Gate-Source-Schleife verwendet werden, die hier als ein Regelkreis 126 bezeichnet wird. Die erste Gate-Schicht 114 und die zweite Source-Schicht 116 sind konfiguriert, sodass ein Gate-Strom in einer dritten Richtung 122 in der ersten Gate-Schicht 114 fließt und ein Source-Strom in einer vierten Richtung 124 in der zweiten Source-Schicht 116 fließt und gemeinsam den Regelkreis 126 definieren. Die vierte Richtung 124 kann im Wesentlichen entgegengesetzt zur dritten Richtung 122 sein, wodurch ermöglicht wird, dass die parasitäre Induktivität im Regelkreis 126 über eine Stromunterdrückung minimiert wird. Die Rufspannung der Regel-Gate-Source-Spannung wird minimiert, was schnellere Anstiegsgeschwindigkeiten und schnelleren Betrieb bei erhöhten Schaltfrequenzen ermöglicht.
  • Wie oben mit Bezug auf 2 beschrieben, definiert der Schaltstrom eine Schaltschleife 70, die konfiguriert ist, um sich durch eine erste Bezugsebene (die X-Z-Ebene in der gezeigten Ausführungsform) zu erstrecken. Unter Bezugnahme auf 3 ist der Regelkreis 126 konfiguriert, um sich durch eine zweite Bezugsebene (die Y-Z-Ebene in der gezeigten Ausführungsform) zu erstrecken. Die Schaltschleife 70 (2) und der Regelkreis 126 (3) sind orthogonal konfiguriert, wodurch die magnetische Kreuzkopplung minimiert wird. Mit anderen Worten ist die erste Bezugsebene (X-Z-Ebene) senkrecht zur zweiten Bezugsebene (Y-Z). Dies verhindert unerwünschte Regelkreisaktionen, die durch hohe Stromgeschwindigkeitsanstiegsraten (di/dt) ausgelöst werden, die von der Schaltschleife 70 kommen.
  • Die erste Gate-Schicht 114 und die zweite Source-Schicht 116 sind eng verbunden, was eine niedrige Induktivität für den Regelkreis 126 ergibt. In ähnlicher Weise sind die zweite Source-Schicht 116 und die dritte Drain-Schicht 118 eng verbunden, wodurch die Induktivität der Messschleife effektiv reduziert wird. Die Anordnung 10 hat den technischen Vorteil, dass der Regelkreis 126 kein Rauschen aufnimmt, wenn in den Halbleitervorrichtungen 50 ein hohes Schalten auftritt, was die Verwendung von schnellen Schaltvorrichtungen bei ihrer vollen Geschwindigkeit ermöglicht. Zusätzlich reduziert ein schnelles Schalten der Halbleitervorrichtungen 50 Schaltverluste, wodurch die Gesamteffizienz der Anordnung 10 erhöht wird. Darüber hinaus stellt die Konstruktion mit niedriger Induktivität der Schaltschleife 70 sicher, dass ein Spannungsüberschwingen in den Halbleitervorrichtungen 50 niedrig bleibt, wenn eine Hochgeschwindigkeitsschaltung (di/dt) erfolgen.
  • Unter Bezugnahme auf 1-3 kann eine Vielzahl von Gate-Widerständen 130 direkt auf jeder der flexiblen Strukturen 100 integriert sein. Die Gate-Widerstände 130 steuern die Einschalt- und Ausschalt-Slew-Rate der Halbleitervorrichtungen 50. Das Positionieren der Gate-Widerstände 130 direkt auf der flexiblen Struktur 100 reduziert die Gesamtgröße des Regelkreises 126, wodurch seine Induktivität verringert wird. Die Anordnung 10 kann eine Vielzahl von Metallisierungspads an verschiedenen Verbindungsstellen aufweisen, wie zum Beispiel das in 3 gezeigte Metallisierungspad 132, um den Gate-Widerstand 130 elektrisch mit der Gate-Schicht 114 zu verbinden. Unter Bezugnahme auf 1kann jede der Halbleitervorrichtungen 50 mit der ersten Gate-Schicht 114 und der zweiten Source-Schicht 116 von einer der flexiblen Strukturen 100 über einen ersten bzw. zweiten Drahtbond 134, 136 operativ verbunden sein. Der erste und zweite Drahtbond 134, 136 können angrenzend an den Ausgabeknoten 46 positioniert sein (siehe 2).
  • Unter Bezugnahme auf die 1-2 ist die erste flexible Struktur 102 auf der gegenüberliegenden Seite des ersten Halbleiterstapels 52 als erstes äußeres Element 56 angeordnet. Unter Bezugnahme auf 1 ist die zweite flexible Struktur 104 auf der gegenüberliegenden Seite des zweiten Halbleiterstapels 60 als das zweite äußere Element 64 angeordnet. Dies bietet den technischen Vorteil, dass die Größe und Länge des für das erste und das zweite äußere Element 56, 64 benötigten Materials reduziert werden. Zusätzlich werden auch die Fläche und das Volumen unter den ersten und zweiten äußeren Elementen 56, 64 reduziert, wodurch die parasitäre Induktivität verringert wird. Die flexible Struktur 100 kann in unmittelbarer Nähe zur ersten Halbleitervorrichtung 72 positioniert sein. Zum Beispiel kann die flexible Struktur 100 zwischen ungefähr 1 mm und 2 mm von der ersten Halbleitervorrichtung 72 entfernt positioniert sein. Dies bietet den technischen Vorteil, dass sowohl Schalt- als auch Regelkreisinduktivitäten niedrig gehalten werden.
  • Zusätzlich können die flexiblen Strukturen 100 zwischen den Halbleitervorrichtungen 50 und den ersten und zweiten Polklemmen 42, 44 positioniert sein, um einen Einfluss auf die Induktivität der Schaltschleife 70 zu minimieren. Das Anordnen der flexiblen Struktur 100 zwischen den Halbleitervorrichtungen 50 und den Polklemmen 42, 44 reduziert die Induktivität des Regelkreises, da die Länge der flexiblen Struktur 100 niedrig gehalten und der Abstand zwischen der flexiblen Struktur 100 und den Halbleitervorrichtungen 50 minimiert wird. Zusätzlich wird der Schaltstrompfad nicht beeinträchtigt, wodurch ein breiter Leitungspfad für den Schaltstrom ermöglicht wird, der die Induktivität der Schaltschleife reduziert.
  • Wie oben erwähnt, sind die FIG. nicht maßstabsgetreu gezeichnet. Eine jeweilige Breite der dritten Drain-Schicht 118 in der flexiblen Struktur 100 kann wesentlich kleiner als die jeweiligen Breiten der ersten Gate-Schicht 114 und der zweiten Source-Schicht 116 sein. Zum Beispiel kann die jeweilige Breite der dritten Drain-Schicht 118 etwa 10-mal kleiner sein als die jeweiligen Breiten der ersten Gate-Schicht 114 und der zweiten Source-Schicht 116. Dies reduziert die kapazitive Verbindung zwischen der ersten Gate-Schicht 114 und der dritten Drain-Schicht 118 in der Messschleife erheblich.
  • Zusammenfassend stellt die Anordnung 10 ein Leistungsmodul mit signifikant reduzierten Induktivitäten des Regelkreises 126 und der Schaltschleife 70 bereit, das eine schnelle Schaltsteuerung von Halbleitervorrichtungen 50, wie z. B. Vorrichtungen mit breiter Bandlücke, ermöglicht. Die Anordnung 10 kann in der Lage sein, eine relativ große Menge an Abwärme zu leiten, die durch schnelles Schalten und Leiten eines IGBT oder MOSFET, beispielsweise mit Wärmestromdichten von mehr als 50 Watt pro cm2 abgeführt wird.
  • Die ausführliche Beschreibung und die Zeichnungen oder Figuren unterstützen und beschreiben die Offenbarung, während der Umfang der Offenbarung jedoch einzig und allein durch die Patentansprüche definiert wird. Während einige der besten Modi und weitere Ausführungsformen der beanspruchten Offenbarung ausführlich beschrieben wurden, gibt es verschiedene alternative Konzepte und Ausführungsformen zur Umsetzung der in den hinzugefügten Ansprüchen definierten Offenbarung. Darüber hinaus sollen die in den Zeichnungen dargestellten Ausführungsformen oder die Merkmale von verschiedenen Ausführungsformen, die in der vorliegenden Beschreibung erwähnt sind, nicht unbedingt als voneinander unabhängige Ausführungsformen aufgefasst werden. Vielmehr ist es möglich, dass jedes der in einem der Beispiele einer Ausführungsform beschriebenen Merkmale mit einem oder mehreren gewünschten Merkmalen aus anderen Ausführungsformen kombiniert werden kann, was andere Ausführungsformen zur Folge hat, die nicht in Worten oder durch Bezugnahme auf Zeichnungen beschrieben sind. Dementsprechend fallen derartige andere Ausführungsformen in den Rahmen des Schutzumfangs der angehängten Ansprüche.

Claims (10)

  1. Leistungsmodulanordnung, umfassend: ein erstes Substrat mit einer ersten Schicht, einer zweiten Schicht und einer dritten Schicht, worin die erste Schicht und die dritte Schicht elektrisch leitfähig sind; worin die erste Schicht dafür konfiguriert ist, einen Schaltstrom zu transportieren, der in eine erste Richtung fließt; worin die zweite Schicht eine elektrisch isolierende Schicht ist, die zwischen den ersten und dritten Schichten positioniert und konfiguriert ist, um diese elektrisch zu isolieren; ein zweites Substrat, das operativ mit dem ersten Substrat verbunden ist und eine vierte Schicht, eine fünfte Schicht und eine sechste Schicht enthält, worin die vierte Schicht und die sechste Schicht elektrisch leitfähig sind; worin die fünfte Schicht eine elektrisch isolierende Schicht ist, die zwischen der vierten und sechsten Schicht positioniert und konfiguriert ist, um diese elektrisch zu isolieren; eine leitfähige Fügeschicht, die die dritte Schicht des ersten Substrats und die vierte Schicht des zweiten Substrats verbindet; und worin die dritte Schicht des ersten Substrats, die leitfähige Fügeschicht und die vierte Schicht des zweiten Substrats so konfiguriert sind, dass sie zusammen als eine einheitliche leitende Schicht wirken, die den Schaltstrom in einer zweiten Richtung führt, worin die zweite Richtung im Wesentlichen entgegengesetzt zur ersten Richtung ist.
  2. Anordnung nach Anspruch 1, worin: die leitfähige Fügeschicht eine erste gesinterte Schicht ist, die konfiguriert ist, um das erste und das zweite Substrat über ein Sinterverfahren zu verbinden.
  3. Anordnung nach Anspruch 1, ferner umfassend: einen ersten Halbleiterstapel, der an einer ersten Verbindung operativ mit der ersten Schicht verbunden ist; ein erstes äußeres Element, das operativ mit der ersten Schicht an einer zweiten Verbindung verbunden ist; einen zweiten Halbleiterstapel, der an einer dritten Verbindung operativ mit der ersten Schicht verbunden ist; und ein zweites äußeres Element, das an einer vierten Verbindung operativ mit der vierten Schicht verbunden ist.
  4. Vorrichtung nach Anspruch 3, des Weiteren Folgendes umfassend: einen ersten Anschluss, der operativ mit dem ersten Substrat verbunden ist, und einen zweiten Anschluss, der operativ mit dem zweiten Substrat verbunden ist; worin der Schaltstrom eine Schaltschleife zwischen dem ersten und dem zweiten Anschluss definiert, worin die Schaltschleife konfiguriert ist, um sich zu verlängern: vom ersten Anschluss zur ersten Schicht; von der ersten Schicht zu dem ersten Halbleiterstapel an der ersten Verbindung; vom ersten Halbleiterstapel zu dem ersten äußeren Element; vom ersten äußeren Element zur ersten Schicht an der zweiten Verbindung; von der ersten Schicht zu dem zweiten Halbleiterstapel an der dritten Verbindung; vom zweiten Halbleiterstapel zu dem zweiten äußeren Element; vom zweiten äußeren Element zur einheitlichen leitenden Schicht an der vierten Verbindung; und von der einheitlichen leitenden Schicht zu dem zweiten Anschluss.
  5. Vorrichtung nach Anspruch 3, worin: worin das erste und das zweite äußere Element jeweils erste, zweite und dritte Abschnitte aufweisen, worin die jeweiligen ersten und dritten Abschnitte im Wesentlichen parallel sind; worin die jeweiligen zweiten Abschnitte im Wesentlichen senkrecht zu den jeweiligen ersten und dritten Abschnitten sind; das erste äußere Element eine erste Vielzahl von Fingern aufweist, die durch jeweilige Abstände getrennt sind; und das zweite äußere Element eine zweite Vielzahl von Fingern aufweist, die durch jeweilige Abstände getrennt sind.
  6. Anordnung nach Anspruch 3, worin der erste Halbleiterstapel beinhaltet: eine erste Halbleitervorrichtung, eine erste Metallschicht, eine zweite Metallschicht, worin die erste Halbleitervorrichtung zwischen der ersten und der zweiten Metallschicht angeordnet ist; eine zweite gesinterte Schicht, die zwischen der ersten Metallschicht und der ersten Halbleitervorrichtung angeordnet ist; und eine dritte gesinterte Schicht, die zwischen der zweiten Metallschicht und der ersten Halbleitervorrichtung angeordnet ist.
  7. Anordnung nach Anspruch 6, worin der erste Halbleiterstapel ferner Folgendes beinhaltet: eine vierte gesinterte Schicht, die zwischen dem ersten äußeren Element und der ersten Metallschicht angeordnet ist; und eine fünfte gesinterte Schicht, die zwischen der zweiten Metallschicht und der ersten Schicht des ersten Substrats angeordnet ist.
  8. Anordnung nach Anspruch 3, worin der zweite Halbleiterstapel Folgendes beinhaltet: eine zweite Halbleitervorrichtung, eine erste Metallschicht, eine zweite Metallschicht, worin die zweite Halbleitervorrichtung zwischen der ersten und der zweiten Metallschicht angeordnet ist; eine zweite gesinterte Schicht, die zwischen der ersten Metallschicht und der zweiten Halbleitervorrichtung angeordnet ist; und eine dritte gesinterte Schicht, die zwischen der zweiten Metallschicht und der zweiten Halbleitervorrichtung angeordnet ist.
  9. Anordnung nach Anspruch 1, ferner umfassend: mindestens eine flexible Struktur, die operativ mit der ersten Schicht verbunden ist; worin die mindestens eine flexible Schicht eine Vielzahl von sich gleich erstreckenden Schichten aufweist, einschließlich einer ersten Gate-Schicht, einer zweiten Source-Schicht und einer dritten Drain-Schicht; worin die erste Gate-Schicht, die zweite Source-Schicht und die dritte Drain-Schicht elektrisch voneinander isoliert sind; und worin die erste Gate-Schicht und die zweite Source-Schicht so konfiguriert sind, dass ein Gate-Strom in einer dritten Richtung in der ersten Gate-Schicht fließt und ein Source-Strom in einer vierten Richtung in der zweiten Source-Schicht fließt, worin die vierte Richtung im Wesentlichen entgegengesetzt zur dritten Richtung ist.
  10. Anordnung nach Anspruch 9, worin: der Schaltstrom eine Schaltschleife durch eine erste Bezugsebene definiert; der Gate-Strom und der Source-Strom einen Regelkreis in einer zweiten Referenzebene definieren; und die erste Bezugsebene senkrecht zur zweiten Bezugsebene ist.
DE102017129504.6A 2016-12-14 2017-12-11 Leistungsmodulanordnung mit dualen substraten und reduzierter induktivität Pending DE102017129504A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/378154 2016-12-14
US15/378,154 US10283475B2 (en) 2016-12-14 2016-12-14 Power module assembly with dual substrates and reduced inductance

Publications (1)

Publication Number Publication Date
DE102017129504A1 true DE102017129504A1 (de) 2018-06-14

Family

ID=62201959

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017129504.6A Pending DE102017129504A1 (de) 2016-12-14 2017-12-11 Leistungsmodulanordnung mit dualen substraten und reduzierter induktivität

Country Status (3)

Country Link
US (1) US10283475B2 (de)
CN (1) CN108231726B (de)
DE (1) DE102017129504A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109921612A (zh) * 2019-01-15 2019-06-21 山东师范大学 一种多层基板低电感功率模块
US10937747B2 (en) 2019-07-19 2021-03-02 GM Global Technology Operations LLC Power inverter module with reduced inductance
JP7542390B2 (ja) * 2020-10-08 2024-08-30 株式会社東芝 電気機器及び電力変換装置
US11853088B2 (en) * 2021-09-08 2023-12-26 International Business Machines Corporation Linking separate eFuse and ORING controllers for output overvoltage protection in redundant power converters
EP4376074A1 (de) * 2022-11-25 2024-05-29 Infineon Technologies AG Stromschiene und leistungshalbleitermodulanordnung mit einer stromschiene
CN117412485B (zh) * 2023-12-15 2024-02-27 江苏金脉电控科技有限公司 一种基于pcb的电机控制器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030305A1 (en) * 2006-05-16 2008-02-07 O'connor Ruaidhri M Systems and Methods for Using a Tag
US7612447B2 (en) * 2007-06-06 2009-11-03 Gm Global Technology Operations, Inc. Semiconductor devices with layers having extended perimeters for improved cooling and methods for cooling semiconductor devices
US8188601B2 (en) * 2007-06-06 2012-05-29 GM Global Technology Operations LLC Semiconductor subassemblies with interconnects and methods for manufacturing the same
US8220461B1 (en) * 2011-02-01 2012-07-17 Guerra Phillip B Oral airway
US8736052B2 (en) * 2011-08-22 2014-05-27 Infineon Technologies Ag Semiconductor device including diffusion soldered layer on sintered silver layer
US9209176B2 (en) * 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
US9592902B2 (en) * 2014-02-17 2017-03-14 The Boeing Company Hatch assembly for use in a vehicle and method of assembling the same
JP6333693B2 (ja) * 2014-09-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20180166410A1 (en) 2018-06-14
CN108231726A (zh) 2018-06-29
CN108231726B (zh) 2021-04-09
US10283475B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
DE102017129504A1 (de) Leistungsmodulanordnung mit dualen substraten und reduzierter induktivität
DE102016120778B4 (de) Baugruppe mit vertikal beabstandeten, teilweise verkapselten Kontaktstrukturen
DE102014116383B4 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE112009000447B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102014111829B4 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE102014106127A1 (de) Leistungsmodul mit Kühlstruktur an Bondsubstrat zum Kühlen eines angebrachten Halbleiterchips
DE102018115957A1 (de) Gemoldete Package mit einem Chipträger, der hartgelötete elektrisch leitfähige Schichten aufweist
DE102015110653A1 (de) Doppelseitiges Kühl-Chipgehäuse und Verfahren zum Herstellen desselben
DE102014114520B4 (de) Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
DE102020000169A1 (de) Leistungshalbleitervorrichtungsgehäuse
DE102014116382A1 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern
DE102014111786A1 (de) Kühlplatte, Bauelement, das eine Kühlplatte umfasst, und Verfahren zum Herstellen einer Kühlplatte
DE212021000169U1 (de) Halbleiterbauteil
DE102020127327A1 (de) Gestapeltes Transistorchip-Package mit Source-Kopplung
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE112021000605T5 (de) Halbleiterbauteil
DE102015104996A1 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102008063724B4 (de) Sammelschienenanordnung mit eingebauter Kühlung, Fahrzeugwechselrichtermodul und Verfahren zum Kühlen eines Wechselrichtermoduls
DE102018107094A1 (de) Multi-Package-Oberseitenkühlung
DE102015108253A1 (de) Elektronisches Modul und Verfahren zum Herstellen desselben
DE102020125371A1 (de) Package mit Pad, welches eine offene Aussparung hat
DE69414364T2 (de) Verbindungsplattenanordnung für linearen dualen Schaltmodul
DE102017203030A1 (de) Leistungshalbleitergehäuse mit leistungshalbleiternacktchip in einem trägersubstrat mit stabförmigen durchkontaktierungen
DE102022116833A1 (de) Halbleiterpackage mit niederparasitischer Verbindung zu einer passiven Vorrichtung
DE102021109761A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: MANITZ FINSTERWALD PATENT- UND RECHTSANWALTSPA, DE

Representative=s name: MANITZ FINSTERWALD PATENTANWAELTE PARTMBB, DE

R016 Response to examination communication