DE102017203030A1 - Leistungshalbleitergehäuse mit leistungshalbleiternacktchip in einem trägersubstrat mit stabförmigen durchkontaktierungen - Google Patents

Leistungshalbleitergehäuse mit leistungshalbleiternacktchip in einem trägersubstrat mit stabförmigen durchkontaktierungen Download PDF

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Eung San Cho
Danny Clavette
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Infineon Technologies North America Corp
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Abstract

Ein Halbleitergehäuse umfasst eine Ausgangsinduktivität, die auf einem Trägersubstrat angeordnet ist, einen Leistungshalbleiternacktchip mit einer unteren Oberfläche, die auf dem Trägersubstrat angeordnet ist, und einer oberen Oberfläche mit einem aktiven Gebiet, wobei die Ausgangsinduktivität mit dem aktiven Gebiet auf der oberen Oberfläche des Trägersubstrats verbunden ist und das Trägersubstrat eine Vielzahl von stabförmigen Durchkontaktierungen umfasst. Die Ausgangsinduktivität ist eine im Gehäuse aufgenommene Komponente, die zumindest zwei Zuleitungen in elektrischer Verbindung mit dem aktiven Gebiet des Leistungshalbleiternacktchips aufweist. Das Trägersubstrat umfasst ferner Leitwegleiter in elektrischer Verbindung mit dem aktiven Gebiet des Leistungshalbleiternacktchips. Der Leistungshalbleiternacktchip umfasst einen Steuertransistor und einen Sync-Transistor, die in einer Halbbrücke verbunden sind.

Description

  • HINTERGRUND
  • Leistungswandler, wie z.B. POL-Wandler (Point-of-Load-Wandler; Wandler, die möglichst nahe an der leistungsabnehmenden Baugruppe angeordnet sind), werden in einer Vielzahl elektronischer Schaltungen und Systeme verwendet. Beispielsweise können integrierte Schaltungsanwendungen (IC-Anwendungen) die Wandlung eines Gleichstrom(DC)-Eingangs in einen niedrigeren oder höheren DC-Ausgang erfordern. Ein Abwärtswandler kann beispielsweise als Spannungsregler ausgeführt werden, um eine höhere DC-Eingangsspannung in eine niedrigere DC-Ausgangsspannung zur Verwendung in Niederspannungsanwendungen umzuwandeln. Halbleitergehäuselösungen für Leistungswandler können ausgebildet sein, um Leistungstransistoren und eine Ausgangsinduktivität aufzunehmen.
  • In einer herkömmlichen Leistungswandler-Gehäuseanordnung ist eine Halbleitervorrichtung in ein Substrat eingebettet, wobei ein aktives Gebiet der Halbleitervorrichtung nach unten in Richtung einer bedruckten Leiterplatte ausgerichtet ist. Da das aktive Gebiet der Halbeitervorrichtung in dem Substrat nach unten ausgerichtet ist, sind leitfähige Durchkontaktierungen und eine hochpräzise Ausrichtung erforderlich, damit die Halbleitervorrichtung über das Substrat Verbindungen mit einem oder mehreren passiven Bauteilen herstellen kann. In der herkömmlichen Leistungswandler-Gehäuseanordnung werden Laserdurchkontaktierungen verwendet, um über das Substrat Verbindungen zwischen dem aktiven Gebiet der Halbleitervorrichtung und dem einen oder den mehreren passiven Bauteilen herzustellen. Laserdurchkontaktierungen können durch das Herstellen von Öffnungen in dem Substrat unter Verwendung von Laserstrahlen und das Füllen der Öffnungen mit leitfähigem Material ausgebildet werden. Laserdurchkontaktierungen, die typischerweise einen Durchmesser von 100 μm oder weniger aufweisen, weisen eine begrenzte Strombelastbarkeit auf. Außerdem sind die Verfahren des Einbettens der Halbleitervorrichtung nach unten gerichtet in dem Substrat und des Erstellens von Laserdurchkontaktierungen in dem aktiven Gebiet der Halbleitervorrichtung sowohl kostspielig als auch zeitaufwändig.
  • KURZFASSUNG
  • Die vorliegende Offenbarung betrifft ein Leistungshalbleitergehäuse mit einem in ein Trägersubstrat mit stabförmigen Durchkontaktierungen eingebetteten Leistungshalbleiternacktchip, im Wesentlichen wie in zumindest einer der Figuren dargestellt und/oder in Verbindung mit zumindest einer der Figuren beschrieben und in den Ansprüchen erläutert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Ablaufdiagramm, das ein Verfahren zur Ausbildung eines Leistungshalbleitergehäuses gemäß einer Ausführung der vorliegenden Anmeldung darstellt.
  • 2A zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem anfänglichen Vorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2B zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2C zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2D zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2E zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2F zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2G-i zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2G-ii zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2H zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2I zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem Zwischenvorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 2J zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses, der gemäß einem abschließenden Vorgang in dem Ablaufdiagramm aus 1 gemäß einer Ausführung der vorliegenden Anmeldung bearbeitet wird.
  • 3 zeigt eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses gemäß einer Ausführung der vorliegenden Anmeldung.
  • 4 zeigt ein Diagramm einer beispielhaften Schaltung, die zur Verwendung als Leistungswandler gemäß einer Ausführung der vorliegenden Anmeldung geeignet ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Beschreibung enthält konkrete Informationen in Bezug auf Ausführungen der vorliegenden Offenbarung. Die Zeichnungen in der vorliegenden Anmeldung und die diese begleitende ausführliche Beschreibung betreffen nur Ausführungsbeispiele. Wenn nicht anders angegeben, werden ähnliche oder entsprechende Elemente in den Figuren durch ähnliche oder entsprechende Bezugszeichen bezeichnet. Außerdem sind die Zeichnungen und Abbildungen in der vorliegenden Anmeldung im Allgemeinen nicht oder nicht notwendigerweise maßstabsgetreu und sollen nicht oder nicht notwendigerweise den tatsächlichen relativen Dimensionen entsprechen.
  • 1 zeigt ein Ablaufdiagramm, das ein Beispiel für ein Verfahren zur Ausbildung eines Beispiels für ein Leistungshalbleitergehäuse gemäß einer Ausführung der vorliegenden Anmeldung veranschaulicht. Manche Details und Merkmale, die für Fachleute auf dem Gebiet der Offenbarung offensichtlich sind, wurden in dem Ablaufdiagramm weggelassen. Beispielsweise besteht ein Vorgang aus einem oder mehreren Untervorgängen oder kann Spezialgeräte oder -materialien umfassen, wie es auf dem Gebiet der Offenbarung bekannt ist. Die Vorgänge 180, 182, 184, 186, 188, 190, 192, 194, 196 und 198, die in dem Ablaufdiagramm 100 angeführt sind, sind ausreichend, um eine Ausführung des vorliegenden offenbarungsmäßigen Konzepts zu beschreiben, wobei andere Ausführungen des vorliegenden offenbarungsmäßigen Konzepts andere Vorgänge als in dem Ablaufdiagramm 100 angeführt anwenden können. Außerdem zeigen die Halbleiterstrukturen 280, 282, 284, 286, 288, 290, 292, 294, 296 und 298 in 2A, 2B, 2C, 2D, 2E, 2F, 2G-i, 2G-ii, 2H, 2I und 2J die Ergebnisse der Durchführung der Vorgänge 180, 182, 184, 186, 188, 190, 192, 194, 196 bzw. 198 des Ablaufdiagramms 100. Die Halbleiterstruktur 280 ist beispielsweise eine Beispielstruktur eines Abschnitts eines Leistungshalbleitergehäuses nach dem Bearbeitungsvorgang 180, die Halbleiterstruktur 282 ist eine Beispielstruktur eines Abschnitts eines Leistungshalbleitergehäuses nach dem Bearbeitungsvorgang 182, die Halbleiterstruktur 284 ist eine Beispielstruktur eines Abschnitts eines Leistungshalbleitergehäuses nach dem Bearbeitungsvorgang 184 etc.
  • Bezugnehmend auf Vorgang 180 in 1 und Halbleiterstruktur 280 in 2A umfasst der Vorgang 180 das Ausbilden von stabförmigen Durchkontaktierungen auf einem Träger. Bezugnehmend auf 2A zeigt die Halbleiterstruktur 280 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 180 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2A dargestellt, umfasst die Halbleiterstruktur 280 stabförmige Durchkontaktierungen 204a, 204b, 204c und 204d auf einem Träger 200.
  • In der vorliegenden Ausführung können die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d ein geeignetes leitfähiges Material, wie z.B. Aluminium (Al), Kupfer (Cu), Nickel (Ni), Aluminium (Al), Titan (Ti), Wolfram (W), oder einen Stapel und/oder eine Legierung, der/die eines oder mehrere der zuvor angeführten Materialien umfasst, umfassen oder aus dieser/m bestehen. In der vorliegenden Ausführung können die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d durch das Aufplattieren eines leitfähigen Materials auf die obere Oberfläche des Trägers 200 ausgebildet werden. Der Träger 200 kann eine beliebige geeignete Trägerplatine sein, wie z.B. ein Folienträger, ein Glasträger oder ein Klebstoffblock.
  • Wie in 2A dargestellt, können die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d im Wesentlichen dieselben Dimensionen (z.B. Breite, Länge und Höhe) aufweisen. In der vorliegenden Ausführung beträgt die Breite 203 150 μm (d.h. 150 × 10–6 m) oder mehr. Im Gegensatz zu im Leistungswandlergehäuse aufgenommenen Anordnungen mit Laserdurchkontaktierungen mit Durchmessern von 100 μm oder weniger sind die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d vorgeformte stabförmige Durchkontaktierungen und können jeweils eine höhere Strombelastbarkeit und einen geringeren Widerstand bereitstellen. Die stabförmigen Durchkontaktierungen 204a, 204b, 204c ermöglichen auch große Anschlussschnittstellen und eine einfache Anschlussmöglichkeit an elektrische Anschlussstücke oder Leitwegstrukturen sowohl auf ihrer oberen als auch auf ihrer unteren Oberfläche.
  • Bezugnehmend auf den Vorgang 182 in 1 und die Halbleiterstruktur 282 in 2B umfasst Vorgang 182 das Ausbilden einer vorimprägnierten (nachstehend als „Prepreg“ bezeichneten) Schicht auf dem Träger zur Ausbildung eines Trägersubstrats. Bezugnehmend auf 2B zeigt die Halbleiterstruktur 282 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 182 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2B dargestellt, umfasst die Halbleiterstruktur 282 ein Trägersubstrat 202 mit einer Prepreg-Schicht 206 mit darin ausgebildeten stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d.
  • Wie in 2B dargestellt, ist die Prepreg-Schicht 206 auf dem Träger 200 angeordnet und nimmt den Raum zwischen den stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d ein. In der vorliegenden Ausführung ist die Prepreg-Schicht 206 ein Prepreg auf allgemeiner Glasfasermaterialbasis. In einer Ausführung kann die Prepreg-Schicht 206 ein Prepreg mit herkömmlicher Fließfähigkeit umfassen, wie z.B. Glasfasern oder ein ähnliches Gewebe, das mit Polymerharz gesättigt und teilweise gehärtet wurde. In einer anderen Ausführung kann die Prepreg-Schicht 206 ein Prepreg ohne oder mit geringer Fließfähigkeit umfassen. Die Prepreg-Schicht 206 kann als Deckschicht über dem Träger 200 ausgebildet sein. Danach können überschüssige Abschnitte der Prepreg-Schicht 206 über den stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d entfernt werden, beispielsweise durch chemisches mechanisches Polieren (CMP) zum Freilegen der jeweiligen Kontaktflächen der stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d. Wie in 2B zu erkennen ist, liegt die Prepreg-Schicht 206 koplanar in Bezug auf die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d vor. Folglich wird ein Trägersubstrat 202 ausgebildet, welches eine Prepreg-Schicht 206 mit darin ausgebildeten stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d umfasst. Im Gegensatz zu im Leistungswandlergehäuse aufgenommenen Anordnungen, in welchen Laserdurchkontaktierungen in einem Substrat (und somit nach der Ausbildung des Substrats) ausgebildet werden, werden stabförmige Durchkontaktierungen 204a, 204b, 204c und 204d auf dem Träger 200 vor der Ausbildung der Prepreg-Schicht 206 ausgebildet. Somit können Anordnung und Dimensionen der stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d gut gesteuert werden.
  • Bezugnehmend auf Vorgang 184 in 1 und die Halbleiterstruktur 284 in 2C umfasst der Vorgang 184 das Entfernen des Trägers und das Ausbilden eines Hohlraumes im Trägersubstrat. Bezugnehmend auf 2C zeigt die Halbleiterstruktur 284 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 184 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2C dargestellt, umfasst die Halbleiterstruktur 284 einen Hohlraum 208 in dem Trägersubstrat 202. Es ist anzumerken, dass der Träger 200 in der Halbleiterstruktur 282 vor dem Ausbilden des Hohlraums 208 in dem Trägersubstrat 202 entfernt wird. In einer Ausführung kann der Hohlraum 208 durch das Stanzen eines Lochs durch das Trägersubstrat 202 ausgebildet werden. Es ist anzumerken, dass das Trägersubstrat 202, obwohl es durch den Hohlraum 208 durchtrennt zu sein scheint, eigentlich an seinen Umfangskanten verbunden ist, wenn es in einer Draufsicht von oben (in 2C nicht explizit dargestellt) betrachtet wird. Wie in 2C gezeigt, sind die stabförmigen Durchkontaktierungen 204a und 204b und die stabförmigen Durchkontaktierungen 204c und 204d an entgegengesetzten Seiten des Trägersubstrats 202 angeordnet und durch den Hohlraum 208 getrennt.
  • Bezugnehmend auf Vorgang 186 in 1 und die Halbleiterstruktur 286 in 2D umfasst der Vorgang 186 das Ausbilden eines Trägerbands auf dem Trägersubstrat und das Anordnen eines Leistungshalbleiternacktchips in dem Hohlraum. Bezugnehmend auf 2D zeigt die Halbleiterstruktur 286 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 186 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2D dargestellt, umfasst die Halbleiterstruktur 286 einen Leistungshalbleiternacktchip 212 und ein Trägersubstrat 202 auf dem Trägerband 210.
  • Wie in 2D dargestellt, ist das Trägerband 210 an der oberen Oberfläche 215 des Trägersubstrats 202 befestigt. Das Trägerband 210 kann ein beliebiges geeignetes Trägerband umfassen, wie z.B. eine Glas-, Metall- oder Harzfolie. Danach wird der Leistungshalbleiternacktchip 212 auf dem Trägerband 210 in dem Hohlraum 208 des Trägersubstrats 202 angeordnet. Der Leistungshalbleiternacktchip 212 umfasst ein aktives Gebiet 221 auf oder in der Nähe der oberen Oberfläche 213. Es ist anzumerken, dass die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 nach unten gerichtet auf dem Trägerband 210 angeordnet ist. Wie bezugnehmend auf Vorgang 196 des Ablaufdiagramms 100 in 1 und die Halbleiterstruktur 296 in 2I nachstehend erläutert wird, werden die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 und die obere Oberfläche 215 des Trägersubstrats 202 anschließend in Vorgang 196 umgedreht, so dass die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 und die obere Oberfläche 215 des Trägersubstrats 202 nach oben gerichtet sind. Wenngleich die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 und die obere Oberfläche 215 des Trägersubstrats 202 in der Halbleiterstruktur 286 in 2D als nach unten gerichtet und in Kontakt mit der oberen Oberfläche des Trägerbands 210 zu stehen scheinen, werden die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 und die obere Oberfläche 215 des Trägersubstrats 202 letztlich jeweils die obere Oberfläche des Leistungshalbleiternacktchips 212 bzw. des Trägersubstrats 202.
  • Wie in 2D dargestellt, ist die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 nach unten gerichtet auf dem Trägerband 210 angeordnet. Der Leistungshalbleiternacktchip 212 umfasst ein aktives Gebiet 221 auf oder in der Nähe der oberen Oberfläche 213. Die obere Oberfläche 213 kann ein oder mehrere Elektrodenkontaktstellen umfassen (in 2D nicht explizit dargestellt). In der vorliegenden Ausführung kann der Leistungshalbleiternacktchip 212 eine Leistungsstufe umfassen (in 2D nicht explizit dargestellt). Der Leistungshalbleiternacktchip 212 kann einen High-Side- oder Steuertransistor (z.B. einen Steuertransistor) gekoppelt an einen Low-Side- oder Sync-Transistor (z.B. einen Sync-Transistor) an einem Schaltknoten umfassen. Der Leistungshalbleiternacktchip 212 kann auch eine PWM-Steuerung und einen PWM-Treiber gekoppelt an den Steuertransistor und den Sync-Transistor umfassen. In einer Ausführung können PWM-Steuerung und PWM-Treiber als PWM- und Steuerungstreiber-IC („integrierte Schaltung“) ausgeführt sein und ausgebildet sein, um Ansteuersignale für die jeweiligen Gates des Steuertransistors und des Sync-Transistors bereitzustellen. In einer Ausführung ist die Leistungsstufe, die den Steuertransistor und den Sync-Transistor aufweist, monolithisch auf dem Leistungshalbleiternacktchip 212 integriert. Es ist anzumerken, dass die PWM-Steuerung und der PWM-Treiber, der Steuertransistor und der Sync-Transistor nicht explizit in 2D dargestellt sind, aber durch ein beliebiges geeignetes Verfahren und/oder auf beliebige geeignete Weise, das/die auf dem Gebiet der Offenbarung bekannt ist, monolithisch auf dem Leistungshalbleiternacktchip 212 integriert werden können.
  • In der vorliegenden Ausführung kann der Leistungshalbleiternacktchip 212 Material der Gruppe IV umfassen, wie z.B. Silizium. In einer anderen Ausführung kann der Leistungshalbleiternacktchip 212 Material der Gruppe III-V umfassen, wie z.B. Galliumnitrid (GaN). In manchen Ausführungen kann es vorteilhaft oder wünschenswert sein, dass zumindest einer des Steuertransistors und des Sync-Transistors als Leistungstransistor der Gruppe III-V, wie z.B. als GaN-Leistungstransistor, ausgeführt ist.
  • Bezugnehmend auf Vorgang 188 in 1 und die Halbleiterstruktur 288 in 2E umfasst Vorgang 188 das Auflaminieren des Leistungshalbleiternacktchips in dem Hohlraum. Bezugnehmend auf 2E zeigt die Halbleiterstruktur 288 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 188 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2E dargestellt, umfasst die Halbleiterstruktur 288 die Laminierschicht 214 in dem Hohlraum 208 des Trägersubstrats 202 auf dem Trägerband 210. In der vorliegenden Ausführung kann die Laminierschicht 214 ein beliebiges geeignetes Material umfassen, wie z.B. Harzmaterial. Die Laminierschicht 214 kann als Deckschicht auf der unteren Oberfläche 217 des Trägersubstrats 202 und in dem Hohlraum 208 ausgebildet werden. Danach können überschüssige Abschnitte der Laminierschicht 214 beispielsweise durch chemisches mechanisches Polieren (CMP) zur Freilegung der entsprechenden Kontaktflächen der stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d und der unteren Oberfläche 217 des Trägersubstrats 202 entfernt werden. Wie aus 2E hervorgeht, liegt die Laminierschicht 214 im Hohlraum 208 koplanar in Bezug auf die Prepreg-Schicht 206 und die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d vor, wobei die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d jeweils auf ihren jeweiligen Kontaktflächen freigelegt werden. Die Laminierschicht 214 füllt den Hohlraum 208 und liegt auf der unteren Oberfläche 219 des Leistungshalbleiternacktchips 212 und dessen Seitenwänden vor. Folglich ist der Leistungshalbleiternacktchip 212 in dem Trägersubstrat 202 eingebettet. Wie in 2E gezeigt, ist das aktive Gebiet 221 auf oder nahe der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 auf dem Trägerband 210 nach unten ausgerichtet.
  • Bezugnehmend auf Vorgang 190 in 1 und die Halbleiterstruktur 290 in 2F umfasst Vorgang 190 das Entfernen des Trägerbands. Bezugnehmend auf 2F zeigt die Halbleiterstruktur 290 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 190 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie in 2F gezeigt, umfasst die Halbleiterstruktur 290 ein Trägersubstrat 202, wobei das Trägerband 210 in der Halbleiterstruktur 288 in 2E entfernt wird. Das Trägerband 210 kann durch ein beliebiges Verfahren, das auf dem Gebiet der Offenbarung bekannt ist, entfernt werden. Wie in 2F gezeigt, liegen nach Entfernung des Trägerbands 210 die obere Oberfläche 213 des Leistungshalbleiternacktchips 212 und die obere Oberfläche 215 des Trägersubstrats 202 koplanar und freiliegend vor. Die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d liegen auf den jeweiligen oberen und unteren Kontaktflächen ebenfalls frei.
  • Bezugnehmend auf Vorgang 192 in 1 und die Halbleiterstruktur 292 in 2G-i und 2G-ii umfasst Vorgang 192 das Ausbilden von Leitwegleitern auf der oberen Oberfläche des Trägersubstrats, wobei die Leitwegleiter in elektrischer Verbindung mit einem aktiven Gebiet des Leistungshalbleiternacktchips stehen. Bezugnehmend auf 2G-i zeigt die Halbleiterstruktur 292 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 192 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Die Halbleiterstruktur 292 in 2G-i ist beispielsweise eine Querschnittsansicht der Halbleiterstruktur 292 entlang der Linie 2G-i-2G-i in 2G-ii.
  • Wie in 2G-i gezeigt, umfasst die Halbleiterstruktur 292 Leitwegleiter 216a, 216b, 216c und 216d auf der oberen Oberfläche 215 des Trägersubstrats 202. Die Leitwegleiter 216a, 216b, 216c und 216d können unterschiedliche Abschnitte einer Metallisierungsschicht sein, die auf der oberen Oberfläche 215 des Trägersubstrats 202 und der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 mit dem aktiven Gebiet 221 ausgebildet ist. In einer Ausführung können die Leitwegleiter 216a, 216b, 216c und 216d ein geeignetes Metallisierungsmaterial, wie z.B. einen geeigneten Leiter, z.B. Silizium (Si), z.B. polykristallines Silizium oder amorphes Silizium, Aluminium (Al), Kupfer (Cu), Kohlenstoff (C) oder eine Legierung und/oder einen Schichtstapel, die/der eines oder mehrere der zuvor angeführten Materialien umfasst, umfassen oder aus diesem bestehen. In einer anderen Ausführung können die Leitwegleiter 216a, 216b, 216c und 216d ein oder mehrere geeignete Metallisierungsmaterialien, wie andere geeignete Metalle oder Metalllegierungen, umfassen oder aus diesen bestehen. Wie 2G-i zeigt, verbindet der Leitwegleiter 216a die stabförmige Durchkontaktierung 204a mit der stabförmigen Durchkontaktierung 204b. Der Leitwegleiter 216b ist mit der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216c ist mit der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216d verbindet die stabförmige Durchkontaktierung 204c mit der stabförmigen Durchkontaktierung 204d.
  • 2G-ii zeigt eine Draufsicht von oben eines Abschnitts einer Halbleiterstruktur 292 gemäß einer Ausführung der vorliegenden Anmeldung. Wie aus 2G-ii hervorgeht, sind verschiedene Leitwegleiter, wie z.B. die Leitwegleiter 216a, 216b, 216c und 216d, auf der oberen Oberfläche 215 des Trägersubstrats 202 ausgebildet. Die Leitwegleiter sind mit verschiedenen Elektrodenkontaktstellen (in 2G-ii nicht explizit dargestellt) auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216a ist beispielsweise mit einem Schaltknoten (SW) auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216b ist mit einem Eingangsknoten (VIN) einer Leistungsstufe auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216c ist mit einem Versorgungsspannungsknoten (VCC) der Leistungsstufe auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Der Leitwegleiter 216d ist mit einem Ausgangsknoten (VOUT) der Leistungsstufe auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden. Es ist anzumerken, dass klar ist, dass die Halbleiterstruktur 292 weitere stabförmige Durchkontaktierungen in dem Trägersubstrat 202 umfassen kann, auch wenn in 2G-ii nur die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d dargestellt sind, wobei die stabförmigen Durchkontaktierungen mit den jeweiligen Leitwegleitern verbunden sind, um elektrische Signale von und zu dem Leistungshalbleiternacktchip 212 zu leiten.
  • Bezugnehmend auf Vorgang 194 in 1 und der Halbleiterstruktur 294 in 2H umfasst Vorgang 194 das Ausbilden von Passivierungsschichten auf der oberen Oberfläche und einer unteren Oberfläche des Trägersubstrats. Bezugnehmend auf 2H zeigt die Halbleiterstruktur 294 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 194 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie 2H zeigt, umfasst die Halbleiterstruktur 294 eine Passivierungsschicht 218 auf der oberen Oberfläche 215 des Trägersubstrats 202 und eine Passivierungsschicht 220 auf der unteren Oberfläche 217 des Trägersubstrats 202.
  • Wie 2H zeigt, ist die Passivierungsschicht 218 auf zumindest einem Teil der oberen Oberfläche 215 des Trägersubstrats 202, zumindest einem Teil der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 und auf und zwischen den Leitwegleitern (z.B. den Leitwegleitern 216a, 216b, 216c und 216d) angeordnet. Die Passivierungsschicht 218 kann zur elektrischen Isolierung von Abschnitten der oberen Oberfläche 213 und des aktiven Gebiets 221 des Leistungshalbleiternacktchips 212 und der Leitwegleiter 216a, 216b, 216c und 216d auf der oberen Oberfläche 215 des Trägersubstrats 202 dienen. Die Passivierungsschicht 218 umfasst auch Öffnungen, so dass verschiedene Leitwegleiter, wie z.B. die Leitwegleiter 216a und 216d, auf der oberen Oberfläche 215 des Trägersubstrats 202 für elektrische Verbindungen freiliegen. Wie 2H zeigt, ist die Passivierungsschicht 220 auf zumindest einem Teil der unteren Oberfläche 217 des Trägersubstrats 202 angeordnet. Die Passivierungsschicht 220 kann zur elektrischen Isolierung verschiedener stabförmiger Durchkontaktierungen (z.B. der stabförmigen Durchkontaktierungen 204b und 204c) auf der unteren Oberfläche 217 des Trägersubstrats 202 dienen. Die Passivierungsschicht 220 umfasst auch Öffnungen, so dass verschiedene stabförmige Durchkontaktierungen (z.B. die stabförmigen Durchkontaktierungen 204a und 204d) auf der unteren Oberfläche 217 des Trägersubstrats 202 für elektrische Verbindungen freiliegen. In der vorliegenden Ausführung können die Passivierungsschichten 218 und 220 ein beliebiges geeignetes Isolierungsmaterial umfassen, wie z.B. Siliziumdioxid. In anderen Ausführungen können die Passivierungsschichten 218 und 220 andere geeignete dielektrische Materialien oder Photoresistmaterialien umfassen.
  • Bezugnehmend auf Vorgang 196 in 1 und die Halbleiterstruktur 296 in 2I umfasst Vorgang 196 das Umkehren des Trägersubstrats, so dass das aktive Gebiet des Leistungshalbleiternacktchips nach oben ausgerichtet ist, und das Anordnen einer Ausgangsinduktivität auf dem Trägersubstrat. Bezugnehmend auf 2I zeigt die Halbleiterstruktur 296 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 196 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie 2I zeigt, wird die Halbleiterstruktur 294 in 2H umgekehrt oder umgedreht, so dass die obere Oberfläche 215 des Trägersubstrats 202 nach oben ausgerichtet ist, während die untere Oberfläche 217 des Trägersubstrats 202 nach unten ausgerichtet und ausgebildet ist, um beispielsweise eine bedruckte Leiterplatte (in 2I nicht explizit dargestellt) anzuschließen. Wie 2I zeigt, umfasst die Halbleiterstruktur 296 auch eine Ausgangsinduktivität 258, die auf der oberen Oberfläche 215 des Trägersubstrats 202 angeordnet ist. Die obere Oberfläche 213 und das aktive Gebiet 221 des Leistungshalbleiternacktchips 212 sind auch nach oben in Richtung der Ausgangsinduktivität 258 ausgerichtet. Die Ausgangsinduktivität 258 ist auf elektrischen Anschlussstücken 226a und 226b auf dem Trägersubstrat 202 angeordnet und wird durch diese getragen, wobei die elektrischen Anschlussstücke 226a und 226b mit den Leitwegleitern 216a bzw. 216d in Öffnungen der Passivierungsschicht 218 verbunden sind. Es ist anzumerken, dass in der vorliegenden Ausführung die Ausgangsinduktivität 258 eine geringere Breite aufweist als das Trägersubstrat 202. In einer anderen Ausführung kann die Ausgangsinduktivität 258 dieselbe Breite oder eine größere Breite aufweisen als das Trägersubstrat 202. Es ist auch anzumerken, dass die Ausgangsinduktivität 258 und die Passivierungsschicht 218 durch einen Luftspalt 224 getrennt sind, der in einem späteren Vorgang mit einer Gehäuseumhüllung, wie z.B. einer Formverbindung, gefüllt werden kann.
  • Wie 2I zeigt, ist der Leitwegleiter 216a mit der Ausgangsinduktivität 258 über das elektrische Anschlussstück 226a, wie z.B. eine Zuleitung, verbunden. Der Leitwegleiter 216a ist wiederum mit einem Schaltknoten auf dem Leistungshalbleiternacktchip 212 verbunden. Der Leitwegleiter 216d ist mit der Ausgangsinduktivität 258 über das elektrische Anschlussstück 226b, wie z.B. eine Zuleitung, verbunden. Der Leitwegleiter 216d ist wiederum mit einem Ausgangsknoten auf dem Leistungshalbleiternacktchip 212 verbunden. Wie 2I zeigt, liegen die stabförmigen Durchkontaktierungen 204a und 204d auf einer unteren Oberfläche 217 des Trägersubstrats 202 frei und sind ausgebildet, um beispielsweise mit einer bedruckten Leiterplatte verbunden zu werden.
  • Bezugnehmend auf Vorgang 198 in 1 und die Halbleiterstruktur 298 in 2J umfasst Vorgang 198 gegebenenfalls das Formen der Ausgangsinduktivität und des Trägersubstrats mit einer Gehäuseumhüllung. Bezugnehmend auf 2J zeigt die Halbleiterstruktur 298 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses nach Abschluss von Vorgang 198 in dem Ablaufdiagramm 100 aus 1 gemäß einer Ausführung der vorliegenden Offenbarung. Wie 2J zeigt, umfasst die Halbleiterstruktur 298 das Trägersubstrat 202 mit stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d, eine Prepreg-Schicht 206 und einen in der Laminierschicht 214 eingebetteten Leistungshalbleiternacktchip 212. Der Leistungshalbleiternacktchip 212 umfasst ein aktives Gebiet 221 auf der oberen Oberfläche 213 und ist in der Laminierschicht 214 auf der unteren Oberfläche 219 davon angeordnet. Die Halbleiterstruktur 298 umfasst auch Leitwegleiter 216a, 216b, 216c und 216d auf der oberen Oberfläche 215 des Trägersubstrats 202, eine Passivierungsschicht 220 auf der unteren Oberfläche 217 des Trägersubstrats 202, eine Passivierungsschicht 218 auf der oberen Oberfläche 215 des Trägersubstrats 202 und eine Ausgangsinduktivität 258, die über die elektrischen Anschlussstücke 226a und 226b mit dem Leitwegleiter 216a bzw. 216d verbunden ist. Die Halbleiterstruktur 298 umfasst eine fakultative Gehäuseumhüllung 230, die ausgebildet ist, um die Ausgangsinduktivität 258 einzufassen. Die Gehäuseumhüllung 230 wird auf der Passivierungsschicht 218 ausgebildet und füllt den Luftspalt 224, der in 2I dargestellt ist, zwischen der Passivierungsschicht 218 und der Ausgangsinduktivität 258. Die Gehäuseumhüllung 230 bedeckt auch Abschnitte der elektrischen Anschlussstücke 226a und 226b. Die Gehäuseumhüllung 230 kann eine beliebige geeignete Substanz umfassen, wie z.B. ein Verkapselungsmittel und/oder eine Formverbindung zur Bereitstellung von mechanischem Schutz und/oder Schutz gegenüber der Umgebung für eine Halbleiterstruktur 298. In einer Ausführung kann die Halbleiterstruktur 298 ein Halbleitergehäuse sein, wie z.B. ein Quad-Flat-No-Leads(QFN)-Gehäuse.
  • Wie 2J zeigt, ist die Ausgangsinduktivität 258 in der Halbleiterstruktur 298, wie z.B. einem Leistungshalbleitergehäuse, auf dem Trägersubstrat 202 angeordnet. Der Leistungshalbleiternacktchip 212 mit einer unteren Oberfläche 219 ist auf dem Trägersubstrat 202 in der Laminierschicht 214 angeordnet, und seine obere Oberfläche 213 weist ein aktives Gebiet 221 auf. Das Trägersubstrat 202 umfasst stabförmige Durchkontaktierungen 204a, 204b, 204c und 204d, eine Prepreg-Schicht 206 und eine Laminierschicht 214. Die Leitwegleiter 216a, 216b, 216c und 216d stehen in elektrischer Verbindung mit dem aktiven Gebiet 221 auf der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212. Die Ausgangsinduktivität 258 ist an das aktive Gebiet 221 auf der oberen Oberfläche 213 des Trägersubstrats 202 gekoppelt. Die Ausgangsinduktivität 258 ist eine im Gehäuse aufgenommene Komponente mit elektrischen Anschlussstücken 226a und 226b, wie z.B. Zuleitungen, die in elektrischer Verbindung mit dem aktiven Gebiet 221 des Leistungshalbleiternacktchips 212 stehen.
  • In der vorliegenden Ausführung können die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d im Wesentlichen dieselben Dimensionen (z.B. Breite, Länge und Höhe) aufweisen. In der vorliegenden Ausführung beträgt die Breite 203 150 μm (d.h. 150 × 10–6 m) oder mehr. Im Gegensatz zu herkömmlichen im Leistungswandlergehäuse aufgenommenen Anordnungen mit Laserdurchkontaktierungen, die durch das Herstellen von Öffnungen in einem Substrat unter Verwendung von Laserstrahlen und das Befüllen der Öffnungen mit leitfähigem Material ausgebildet werden, werden die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d vorgeformt (d.h. bevor die Prepreg-Schicht 206 in dem Trägersubstrat 202 ausgebildet wird). Da die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d vorgeformt werden, können die stabförmigen Durchkontaktierungen 204a, 204b, 204c und 204d jeweils eine Breite von 150 μm oder mehr aufweisen, während herkömmliche Laserdurchkontaktierungen im Vergleich Durchmesser von 100 μm oder weniger aufweisen. Demnach ermöglichen stabförmige Durchkontaktierungen 204a, 204b, 204c und 204d neben anderen Vorteilen umfassende Verbindungsschnittstellen und ein einfaches Verbinden mit elektrischen Anschlussstücken oder Leitwegstrukturen sowohl auf oberen als auch unteren Kontaktflächen von diesen.
  • Durch die Ausrichtung der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 nach oben können Elektroden, die mit dem aktiven Gebiet 221 in der Nähe der oberen Oberfläche 213 des Leistungshalbleiternacktchips 212 verbunden sind, näher an der Ausgangsinduktivität 258 angeordnet werden als in herkömmlichen im Leistungswandlergehäuse aufgenommenen Anordnungen, in welchen aktive Gebiete der Halbleiternacktchips nach unten ausgerichtet angeordnet sind. Demnach kann der Leitwegabstand zwischen einer Leistungsstufe in dem Leistungshalbleiternacktchip 212 und der Ausgangsinduktivität 258 deutlich reduziert werden, wodurch Störinduktivität und kapazität reduziert werden. Da die untere Oberfläche 219 des Leistungshalbleiternacktchips 212 auf der Laminierschicht 214 des Trägersubstrats 202 angeordnet ist und durch diese getragen wird, kann das Trägersubstrat 202 eine verbesserte mechanische Unterstützung bereitstellen, um den Leistungshalbleiternacktchip 212 an Ort und Stelle zu halten.
  • Die Laminierschicht 214 kann auch eine exzellente thermische Leitfähigkeit bereitstellen, um Wärme von dem Leistungshalbleiternacktchip 212 an der unteren Oberfläche 217 des Trägersubstrats 202 wegzuleiten, wodurch eine verbesserte Wärmeableitung für das Halbleitergehäuse bereitgestellt wird. Außerdem kann die Halbleiterstruktur 298, wie z.B. ein Halbleitergehäuse, auf der Oberfläche eines Substrats, wie z.B. einer bedruckten Leiterplatte, angebracht werden, aufgrund der Ausrichtung der unteren Oberfläche 217 des Trägersubstrats 202 nach unten und des Freiliegens der stabförmigen Durchkontaktierungen (z.B. der stabförmigen Durchkontaktierungen 204a und 204b) auf der unteren Oberfläche 217.
  • Bezugnehmend auf 3 zeigt 3 eine Querschnittsansicht eines Abschnitts eines Leistungshalbleitergehäuses gemäß einer Ausführung der vorliegenden Anmeldung. Da ähnliche Bezugszeichen für ähnliche Merkmale in der Halbleiterstruktur 298 in 2J stehen, umfasst die Halbleiterstruktur 398 ein Trägersubstrat 302 mit stabförmigen Durchkontaktierungen 304a, 304b, 304c und 304d, eine Prepreg-Schicht 306 und einen Leistungshalbleiternacktchip 312, der in die Laminierschicht 314 eingebettet ist. Der Leistungshalbleiternacktchip 312 umfasst ein aktives Gebiet 321 auf oder nahe der oberen Oberfläche 313 und ist in der Laminierschicht 314 an deren unterer Oberfläche 319 angeordnet. Die Halbleiterstruktur 398 umfasst auch Leitwegleiter 316a, 316b, 316c und 316d auf der oberen Oberfläche 315 des Trägersubstrats 302, eine Passivierungsschicht 320 auf der unteren Oberfläche 317 des Trägersubstrats 302, eine Passivierungsschicht 318 auf der oberen Oberfläche 315 des Trägersubstrats 302 und eine Ausgangsinduktivität 358, die über elektrische Anschlussstücke 326a bzw. 326b jeweils an die Leitwegleiter 316a und 316d gekoppelt ist. Die Ausgangsinduktivität 358 ist auf den elektrischen Anschlussstücken 326a und 326b auf dem Trägersubstrat 302 angeordnet und wird durch diese getragen, wobei die elektrischen Anschlussstücke 326a und 326b mit den Leitwegleitern 316a bzw. 316d in Öffnungen der Passivierungsschicht 318 verbunden sind. Es ist anzumerken, dass die Ausgangsinduktivität 358 in der vorliegenden Ausführung eine geringere Breite als das Trägersubstrat 302 aufweist. In anderen Ausführungen kann die Ausgangsinduktivität 358 eine Breite aufweisen, die jener des Trägersubstrats 302 entspricht oder größer ist.
  • Die Halbleiterstruktur 398 umfasst eine optionale Gehäuseumhüllung 330, die ausgebildet ist, um die Ausgangsinduktivität 358 einzukapseln. Die Gehäuseumhüllung 330 ist auf der Passivierungsschicht 318 ausgebildet und füllt den Luftspalt zwischen der Passivierungsschicht 318 und der Ausgangsinduktivität 358. Die Gehäuseumhüllung 330 bedeckt auch Abschnitte der elektrischen Anschlussstücke 326a und 326b. Die Gehäuseumhüllung 330 kann eine beliebige geeignete Substanz umfassen, wie z.B. ein Verkapselungsmittel und/oder eine Formverbindung zur Bereitstellung von mechanischem Schutz und/oder Schutz gegenüber der Umgebung für die Halbleiterstruktur 398.
  • Die Halbleiterstruktur 398 umfasst auch Leitwegleiter 332a, 332b und 332c auf der unteren Oberfläche 317 des Trägersubstrats 302 und ist ausgebildet, um beispielsweise auf der Oberfläche einer bedruckten Leiterplatte befestigt zu werden. Wie 3 zeigt, ist der Leitwegleiter 332a an die stabförmigen Durchkontaktierungen 304a und 304b gekoppelt, während der Leitwegleiter 332b an die stabförmigen Durchkontaktierungen 304c und 304d gekoppelt ist. Die Leitwegleiter 332a, 332b und 332c sind durch die Passivierungsschicht 320 passiviert, wobei Abschnitte der Leitwegleiter 332a, 332b und 332c in entsprechenden Öffnungen in der Passivierungsschicht 320 freiliegen, um ein Anschließen an der Oberfläche zu ermöglichen. Die Leitwegleiter 332a, 332b und 332c auf der unteren Oberfläche 317 des Trägersubstrats 302 bewirken eine weitere Steigerung der montierbaren Oberfläche auf der Unterseite des Trägersubstrats 302, wodurch die Halbleiterstruktur 398 einfach befestigt werden kann, beispielsweise an einer bedruckten Leiterplatte.
  • Bezugnehmend auf 4 zeigt 4 ein Diagramm eines Beispiels für eine Schaltung, die zur Verwendung als Leistungswandler gemäß einer Ausführung der vorliegenden Offenbarung geeignet ist. Die Leistungswandlerschaltung 400 umfasst einen Leistungswandler 498 und einen Ausgangskondensator 460. Der Leistungswandler 498 umfasst die Leistungsstufe 412 und die Ausgangsinduktivität 458. Wie 4 zeigt, umfasst die Leistungsstufe 412 einen High-Side- oder Steuertransistor 452 (Q1), der mit einem Low-Side- oder Sync-Transistor 454 (Q2) am Schaltknoten 456 verbunden ist, sowie eine Pulsweitenmodulations(PWM)-Steuerung und einen PWM-Treiber 450, die mit dem Steuertransistor 452 und dem Sync-Transistor 454 verbunden sind. Es ist anzumerken, dass die PWM-Steuerung und der PWM-Treiber 450 als PWM- und Steuerungstreiber-IC ausgeführt sein können und ausgebildet sind, um Ansteuersignale für die jeweiligen Gates des Steuertransistors 452 und des Sync-Transistors 454 bereitzustellen. Wie 4 ferner zeigt, ist die Leistungswandlerschaltung 400 ausgebildet, um eine Eingangsspannung VIN aufzunehmen und eine gewandelte Spannung, z.B. eine gleichgerichtete und/oder herunter transformierte oder abwärts gewandelte Spannung, als VOUT am Ausgangsknoten 462 bereitzustellen.
  • In der vorliegenden Ausführung können der Steuertransistor 452 und der Sync-Transistor 454 der Leistungsstufe 412 die Form von Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) annehmen, die beispielsweise als Halbbrücke konfiguriert sind. Das bedeutet, dass der Steuertransistor 452 an dem Schaltknoten 456 mit dem Sync-Transistor 454 verbunden sein kann, der seinerseits über die Ausgangsinduktivität 458 an den Ausgangsknoten 462 gekoppelt sein kann. In manchen Ausführungen können der Steuertransistor 452 und der Sync-Transistor 454 als Gruppe-IV-Leistungstransistoren ausgebildet sein, wie z.B. als Silizium-Leistungs-MOSFET mit vertikaler oder lateraler Ausrichtung. In anderen Ausführungen können der Steuertransistor 452 und der Sync-Transistor 454 beispielsweise als Feldeffekttransistoren (FET), bipolare Transistoren mit isoliertem Gate (IGBT) oder Transistoren mit hoher Elektronenmobilität (HEMT) ausgebildet sein. Im Allgemeinen können der Steuertransistor 452 und der Sync-Transistor 454 als Gruppe-IV-Leistungstransistoren, wie z.B. als Siliziumleistungstransistoren, oder als Gruppe-III-V-Leistungstransistoren, wie z.B. als Galliumnitrid(GaN)-Leistungstransistoren, ausgebildet sein. In manchen Ausführungen kann es vorteilhaft oder wünschenswert sein, dass zumindest einer von Steuertransistor 452 und Sync-Transistor 454 als Gruppe-III-V-Leistungstransistor, wie z.B. als GaN-Leistungstransistor, ausgeführt ist. Die Leistungswandlerschaltung 400 kann vorteilhafterweise in verschiedenen Automobil-, Industrie-, Geräte- und Beleuchtungsanwendungen verwendet werden, wie z.B. als Abwärtswandler.
  • Es ist anzumerken, dass im Interesse der Einfachheit und Kürze der Beschreibung die vorliegenden offenbarungsgemäßen Prinzipien in manchen Fällen unter Bezugnahme auf konkrete Ausführungen eines Abwärtswandlers beschrieben werden, der einen oder mehrere Leistungs-FET auf Siliziumbasis umfasst. Es wird jedoch betont, dass solche Ausführungen nur Beispiele darstellen und die hierin offenbarten offenbarungsgemäßen Prinzipien umfassend auf eine große Bandbreite von Anwendungen anwendbar sind, einschließlich Abwärts- und Aufwärtswandler, die unter Verwendung anderer Leistungstransistoren auf Basis von Gruppe-IV-Materialien oder Gruppe-III-V-Halbleitern ausgeführt sind.
  • Es ist ferner anzumerken, dass sich die Bezeichnung „Gruppe III-V“, wie hierin verwendet, auf einen Verbindungshalbleiter bezieht, der zumindest ein Element der Gruppe III und zumindest ein Element der Gruppe V umfasst. Ein Gruppe-III-V-Halbleiter kann beispielsweise die Form eines III-Nitridhalbleiters aufweisen, der Stickstoff und zumindest ein Element der Gruppe III umfasst. Ein III-Nitrid-Leistungstransistor kann beispielsweise unter Verwendung von Galliumnitrid (GaN) gefertigt werden, wobei das Element oder die Elemente der Gruppe III eine gewisse oder eine beträchtliche Galliummenge umfassen, aber auch andere Elemente der Gruppe III zusätzlich zu Gallium umfassen können.
  • Es ist unter Bezugnahme auf die Zeichnungen der vorliegenden Anmeldung anzumerken, dass Ausführungen der vorliegenden Offenbarung unter Bezugnahme auf eine Leistungsstufe und eine Ausgangsinduktivität innerhalb eines Leistungshalbleitergehäuses beschrieben werden, wie z.B. unter Bezugnahme auf den Leistungshalbleiternacktchip 212 bzw. die Ausgangsinduktivität 258 in der Halbleiterstruktur 298 in 2J und den Leistungshalbleiternacktchip 312 bzw. die Ausgangsinduktivität 358 in der Halbleiterstruktur 398 in 3. Die Leistungsstufe 412 und die Ausgangsinduktivität 458 in dem Leistungswandler 498 in 4 können beispielsweise dem Leistungshalbleiternacktchip 212 bzw. der Ausgangsinduktivität 258 in der Halbleiterstruktur 298 in 2J entsprechen. Die Leistungsstufe 412 und die Ausgangsinduktivität 458 in dem Leistungswandler 498 in 4 können auch dem Leistungshalbleiternacktchip 312 bzw. der Ausgangsinduktivität 358 in der Halbleiterstruktur 398 in 3 entsprechen.
  • Aus der oben angeführten Beschreibung geht hervor, dass verschiedene Verfahren angewandt werden können, um die in der vorliegenden Anmeldung beschriebenen Konzepte umzusetzen, ohne von dem Schutzumfang dieser Konzepte abzuweichen. Wenngleich die Konzepte unter konkreter Bezugnahme auf bestimmte Ausführungen beschrieben wurden, ist Fachleuten auf dem Gebiet der Offenbarung klar, dass Veränderungen in Bezug auf Form und Details vorgenommen werden können, ohne von dem Schutzumfang dieser Konzepte abzuweichen. Die beschriebenen Ausführungen sind in allen Aspekten als veranschaulichend und nicht als einschränkend zu betrachten. Es ist auch anzumerken, dass die vorliegende Anmeldung nicht auf die oben beschriebenen konkreten Ausführungen beschränkt ist, sondern dass viele Neuanordnungen, Modifikationen und Ersetzungen möglich sind, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Leistungshalbleitergehäuse, das Folgendes umfasst: eine Ausgangsinduktivität, die auf einem Trägersubstrat angeordnet ist; einen Leistungshalbleiternacktchip mit einer unteren Oberfläche, die auf dem Trägersubstrat vorliegt, und einer oberen Oberfläche mit einem aktiven Gebiet; worin die Ausgangsinduktivität mit dem aktiven Gebiet auf der oberen Oberfläche des Trägersubstrats verbunden ist, worin das Trägersubstrat eine Vielzahl stabförmiger Durchkontaktierungen umfasst.
  2. Leistungshalbleitergehäuse nach Anspruch 1, worin die Ausgangsinduktivität eine im Gehäuse aufgenommene Komponente ist, die zumindest zwei Zuleitungen aufweist, die in elektrischer Verbindung mit dem aktiven Gebiet des Leistungshalbleiternacktchips stehen.
  3. Leistungshalbleitergehäuse nach Anspruch 1 oder 2, worin das Trägersubstrat ferner Leitwegleiter in elektrischer Verbindung mit dem aktiven Gebiet des Leistungshalbleiternacktchips umfasst.
  4. Leistungshalbleitergehäuse nach einem der vorhergehenden Ansprüche, worin der Leistungshalbleiternacktchip einen Steuertransistor und einen Sync-Transistor umfasst, die in einer Halbbrücke verbunden sind.
  5. Leistungshalbleitergehäuse nach Anspruch 4, worin die Ausgangsinduktivität zumindest eine Zuleitung aufweist, die mit einem Schaltknoten der Halbbrücke verbunden ist.
  6. Leistungshalbleitergehäuse nach Anspruch 4 oder 5, worin zumindest einer des Steuertransistors und des Sync-Transistors einen Gruppe-III-V-Transistor umfasst.
  7. Leistungshalbleitergehäuse nach einem der Ansprüche 4 bis 6, worin zumindest einer des Steuertransistors und des Sync-Transistors einen Gruppe-IV-Transistor umfasst.
  8. Leistungshalbleitergehäuse nach einem der Ansprüche 4 bis 7, worin der Steuertransistor und der Sync-Transistor monolithisch auf einem Leistungshalbleiternacktchip integriert sind.
  9. Leistungshalbleitergehäuse nach einem der vorhergehenden Ansprüche, worin der Leistungshalbleiternacktchip eine Treiber-IC umfasst, die an einen Steuertransistor und einen Sync-Transistor gekoppelt ist.
  10. Leistungshalbleitergehäuse nach einem der vorhergehenden Ansprüche, worin das Trägersubstrat und die Ausgangsinduktivität in einer Formmasse eingekapselt sind.
  11. Verfahren zur Ausbildung eines Leistungshalbleitergehäuses, wobei das Verfahren Folgendes umfasst: das Ausbilden eines Trägersubstrats mit einer Vielzahl von stabförmigen Durchkontaktierungen; das Ausbilden eines Leistungshalbleiternacktchips auf dem Trägersubstrat, wobei der Leistungshalbleiternacktchip eine untere Oberfläche, die auf dem Trägersubstrat angeordnet ist, und eine obere Oberfläche mit einem aktiven Gebiet umfasst; das Anordnen einer Ausgangsinduktivität auf dem Trägersubstrat; worin die Ausgangsinduktivität mit dem aktiven Gebiet der oberen Oberfläche des Trägersubstrats verbunden ist.
  12. Verfahren nach Anspruch 11, worin die Ausgangsinduktivität eine im Gehäuse aufgenommene Komponente ist, die zumindest zwei Zuleitungen aufweist, die elektrisch mit dem aktiven Gebiet des Leistungshalbleiternacktchips verbunden sind.
  13. Verfahren nach Anspruch 11 oder 12, das ferner das Ausbilden von Leitwegleitern in elektrischer Verbindung mit dem aktiven Gebiet des Leistungshalbleiternacktchips umfasst.
  14. Verfahren nach einem der Ansprüche 11 bis 13, das ferner das Ausbilden zumindest einer Photoresistschicht auf dem Trägersubstrat umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 14, das ferner das Formen der Ausgangsinduktivität und des Trägersubstrats unter Verwendung einer Formverbindung umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, worin der Leistungshalbleiternacktchip einen Steuertransistor und einen Sync-Transistor umfasst, die in einer Halbbrücke verbunden sind.
  17. Verfahren nach Anspruch 16, worin zumindest einer des Steuertransistors und des Sync-Transistors einen Gruppe-III-V-Transistor umfasst.
  18. Verfahren nach Anspruch 16 oder 17, worin zumindest einer des Steuertransistors und des Sync-Transistors einen Gruppe-IV-Transistor umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, worin der Steuertransistor und der Sync-Transistor monolithisch auf einem Leistungshalbleiternacktchip integriert sind.
  20. Verfahren nach einem der Ansprüche 11 bis 19, worin der Leistungshalbleiternacktchip einen Treiber-IC umfasst, der mit einem Steuertransistor und einem Sync-Transistor verbunden ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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DE102017214248B4 (de) 2016-08-22 2022-08-04 Infineon Technologies Americas Corp. Vorrichtung mit einer an ein induktives Element angebrachten Leistungsstufe und Herstellungsverfahren dafür

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818646B2 (en) * 2019-02-13 2020-10-27 Infineon Technologies Ag Power stage device with carrier frame for power stage module and integrated inductor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120299150A1 (en) * 2011-05-26 2012-11-29 Primarion, Inc. Power Semiconductor Module with Embedded Chip Package
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017214248B4 (de) 2016-08-22 2022-08-04 Infineon Technologies Americas Corp. Vorrichtung mit einer an ein induktives Element angebrachten Leistungsstufe und Herstellungsverfahren dafür
DE102020207885A1 (de) 2020-06-25 2021-12-30 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsendstufe für eine Vorrichtung zur Energieversorgung einer elektrischen Last

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