DE102017120535A1 - Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren - Google Patents
Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren Download PDFInfo
- Publication number
- DE102017120535A1 DE102017120535A1 DE102017120535.7A DE102017120535A DE102017120535A1 DE 102017120535 A1 DE102017120535 A1 DE 102017120535A1 DE 102017120535 A DE102017120535 A DE 102017120535A DE 102017120535 A1 DE102017120535 A1 DE 102017120535A1
- Authority
- DE
- Germany
- Prior art keywords
- porous
- layer
- semiconductor substrate
- region
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 174
- 239000000758 substrate Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims description 38
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 238000002048 anodisation reaction Methods 0.000 claims description 9
- 238000000407 epitaxy Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000012298 atmosphere Substances 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 230000012010 growth Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 207
- 239000013078 crystal Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000008569 process Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 8
- 239000011148 porous material Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 229910021426 porous silicon Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 239000003792 electrolyte Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 230000001603 reducing effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical group F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009850 completed effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000008449 language Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910001868 water Inorganic materials 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66128—Planar diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst ein Ausbilden einer Hilfsmaske, die eine Vielzahl von Maskenöffnungen enthält, auf einer Hauptoberfläche eines kristallinen Halbleitersubstrats. Eine poröse Struktur wird im Halbleitersubstrat gebildet. Die poröse Struktur umfasst eine poröse Schicht in einer Distanz zur Hauptoberfläche und poröse Säulen, die sich von der porösen Schicht in Richtung der Hauptoberfläche erstrecken und die durch einen nicht porösen Bereich lateral voneinander getrennt sind. Eine nicht poröse Vorrichtungsschicht wird auf dem nicht porösen Bereich und auf den porösen Säulen ausgebildet.
Description
- HINTERGRUND
- Poröses Silizium bildet sich durch Erzeugen von Poren im Nanometer- und Mikrometermaßstab in einem Siliziumkristall. Poröse Siliziumschichten können z.B. als Precursor bzw. Vorläufer genutzt werden, um dicke vergrabene Oxidschichten für SOI-(Silizium-auf-Isolator-)Vorrichtungen zu erzeugen, wobei durch eine geeignete Steuerung einer Porendichte und Porenmikrostruktur das poröse Silizium die Volumenzunahme aufnehmen kann, die sich aus dem Einbau von Sauerstoff während einer Oxidation ergibt. Typischerweise wird poröses Silizium unter und zwischen lateral getrennten kristallinen Gebieten gebildet, in denen Halbleitervorrichtungen ausgebildet werden. Alternativ dazu werden Halbleitervorrichtungen in einer nicht porösen kristallinen epitaktischen Schicht ausgebildet, die mittels Epitaxie auf einer vorher geschaffenen porösen Siliziumschicht gebildet wird.
- Es besteht ein Bedarf an weiteren Verfahren zum Ausbilden poröser Schichten und vergrabener Oxidschichten in Silizium.
- ZUSAMMENFASSUNG
- Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Herstellen von Halbleitervorrichtungen. Eine Hilfsmaske, die eine Vielzahl von Maskenöffnungen enthält, wird auf einer Hauptoberfläche eines kristallinen Halbleitersubstrats gebildet. In dem Halbleitersubstrat wird eine poröse Struktur ausgebildet, wobei die poröse Struktur eine poröse Schicht in einer Distanz zur Hauptoberfläche und poröse Säulen umfasst, die von der porösen Schicht in Richtung der Hauptoberfläche vorragen. Ein nicht poröser Bereich trennt die porösen Säulen lateral voneinander. Eine nicht poröse Vorrichtungsschicht wird auf dem nicht porösen Bereich und auf den porösen Säulen gebildet.
- Die vorliegende Offenbarung bezieht sich ferner auf ein Halbleitersubstrat. Das Halbleitersubstrat umfasst eine poröse Schicht in einer Distanz zu einer Hauptoberfläche des Halbleitersubstrats. Poröse Säulen erstrecken sich von der porösen Schicht in Richtung der Hauptoberfläche. Ein nicht poröser Bereich trennt die porösen Säulen lateral voneinander.
- Die vorliegende Offenbarung bezieht sich ferner auf eine weitere Halbleitervorrichtung. Die Halbleitervorrichtung enthält einen porösen Schichtbereich in einer Distanz zu einer ersten Oberfläche eines Halbleiterbereichs. Poröse Säulenbereiche erstrecken sich vom porösen Schichtbereich in Richtung der ersten Oberfläche. Die porösen Säulenbereiche sind voneinander lateral beabstandet.
- Weitere Ausführungsformen sind in den abhängigen Ansprüchen beschrieben. Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und beim Betrachten der beiliegenden Zeichnungen erkennen.
- Figurenliste
- Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der vorliegenden Ausführungsformen zu liefern, und sie sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die vorliegenden Ausführungsformen und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Ausführungsformen. Weitere Ausführungsformen und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende detaillierte Beschreibung besser verstanden werden.
-
1A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats, um ein Verfahren zum Ausbilden einer porösen Struktur gemäß einer Ausführungsform zu veranschaulichen, nach Ausbilden einer Hilfsmaske mit isolierten Maskenöffnungen. -
1B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von1A nach Ausbilden einer porösen Struktur, die poröse Säulen enthält. -
1C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von1B nach Ausbilden einer nicht porösen Vorrichtungsschicht. -
2 ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf die Verwendung einer porösen Schicht als Ätzstopp. -
3A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf die Ausbildung einer vergrabenen Oxidschicht, nach Ausbilden einer Hilfsmaske. -
3B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von3A nach Ausbilden einer porösen Struktur, die poröse Säulen enthält. -
3C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von3B nach Ausbilden einer vergrabenen Oxidschicht. -
3D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von3C nach Ausbilden einer nicht porösen Vorrichtungsschicht. -
4A ist eine schematische Draufsicht einer Hilfsmaske gemäß einer Ausführungsform, die sich auf quadratische Maskenöffnungen bezieht. -
4B ist eine schematische Draufsicht einer Hilfsmaske gemäß einer Ausführungsform, die sich auf kreisförmige Maskenöffnungen bezieht. -
5A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf eine vollständige Oxidation einer porösen Schicht, nach einer Oxidation. -
5B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von5A nach Ausbilden einer nicht porösen Vorrichtungsschicht. -
6A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf einen dicken, nicht porösen Bereich, nach Ausbilden einer Hilfsmaske auf einer Hilfsschicht. -
6B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von6A nach Ausbilden dotierter Säulen, die sich durch die Hilfsschicht erstrecken. -
6C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von6B nach Ausbilden einer porösen Schicht. -
6D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von6C nach einer anodischen Oxidation und einem Ausbilden einer nicht porösen Vorrichtungsschicht. -
7A ist eine schematische perspektivische Ansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen, bezogen auf eine Ausbildung einer durchgehenden nicht porösen Startschicht einer Vorrichtungsschicht in einer reduzierenden Atmosphäre nach Ausbilden einer porösen Struktur und einer vergrabenen Oxidschicht. -
7B ist eine schematische perspektivische Ansicht des Halbleitersubstratbereichs von7A nach Ausbilden einer dünnen nicht porösen Startschicht. -
7C ist eine schematische perspektivische Ansicht des Halbleitersubstratbereichs von7B nach Ausbilden einer kristallinen Hauptschicht der Vorrichtungsschicht auf der nicht porösen Startschicht. -
8A ist eine schematische Draufsicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf eine vergrabene Oxidschicht mit Öffnungen, nach einem Ausbilden einer Hilfsschicht. -
8B ist eine schematische vertikale Querschnittsansicht eines Bereichs des Halbleitersubstrats von8A nach Ausbilden einer porösen Struktur mit Öffnungen. -
8C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von8B nach Ausbilden einer vergrabenen Oxidschicht mit Öffnungen. -
8D ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von8C nach Ausbilden funktionaler Elemente in einer Vorrichtungsschicht. -
9A ist eine schematische vertikale Querschnittsansicht eines Bereichs eines Halbleitersubstrats zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleitervorrichtungen gemäß einer Ausführungsform, bezogen auf eine als Ätzstopp genutzte vergrabene Oxidschicht, nach Ausbilden funktionaler Elemente in einer Vorrichtungsschicht. -
9B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von9A nach Abdünnen von einer Rückseite. -
9C ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von9B nach Entfernen der vergrabenen Oxidschicht. -
10A ist eine schematische horizontale Querschnittsansicht eines Bereichs eines Halbleitersubstrats gemäß einer Ausführungsform, bezogen auf eine vergrabene poröse Struktur mit porösen Säulen. -
10B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von10A entlang einer Linie B-B. -
11A ist eine schematische horizontale Querschnittsansicht eines Bereichs eines Halbleitersubstrats gemäß einer Ausführungsform, bezogen auf eine vergrabene poröse Struktur mit porösen Säulen und einer vergrabenen Oxidschicht. -
11B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von11A entlang einer LinieB-B . -
12A ist eine schematische horizontale Querschnittsansicht eines Bereichs eines Halbleitersubstrats gemäß einer Ausführungsform, die sich auf eine vergrabene Oxidschicht mit porösen Säulen bezieht. -
12B ist eine schematische vertikale Querschnittsansicht des Halbleitersubstratbereichs von12A entlang einer LinieB-B . -
13A ist eine schematische vertikale Querschnittsansicht einer Halbleitervorrichtung, die eine poröse Struktur enthält, gemäß einer auf eine Halbleiterdiode bezogenen Ausführungsform. -
13B ist eine schematische horizontale Querschnittsansicht des Halbleitervorrichtungsbereichs von13A entlang einer LinieB-B . -
14A ist eine schematische vertikale Querschnittsansicht einer Halbleitervorrichtung, die eine poröse Struktur enthält, gemäß einer Ausführungsform, die sich auf eine Transistorzellen enthaltende Halbleitervorrichtung bezieht. -
14B ist eine schematische horizontale Querschnittsansicht des Halbleitervorrichtungsbereichs von14A entlang einer LinieB-B . -
15A ist eine schematische vertikale Querschnittsansicht einer Halbleitervorrichtung, die eine poröse Struktur und eine vergrabene Oxidschicht enthält, gemäß einer Ausführungsform, die sich auf eine logische Schaltungen enthaltende Halbleitervorrichtung bezieht. -
15B ist eine schematische horizontale vertikale Querschnittsansicht des Halbleitervorrichtungsbereichs von15A entlang einer LinieB-B in15A . -
16A ist eine schematische vertikale Querschnittsansicht einer Halbleitervorrichtung, die eine vergrabene Oxidschicht enthält, und ohne eine poröse Struktur, gemäß einer Ausführungsform, die sich auf eine logische Schaltungen enthaltende Halbleitervorrichtung bezieht. -
16B ist eine schematische horizontale Querschnittsansicht des Halbleitervorrichtungsbereichs von16A entlang einer LinieB-B in16A . - DETAILBESCHREIBUNG
- In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Offenbarung bzw. Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Offenbarung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich zu Veranschaulichungszwecken. Entsprechende Elemente sind in den verschiedenen Zeichnungen mit den gleichen Bezugszeichen versehen, falls nicht etwas anderes festgestellt wird.
- Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
- Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung gestaltet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die gesteuert werden könne, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
- Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
-
1A bis1C beziehen sich auf die Ausbildung einer vergrabenen porösen Struktur. Eine Maskenschicht wird auf einer Hauptoberfläche701 eines Halbleitersubstrats700 abgeschieden. Ein Fotolithografieprozess transformiert die Maskenschicht in eine Hilfsmaske410 mit einer Vielzahl lateral getrennter Maskenöffnungen415 . -
1A zeigt ein Halbleitersubstrat700 , z.B. einen nicht porösen einkristallinen Halbleiterkristall, der eine durch Sägen von einem einkristallinen Ingot erhaltene Scheibe sein kann oder aus einer solchen geschaffen sein kann. Beispielsweise kann das Halbleitersubstrat700 eine flache Scheibe wie etwa ein Siliziumwafer, ein Germaniumwafer oder ein Wafer eines Verbundhalbleiters, z.B. SiC, GaN oder GaAs, mit einer planaren Hauptoberfläche701 an einer Vorderseite sein. Eine Normale zur Hauptoberfläche701 definiert eine vertikale Richtung, und zur Hauptoberfläche701 parallele Richtungen sind horizontale oder laterale Richtungen. - Das Halbleitersubstrat
700 kann eine oder mehrere verschieden dotierte nicht poröse kristalline Halbleiterschichten enthalten. Gemäß einer Ausführungsform ist das Halbleitersubstrat700 mit einer mittleren Dotierstoffkonzentration von mindestens 1013 cm-3 homogen p-dotiert. Die Hilfsmaske410 kann beispielsweise eine Siliziumnitridmaske sein oder eine solche enthalten. Die Hilfsmaske410 bildet ein regelmäßiges oder unregelmäßiges Gitter, das eine Vielzahl isolierter Maskenöffnungen415 lateral voneinander trennt. - Die Maskenöffnungen
415 können sich in einer gleichmäßigen mittleren Dichte über zumindest einen Bereich der Hauptoberfläche701 oder über die komplette Hauptoberfläche701 verteilen, wobei die Maskenöffnungen415 höchstens 50 % der Hauptoberfläche701 , z.B. höchstens 10 % oder höchstens 5 %, freilegen. Gemäß anderen Ausführungsformen kann die Hilfsmaske410 erste Maskenabschnitte und zumindest einen zweiten Maskenabschnitt umfassen, wobei in den ersten Maskenabschnitten die Maskenöffnungen415 sich in einer ersten mittleren Dichte verteilen und höchstens 50 % der Hauptoberfläche701 , z.B. höchstens 10 %, freilegen und die zumindest eine zweite Maskenabschnitt keine Maskenöffnungen415 enthält. - Eine maximale laterale Breite
w2 der Maskenöffnungen415 beträgt höchstens 5 µm, z.B. höchstens 150 nm. Eine horizontale Querschnittsfläche der Maskenöffnungen415 beträgt höchstens 25 µm2, z.B. höchstens 22500 nm2. - Eine poröse Struktur
780 wird im Halbleitersubstrat700 beispielsweise mittels Anodisierung in einem Fluor enthaltenden Elektrolyt ausgebildet, wobei der Elektrolyt Fluorwasserstoffsäure (HF ) und Ethanol enthalten kann. Eine Anodisierung zersetzt elektrochemisch in einem gewissen Maß den Siliziumkristall in dem Gebiet der porösen Struktur780 . Statt den Siliziumkristall gleichmäßig zu zersetzen, gräbt bzw. löst eine elektrochemische Zersetzung lokal Siliziumatome aus dem Siliziumkristallgitter aus, wobei sich kleine Löcher oder Poren innerhalb des Siliziumkristalls bilden, dessen Kristallskelett im Rest unbeeinflusst bleibt. -
1B zeigt die poröse Struktur780 , die eine poröse Schicht788 und eine Vielzahl poröser Säulen789 umfasst. Die porösen Säulen789 ragen vertikal von der porösen Schicht788 in Richtung der Hauptoberfläche701 in der vertikalen Projektion der Maskenöffnungen415 vor und können sich von der Hauptoberfläche701 zur porösen Schicht788 erstrecken. Die Porosität der porösen Struktur780 kann in einem Bereich von 10 % bis 70 % liegen. - Ein gitterartiger nicht poröser Bereich
790 zwischen der Hilfsmaske410 und der porösen Schicht788 bleibt in einem hohen Maße unbeeinflusst durch die Anodisierung und umgibt lateral die porösen Säulen789 . - Eine Anodisierung wirkt sich nicht auf einen nicht porösen Basisbereich
760 des Halbleitersubstrats zwischen der porösen Schicht788 und einer Rückseite aus. An der zum Basisbereich760 orientierten Seite kann die poröse Struktur780 eine gitterförmige Notch bzw. Kerbe778 umfassen, deren Maschen zwischen den porösen Säulen789 lateral zentriert sind. - Die Hilfsmaske
410 wird entfernt, und eine nicht poröse Vorrichtungsschicht770 wird auf der wieder freigelegten Hauptoberfläche701 ausgebildet. Eine Ausbildung der Vorrichtungsschicht770 kann einen Epitaxieprozess einschließen, wobei der gitterartige kristalline nicht poröse Bereich790 ausreichend Information über das Kristallgitter liefert, so dass die Vorrichtungsschicht770 sich mit einer hohen Kristallqualität sogar in der vertikalen Projektion der porösen Säulen789 ausbildet, welche eine verhältnismäßig kleine horizontale Querschnittsfläche haben. - Wie in
1C gezeigt ist, schließt eine Ausbildung der Vorrichtungsschicht770 ein Kristallwachstum in der vertikalen Projektion der porösen Säulen789 ein. Gemäß einer Ausführungsform schließt eine Ausbildung der Vorrichtungsschicht770 eine Wärmebehandlung in einer reduzierenden Atmosphäre, zum Beispiel in einer wasserstoffhaltigen Atmosphäre, ein, um eine durchgehende, nicht poröse, einkristalline Startschicht für eine nachfolgende Epitaxie zu bilden. Alternativ dazu oder zusätzlich kann die Wärmebehandlung ein Schichtausheilen einschließen, das entlang der Hauptoberfläche701 selektiv wirksam ist. - Verglichen mit Verfahren, die eine epitaktische Schicht direkt auf einer porösen Schicht ausbilden, liefert der gitterartige nicht poröse Bereich
790 mit Öffnungen mit lateralen Abmessungen, die signifikant kleiner als eine laterale Ausdehnung einer Halbleitervorrichtung sind, eine geeignete Basis für ein epitaktisches Wachstum bei einer hohen Kristallqualität. Anders als Verfahren, die ein poröses Gitter bilden, das isolierte kristalline Vorrichtungsgebiete trennt, ist eine Zielgröße von Halbleitervorrichtungen, die aus dem Halbleitersubstrat700 gebildet werden, das die Vorrichtungsschicht770 umfasst, von einer Ausbildung der porösen Schicht entkoppelt. Distanzen zwischen benachbarten porösen Säulen789 können signifikant kleiner als eine Randlänge von Halbleitervorrichtungen sein, die aus dem Halbleitersubstrat700 erhalten werden. - Die vergrabene poröse Schicht
780 von1C kann als Ätzstopp genutzt werden, wobei die poröse Struktur780 nach Detektion eines Ätzstoppsignals, das bei Freilegung der porösen Struktur780 erzeugt wird, teilweise entfernt oder ganz entfernt werden kann. Gemäß anderen Ausführungsformen kann die poröse Struktur780 ein integraler Teil von Halbleitervorrichtungen werden, die aus dem Halbleitersubstrat700 von1C geschaffen werden. Alternativ dazu oder zusätzlich kann die poröse Struktur780 ein Vorläufer für die Ausbildung einer vergrabenen Oxidschicht sein oder kann als Trennschicht in einem Waferschnittprozess wirksam sein. -
2 bezieht sich auf die Verwendung der porösen Struktur780 von1C als Hilfsstruktur, um ein Abdünnen des Halbleitersubstrats700 von1C von einer der Hauptoberfläche701 gegenüberliegenden Rückseite aus zu steuern. - Vom Halbleitersubstrat
700 von1C aus beginnend werden funktionale Elemente von Halbleitervorrichtungen, zum Beispiel Transistorzellen, in der Vorrichtungsschicht770 zwischen der Hauptoberfläche701 und der porösen Struktur780 gebildet. Vor oder nach Ausbilden einer Metallisierung an der Vorderseite kann das Halbleitersubstrat700 von der Rückseite aus z.B. durch einen chemisch-mechanischen Polierprozess, durch Schleifen, durch Plasmaätzen oder durch einen nassen chemischen Prozess abgedünnt werden. - Eine Prozesssteuerung überwacht eine Eigenschaft des Aufbaus zum Abdünnen und erzeugt ein Stoppsignal, wenn die poröse Struktur
780 von der Rückseite aus einmal freigelegt ist. Das Stoppsignal kann genutzt werden, um den Abdünnprozess unmittelbar oder nach einer gewissen Nachlaufzeit zu stoppen. Die überwachte Eigenschaft kann beispielsweise eine optische Charakteristik der porösen Struktur780 oder eine Fortschrittsgeschwindigkeit des Abdünnprozesses sein. -
2 zeigt ein Halbleitersubstrat700 mit einer rückseitigen Oberfläche702 , die durch einen unteren Rand der porösen Struktur780 definiert ist. Ein Restteil bzw. -bereich des nicht porösen Basisbereichs760 von1 kann ein nicht poröses Gitter786 bilden, dessen Maschen zwischen den porösen Säulen789 wie auf der linken Seite von2 veranschaulicht lateral zentriert sind. Gemäß einer anderen Ausführungsform kann der nicht poröse Basisbereich760 von1C so vollständig entfernt werden, dass ein gitterartiger Hohlraum7860 in der rückseitigen Oberfläche702 wie auf der rechten Seite von2 veranschaulicht ausgebildet werden kann. Gemäß einer weiteren Ausführungsform kann die rückseitige Oberfläche702 z.B. durch Schleifen oder Polieren planarisiert werden. -
3A bis3D beziehen sich auf ein Verfahren, das eine poröse Struktur780 wie oben beschrieben als Vorläufer für eine vergrabene Oxidschicht nutzt. -
3A zeigt eine Hilfsmaske410 , die wie unter Bezugnahme auf1A im Detail beschrieben auf einer Hauptoberfläche701 eines Halbleitersubstrats700 ausgebildet ist. Eine poröse Struktur780 wird mittels Anodisierung zwischen der Hauptoberfläche701 und einem Basisbereich760 ausgebildet, der von der Anodisierung unbeeinflusst bleibt. -
3B zeigt die poröse Struktur780 , die eine poröse Schicht788 und poröse Säulen789 zwischen der Hauptoberfläche701 und der porösen Schicht788 umfasst. Die Porosität der porösen Struktur780 kann in einem Bereich von 25 % bis 85 % liegen, zumindest in einem vertikalen Abschnitt der porösen Schicht788 , die direkt an den nicht porösen Basisbereich760 grenzt. - Eine Oxidschicht
750 wird dann aus zumindest einem vertikalen Abschnitt der porösen Struktur780 , der direkt an den nicht porösen Basisbereich760 grenzt, mittels Oxidation gebildet, die z.B. zumindest eine einer thermischen Oxidation und einer anodischen Oxidation umfassen kann. Gemäß einer Ausführungsform umfasst eine Oxidation eine anodische Oxidation in einem Elektrolyt, der eine Sauerstoffquelle, zum Beispiel Wasser, enthält. Die Oxidschicht750 kann auch in einem gewissen Maß auf Kosten des nicht porösen Basisbereichs760 wachsen. -
3C zeigt die in einem vertikalen unteren Abschnitt der porösen Struktur780 von3B ausgebildete Oxidschicht750 . Die Oxidschicht750 kann einen dichten unteren Bereich entlang dem nicht porösen Basisbereich760 und einen weniger dichten Bereich in einer Distanz zum nicht porösen Basisbereich760 umfassen, wobei der dichte untere Bereich sich vorwiegend in dem nicht porösen Basisbereich760 von3B ausbildet und der weniger dichte Bereich in der porösen Struktur780 von3B ausgebildet wird. - Eine vertikale Ausdehnung der verbleibenden porösen Schicht
788 ist signifikant reduziert. Alternativ dazu kann die poröse Struktur780 von3B z.B. durch einen Oxidationsprozess, der eine Wärmebehandlung in einer Sauerstoff enthaltenden Umgebung einschließt, vollständig in eine Oxidschicht transformiert werden. An der zu dem nicht porösen Basisbereich760 orientierten Seite kann die Oxidschicht750 eine gitterförmige Einkerbung757 enthalten, deren Maschen zwischen den porösen Säulen789 lateral zentriert sind. - Die Hilfsmaske
410 wird entfernt, und eine nicht poröse Vorrichtungsschicht770 wird mittels Epitaxie auf der Hauptoberfläche701 ausgebildet. -
3D zeigt das Halbleitersubstrat700 , das die nicht poröse Vorrichtungsschicht770 enthält, wobei eine freigelegte planare Oberfläche der Vorrichtungsschicht770 die neue Hauptoberfläche701 des Halbleitersubstrats700 bildet. Aufgrund der Ausbildung auf dem gitterartigen nicht porösen Bereich790 und der vergleichsweise kleinen lateralen Querschnitte der porösen Säulen789 ist eine Kristallqualität der Vorrichtungsschicht770 sogar in einer vertikalen Projektion der porösen Säulen789 vergleichsweise hoch. - Die vergrabene Oxidschicht
750 ist in einer Distanz zur Hauptoberfläche701 ausgebildet. Die poröse Struktur780 umfasst eine poröse Schicht788 und poröse Säulen789 , die von der porösen Schicht788 aus in Richtung der Vorderseite vorragen. Eine vertikale Ausdehnungv1 der porösen Schicht788 kann in einem Bereich von 0,1 µm bis 5 µm, zum Beispiel von 0,5 µm bis 1 µm, liegen. Eine vertikale Ausdehnungv2 der porösen Säulen789 kann im Bereich von einigen Nanometern liegen, und eine vertikale Ausdehnung v3 der vergrabenen Oxidschicht750 kann in einem Bereich von 0,1 µm bis 4 µm, zum Beispiel von 0,1 µm bis 0,2 µm, liegen. Eine mittlere Distanzp1 von Mitte zu Mitte zwischen benachbarten porösen Säulen789 kann in einem Bereich von 200 nm bis 5 µm liegen. Eine maximale horizontale Breitew1 der porösen Säulen789 kann in einem Bereich von 100 nm bis 2 µm liegen. - Die vergrabene Oxidschicht
750 kann als eine Schicht genutzt werden, die ein Abdünnen des Halbleitersubstrats700 von der Rückseite aus steuert, wobei die vergrabene Oxidschicht750 teilweise oder vollständig entfernt werden kann oder Teil einer geschichteten Trennstruktur für einen Waferschnittprozess sein kann. Alternativ dazu kann die vergrabene Oxidschicht750 in SOI-(Silizium-auf-Isolator-)Vorrichtungen genutzt werden, wobei die vergrabene Oxidschicht750 in der Vorrichtungsschicht770 ausgebildete elektronische Elemente von dem nicht porösen Basisbereich760 zwischen der vergrabenen Oxidschicht750 und der Rückseite elektrisch entkoppelt. -
4A und4B beziehen sich auf Details der Hilfsmaske410 . Die Hilfsmaske410 kann eine einzige Schicht sein oder kann ein Schichtstapel sein, der Teilschichten aus zwei oder mehr verschiedenen Materialien enthält. Beispielsweise umfasst die Hilfsmaske410 eine Siliziumnitridschicht. - Die Maskenöffnungen
415 können unregelmäßig angeordnet sein oder können ein regelmäßiges Muster bilden. Beispielsweise können die Maskenöffnungen415 entlang Reihen angeordnet sein, zum Beispiel in Reihen und Spalten, oder in Reihen, wobei benachbarte Reihen entlang einer longitudinalen Achse der Reihen um z.B. die Hälfte einer Distanz von Mitte zu Mitte zwischen benachbarten Maskenöffnungen415 innerhalb der Reihe zueinander verschoben sind. Die Maskenöffnungen415 können über Bereiche oder über eine komplette Hauptoberfläche701 eines Halbleitersubstrats700 in einer gleichen mittleren Dichte ausgebildet sein, wobei die Maskenöffnungen415 höchstens 50 % der Hauptoberfläche701 , z.B. höchstens 10 %, freilegen. - Gemäß anderen Ausführungsformen kann die Hilfsmaske
410 erste Maskenabschnitte und zumindest einen zweiten Maskenabschnitt umfassen, wobei in den ersten Maskenabschnitten sich die Maskenöffnungen415 in einer ersten mittleren Dichte verteilen und höchstens 50 % der Hauptoberfläche701 , z.B. höchstens 10 %, freilegen und der zumindest eine zweite Maskenabschnitt keine Maskenöffnungen415 enthält oder Maskenöffnungen415 in einer zweiten mittleren Dichte enthält, die signifikant geringer als die erste mittlere Dichte ist. -
4A und4B zeigen einen Bereich eines Halbleitersubstrats700 , wo die Maskenöffnungen415 ein regelmäßiges Muster aus Reihen und Spalten bilden. Eine Distanzp2 von Mitte zu Mitte zwischen benachbarten Maskenöffnungen415 kann in einem Bereich von 0,2 µm bis 10 µm, zum Beispiel von 0,8 µm bis 1 µm, liegen. Eine maximale laterale Breitew2 der Maskenöffnungen415 kann in einem Bereich von 50 nm bis 5 µm, zum Beispiel von 200 nm bis 300 nm, liegen. Die minimale laterale Breitew2 kann zumindest das Zweifache des mittleren Durchmessers von Poren in einer porösen Struktur sein, die in einer späteren Phase ausgebildet wird, wobei der mittlere Durchmesser der Poren in einem Bereich von 1 nm bis 1 µm liegen kann. - Die Maskenöffnungen
415 können wie veranschaulicht die gleiche laterale Ausdehnung entlang zwei orthogonalen horizontalen Richtungen aufweisen. Gemäß anderen Ausführungsformen kann eine Breite der Maskenöffnungen415 entlang einer ersten horizontalen Richtung größer als entlang einer zweiten horizontalen Richtung, die zur ersten horizontalen Richtung orthogonal ist, sein. Ein horizontaler Querschnitt der Maskenöffnungen415 kann ein Polygon mit oder ohne abgerundete Ecken, zum Beispiel ein Kreuz, ein Rechteck oder ein Quadrat wie in4A veranschaulicht, sein. - Gemäß anderen Ausführungsformen kann der horizontale Querschnitt der Maskenöffnungen
415 ein Oval oder eine Ellipse, zum Beispiel ein Kreis wie in4B veranschaulicht, sein. -
5A bis5B beziehen sich auf die Bildung einer vergrabenen Oxidschicht mittels thermischer Oxidation einer porösen Struktur, wie oben beschrieben. - Eine poröse Struktur wird in einem Halbleitersubstrat
700 , wie unter Bezugnahme auf1A und1B beschrieben, ausgebildet. Der mittlere Durchmesser von Poren in der porösen Struktur kann in einem Bereich von 1 nm bis 1 µm liegen. Eine Wärmebehandlung in einer Sauerstoff oder eine geeignete Sauerstoffverbindung enthaltenden Atmosphäre kann die poröse Struktur780 von1B vollständig in eine Oxidschicht750 transformieren. -
5A zeigt die Oxidschicht750 , die einen Schichtabschnitt758 und Säulenabschnitte759 umfasst, die von dem Schichtabschnitt758 vorragen und direkt an die Hauptoberfläche701 grenzen, wobei die Säulenabschnitte759 durch einen nicht porösen Bereich790 des Halbleitersubstrats700 lateral voneinander getrennt sind. Die Hilfsmaske410 wird entfernt, und Silizium wird mittels Epitaxie auf der Hauptoberfläche701 abgeschieden. -
5B zeigt die epitaktisch gewachsene Vorrichtungsschicht770 , die direkt auf dem nicht porösen Bereich790 und über den Säulenabschnitten759 ausgebildet wurde. Die Siliziumatome der Vorrichtungsschicht770 wachsen in Übereinstimmung bzw. Einklang mit dem nicht gestörten und kompletten Siliziumkristall des nicht porösen Bereichs790 und überwachsen lateral die vergleichsweise kleinen Säulenabschnitte759 der vergrabenen Oxidschicht750 von allen Seiten. -
6A bis6D beziehen sich auf eine Ausführungsform, um eine vertikale Ausdehnung des nicht porösen Bereichs790 von1B ,3B oder5A zu vergrößern. - Eine Hilfsschicht
742 wird auf einem Basissubstrat741 des Halbleitersubstrats700 ausgebildet, wobei die Hilfsschicht742 und das Basissubstrat741 einen horizontalen Übergangj1 ausbilden. Das Basissubstrat741 kann ein p-Typ oder ein n-Typ sein. Die veranschaulichte Ausführungsform zeigt ein Basissubstrat741 vom p-Typ und eine n-dotierte Hilfsschicht742 , wobei ein Übergangj1 einen pn-Übergang ausbildet. - Gemäß einer anderen Ausführungsform kann die Hilfsschicht
742 intrinsisch sein oder kann in einer signifikant geringeren mittleren Dotierstoffkonzentration als das Basissubstrat741 den gleichen Leitfähigkeitstyp wie das Basissubstrat741 aufweisen. Beispielsweise ist die mittlere Netto-Dotierstoffkonzentration im Basissubstrat741 zumindest zwei Größenordnungen höher als in der Hilfsschicht742 . - Eine vertikale Ausdehnung
v4 der Hilfsschicht742 kann im Bereich von 10 nm bis 10 µm, zum Beispiel in einem Bereich von 10 nm bis 100 nm, liegen. Die Hilfsschicht742 kann beispielsweise mittels Epitaxie einschließlich einer in-situ-Dotierung oder mittels Implantation gebildet werden. Eine Hilfsmaske410 wird auf einer Hauptoberfläche701 eines Halbleitersubstrats700 ausgebildet, das das Basissubstrat741 und die Hilfsschicht742 umfasst, wobei die Hauptoberfläche701 von einer freigelegten Oberfläche der Hilfsschicht742 gebildet wird. -
6A zeigt die Hilfsmaske410 , die Maskenöffnungen415 enthält, die erste Bereiche der Hilfsschicht742 freilegen und zweite Bereiche der Hilfsschicht742 bedecken. Die Hilfsmaske410 kann einen ersten Bereich411 , z.B. einen Siliziumnitridbereich oder einen Siliziumoxidbereich, der direkt an die Hauptoberfläche701 grenzt, und einen zweiten Bereich412 , z.B. einen Fotoresistbereich auf dem ersten Bereich411 , umfassen. - Dotierstoffe vom p-Typ werden durch die Maskenöffnungen
415 implantiert, um dotierte Säulen745 vom p-Typ auszubilden, wobei die Hilfsmaske410 als Implantationsmaske wirksam ist. -
6B zeigt die dotierten Säulen745 , die sich in der vertikalen Projektion der Maskenöffnungen415 von der Hauptoberfläche701 in das Basissubstrat741 erstrecken, wobei die dotierten Säulen745 vom p-Typ die Hilfsschicht742 perforieren. - Der zweite Bereich
412 der Hilfsmaske410 kann entfernt werden, und mittels Anodisierung wird eine poröse Struktur780 ausgebildet. Die Anodisierung erhöht eine Porosität selektiv in den Gebieten vom p-Typ, die die dotierten Säulen745 vom p-Typ einschließen, und lässt die Hilfsschicht742 vorwiegend unbeeinflusst. -
6C zeigt die mittels Anodisierung im Halbleitersubstrat700 von6B ausgebildete poröse Struktur780 . Die poröse Struktur780 umfasst eine poröse Schicht788 in einer Distanz zur Hauptoberfläche701 und poröse Säulen789 , die sich zwischen der Hauptoberfläche701 und der porösen Schicht788 erstrecken. Eine vertikale Ausdehnungv2 der porösen Säulen789 ist zumindest gleich der vertikalen Ausdehnungv4 der Hilfsschicht742 . - Der nicht poröse Bereich
790 zwischen der Hauptoberfläche701 und der porösen Schicht788 enthält zumindest einen ersten Bereich791 , der direkt an die Hauptoberfläche701 grenzt und von einem Restbereich der Hilfsschicht742 gebildet wird. Außerdem kann der nicht poröse Bereich790 einen zweiten Bereich792 enthalten, der von einem unbeeinflussten obersten Abschnitt des Basissubstrats741 gebildet wird. - Eine Oxidschicht
750 kann mittels anodischer Oxidation gebildet werden. Der erste Bereich411 der Hilfsmaske410 kann entfernt werden, und eine nicht poröse Vorrichtungsschicht770 kann auf der Hauptoberfläche701 von6C gebildet werden. -
6D zeigt das Halbleitersubstrat700 mit der neuen Hauptoberfläche701 , die von einer freigelegten Oberfläche der Vorrichtungsschicht770 gebildet wird. In der vergrabenen Oxidschicht750 kann eine Porosität oder Dichte mit abnehmender Distanz zur Hauptoberfläche701 abnehmen. Alternativ dazu wird ein vergleichsweise dichter unterer Bereich751 der vergrabenen Oxidschicht750 teilweise auf Kosten des nicht porösen Basisbereichs760 von6C gebildet, und ein vergleichsweise poröser oder weniger dichter Bereich752 kann zwischen der verbleibenden porösen Struktur780 und dem vergleichsweise dichten unteren Bereich751 der vergrabenen Oxidschicht750 gebildet werden. Maschen einer gitterförmigen Einkerbung757 an der Unterseite der Oxidschicht750 sind zwischen den porösen Säulen789 zentriert. -
7A bis7C beziehen sich auf Details der Ausbildung einer Vorrichtungsschicht770 wie in1C ,3D und6D veranschaulicht. -
7A zeigt ein Halbleitersubstrat700 mit einer vergrabenen Oxidschicht750 zwischen einer porösen Struktur780 und einem nicht porösen Basisbereich760 , wobei die poröse Struktur780 eine poröse Schicht788 und poröse Säulen789 , wie unter Bezugnahme auf1B ,3C und6C beschrieben, umfasst. - Eine nicht poröse kristalline Startschicht
771 wird gebildet. Beispielsweise wird das Halbleitersubstrat700 einer Wärmebehandlung, z.B. in einer reduzierenden Atmosphäre, die Wasserstoff enthalten kann, unterzogen. Die Wärmebehandlung hat eine Umordnung der Siliziumatome in einer dünnen Schicht entlang der freigelegten Hauptoberfläche701 des Halbleitersubstrats700 zur Folge, wobei sich die Atome in dem porösen Bereich789 in einem Reflow-Prozess umordnen und eine durchgehende dünne Startschicht771 hoher Kristallqualität bilden. Alternativ dazu oder zusätzlich kann die Schicht771 mittels Epitaxie oder durch Umordnung der Atome an der Oberfläche701 durch ein Laser-Ausheilen gebildet werden. - Wie in
7B veranschaulicht ist, bildet sich die Startschicht771 auch entlang einer Oberseite der porösen Säulen789 , wobei das poröse Einkristallskelett der porösen Säulen789 lokal wieder vervollständigt wird, so dass die Startschicht771 poröse Restabschnitte der porösen Säulen789 bedeckt. Eine Hauptschicht772 wird mittels Epitaxie auf der Startschicht771 ausgebildet. -
7C zeigt die auf der Startschicht771 ausgebildete Hauptschicht772 . Da die Startschicht771 eine hohe Kristallqualität zeigt, wächst die Hauptschicht772 mit hoher Kristallqualität und zeigt nicht mehr Kristalldefekte als epitaktische Schichten, die direkt auf einem nicht porösen einkristallinen Siliziumkristall aufgewachsen werden. Die Startschicht771 und die Hauptschicht772 bilden die Vorrichtungsschicht770 , in welcher funktionale Elemente von Halbleitervorrichtungen, z.B. Transistorzellen, in einer späteren Phase gebildet werden. - Die poröse Struktur
780 und die vergrabene Oxidschicht750 können geschlossene Schichten ohne Öffnungen bilden und sich über den kompletten horizontalen Querschnitt des Halbleitersubstrats700 erstrecken, wobei die geschlossenen Schichten nur ein Randgebiet entlang der Kante des Halbleitersubstrats700 aussparen. Alternativ dazu können die poröse Struktur780 und die vergrabene Oxidschicht750 Öffnungen innerhalb von Vorrichtungsgebieten und/oder innerhalb eines Schnittfugengebiets aussparen. -
8A bis8D beziehen sich auf die Ausbildung einer porösen Struktur780 und/oder einer vergrabenen Oxidschicht, die eine oder mehrere Öffnungen enthalten, die die Vorrichtungsschicht770 mit dem nicht porösen Basisbereich760 verbinden. - Zu diesem Zweck enthält eine auf einer Hauptoberfläche
701 eines Halbleitersubstrats700 ausgebildete Hilfsmaske410 ungleichmäßig verteilte Maskenöffnungen415 . Beispielsweise enthalten erste Maskenabschnitte401 Maskenöffnungen415 in einer hohen Dichte, und zumindest ein zweiter Maskenabschnitt402 enthält keine Maskenöffnungen oder Maskenöffnungen415 in einer geringen Dicke. Die zweiten Maskenabschnitte402 können innerhalb eines gitterförmigen Schnittfugengebiets690 der Hauptoberfläche701 ausgebildet sein, wobei das Schnittfugengebiet690 Vorrichtungsgebiete610 lateral trennt. Das Schnittfugengebiet690 kann mit dem zweiten Maskenabschnitt402 zusammenfallen. -
8A zeigt erste Maskenabschnitte401 , die Maskenöffnungen415 enthalten, und einen gitterartigen zweiten Maskenabschnitt402 ohne Maskenöffnungen415 , wobei der zweite Maskenabschnitt402 innerhalb eines Schnittfugengebiets690 der Hauptoberfläche701 ausgebildet ist. - Eine poröse Struktur
780 wird unterhalb des ersten Maskenabschnitts401 gebildet. - Wie in
8B veranschaulicht ist, umfasst die poröse Struktur780 eine Vielzahl lateral getrennter Inselbereiche781 , die vorwiegend unterhalb der ersten Maskenabschnitte401 ausgebildet sind und die in einem Bereich unterhalb des zweiten Maskenabschnitts402 fehlen, wobei sich die Inselbereiche781 in einem gewissen Maße lateral bis unter den zweiten Maskenabschnitt402 erstrecken. Zumindest ein Teil der porösen Struktur780 kann z.B. mittels thermischer Oxidation und/oder mittels anodischer Oxidation in eine vergrabene Oxidschicht750 transformiert werden. -
8C zeigt, dass die vergrabene Oxidschicht750 unterhalb der ersten Maskenabschnitte401 selektiv ausgebildet ist und in zumindest einem Teil des Halbleitersubstrats700 in der vertikalen Projektion des zweiten Maskenabschnitts402 fehlt. Die vergrabene Oxidschicht750 kann sich zumindest teilweise auf Kosten des nicht porösen Basisbereichs760 von8B bilden und kann einen dichten unteren Bereich, der direkt an den verbleibenden Teil des porösen Basisbereichs760 grenzt, und einen weniger dichten Bereich umfassen, der in einem Bereich der porösen Struktur780 von8B ausgebildet ist. Die Hilfsmaske410 wird entfernt, und eine Vorrichtungsschicht770 mit hoher Kristallqualität wird auf der Basis des nicht porösen Bereichs790 gebildet. Funktionale Elemente von Halbleitervorrichtungen können in Vorrichtungsgebieten610 der Vorrichtungsschicht770 gebildet werden. -
8D zeigt Transistorzellen TC als eine Ausführungsform funktionaler Elemente, die in den Vorrichtungsgebieten610 der Vorrichtungsschicht770 in der vertikalen Projektion der vergrabenen Oxidschicht750 gebildet wurden. Statt der Transistorzellen oder zusätzlich zu diesen können die Vorrichtungsgebiete610 der Vorrichtungsschicht770 Anodengebiete von Leistungs-Halbleiterdioden oder dotierte Gebiete anderer funktionaler Halbleiterelemente, z.B. logischer Schaltungen, enthalten. Die vergrabene Oxidschicht750 und die poröse Struktur780 enthalten Öffnungen, so dass nicht poröse einkristalline Säulen768 die Vorrichtungsschicht770 mit dem nicht porösen Basisbereich760 z.B. im Schnittfugengebiet690 verbinden. -
9A bis9C beziehen sich auf eine Ausführungsform, die eine vergrabene Oxidschicht750 , die auf eine der oben beschriebenen Weisen gebildet wurde, in einem selbstjustierenden Abdünnprozess nutzt. - Transistorzellen
TC sind in einer Vorrichtungsschicht770 eines Halbleitersubstrats, wie unter Bezugnahme auf3D ,5B oder6D beschrieben, gebildet. - Wie in
9A veranschaulicht ist, kann eine Transistorzelle TC eine Gatestruktur150 enthalten, zum Beispiel eine Graben-Gatestruktur150 , die sich von einer Hauptoberfläche701 des Halbleitersubstrats700 in die Vorrichtungsschicht770 erstreckt, wobei die Gatestruktur150 eine leitfähige Gateelektrode155 und ein Gatedielektrikum159 zwischen der Gateelektrode155 und der Vorrichtungsschicht770 umfasst. In der Vorrichtungsschicht770 kann zwischen den Transistorzellen und der Oxidschicht750 eine Driftschicht731 ausgebildet sein. Sourcezonen110 des Leitfähigkeitstyps der Driftschicht731 können entlang der Hauptoberfläche701 ausgebildet sein. Bodygebiete125 , die erste pn-Übergänge pn1 mit der Driftschicht731 und zweite pn-Übergängepn2 mit der Sourcezone110 bilden, können die Sourcezonen110 von der Driftzone131 trennen. Gemäß anderen Ausführungsformen enthalten die Transistorzellen TC planare Gatestrukturen150 , die über der Hauptoberfläche701 ausgebildet sind. Zusätzlich zu den Transistorzellen TC können Feldelektroden gebildet werden, die sich von der Hauptoberfläche701 in die Vorrichtungsschicht770 erstrecken können. Die Driftschicht731 kann eine Kompensationsstruktur, zum Beispiel eine Superjunction-Struktur, enthalten. - Das Halbleitersubstrat
700 kann von einer der Hauptoberfläche701 gegenüberliegenden Rückseite aus abgedünnt werden, wobei ein Basisbereich760 zwischen der vergrabenen Oxidschicht750 und der Rückseite vollständig entfernt wird. -
9B zeigt das abgedünnte Halbleitersubstrat700 nach einem Abdünnprozess, der bei oder nach Freilegung der Oxidschicht750 stoppt, welche eine rückseitige Oberfläche702 des abgedünnten Halbleitersubstrats700 definiert. - Die Oxidschicht
750 kann entfernt werden. Eine Entfernung der Oxidschicht750 kann einen Ätzprozess, der Siliziumoxid bezüglich der porösen Struktur780 selektiv entfernt, und/oder ein weiteres CMP einschließen, das bei oder nach Freilegung der porösen Struktur780 stoppt. -
9C zeigt das Halbleitersubstrat700 mit der an der Rückseite freigelegten porösen Struktur780 . - Durch die rückseitige Oberfläche
702 , die die poröse Struktur780 freilegt, können Verunreinigungen, z.B. Dotierstoffe oder Wasserstoff, in die poröse Struktur780 und/oder in die Vorrichtungsschicht770 implantiert werden, um z.B. eine Pufferschicht oder eine Feldstoppschicht mit einer Netto-Dotierstoffkonzentration, die zumindest zweimal, zum Beispiel zumindest zehnmal, so hoch wie in der Driftschicht731 ist, zu definieren und/oder einen hochdotierten Kontaktbereich entlang der rückseitigen Oberfläche702 bilden, wobei eine Dotierstoffkonzentration im Kontaktbereich ausreichend hoch ist, um einen niederohmigen Kontakt zwischen dem Kontaktbereich und einer auf der rückseitigen Oberfläche702 ausgebildeten Metallschicht zu ermöglichen. -
10A bis12B beziehen sich auf Halbleitersubstrate, die zumindest eine einer porösen Struktur mit Säulenabschnitten und einer vergrabenen Oxidschicht mit Säulenabschnitten enthalten. -
10A bis10B veranschaulichen ein Halbleitersubstrat700 mit einer vergrabenen porösen Struktur780 , die eine poröse Schicht788 und poröse Säulen789 umfasst, die von der porösen Schicht788 in Richtung der Hauptoberfläche701 vorragen. Die poröse Struktur780 ist von sowohl einer Hauptoberfläche701 an der Vorderseite als auch einer der Vorderseite gegenüberliegenden rückseitigen Oberfläche702 beabstandet. Ein nicht poröser Basisbereich760 , der p-dotiert sein kann, liegt zwischen der porösen Struktur780 und der rückseitigen Oberfläche702 . Die poröse Struktur kann eine mechanische Spannung im Halbleitersubstrat700 reduzieren und kann genutzt werden, um eine Wölbung eines Wafers zu reduzieren. - Eine vertikale Ausdehnung
v1 der porösen Schicht788 kann in einem Bereich von 0,1 µm bis 5 µm, zum Beispiel von 0,5 µm bis 1 µm, liegen. Eine vertikale Ausdehnungv2 der porösen Säulen789 kann im Bereich von einigen Nanometern liegen. Eine mittlere Distanzp1 von Mitte zu Mitte zwischen benachbarten porösen Säulen789 kann in einem Bereich von 200 nm bis 5 µm liegen. Eine maximale horizontale Breitew1 der porösen Säulen789 kann in einem Bereich von 100 nm bis 2 µm liegen. - Ein gitterförmiger nicht poröser Bereich
790 bettet die porösen Säulen789 lateral ein. Der nicht poröse Bereich790 kann einen unipolaren Übergang, zum Beispiel einen p/p-- oder einen n/n--Übergang, oder einen pn-Übergang mit einer nicht porösen kristallinen Vorrichtungsschicht770 bilden, welche funktionale Elemente von Halbleitervorrichtungen enthalten kann. An einer zur rückseitigen Oberfläche702 orientierten Seite kann die vergrabene Oxidschicht750 eine gitterförmige Kerbe787 enthalten, die von den vertikalen Projektionen benachbarter poröser Säulen789 gleich beabstandet ist. Für weitere Details der porösen Struktur780 wird auf die Beschreibung der1A bis9C verwiesen. -
11A bis11B veranschaulichen ein Halbleitersubstrat700 , das eine vergrabene Oxidschicht750 zwischen einer porösen Struktur780 und einem Basisbereich760 des Halbleitersubstrats700 zwischen der vergrabenen Oxidschicht750 und einer rückseitigen Oberfläche702 enthält. Eine Dichte oder Porosität der vergrabenen Oxidschicht750 kann mit abnehmender Distanz zur Hauptoberfläche701 zunehmen. - Eine Grenzfläche zwischen der porösen Struktur
780 und der vergrabenen Oxidschicht750 kann zur Hauptoberfläche701 vorwiegend parallel sein. An der zur rückseitigen Oberfläche702 orientierten Seite kann die vergrabene Oxidschicht750 eine gitterförmige Einkerbung757 enthalten, die zu den vertikalen Projektionen der porösen Säulen789 lateral gleich beabstandet ist und die mit dem nicht porösen einkristallinen Halbleitermaterial des nicht porösen Basisbereichs760 gefüllt sein kann. Für weitere Details der porösen Struktur780 und der Oxidschicht750 wird auf die Beschreibung der1A bis10B verwiesen. -
12A bis12B beziehen sich auf eine vergrabene Oxidschicht750 , die von sowohl der Hauptoberfläche701 als auch einer rückseitigen Oberfläche702 des Halbleitersubstrats700 beabstandet ist. An einer zur Hauptoberfläche701 orientierten Seite kann die vergrabene Oxidschicht750 Säulenabschnitte759 enthalten, die in Richtung der Hauptoberfläche701 vorragen. Der gitterförmige nicht poröse Bereich790 bettet die Säulenbereiche759 lateral ein. An einer zur rückseitigen Oberfläche702 orientierten Seite kann die vergrabene Oxidschicht750 eine gitterförmige Einkerbung757 enthalten. Eine vertikale Ausdehnung v5 der Oxidschicht750 kann in einem Bereich von 100 nm bis 5 µm, z.B. in einem Bereich von 0,5 µm bis 1 µm, liegen. - Halbleitervorrichtungen, die aus Halbleitersubstraten wie oben beschrieben gebildet werden, können zumindest einen Bereich einer gemäß den hierin beschriebenen Verfahren ausgebildeten porösen Struktur enthalten.
- In
13A und13B ist die Halbleitervorrichtung500 eine Leistungs-Halbleiterdiode mit einem Halbleiterbereich100 , der aus Siliziumcarbid besteht. Beispielsweise kann der Halbleiterbereich100 auf Silizium (Si), Germanium (Ge) oder einem Verbundhalbleiter wie etwa SiC, z.B. 4H-SiC (SiC des 4H-Polytyps), 2H-SiC, 6H-SiC oder 15R-SiC, basieren. Eine erste Oberfläche101 des Halbleiterbereichs100 an der Vorderseite ist parallel zu einer gegenüberliegenden zweiten Oberfläche102 auf der Rückseite. - Eine Driftstruktur
130 grenzt direkt an die zweite Oberfläche102 . Die Driftstruktur130 kann eine schwach dotierte Driftzone131 und einen hochdotierten Kontaktbereich139 zwischen der Driftzone131 und der zweiten Oberfläche102 umfassen, wobei der Kontaktbereich139 den gleichen Leitfähigkeitstyp wie die Driftzone131 aufweist. - Die Driftstruktur
130 kann durch einen niederohmigen Kontakt mit einer zweiten Lastelektrode320 , die direkt an die zweite Oberfläche102 grenzt, elektrisch verbunden oder damit gekoppelt sein. Beispielsweise ist eine Dotierstoffkonzentration im Kontaktbereich139 entlang der zweiten Oberfläche102 ausreichend hoch, um einen niederohmigen Kontakt mit der zweiten Lastelektrode320 zu bilden. Die zweite Lastelektrode320 bildet einen Kathodenanschluss K der Halbleiterdiode oder ist mit einem solchen elektrisch verbunden oder gekoppelt. - Die Driftstruktur
130 kann zwischen der Driftzone131 und der ersten Oberfläche101 und zwischen der Driftzone131 und der zweiten Oberfläche102 weitere dotierte Gebiete, zum Beispiel eine Puffer- oder Feldstoppschicht138 zwischen der Driftzone131 und dem Kontaktbereich139 , enthalten. - In einem zentralen Gebiet der Halbleitervorrichtung
500 bildet ein Anodengebiet122 einen pn-Hauptübergang pnx mit der Driftstruktur130 , zum Beispiel mit der Driftzone131 . Der pn-Hauptübergang pnx kann zur ersten Oberfläche101 parallel sein. Eine erste Lastelektrode310 grenzt direkt an das Anodengebiet122 und kann einen Anodenanschluss A bilden oder mit einem solchen elektrisch verbunden oder gekoppelt sein. Eine dielektrische Schicht210 kann Seitenwände der ersten Lastelektrode310 bedecken. Eine Abschlussstruktur kann zwischen dem zentralen Gebiet und einer seitlichen Oberfläche103 des Halbleiterbereichs100 ausgebildet sein. - Der Halbleiterbereich
100 enthält einen porösen Bereich180 , der einen Schichtbereich188 und eine Vielzahl lateral getrennter Säulenbereiche189 umfasst, die sich von dem Schichtbereich188 in Richtung der ersten Oberfläche101 erstrecken. Der poröse Bereich180 kann ausschließlich mit dem Kontaktbereich139 überlappen, kann mit der Puffer- oder Feldstoppschicht138 überlappen oder kann mit der Driftzone131 überlappen. - Eine vertikale Ausdehnung v6 des Schichtbereichs
188 kann in einem Bereich von 100 nm bis 10 µm, zum Beispiel von 500 nm bis 5 µm, liegen. Eine vertikale Ausdehnungv7 der Säulenbereiche189 kann im Bereich von einigen Nanometern liegen. Eine mittlere Distanz p6 von Mitte zu Mitte zwischen benachbarten Säulenbereichen189 kann in einem Bereich von 200 nm bis 5 µm liegen. Eine maximale horizontale Breitew6 der Säulenbereiche189 kann in einem Bereich von 100 nm bis 2 µm liegen. - Der poröse Schichtbereich
188 kann eine gitterförmige Vertiefung187 an der Rückseite enthalten, wobei eine Mitte von Maschen der gitterförmigen Vertiefung187 in einer vertikalen Projektion der porösen Säulenbereiche189 liegt. Die gitterförmige Vertiefung187 kann zum Beispiel mit nicht porösem einkristallinem Halbleitermaterial gefüllt sein. - Der poröse Bereich
180 kann mechanische Spannung zwischen dem hochdotierten Kontaktbereich und der Driftzone131 reduzieren, kann Getter-Plätze für Verunreinigungen, z.B. Metallatome, vorsehen und/oder kann genutzt werden, um Vorrichtungsparameter wie etwa Unempfindlichkeit gegen Kurzschlüsse abzustimmen. Alternativ dazu oder zusätzlich kann der poröse Bereich180 eine Ladungsträger-Rekombinationsrate lokal erhöhen, um Schaltcharakteristiken einer Halbleitervorrichtung, z.B. eines IGBT, zu verbessern und/oder kann eine Haftung zwischen dem Halbleiterbereich100 und der zweiten Lastelektrode320 verbessern. -
14A und14B zeigen eine Halbleitervorrichtung500 , die TransistorzellenTC enthält. Die Halbleitervorrichtung500 kann zum Beispiel ein IGFET (Feldeffekttransistor mit isoliertem Gate), ein IGBT (Bipolartransistor mit isoliertem Gate) oder eine MCD (MOS-gesteuerte Diode) sein. Im Hinblick auf Details des Halbleiterbereichs100 der Driftstruktur130 und des porösen Bereichs180 wird auf die Beschreibung der Halbleiterdiode in13A und13B verwiesen. - Statt eines Anodengebiets enthält die Halbleitervorrichtung
500 der14A und14B Transistorzellen TC, wobei in jeder Transistorzelle TC ein Bodygebiet125 ein Sourcegebiet von der Driftstruktur130 trennt. Die Bodygebiete125 können erste Transistor-pn-Übergänge pn1 mit der Driftstruktur130 , z.B. mit der Driftzone131 , bilden. Die Bodygebiete125 bilden zweite Transistor-pn-Übergänge mit den Sourcezonen. - Eine erste Lastelektrode
310 , die mit den Bodygebieten125 und den Sourcegebieten der TransistorzellenTC elektrisch verbunden ist, kann einen ersten LastanschlussL1 , welcher ein Anodenanschluss einerMCD , ein Sourceanschluss einesIGFET oder ein Emitteranschluss einesIGBT sein kann, bilden oder kann mit einem solchen elektrisch verbunden oder gekoppelt sein. - Eine zweite Lastelektrode
320 , die mit dem Kontaktbereich139 elektrisch verbunden ist, kann einen zweiten LastanschlussL2 , welcher ein Kathodenanschluss einerMCD , ein Drainanschluss einesIGFET oder ein Kollektoranschluss einesIGBT sein kann, bilden oder kann mit einem solchen elektrisch verbunden oder gekoppelt sein. - Die Transistorzellen
TC können Transistorzellen mit planaren Gateelektroden oder Graben-Gateelektroden sein, wobei die Graben-Gateelektroden einen lateralen Kanal oder einen vertikalen Kanal steuern können. Gemäß einer Ausführungsform sind die TransistorzellenTC n-Kanal-FET-Zellen mit p-dotierten Bodygebieten125 , n-dotierten Sourcezonen und einer n-dotierten Driftzone131 . -
15A und15B beziehen sich auf eine SOI-Halbleitervorrichtung500 , z.B. eine CMOS-(komplementäre Metall-Oxid-Halbleiter-)Vorrichtung. Gemäß der veranschaulichten Ausführungsform ist die SOI-Halbleitervorrichtung500 eine intelligente Leistungsvorrichtung, die sowohl eine Vielzahl paralleler TransistorzellenTC als auch Logik/Treiberschaltungen IC enthält, wobei eine Gateverdrahtung330 die Gateelektroden der TransistorzellenTC mit einer Ausgangsstufe einer der Logik/TreiberschaltungenIC elektrisch verbinden kann. - Ein Halbleiterbereich
100 der SOI-Halbleitervorrichtung500 enthält einen porösen Bereich180 , der einen Schichtbereich188 und eine Vielzahl lateral getrennter Säulenbereiche189 umfasst, die sich vom Schichtbereich188 in Richtung der ersten Oberfläche101 erstrecken. - Ein vergrabenes Oxidgebiet
250 bildet eine vorwiegend horizontale Grenzfläche mit einer Unterseite des porösen Bereichs180 . Ein niederohmiger oder hochohmiger Halbleiter-Basiskörper160 kann zwischen dem vergrabenen Oxidgebiet250 und einer Zusatzmetallisierung340 an der Rückseite ausgebildet sein. Das vergrabene Oxidgebiet250 kann einen dichten unteren Bereich entlang dem Halbleiter-Basiskörper160 und einen weniger dichten Bereich an der zur ersten Oberfläche101 orientierten Seite umfassen. An der zur zweiten Oberfläche102 orientierten Seite kann das vergrabene Oxidgebiet250 eine gitterförmige Aussparung257 enthalten, die zu den vertikalen Projektionen der Säulenbereiche189 lateral gleich beabstandet ist und die mit nicht porösem einkristallinem Halbleitermaterial des Halbleiter-Basiskörpers160 gefüllt sein kann. Für weitere Details des porösen Bereichs180 und des vergrabenen Oxidgebiets250 wird auf die Beschreibung der1A bis11B verwiesen. -
16A und16B zeigen eine andere SOI-Halbleitervorrichtung500 mit einem vergrabenen Oxidgebiet250 , das Oxidsäulen259 umfasst, die von einem Oxidschichtabschnitt258 in Richtung der ersten Oberfläche101 vorragen. Ein gitterförmiger nicht poröser Abschnitt des Halbleiterbereichs100 bettet die Oxidsäulen259 lateral ein. An einer zur zweiten Oberfläche102 orientierten Seite kann das vergrabene Oxidgebiet250 eine gitterförmige Aussparung257 enthalten, die zu den vertikalen Projektionen der Oxidsäulen259 lateral gleich beabstandet ist und die mit nicht porösem einkristallinem Halbleitermaterial gefüllt sein kann. Für weitere Details des vergrabenen Oxidgebiets250 wird auf die Beschreibung der1A bis12B verwiesen. - Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.
Claims (29)
- Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Hilfsmaske mit einer Vielzahl von Maskenöffnungen auf einer Hauptoberfläche eines kristallinen Halbleitersubstrats; Ausbilden einer porösen Struktur im Halbleitersubstrat, wobei die poröse Struktur eine poröse Schicht in einer Distanz zur Hauptoberfläche und poröse Säulen umfasst, die von der porösen Schicht in Richtung der Hauptoberfläche vorragen und durch einen nicht porösen Bereich lateral voneinander getrennt sind; und Ausbilden einer nicht porösen Vorrichtungsschicht auf dem nicht porösen Bereich und auf den porösen Säulen.
- Verfahren nach
Anspruch 1 , ferner umfassend: Abdünnen des Halbleitersubstrats von einer der Hauptoberfläche gegenüberliegenden Rückseite aus, wobei das Abdünnen als Antwort auf eine Detektion einer Freilegung der porösen Struktur gestoppt wird. - Verfahren nach
Anspruch 2 , ferner umfassend: selektives Entfernen der porösen Struktur. - Verfahren nach einem der
Ansprüche 1 bis3 , wobei ein Ausbilden der nicht porösen Vorrichtungsschicht eine Wärmebehandlung in einer Wasserstoff enthaltenden Atmosphäre umfasst, um eine nicht poröse kristalline Startschicht zu bilden. - Verfahren nach
Anspruch 4 , wobei ein Ausbilden der Vorrichtungsschicht ein Ausbilden einer Hauptschicht auf der Startschicht mittels Epitaxie umfasst. - Verfahren nach
Anspruch 1 , ferner umfassend: Ausbilden einer Oxidschicht aus zumindest einem unteren Abschnitt der porösen Struktur. - Verfahren nach
Anspruch 6 , wobei die Oxidschicht teilweise in einem nicht porösen Basisbereich zwischen der porösen Struktur und einer der Hauptoberfläche gegenüberliegenden Seite gebildet wird. - Verfahren nach
Anspruch 6 , wobei ein dichter unterer Bereich der Oxidschicht auf Kosten eines nicht porösen Basisbereichs zwischen der porösen Struktur und einer der Hauptoberfläche gegenüberliegenden Seite gebildet wird und ein weniger dichter Bereich der Oxidschicht aus einem Bereich der porösen Struktur gebildet wird. - Verfahren nach einem der
Ansprüche 6 bis8 , wobei ein Ausbilden der Oxidschicht zumindest eine einer anodischen Oxidation und einer thermischen Oxidation umfasst. - Verfahren nach einem der
Ansprüche 6 bis9 , wobei die porösen Säulen in Säulenabschnitte der Oxidschicht umgewandelt werden. - Verfahren nach
Anspruch 10 , wobei ein Ausbilden der Vorrichtungsschicht ein epitaktisches Wachstum umfasst, wobei die Säulenabschnitte der Oxidschicht lateral überwachsen werden. - Verfahren nach einem der
Ansprüche 6 bis11 , ferner umfassend: Abdünnen des Halbleitersubstrats von einer der Hauptoberfläche gegenüberliegenden Rückseite aus, wobei das Abdünnen als Antwort auf eine Freilegung der Oxidschicht gestoppt wird. - Verfahren nach
Anspruch 12 , ferner umfassend: selektives Entfernen der Oxidschicht. - Verfahren nach einem der
Ansprüche 1 bis13 , wobei die Maskenöffnungen ein regelmäßiges Muster bilden. - Verfahren nach einem der
Ansprüche 1 bis14 , wobei eine Querschnittsfläche der Maskenöffnungen höchstens 25 µm2 beträgt. - Verfahren nach einem der
Ansprüche 1 bis15 , wobei eine Distanz von Mitte zu Mitte der Maskenöffnungen höchstens 10 µm beträgt. - Verfahren nach einem der
Ansprüche 1 bis16 , wobei ein Flächenverhältnis der Maskenöffnungen zur Hauptoberfläche höchstens 1:2 beträgt. - Verfahren nach einem der
Ansprüche 1 bis17 , wobei die Hilfsmaske ein Gitter oder eine Vielzahl von regelmäßig angeordneten Gittern bildet. - Verfahren nach einem der
Ansprüche 1 bis18 , wobei die poröse Struktur mittels Anodisierung gebildet wird. - Verfahren nach einem der
Ansprüche 1 bis19 , ferner umfassend: Ausbilden einer Hilfsschicht auf einem Basissubstrat, um das Halbleitersubstrat zu bilden, wobei die Hilfsschicht und das Basissubstrat einen Übergang bilden und eine freigelegte Oberfläche der Hilfsschicht die Hauptoberfläche des Halbleitersubstrats bildet, wobei der Übergang einer eines pn-Übergangs, eines n++/n--Übergangs und eines p++/p--Übergangs ist. - Verfahren nach
Anspruch 18 , ferner umfassend: Ausbilden dotierter Säulen eines Leitfähigkeitstyps des Basissubstrats in der vertikalen Projektion der Maskenöffnungen, wobei die dotierten Säulen sich von der Hauptoberfläche zum Übergang erstrecken. - Verfahren nach einem der
Ansprüche 1 bis21 , wobei die poröse Struktur eine Vielzahl lateral getrennter Inselbereiche enthält. - Halbleitersubstrat, umfassend: eine poröse Schicht in einer Distanz zu einer Hauptoberfläche des Halbleitersubstrats; poröse Säulen, die sich von der porösen Schicht in Richtung der Hauptoberfläche erstrecken; und einen nicht porösen Bereich, der die porösen Säulen lateral voneinander trennt.
- Halbleitersubstrat nach
Anspruch 23 , wobei die poröse Schicht eine gitterförmige Kerbe an einer der Hauptoberfläche gegenüberliegenden Seite aufweist, wobei Maschen der gitterförmigen Kerbe zwischen den porösen Säulen lateral zentriert sind. - Halbleitersubstrat nach
Anspruch 23 , ferner umfassend: eine Oxidschicht zwischen der porösen Schicht und einer der Hauptoberfläche gegenüberliegenden Rückseite, wobei die Oxidschicht an die poröse Schicht grenzt. - Halbleitersubstrat nach
Anspruch 25 , wobei die Oxidschicht eine gitterförmige Einkerbung an einer der Hauptoberfläche gegenüberliegenden Seite aufweist und Maschen der gitterförmigen Einkerbung zwischen den porösen Säulen lateral zentriert sind. - Halbleitersubstrat nach einem der
Ansprüche 23 bis26 , wobei eine Querschnittsfläche der porösen Säulen höchstens 25 µm2 beträgt. - Halbleitervorrichtung, umfassend: einen porösen Schichtbereich in einer Distanz zu einer ersten Oberfläche eines Halbleiterbereichs; poröse Säulenbereiche, die sich von dem porösen Schichtbereich in Richtung der ersten Oberfläche erstrecken, wobei die porösen Säulenbereiche lateral voneinander getrennt sind.
- Halbleitervorrichtung nach
Anspruch 28 , wobei der poröse Schichtbereich eine gitterförmige Vertiefung an einer der Hauptoberfläche gegenüberliegenden Seite aufweist, wobei Maschen der gitterförmigen Vertiefung zwischen den porösen Säulenbereichen zentriert sind.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102017120535.7A DE102017120535B4 (de) | 2017-09-06 | 2017-09-06 | Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren |
US16/122,456 US10714377B2 (en) | 2017-09-06 | 2018-09-05 | Semiconductor device and semiconductor wafer including a porous layer and method of manufacturing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102017120535.7A DE102017120535B4 (de) | 2017-09-06 | 2017-09-06 | Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102017120535A1 true DE102017120535A1 (de) | 2019-03-07 |
DE102017120535B4 DE102017120535B4 (de) | 2021-08-12 |
Family
ID=65363462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102017120535.7A Active DE102017120535B4 (de) | 2017-09-06 | 2017-09-06 | Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren |
Country Status (2)
Country | Link |
---|---|
US (1) | US10714377B2 (de) |
DE (1) | DE102017120535B4 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109072451B (zh) | 2016-03-18 | 2021-08-03 | 麻省理工学院 | 纳米多孔半导体材料及其制造 |
CN111937120A (zh) * | 2018-04-05 | 2020-11-13 | 麻省理工学院 | 多孔和纳米多孔半导体材料及其制造 |
WO2021066193A1 (ja) * | 2019-10-03 | 2021-04-08 | 株式会社Flosfia | 半導体素子 |
US11515408B2 (en) * | 2020-03-02 | 2022-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Rough buffer layer for group III-V devices on silicon |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040058555A1 (en) * | 1997-12-30 | 2004-03-25 | Hubert Moriceau | Process for the transfer of a thin film comprising an inclusion creation step |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006069152A (ja) * | 2004-09-06 | 2006-03-16 | Canon Inc | インクジェットヘッド及びその製造方法 |
-
2017
- 2017-09-06 DE DE102017120535.7A patent/DE102017120535B4/de active Active
-
2018
- 2018-09-05 US US16/122,456 patent/US10714377B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040058555A1 (en) * | 1997-12-30 | 2004-03-25 | Hubert Moriceau | Process for the transfer of a thin film comprising an inclusion creation step |
Non-Patent Citations (1)
Title |
---|
TSAO, Sylvia S.: Porous silicon techniques for SOI structures. In: IEEE Circuits and Devices Magazine. 1987, Vol. 3, No. 6, S. 3-7. ISSN 8755-3996. DOI: 10.1109/MCD.1987.6323172. URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=6323172 [abgerufen am 2017-12-13]. * |
Also Published As
Publication number | Publication date |
---|---|
US20190074212A1 (en) | 2019-03-07 |
DE102017120535B4 (de) | 2021-08-12 |
US10714377B2 (en) | 2020-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102014101937B4 (de) | Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung | |
DE102013022570B4 (de) | Halbleiterbauelement und verfahren zu seiner herstellung | |
DE102016120771B3 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält | |
DE102014108309B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit ausgerichteten Kontaktstöpseln und Halbleitervorrichtung | |
DE102017102127B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur | |
DE102014100883B4 (de) | Halbleitervorrichtungen mit einer Superübergangsstruktur, die eine vertikale Fremdstoffverteilung hat | |
DE102017120535B4 (de) | Halbleitervorrichtung und Halbleitersubstrat, das eine poröse Schicht enthält, und Herstellungsverfahren | |
DE102014107325A1 (de) | Halbleiterbauelement | |
DE102016124207B4 (de) | Verfahren zur bildung vergrabener isolierungsgebiete | |
DE102014117719A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mittels elektrochemischen Ätzens, Halbleitervorrichtung und Superjunction-Halbleitervorrichtung | |
DE102006025218A1 (de) | Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben | |
DE102019108754A1 (de) | Halbleitervorrichtung mit einem porösen bereich, waferverbundstruktur und verfahren zum herstellen einerhalbleitervorrichtung | |
DE102017115412A1 (de) | Verfahren zur Herstellung eines Supberjunctionbauelements | |
DE102014117974A1 (de) | Elektronische Vorrichtung, Verfahren zur Herstellung einer elektronischen Vorrichtung und Verfahren zum Betreiben einer elektronischen Vorrichtung | |
DE3242736A1 (de) | Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren | |
DE102011054784B4 (de) | Integrierte Schaltungstechnologie mit verschiedenen Bauelementepitaxialschichten und Verfahren zu dessen Herstellung | |
DE102015122828A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung | |
DE102014101859B4 (de) | Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung | |
DE102016109165A1 (de) | Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen | |
DE102016104968B3 (de) | Verfahren zum herstellen von halbleitervorrichtungen mit transistorzellen, halbleitervorrichtung und mikroelektromechanische vorrichtung | |
DE102016104757B4 (de) | Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors | |
DE102014116631B4 (de) | Junction-feldeffekttransistorzelle mit lateralem kanalbereich | |
DE102012108473B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102017104918A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsstruktur | |
DE102017106202B4 (de) | Verfahren zum herstellen einer halbleitervorrichtung, umfassend eine ätzung eines halbleitermaterials |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |