DE10201645A1 - Verfahren zur Codierung und Authentifizierung von Halbleiterschaltungen - Google Patents

Abstract

Eine elektrische Eigenschaft einer Materialschicht (3) oder schichtartigen Materialstruktur wird an verschiedenen Stellen gemessen, die mit Anschlusskontakten (5, 6) versehen sind. Von einem jeweiligen Wert wird ein über eine Grundgesamtheit von IC-Chips genommener Mittelwert der Messung subtrahiert und aus dem so gewonnenen Ergebnis zu jedem IC-Chip ein digitales Wort zur Identifizierung des betreffenden Chips gebildet. Die Messung kann mit einer Kreuzkorrelation vorgenommen werden, bei der die Messbereiche über Kreuz angeordnet sind.

Description

• Zur Echtheitsprüfung von elektronischen Datenträgern wird ein Verfahren zur Authentifizierung bzw. eindeutigen Identifizierung eines Schaltkreises auf einem IC-Chip benötigt. Dazu ist es notwendig, ein für jedes Exemplar eines IC-Chips charakteristisches Merkmal zu generieren, das elektrisch auslesbar, zugleich aber zufällig erzeugt und möglichst schlecht manipulierbar bzw. reproduzierbar sein soll.
• In der EP 0313 967 B1 ist ein Verfahren zur Echtheitsprüfung eines Datenträgers mit integriertem Schaltkreis beschrieben. In dieser Schrift wird gezeigt, dass ein Schaltkreis nicht nur nach seinem Typ, Layout etc. klassifiziert werden kann, um sich gegen den Einsatz von Simulationsschaltungen zu schützen, sondern dass individuelle Größen bestimmt werden können, die überwiegend aus Fabrikationsstreuungen bei der Herstellung des Schaltkreises resultieren und jeden einzelnen Schaltkreis individuell kennzeichnen. Als Beispiel ist die Speicherzelle eines EEPROM-Speichers angegeben, deren Isolierschichten bedingt durch Fertigungstoleranzen bei der Herstellung variieren. Eine bestimmte Streubreite bei der Herstellung ergibt sich insbesondere in der Dicke der einzelnen Schichten sowie der Güte bzw. Reinheit des Materials, der Homogenität und Menge der Dotierung des Halbleitermaterials und ähnlichen Parametern. Weitere mögliche Echtheitsmerkmale eines IC-Chips sind die statische oder dynamische Eingangskennlinie, die insbesondere im Bereich der Einsatzspannung von Schaltkreis zu Schaltkreis stark variiert und damit ein den Schaltkreis kennzeichnendes Merkmal darstellt, sowie die sich zufällig ergebende Oberflächenstruktur des Chips, insbesondere bei nicht polierten Chips, bei denen auf der Rückseite eine durch den Sägevorgang stark ausgeprägte Struktur vorhanden ist, die abgetastet werden kann.
• Neben einer Nutzung solcher in der Patentschrift als Beispiele genannter Identifizierungsmerkmale, die durch den Fabrikationsprozess zufällig entstehen und weitgehend unbeeinflussbar auftretende Eigentümlichkeiten darstellen, ist es möglich, gezielt Zufallsstrukturen auf oder in dem integrierten Schaltkreis herzustellen, die, einmal ausgebildet, nicht in identischer Form nachgebildet werden können und somit ebenfalls als Identifizierungsmerkmal des einzelnen Schaltkreises genutzt werden können. Dies können in oder auf dem Chip vorhandene metallische Beschichtungen mit einer wirren Flächenstruktur sein, die durch eine Widerstandsmessung, vorzugsweise an mehreren Stellen, identifizierbar ist.
• Die die Echtheit des integrierten Schaltkreises belegenden individuellen Kenndaten können in verschlüsselter oder auch unverschlüsselter Form im Chip selbst oder außerhalb, z. B. in einer Zentrale, gespeichert werden. Bei der Echtheitsprüfung kann ein Vergleich der Daten im Chip selbst, im Terminal oder in der Zentrale erfolgen. Des Weiteren ist es auch möglich, den Chip an seinen Träger, z. B. an eine Karte, anzubinden, indem man die Kenndaten in einer kartenspezifischen Form auf der Karte speichert.
• In der Veröffentlichung 2000 IEEE International Solid-State Circuits Conference, WP 22.6 IC Identification Circuit using Device Mismatch, Seiten 372-373, ist beschrieben, dass eine Identifizierung integrierter Schaltungen erfolgen kann, indem eindeutige und zu wiederholten Malen feststellbare Informationen aus der Zufallsbedingtheit extrahiert werden, die der Siliziumprozesstechnik innewohnt. Auch hier ist als Beispiel eine Transistorstruktur näher erläutert, deren Spannungen und Drainströme ausgemessen wurden.
• In der Veröffentlichung von S. Maeda et al. in Tech. Dig. IEDM 2001, S. 759-762, ist angegeben, dass es grundlegende Schwierigkeiten bereitet, tatsächlich zufällige Variationen zu erhalten, weil herstellungsbedingte Variationen wie die Variation der Gatelänge oder systematisch durch den Herstellungsprozess erzeugte großflächige Dotierstoffschwankungen die charakteristische Variation überwiegen, wenn die Bauelementgröße klein ist, um einen überwiegenden Effekt der atomistischen Dotierstofffluktuation zu erhalten. Echte Zufallszahlen lassen sich jedoch nicht durch Prozessschwankungen, sondern nur durch atomistische Effekte erzeugen, da die herstellungsbedingte Schwankung bei jeder neuen Herstellung reproduziert wird.
• In R. J. Baker, H. W. Li, D. E. Boyce: "CMOS - Circuit Design, Layout, and Simulation", IEEE Press 1998, ist auf den Seiten 594 und 595 im Abschnitt 24.1.4 ein Verfahren der Kreuzkorrelation beim Differentialverstärker beschrieben, bei dem ein vollständig symmetrisches Layout zur Eliminierung von Prozessgradienten dient.
• Aufgabe der vorliegenden Erfindung ist es, ein praktikables Verfahren zur Codierung und Authentifizierung von IC-Chips anzugeben.
• Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
• Bei dem Verfahren wird eine elektrisch messbare Eigenschaft zwischen Messbereichen oder Anschlusskontakten einer Materialschicht oder einer schichtartigen Materialstruktur, die auf einer Grundgesamtheit von IC-Chips vorgesehen wird, gemessen. Für jeden IC-Chip ist eine Mehrzahl von Messbereichen oder Anschlusskontakten vorhanden, die in einem Raster oder in einer bestimmten Anordnung über die Materialschicht oder Materialstruktur verteilt sind. Von einem jeweiligen Messwert wird ein über die Grundgesamtheit genommener Mittelwert dieser Messung subtrahiert und aus dem so gewonnenen Ergebnis zu jedem IC-Chip ein digitales Wort zur Identifizierung des betreffenden Chips gebildet.
• Es handelt sich nicht um eine Transistorstruktur oder eine zufällig aufgebrachte Materialverteilung, sondern bereits die sich ergebenden zufälligen Fluktuationen in der Anordnung der Atome oder Moleküle bei der Ausbildung der betreffenden Materialschicht werden zur eindeutigen Kennzeichnung des jeweiligen IC-Chips verwendet.
• Die Messbereiche oder Anschlusskontakte, zwischen denen die Eigenschaft gemessen wird, können in jeweils mindestens zwei gleich große Teile aufgeteilt werden, die jeweils elektrisch leitend miteinander verbunden sind und so zueinander angeordnet sind, dass zu jedem Paar von Bereichen zwischen denen gemessen wird, mindestens ein Paar von Geraden mit genau einem Schnittpunkt angegeben werden kann, auf denen jeweils die Teile, die zu demselben Bereich gehören, beidseitig des Schnittpunktes liegen. Die Messung wird daher unter Einbeziehung einer Kreuzkorrelation vorgenommen, mit der die bei der Herstellung der Grundgesamtheit von IC-Chips auftretenden und nicht vermeidbaren prozessbedingten Schwankungen, die unabhängig von der Codierung der IC-Chips sind, weitgehend kompensiert werden können.
• Die Ausgestaltungen des Verfahrens sehen insbesondere vor, eine zufallsbedingte Materialstruktur auf ein Raster oder zumindest eine bestimmte Anordnung von Anschlusskontakten aufzubringen. Alternativ kann durch eine elektrische Belastung der Bauelemente eine individuelle Kennzeichnung der betreffenden Materialschicht erfolgen. Darüber hinaus wird angegeben, wie durch eine geeignete Anordnung sowie eine geeignete Durchführung der Messung des elektrischen Widerstandes bzw. der Impedanz der Materialschicht zwischen bestimmten Bereichen und eine geeignete Auswertung ein Identifizierungsmerkmal eines jeweiligen IC-Chips eindeutig bestimmt werden kann.
• Es folgt eine genauere Beschreibung von Ausführungsbeispielen anhand der Fig. 1 bis 4.
• Die Fig. 1 zeigt eine schematische Schnittansicht des IC- Chips.
• Die Fig. 2 zeigt ein Diagramm für die Anordnung der Teile der Messbereiche.
• Die Fig. 3 zeigt ein Schema für eine Ausgestaltung einer Materialstruktur auf einem Raster von Anschlusskontakten.
• Die Fig. 4 zeigt ein für die Auswertung geeignetes Schaltschema.
• In der Fig. 1 ist ein IC-Chip dargestellt, bei dem ein Identifizierungsmerkmal durch eine individuelle elektrisch messbare Eigenschaft gegeben ist und mit Mitteln zu deren Bestimmung einer Überprüfung zugänglich gemacht wird. Die besagte Eigenschaft ist in einer Materialschicht 3 oder zumindest Anteilen dieser Materialschicht oder in einer schichtartigen Materialstruktur vorhanden, und die Mittel zur Bestimmung dieser Eigenschaft umfassen eine Mehrzahl von Anschlusskontakten 6, die bei dem Ausführungsbeispiel der Fig. 1 mittels Kontaktlochfüllungen 5 in einem Dielektrikum 4 an verschiedenen Stellen mit der Materialschicht 3 verbunden sind. Bei dem IC-Chip der Fig. 1 ist die Materialschicht 3 mittels einer Isolationsschicht 2 von einem Substrat 1 getrennt.
• Auf dem IC-Chip können im Prinzip beliebige integrierte Schaltungen und einzelne Bauelemente, die hier nicht dargestellt sind, in einer an sich bekannten Weise integriert sein. Bei der Auswahl des Materials der Materialschicht 3 kommt es nur darauf an, dass dieses Material bei der Herstellung der Schicht mit zufällig schwankenden Ausprägungen zumindest einer physikalischen Eigenschaft, die elektrisch ausgelesen werden kann, ausgebildet wird. Eine solche Zufälligkeit ergibt sich z. B. bei Festkörpern mit einer ungeordneten Kristallstruktur oder einer solchen, die nur eine Nahordnung aufweist. Die Zufälligkeit entsteht hier inhärent durch die Anordnung der Atome beim Wachstum der Materialschicht.
• Dafür geeignete Materialien sind Polysilizium, Schichten aus Polymeren, als Schicht aufgebrachte Carbon-nano-Tubes oder als Schicht aufgebrachte kristalline Desoxyribonucleinsäure (DNA). Ebenso entstehen zufällige Materialeigenschaften bei der Dotierung oder bei der Verunreinigung von Materialien, insbesondere von Halbleitermaterialien. Die Dotierung oder Verunreinigung bewirkt einen unterschiedlichen elektrischen Widerstand des Materials (Diffusionswiderstand). Durch die Dotierung kann auch der Kanal eines MOSFETs oder der Emitter- Basis-Collector-Übergang eines Bipolartransistors geändert werden. Derartige Verunreinigungen können auch gezielt und ohne zusätzliche elektrische Funktion eingebracht werden, wie zum Beispiel die Dotierung von Silizium mit Kohlenstoff (C) oder Germanium (Ge). Die an der Grenzfläche zwischen Silizium und Siliziumdioxid vorkommenden Störstellen sind auch zufälligen Schwankungen unterworfen. Zufällige Materialeigenschaften wie Diffusions-, Wannen-, Metall- oder Polysilizium- Widerstände, die im Herstellungsprozess ohnehin vorgesehen sind, können ausgenutzt werden, um die Zufälligkeit zu erzeugen.
• Die Materialschicht wird strukturiert und mit Anschlusskontakten versehen. Diese Anschlusskontakte 6 können wie in dem Beispiel der Fig. 1 auf der Oberseite des IC-Chips angebracht sein. Statt dessen ist es möglich, über geeignete Leiterbahnen oder leitfähig dotierte Bereiche im Halbleitermaterial elektrisch leitende Verbindungen der zum Messen der Materialschicht vorgesehenen Anschlusskontakte zu dafür vorgesehenen Anschlüssen der integrierten Schaltung auszubilden. Durch eine Dotierung des Halbleitermaterials, gegebenenfalls unter Verwendung einer Maske, kann der Widerstand des Materials auch lokal verändert werden. Das geschieht bei Silizium z. B. durch Einbringen von Kohlenstoffatomen oder Germaniumatomen. Die gewünschte Zufälligkeit stellt sich hier automatisch durch die Verteilung der Dotierstoffatome ein. Störstellen an Si/SiO₂-Grenzflächen, die sich zufällig ausbilden, sind die Ursache für das an sich bekannte so genannte RTS- Rauschen kleiner Transistoren, das ebenfalls zur Identifizierung des IC-Chips ausgemessen werden kann.
• Im Folgenden werden Ausführungsbeispiele geschildert, die zeigen, wie zufällige Schwankungen in der künstlich herbeigeführten Degradation von Schicht- oder Bauelementeigenschaften zur Identifizierung eines IC-Chips ausgenutzt werden können. Beispielsweise kann das Gate-Dielektrikum von MOS-Transistoren mit hohen Spannungen belastet werden. Diese Belastung (stress) führt dazu, dass das Gate-Dielektrikum, in der Regel ein Oxid des Halbleitermaterials, elektrisch leitfähig wird (elektrischer Durchbruch). Dieser Durchbruch erfolgt nach einer bestimmten Belastungsdauer. Wenn eine Grundgesamtheit (Ensemble) von Bauelementen einer solchen Belastung ausgesetzt wird, erfolgt der Durchbruch trotz gleicher Bedingungen nicht zum selben Zeitpunkt. Die Zeitpunkte der einzelnen Durchbrüche folgen einer zufallsbedingten Statistik (die durch eine Weibull-Verteilung beschrieben wird). Es ist also möglich, eine Grundgesamtheit von Transistoren zu belasten, so dass etwa 50% der Bauelemente einen Durchbruch zeigen, wobei die Charakterisierung (elektrische Erkennung) der Durchbruchs-Verteilung als Identifikationsmerkmal bei späterem Betrieb mit sehr kleinen Spannungen erfolgen kann, so dass keine weitere Belastung der Bauelemente erfolgt und die zufällig erzeugte Information erhalten bleibt. Diese Konfiguration liefert daher Informationen, die direkt als binäre Zustände interpretiert werden können, nämlich die Angabe, ob das Oxid leitet oder nicht leitet.
• Ferner sind auch andere Bauelement-Belastungen denkbar, z. B. die Belastung von MOS-Transistoren durch hochenergetische Ladungsträger im Kanalbereich (so genannte heiße Ladungsträger, die bei hohen Drainspannungen erzeugt werden). Die Belastungen erfolgen vorzugsweise in der Weise, dass sich als Folge der Drainstrom je nach Charakterisierungsarbeitspunkt des Transistors größenordnungsmäßig um einige 10^-4% bis 10% ändert. Die so erzeugte zufällige Verteilung der resultierenden Drainströme wird auch hier mittels eines schaltungstechnischen Verfahrens in die Binärwerte umgesetzt. Weitere Möglichkeiten, Bauelemente zur Erzeugung von Zufallseigenschaften zu belasten, sind die Erzeugung von Elektromigration auf elektrischen Leitungen, Gatespannungsstress von Transistoren bei hohen Temperaturen und Stress von Schaltungen, die zu Parameterveränderungen der Bauelemente führen, jedoch nicht zum vollständigen Verlust der Funktionalität, im Unterschied zum Durchbruch des Gateoxids.
• Alle diese Merkmale eignen sich zur Codierung von integrierten Schaltungen, da sie von Chip zu Chip zufällig schwanken und da sie auf Grund der mehr oder weniger atomaren Natur der Zufälligkeit der Schwankungen des betrachteten Materials bzw. der betrachteten Materialeigenschaften schwer zu fälschen sind. Bei dem für die Zufälligkeit entscheidenden Eigenschaften der angegebenen Beispiele handelt es sich nicht um Herstellungstoleranzen (z. B. Schwankungen in Länge, Breite oder Dicke einer Schicht), sondern um veränderliche Eigenschaften des Materials selbst. Die Herstellungstoleranzen sind den zufälligen Materialeigenschaften überlagert und werden, da sie sich aus anderen Gesetzmäßigkeiten heraus und insbesondere auf Grund systematischer Fehler ergeben, beim Auslesen der Identifizierungsmerkmale aus dem Ergebnis eliminiert. Dazu werden die herstellungsbedingten Schwankungen ermittelt und geeignet aus den Messergebnissen herausgefiltert.
• Die Schwankungen in der Struktur der zur Erzeugung einer zufallsbedingten Ausprägung eines Identifizierungsmerkmals benötigten Schicht sollen elektrisch ausgelesen werden können. Dazu kann z. B. der Strom, der Widerstand, die Kapazität oder die Induktivität, gegebenenfalls auch die Impedanz (komplexer Widerstand aus ohmschem, kapazitivem und induktivem Beitrag) zwischen Punkten dieser Schicht an einem oder mehreren Arbeitspunkten des betreffenden Bauelementes bzw. der Schaltung gemessen werden. Diese Messpunkte können innerhalb der Schicht vorhanden sein, wie in dem Beispiel der Fig. 1 nur an der Oberseite oder auch an zwei einander gegenüberliegenden Oberseiten, wobei dann die Eigenschaft der Schicht in ihrer gesamten Dicke festgestellt wird. Ebenso kann z. B. die temperatur- oder druckabhängige Änderung einer dieser Größen als charakteristisches Maß dienen. Zum Auslesen von Störstellen ist auch das an sich bekannte, so genannte Charge-Pumping-Verfahren oder das Messen des für einen Transistor charakteristischen Rauschens geeignet.
• Die Schwankungen in der Struktur der zur Erzeugung einer zufallsbedingten Ausprägung eines Identifizierungsmerkmals benötigten Materialschicht sind in der Praxis immer von herstellungsbedingten, oftmals nicht rein zufälligen Toleranzen überdeckt. Das bedeutet, dass der materialbedingte Mittelwert der betreffenden physikalischen Eigenschaft herstellungsbedingt schwankt. Für die Erkennung eines Identifizierungsmerkmals ist es wichtig, eine von diesen Schwankungen unabhängige Codierung, insbesondere in Form eines digitalen Wortes, zu erhalten. Zu diesem Zweck wird der Mittelwert der gemessenen Größe über eine Grundgesamtheit von IC-Chips ermittelt. Zieht man diesen Mittelwert von den gemessenen Einzelwerten ab, so sind die Differenzwerte bereits unabhängig von großflächigen Prozessschwankungen auf Wafer- oder Losebene.
• Da die zur Erzeugung der zufallsbedingten Ausprägung des Identifizierungsmerkmals notwendige Materialschicht eine gewisse Ausdehnung benötigt, ist es jedoch mit dieser Vorgehensweise noch nicht möglich, systematische Herstellungsfehler herauszumitteln. Um ein höheres Niveau an Zufälligkeit zu erreichen, wird vorzugsweise eine aus der analogen Schaltungstechnik an sich bekannte, so genannte kreuzgekoppelte Anordnung der ausgemessenen Bereiche der Materialschicht vorgenommen. Im einfachsten Fall werden zwei Schichtelemente miteinander verglichen. Diese Schichtelemente sind geeignet gewählte Bereiche der Materialschicht und werden (zunächst im einfachen Fall einer Kompensation erster Ordnung) jeweils in zwei gleich große und über Verbindungsleitungen elektrisch leitend miteinander verbundene Teile aufgeteilt, die so angeordnet sind, dass die beiden zu vergleichenden Schichtelemente als Kreuz zueinander angeordnet sind. Entsprechend kann dieses Grundprinzip auch für mehrere beteiligte Schichtelemente oder höhere Ordnungen der Kompensation von systematischen Fertigungsfehlern angewandt werden. Mit Hilfe dieses Verfahrens lassen sich Messwerte erzeugen, die sehr stark vom Zufall abhängen, so dass sie nur noch in digitale Größen umgewandelt zu werden brauchen, um geeignete digitale Codierungsworte als Identifizierungsmerkmale zu ergeben.
• Hierzu kann der gemessene Wert des einzelnen Schichtelements mit dem zuvor bestimmten Mittelwert verglichen werden. Eine logische Null wird dann z. B. einem Wert zugeordnet, der kleiner ist als der Mittelwert und von diesem um mindestens einen Rauschanteil, der zuvor berechnet wird, (A. Luck, S. Jung, R. Brederlow, R. Thewes, K. Goser, W. Weber: "On the Design Robustness of Threshold Logic Gates Using Multi Input Floating Gate MOS Transistors", Transactions on Electron Devices 47 (6), 2000, pp. 1231-1240) verschieden; eine logische Eins wird entsprechend einem Wert zugeordnet, der um einen geeigneten Rauschanteil größer ist als der Mittelwert. Der Bereich dazwischen eignet sich nicht für eine eindeutige Identifikation und wird vorzugsweise in einer ersten Kalibrierung ermittelt und für die spätere Identifikation nicht benützt.
• In der Fig. 2 sind im Schema Anordnungen von Bereichen einer Materialschicht dargestellt, die in diesem Sinn als Schichtelemente zur Bestimmung des Identifizierungsmerkmals verwendet werden können. Die Bereiche, zwischen denen der elektrische Widerstand bzw. die Impedanz gemessen wird, werden in jeweils mindestens zwei gleich große Teile aufgeteilt, die elektrisch leitend miteinander verbunden sind und so zueinander angeordnet sind, dass zu jedem Paar von Bereichen, zwischen denen gemessen wird, mindestens ein Paar von Geraden mit genau einem Schnittpunkt angegeben werden kann derart, dass auf jeder Geraden des Paares auf jeder Seite des Schnittpunktes Teile desselben Bereiches des Paares liegen.
• Das ist in der Fig. 2a für das Beispiel einer kreuzgekoppelten Anordnung von vier Elementen bzw. sechzehn Teilelementen in einem Array dargestellt. Die vier unschraffierten bzw. jeweils gleichartig schraffierten Bereiche gehören dabei als Teilelemente zu demselben Element. Zu jedem Paar solcher Bereiche lassen sich zwei diagonal verlaufende Geraden mit einem Schnittpunkt angeben, auf denen jeweils die zwei Teilelemente, die zu demselben Bereich gehören, beidseitig des Schnittpunktes liegen. Wenn die Teilelemente des Schemas der Fig. 2a zeilenweise und spaltenweise derart durchnummeriert werden, dass die Nummer a/b den Elementen der a-ten Zeile und der b-ten Spalte zukommt, dann liegen z. B. die beiden links oben vorhandenen Bereiche mit einer von links unten nach rechts oben weisenden Schraffur und die beiden links oben vorhandenen Bereiche ohne Schraffur (Teilelemente 1/1 und 2/2 bzw. 1/2 und 2/1) auf zwei verschiedenen Diagonalen des Diagramms. Entsprechendes gilt z. B. auch für die Teilelemente 2/2 und 4/4 bzw. 2/4 und 4/2 (Schraffur von links unten nach rechts oben bzw. senkrecht). Die gleichartig schraffierten Teilelemente, die zu jeweils demselben Messbereich gehören, sind elektrisch leitend miteinander verbunden, was der Übersichtlichkeit halber in der Fig. 2 weggelassen ist. Das zweite in der Fig. 2 dargestellte Diagramm 2b stellt eine zusätzlich benötigte Variante zur besseren Filterung von systematischen Fehlern gerader Ordnung dar. Falls diese Anordnung zusätzlich verwendet wird, werden die Anordnungen der Messbereiche gemäß Fig. 2a und gemäß Fig. 2b jeweils zweimal in der dargestellten kreuzgekoppelten Anordnung vorgesehen. Für diese hochsymmetrische Variante werden daher sechzehn Teilelemente pro Messbereich eingesetzt. Mit diesem Verfahren kann der Einfluss von räumlich großflächigen Prozessschwankungen effizient minimiert werden.
• Ein zufällig bestimmtes für die einzelne Schaltung charakteristisches digitales Wort der Länge von n Positionen lässt sich durch n + 1 Schichtelemente realisieren, vorausgesetzt, es gibt kein Rauschen. Wichtig ist auch, dass die betreffende Zahl an Schichtelementen mindestens um eins größer ist als n, damit die Ergebnisse statistisch unabhängig sind. Im Fall der realistischen Annahme nicht verschwindenden Rauschens (A. Luck, S. Jung, R. Brederlow, R. Thewes, K. Goser, W. Weber: "On the Design Robustness of Threshold Logic Gates Using Multi Input Floating Gate MOS Transistors", Transactions on Electron Devices 47 (6), 2000, pp. 1231-1240) müssen zur Sicherheit m zusätzliche Elemente berücksichtigt werden. Welche der n + m + 1 Schichtelemente nicht zu dem digitalen Wort beitragen, kann durch mehrfache Messung der Werte oder Berechnung des Rauschens und Herausmitteln der Messungenauigkeit ermittelt werden.
• Eine weitere Verbesserung der Zufälligkeit ebenso wie ein Schutz gegen Reverse-Engineering ergibt sich, wenn nur einige Elemente in einem größeren Array von Schichtelementen zur Erzeugung des zufälligen digitalen Wortes verwendet werden. Dabei ist auf ein hohes Maß an räumlicher Symmetrie bei der Auswahl der ausgemessenen Elemente zu achten, um systematische Fehler soweit wie möglich zu kompensieren.
• Es ist möglich, eine zufallsbedingte Ausprägung eines Identifizierungsmerkmals mit einer Mehrzahl von Anschlusskontakten herzustellen, die in einem Raster oder zumindest in einer bestimmten Anordnung ausgerichtet und vorzugsweise aus Metall sind und deren Fläche typischerweise im Bereich von einigen tausend Quadratnanometern bis zu einigen Quadratmikrometern liegt. Auf die Anschlusskontakte wird ein Material aufgebracht, dessen Moleküle zum Teil eine elektrisch leitende Verbindung mit dem Material der Kontaktflächen eingehen, so dass auf zufällige Art und Weise ein elektrisch leitendes Netzwerk zwischen den Anschlusskontakten ausgebildet wird. Dieses Material kann Carbon-nano-Tubes, ein Polymer oder DNA umfassen und in flüssiger Form tropfenweise auf eine Anordnung von Anschlusskontakten aufgebracht werden. Bei Verwendung eines Lösungsmittels muss gegebenenfalls noch ein Verdunsten oder ein Austreiben der Flüssigkeit aus dem aufgebrachten Tropfen bewirkt werden. Die entstehende Materialstruktur kann als Codierungsmerkmal verwendet werden.
• Falls auf diese Weise Verbindungen aus Carbon-nano-Tubes hergestellt werden, sind diese je nach der Chiralität leitend, nichtleitend oder halbleitend. Außerdem können sie ineinander verschachtelt sein, da es so genannte Single-Wall-Tubes und so genannte Multi-Wall-Tubes gibt. Aus der unterschiedlichen Anzahl der Verbindungen und aus den unterschiedlichen elektrischen Eigenschaften ergibt sich das jeweilige elektrische Netzwerk. Leitende Moleküle weisen jedoch unabhängig von ihrer Länge einen konstanten elektrischen Widerstandswert auf.
• Statt dessen können auch in einem ersten Lösungsmitteltropfen relativ lange einsträngige DNA-Moleküle aufgebracht werden, die auf den Kontaktflächen immobilisiert werden. Mit einem weiteren Tropfen werden ebenfalls einsträngige, jedoch kurze bis sehr kurze DNA-Stränge hinzugegeben, die die bereits aufgebrachten längeren DNA-Stränge zu doppelsträngigen DNA-Molekülen ergänzen. Doppelsträngige Moleküle besitzen eine wesentlich höhere Leitfähigkeit als einsträngige. Da die Auffüllung mit kurzen DNA-Strängen nach statistischen Gesetzen geschieht, kann auch hiermit eine Netzwerkmatrix mit Codierungsmerkmalen erzeugt werden. Moleküle, die halbleitende Eigenschaften aufweisen oder mit solchen versehen werden können, liefern ein weiteres Identifizierungsmerkmal, da hierbei der elektrische Widerstand und die Stromstärke auch von der Richtung der angelegten Spannung abhängig sind.
• In der Fig. 3 ist als Beispiel für die Herstellung eines solchen Netzwerkes ein Schema von Anschlusskontakten 11, 12, 13, 14, 15, 21, 22, 23, 24, 25, 31, 32, 33, 34, 35, 41, 42, 43, 44, 45 dargestellt. Diese Anschlusskontakte sind zum Beispiel als metallische Kontaktflächen auf der Oberseite eines IC-Chips aufgebracht. Mit den eingezeichneten gekrümmten Linien sind durch langgestreckte Moleküle ausgebildete elektrisch leitende Verbindungen zwischen diesen Anschlusskontakten angedeutet. Zur Verbesserung der Übersichtlichkeit sind hier nur einige wenige solche Verbindungen eingezeichnet. Eine erste leitende Verbindung 51 ist zwischen den Anschlusskontakten 11 und 12 vorhanden; eine zweite leitende Verbindung 52 ist zwischen den Anschlusskontakten 13 und 33 vorhanden; eine dritte leitende Verbindung 53 ist zwischen den Anschlusskontakten 14 und 15 vorhanden; eine vierte leitende Verbindung 54 ist zwischen den Anschlusskontakten 13 und 22 vorhanden; eine fünfte leitende Verbindung ist nur auf dem Anschlusskontakt 21 vorhanden und trägt so nicht zur Ausbildung des Netzwerkes bei; eine sechste leitende Verbindung 56 verbindet die Anschlusskontakte 31, 41 und 43 miteinander; eine siebte leitende Verbindung 57 verbindet die Anschlusskontakte 32 und 42 miteinander; eine achte leitende Verbindung 58 führt von dem Anschlusskontakt 24 über den Anschlusskontakt 34 auf den Anschlusskontakt 44 und zurück zum Anschlusskontakt 34; eine neunte leitende Verbindung 59 verbindet die Anschlusskontakte 25, 35 und 45 miteinander; eine hier redundante zehnte leitende Verbindung 60 verbindet nochmals die Anschlusskontakte 35 und 45. Bei jedem IC-Chip wird das Raster aus Anschlusskontakten in derselben Form vorgesehen. Die leitenden Verbindungen bilden sich beim Aufbringen des Molekültropfens jeweils zufallsbedingt von Chip zu Chip unterschiedlich aus. Es kann auf sehr einfache Weise festgestellt werden, welche der Anschlusskontakte elektrisch leitend miteinander verbunden sind; gegebenenfalls kann auch die elektrische Leitfähigkeit der einzelnen Verbindungen bestimmt werden.
• Zum Auslesen der charakteristischen Schichteigenschaften werden die Schichtelemente, d. h. die mit Anschlusskontakten versehenen Bereiche der Materialschicht oder Materialstruktur, über einen geeigneten Decoder separat ausgelesen und die Werte gegebenenfalls zwischengespeichert. Die Verarbeitung der Messwerte kann entweder nach einer Analog-/Digital-Wandlung der zu untersuchenden analogen Messgrößen mit Hilfe eines Prozessors erfolgen oder auch mit den analogen Messwerten direkt durchgeführt werden.
• Die analoge Auswertung ist aufgrund der platzsparenden Realisierung von besonderem Interesse. Dabei vergleicht man den Wert eines ausgemessenen Bereiches an einem Eingang eines Komparators mit den Messwerten von parallel dazu oder gegebenenfalls untereinander auch in Reihe geschalteten weiteren ausgemessenen Bereichen, die an den anderen Eingang des Komparators geführt sind. Zur Normierung wird an den Eingängen des Komparators je ein Bezugswiderstand angebracht, um einen korrekten Vergleich zu ermöglichen. Statt dessen kann auch eine Bezugsspannung an einem Eingang des Komparators mit derjenigen Spannung am anderen Eingang des Komparators verglichen werden, die durch den Spannungsteiler zwischen einem einzelnen ausgemessenen Bereich der Materialschicht und der Parallelschaltung bzw. Reihenschaltung der übrigen Bereiche erzeugt wird. Der Komparator liefert in jedem Fall eine dem Zustand "0" oder "1" entsprechende Spannung als digitales Signal am Ausgang.
• Die erzeugten Zufallsworte sollten zur Initialisierung durch mehrere Messschritte ermittelt werden; die einzelnen digitalen Werte sollten in einem Speicher abgelegt werden, um so rauschempfindliche Bauelemente zu identifizieren. Diese können dann von der Verwendung im später zu erzeugenden Codewort ausgeschlossen werden. Wenn eine für sicherheitstechnische Anwendungen unbedenkliche Fehlertoleranz bei der Abfrage des dem IC-Chip zugewiesenen Codewortes zugelassen wird, kann auf den Speicher verzichtet werden. Es kann zusätzlich eine Stresseinheit in dem Decoder eingebaut sein, die dafür vorgesehen ist, die zufälligen Eigenschaften der IC-Chips durch künstlich erzeugte zufällige Schwankungen der Degradation der Materialeigenschaften herbeizuführen. Diese Stresseinheit zur Belastung des Bauelementes ist dann vorzugsweise in der integrierten Schaltung mit eingebaut. Die Belastung kann durch eine Rückkopplung der Stresseinheit mit der internen Erfassungseinheit erfolgen, was vor der ersten Inbetriebnahme der Schaltung ausgeführt wird.
• In der Fig. 4 ist ein Schema einer möglichen Realisierung eines Generators für das Codewort dargestellt. Es ist ein Decoder 7 vorhanden, an den die Anordnung 9 aus n + m + 1 ausgemessenen Bereichen der Materialschicht sowie eine Bezugsspannung Vref angeschlossen sind. Der Decoder schaltet die gewünschten Reihen- oder Serienschaltungen der Elemente sowie die einzelnen Elemente des Arrays an die Eingänge des Komparators, der in der rechts dargestellten Schaltungseinheit 10 angeordnet ist. Der Komparator vergleicht den Wert des für ein Identitätsbit zuständigen Elementes mit dem Mittelwert der anderen Elemente oder der Bezugsspannung Vref und erzeugt daraus entsprechende Bits "0" bzw. "1", die gespeichert werden können, um ein zuverlässiges Auslesen zu gewährleisten. In der Fig. 4 sind noch eine Speichereinheit 8 und die eventuell vorhandene Stresseinheit 20 dargestellt. Die Speichereinheit 8 verfügt vorzugsweise über eine Kontrolleinheit, mit der die Stresseinheit 20 und der Decoder 7 angesteuert werden. In der Stresseinheit wird nach Bedarf die für die Belastung der Bauelemente erforderliche elektrische Spannung erzeugt.
• Die Verwendung des zur Identifizierung vorgesehenen ID-Codewortes kann, je nach Anwendung, intern oder extern erfolgen. Bei einem internen Vergleich wird das ID-Codewort während der Fertigung der IC-Chips initialisiert und, evtl. codiert, in einem sicheren Speicher des Chips abgelegt. Zur Ausführungszeit, z. B. nach Eingabe von Power-on-Reset kann dann das ID- Codewort (dynamisch) abgefragt werden und entweder per HW- Mechanismus oder per SW-Mechanismus mit dem gespeicherten Bezugswert verglichen werden. Unter der Annahme, dass bei einer vollständigen Reproduktion des Bauelementes, z. B. durch Reverse-Engineering, das erzeugte individuelle Identifizierungsmerkmal auf Grund seiner zufälligen Ausprägung nicht eindeutig erkannt und reproduziert wird, weist ein Plagiat keine Übereinstimmung mit dem Bezugswert auf und kann als solches erkannt werden.
• Bei externer Nutzung des ID-Codewortes würde ein zuvor vom IC-Chip als sicher authentifiziertes Terminal über eine verschlüsselte Kommunikationsstelle vom Chip sowohl das zur Laufzeit ausgelesene ID-Codewort als auch den entsprechenden, vom Hersteller mittels digitaler Signatur signierten und gespeicherten Bezugswert erhalten. Mittels des öffentlichen Herstellerschlüssels ist das Terminal dann in der Lage, die Übereinstimmung der beiden Werte festzustellen. Die Sicherheit dieses Verfahrens beruht darauf, dass ein potenzieller Angreifer kein gültiges solches Datenpaar kennt und daher nicht in der Lage ist, mittels einfacher SW-Emulation auf eine entsprechende Anfrage des Terminals zu reagieren. Alternativ kann das ID-Codewort auch als analoges Signal übertragen und erst vom Terminal digital gewandelt werden. Bezugszeichenliste 1 Substrat
  2 Isolationsschicht
  3 Materialschicht
  4 Dielektrikum
  5 Kontaktlochfüllung
  6 Anschlusskontakt
  7 Decoder
  8 Speichereinheit
  9 Anordnung aus ausgemessenen Bereichen der Materialschicht
  10 Schaltungseinheit
  11, 12, 13, 14, 15 Anschlusskontakt
  20 Stresseinheit
  21, 22, 23, 24, 25 Anschlusskontakt
  31, 32, 33, 34, 35 Anschlusskontakt
  41, 42, 43, 44, 45 Anschlusskontakt
  51 erste leitende Verbindung
  52 zweite leitende Verbindung
  53 dritte leitende Verbindung
  54 vierte leitende Verbindung
  55 fünfte leitende Verbindung
  56 sechste leitende Verbindung
  57 siebte leitende Verbindung
  58 achte leitende Verbindung
  59 neunte leitende Verbindung
  60 zehnte leitende Verbindung
  

Claims (9)

1. Verfahren zur Codierung und Authentifizierung von Halbleiterschaltungen anhand eines Identifizierungsmerkmals, das als elektrisch messbare Eigenschaft einer Materialschicht (3) oder zumindest Anteilen einer Materialschicht oder schichtartigen Materialstruktur zukommt,
bei dem eine Materialschicht oder eine schichtartige Materialstruktur auf einer Grundgesamtheit von IC-Chips vorgesehen wird, die für jeden IC-Chip eine Mehrzahl von Messbereichen oder Anschlusskontakten (5, 6; 11, 12, 13, 14, 15, 21, 22, 23, 24, 25, 31, 32, 33, 34, 35, 41, 42, 43, 44, 45) umfasst, die in einem Raster oder in einer bestimmten Anordnung über die Materialschicht oder Materialstruktur verteilt sind,
dadurch gekennzeichnet, dass
die elektrisch messbare Eigenschaft zwischen den Messbereichen oder Anschlusskontakten der Materialschicht oder Materialstruktur gemessen und von einem jeweiligen Wert ein über die Grundgesamtheit genommener Mittelwert dieser Messung subtrahiert wird und
aus dem so gewonnenen Ergebnis zu jedem IC-Chip ein digitales Wort zur Identifizierung des betreffenden Chips gebildet wird.

2. Verfahren nach Anspruch 1, bei dem die Messbereiche oder Anschlusskontakte, zwischen denen die Eigenschaft gemessen wird, in jeweils mindestens zwei gleich große Teile aufgeteilt werden, die jeweils elektrisch leitend miteinander verbunden sind und so zueinander angeordnet sind, dass zu jedem Paar von Bereichen zwischen denen gemessen wird, mindestens ein Paar von Geraden mit genau einem Schnittpunkt angegeben werden kann, auf denen jeweils die Teile, die zu demselben Bereich gehören, beidseitig des Schnittpunktes liegen.

3. Verfahren nach Anspruch 1 oder 2, bei dem die Eigenschaft, die gemessen wird, der elektrische Widerstand bzw. die Impedanz ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Materialschicht oder Materialstruktur aus einem Material aus der Gruppe von Polysilizium, Polymer, Carbon-nano-Tubes, kristalliner Desoxyribonucleinsäure (DNA) und dotiertem oder verunreinigtem Halbleitermaterial ausgebildet wird.

5. Verfahren nach Anspruch 4, bei dem das Material mit Germanium oder Kohlenstoff dotiertes Silizium ist.

6. Verfahren nach Anspruch 4, bei dem Anschlusskontakte (11, 12, 13, 14, 15, 21, 22, 23, 24, 25, 31, 32, 33, 34, 35, 41, 42, 43, 44, 45) in einem Raster oder in einer bestimmten Anordnung auf der Materialschicht oder Materialstruktur aufgebracht werden, auf diese Anschlusskontakte Carbon-nano-Tubes, ein Polymer oder DNA tropfenweise als Flüssigkeit aufgebracht wird und so ein Netzwerk zufällig entstehender elektrischer Verbindungen zwischen den Anschlusskontakten ausgebildet wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem eine Grundgesamtheit von IC-Chips durch Anlegen einer elektrischen Spannung derart belastet wird, dass eine erkennbare und in ihrer statistischen Verteilung erfassbare Veränderung der elektrisch messbaren Eigenschaft eintritt und zumindest ein erheblicher Teil der Bauelemente wie vorgesehen funktionsfähig bleibt.

8. Verfahren nach Anspruch 7, bei dem eine Grundgesamtheit von Bauelementen mit Feldeffekttransistorstruktur, die eine Gate-Elektrode und ein Gate-Dielektrikum über einem in Halbleitermaterial als Kanalbereich vorgesehenen Bereich umfasst, durch Anlegen einer elektrischen Spannung derart belastet wird, dass eine erkennbare und in ihrer statistischen Verteilung erfassbare Veränderung der elektrischen Leitung des Gate-Dielektrikums stattfindet und zumindest ein erheblicher Teil der Bauelemente wie vorgesehen funktionsfähig bleibt.

9. Verfahren nach Anspruch 7, bei dem eine Grundgesamtheit von Bauelementen mit Feldeffekttransistorstruktur, die eine Gate-Elektrode und ein Gate-Dielektrikum über einem in Halbleitermaterial als Kanalbereich vorgesehenen Bereich umfasst, durch Anlegen einer elektrischen Spannung derart belastet wird, dass eine erkennbare und in ihrer statistischen Verteilung erfassbare Veränderung der elektrischen Leitung des Kanalbereichs infolge der Einwirkung hochenergetischer Ladungsträger im Kanalbereich stattfindet und zumindest ein erheblicher Teil der Bauelemente wie vorgesehen funktionsfähig bleibt.