DE102016203453A1 - Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement Download PDF

Info

Publication number
DE102016203453A1
DE102016203453A1 DE102016203453.7A DE102016203453A DE102016203453A1 DE 102016203453 A1 DE102016203453 A1 DE 102016203453A1 DE 102016203453 A DE102016203453 A DE 102016203453A DE 102016203453 A1 DE102016203453 A1 DE 102016203453A1
Authority
DE
Germany
Prior art keywords
semiconductor device
carrier
semiconductor
semiconductor chip
common plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102016203453.7A
Other languages
English (en)
Inventor
Hans-Hermann Oppermann
Kai Zoschke
Charles-Alix Manier
Martin Wilke
Tolga Tekin
Robert Gernhardt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE102016203453.7A priority Critical patent/DE102016203453A1/de
Priority to US16/081,768 priority patent/US10658187B2/en
Priority to PCT/EP2017/054727 priority patent/WO2017148991A2/de
Priority to EP17708731.9A priority patent/EP3424072B1/de
Publication of DE102016203453A1 publication Critical patent/DE102016203453A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

Die Anmeldung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements (27). Das vorgeschlagene Verfahren umfasst ein Bereitstellen eines flächigen Trägers (4) mit einer Oberseite (6) und einer Unterseite (7), wobei der Träger (4) eine durchgehende Aussparung (5) aufweist, die zwischen der Oberseite (6) und der Unterseite (7) verläuft. In einem weiteren Schritt wird eine Halbleiteranordnung (8) bereitgestellt. Die Halbleiteranordnung (8) weist einen Halbleiterchip (10) auf, der an einer Unterseite (11) elektrisch und/oder optisch aktive Bereiche (12) umfasst. Anschließend wird die Halbleiteranordnung (8) in der Aussparung (5) angeordnet, derart dass eine Unterseite (9) der Halbleiteranordnung (8) und die Unterseite (7) des Trägers (4) in einer gemeinsamen Ebene verlaufen. Daraufhin wird die Halbleiteranordnung (8) mit einer Vergussmasse (17) so vergossen, dass die Halbleiteranordnung (8) mit dem Träger (4) stoffschlüssig verbunden wird. Die Halbleiteranordnung (8) bildet mit dem Träger (4) und der Vergussmasse (17) ein Halbleitersystem (18). Anschließend wird das Halbleitersystem (18) durch Schleifen von oben so ausgedünnt, dass eine Oberseite (6) des Trägers und eine Oberseite (22) der Halbleiteranordnung (8) in einer gemeinsamen Ebene verlaufen.

Description

  • Die Anmeldung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß dem Oberbegriff des Anspruchs 1. Außerdem betrifft die Anmeldung ein Halbleiterbauelement.
  • Bei gängigen Verfahren zur Herstellung elektronischer Bauelemente ist es vorgesehen, zunächst ein Trägermaterial mit einer Aussparung herzustellen. Anschließend wird das Trägermaterial mit einer Unterseite auf einer Klebefolie angeordnet und ein aus einem Halbleiterwafer herausgetrennter Halbeiterchip wird in der Aussparung auf der Klebefolie angeordnet. Der Halbleiterwafer weist an seiner Unterseite typischerweise elektrisch aktive Bereiche auf. Der Halbleiterchip wird anschließend in eine Vergussmasse eingegossen, so dass der Halbleiterchip mit dem Trägermaterial verbunden und in der Aussparung fixiert ist. Daraufhin wird die Klebefolie abgelöst und es wird mittels Dünnschichttechnologie eine Umverdrahtungslage auf der Unterseite des Trägers und einer Unterseite des Halbleiterchips hergestellt. Die Umverdrahtungslage weist Leiterbahnen auf und stellt einen elektrisch leitfähigen Kontakt zwischen den elektrisch aktiven Bereichen des Halbeiterchips und gegebenenfalls auf der Umverdrahtungslage vorgesehenen Anschlussstellen zur Verbindung des Halbleiterchips mit weiteren Bauelementen her. Die Anschlussstellen, wie beispielsweise Kontaktpads, Lötkontakte oder Steckerkontakte, können hierbei über eine Fläche der Umverdrahtungslage verteilt sein, die deutlich größer ist als eine Fläche des Halbleiterchips.
  • Das oben beschriebene Herstellungsverfahren eignet sich insbesondere, wenn der Halbleiterchip lediglich an seiner Unterseite zu kontaktierende elektrische aktive Bereiche aufweist. Ungeeignet ist das Verfahren jedoch, wenn Halbleiterchips Verwendung finden sollen, die einer elektrischen Kontaktierung an ihrer Oberseite oder beispielsweise einer optischen Ein- oder Auskopplung bedürfen. Ein weiteres Problem, welches bei einer Verwendung derart hergestellter elektronischer Bauelemente häufig auftritt, ist eine unzureichende Abfuhr einer vom Halbeiterchip im Betrieb erzeugten Wärme.
  • Aufgabe der vorliegenden Anmeldung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements vorzuschlagen, durch das die oben genannten Nachteile bekannter Verfahren vermindert beziehungsweise ausgeräumt werden. Außerdem liegt der Anmeldung die Aufgabe zugrunde, ein entsprechendes Halbleiterbauelement vorzuschlagen.
  • Diese Aufgaben werden gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 1 sowie durch ein elektronisches Bauelement mit den Merkmalen eines nebengeordneten Anspruchs. Vorteilhafte Weiterbildungen ergeben sich mit den Merkmalen der abhängigen Ansprüche.
  • Das vorgeschlagene Verfahren zur Herstellung eines Halbleiterbauelements umfasst ein Bereitstellen eines flächigen Trägers mit einer Oberseite und einer Unterseite, wobei der Träger eine durchgehende Aussparung aufweist, die zwischen der Oberseite und der Unterseite verläuft. In einem weiteren Schritt wird eine Halbleiteranordnung bereitgestellt. Die Halbleiteranordnung weist einen Halbleiterchip auf, der an einer Unterseite elektrisch und/oder optisch aktive Bereiche umfasst. Anschließend wird die Halbleiteranordnung in der Aussparung angeordnet, derart dass eine Unterseite der Halbleiteranordnung und die Unterseite des Trägers in einer gemeinsamen Ebene verlaufen. Daraufhin wird die Halbleiteranordnung mit einer Vergussmasse so vergossen, dass die Halbleiteranordnung mit dem Träger stoffschlüssig verbunden wird. Die Halbleiteranordnung bildet mit dem Träger und der Vergussmasse ein Halbleitersystem. Anschließend wird das Halbleitersystem durch Schleifen von oben so ausgedünnt, dass eine Oberseite des Trägers und eine Oberseite der Halbleiteranordnung in einer gemeinsamen Ebene verlaufen.
  • Das Verfahren eignet sich zur Herstellung eines Halbleiterbauelements, das den flächigen Träger mit der Oberseite und der Unterseite umfasst, wobei der Träger die durchgehende Aussparung aufweist, die zwischen der Oberseite und der Unterseite verläuft. Das Halbleiterbauelementumfasst ferner die Halbleiteranordnung mit dem Halbleiterchip, der an der Unterseite die elektrisch und/oder optisch aktiven Bereiche umfasst, und die Vergussmasse, durch die die Halbleiteranordnung mit dem Träger stoffschlüssig verbunden ist. Die Unterseite der Halbleiteranordnung und die Unterseite des Trägers verlaufen in einer gemeinsamen Ebene und die Oberseite des Trägers und die Oberseite der Halbleiteranordnung verlaufen ebenfalls in einer gemeinsamen Ebene. In typischen Ausführungen bildet die Unterseite des Halbleiterchips die Unterseite der Halbleiteranordnung. Typischerweise ist die Oberseite und/oder die Unterseite des Halbleitersystems also planar beziehungsweise eben.
  • Das Halbleiterbauelement kann beispielsweise ein elektronisches Bauelement und/oder ein optisches Bauelement sein. Die elektrisch und/oder optisch aktiven Bereiche weisen beispielsweise photonisch integrierte Schaltungen (PIC), integrierte elektronische Schaltungen; diskrete elektronische Halbleiterbauelemente wie beispielsweise Dioden oder Transistoren (zum Beispiel GaN- oder SiC-basiert, insbesondere Bipolartransistoren mit isolierten Gate-Elektroden); optoelektronische Bauelemente wie Laserdioden, Photodioden oder Imagesensoren; und/oder photonische Bauelemente (beispielsweise Silizium-basiert).
  • Im Unterschied zu dem eingangs beschriebenen bekannten Verfahren ist die Oberseite der Halbleiteranordnung bei einer Verwendung des vorgeschlagenen Herstellungsverfahrens zugänglich. Es kann in manchen Ausführungen auch vorgesehen sein, dass eine Oberseite des Halbleiterchips nach dem Ausdünnen zugänglich ist. In diesem Fall kann beispielsweise eine Ein- oder Auskopplung von optischen Signalen über die Oberseite des Halbleiterchips erfolgen, was eine Vielzahl optoelektronischer oder photonischer Anwendungen ermöglicht. In typischen Ausführungen erfolgt eine Ein- und Auskopplung von optischen Signalen über die Unterseite des Halbleiterchips. Für eine optische Auskopplung auf der Oberseite beziehungsweise auf der Unterseite kann das Halbleiterbauelement auf der Ober- beziehungsweise Unterseite des Halbleitersystems beispielsweise optische Wellenleiter, beispielsweise Polymer-Wellenleiter, aufweisen. Es kann außerdem vorgesehen sein, dass der Halbleiterchip ebenfalls optische Wellenleiter aufweist, die evaneszent oder adiabatisch optisch an die Wellenleiter auf der Ober- beziehungsweise Unterseite des Halbleitersystems gekoppelt sind.
  • In typischen Ausführungen wird eine Höhe der Halbleiteranordnung infolge des Materialabtrags beim Ausdünnen des Halbleitersystems um mindestens 10 µm, vorzugsweise mindestens 50 µm, und/oder höchstens 500 µm, vorzugsweise höchstens 200 µm, verringert.
  • In weiteren Ausführungen kann es vorgesehen sein, dass die Oberseite der Halbleiteranordnung nach dem Ausdünnen des Halbleitersystems zumindest bereichsweise durch einen wärmeleitfähigen Kontakt mit einem Kühlkörper verbunden wird. Bei dem Kühlkörper kann es sich beispielsweise um einen metallischen oder einen keramischen Wärmespreizer handeln. Indem das Halbleitersystem so ausgedünnt wird, dass eine Oberseite des Trägers und eine Oberseite der Halbleiteranordnung in einer gemeinsamen Ebene verlaufen, kann der Kühlkörper auf einfache Weise sowohl mit der Oberseite der Halbleiteranordnung als auch mit der Oberseite des Trägers wärmeleitend verbunden werden. Hierdurch kann eine besonders effiziente Wärmeabfuhr von dem Halbleiterchip über die Oberseite der Halbleiteranordnung und die Oberseite des Trägers erreicht werden.
  • Es kann auch vorgesehen sein, dass die Oberseite der Halbleiteranordnung nach dem Ausdünnen des Halbleitersystems zumindest bereichsweise mit einem elektrisch leitfähigen Kontakt verbunden wird, der mit einer Oberseite des Halbleiterchips zumindest bereichsweise elektrisch leitfähig verbunden wird. Somit eignet sich das vorgeschlagene Verfahren insbesondere für Halbleiterbauelemente mit Halbleiterchips, insbesondere vertikal aufgebauten Halbleiterchips, die eine Rückseitenkontaktierung an ihrer Oberseite benötigen. Hierbei kann es sich beispielsweise um Dioden oder Feldeffekttransistoren mit Substratkontaktierungen handeln. Indem das Halbleitersystem so ausgedünnt wird, dass eine Oberseite des Trägers und eine Oberseite der Halbleiteranordnung in einer gemeinsamen Ebene verlaufen, können hierbei bekannte Verfahren zur Herstellung des elektrisch leitfähigen Kontaktes Verwendung finden, die sich insbesondere für planare Geometrien eignen, wie beispielsweise eine Dünnfilmtechnologie zur Herstellung eines löt- oder sinterfähigen Rückseitenkontakts oder einer Umverdrahtungslage.
  • Damit, dass die Oberseiten der Halbleiteranordnung und des Trägers in einer gemeinsamen Ebene verlaufen, ist gemeint, dass eine Ebene, die durch die meisten Punkte auf der Oberseite der Halbleiteranordnung verläuft, im Wesentlichen nicht gegenüber einer Ebene, die durch die meisten Punkte auf der Oberseite des Trägers verläuft, verkippt ist und außerdem gegenüber dieser Ebene keinen Versatz aufweist. In einer maximal verkippten Richtung schließen die entsprechenden Ebenen typischerweise einen Winkel von höchstens 5 Grad, vorzugsweise höchstens 2 Grad, ein. Ein Versatz der Ebenen beträgt im Bereich der Halbleiteranordnung höchstens 10 µm, vorzugsweise höchstens 5 µm, besonders vorzugsweise höchstens 2 µm. Analog gilt dies für die Unterseiten der Halbleiteranordnung und des Trägers.
  • Typischerweise sind die Oberseiten und Unterseiten des Trägers und der Halbleiteranordnung nicht vollständig planar. Es existiert aber typischerweise eine gemeinsame Ebene, zu der mindestens 90%, vorzugsweise mindestens 95%, von auf der Oberseite des Trägers und auf der Oberseite der Halbleiteranordnung befindlichen Punkten einen senkrecht zur gemeinsamen Ebene gemessenen Abstand von höchstens 5 µm, vorzugsweise höchstens 2 µm, besonders vorzugsweise höchstens 1 µm, aufweisen. Analog gilt dies für die Unterseiten der Halbleiteranordnung und des Trägers.
  • In typischen Ausführungen ist zwischen der Halbleiteranordnung und dem Träger ein Spalt ausgebildet. Die Aussparung im Träger ist in der Regel so ausgebildet, dass sich ein möglichst kleiner Spalt mit einer maximalen Spaltbreite von höchstens 200 µm, vorzugsweise höchstens 100 µm, ergibt. Der Spalt ist nach dem Vergießen der Halbleiteranordnung zumindest bereichsweise mit Vergussmasse gefüllt. Die Vergussmasse weist nach dem Ausdünnen des Halbleitersystems typischerweise ebenfalls eine Oberseite auf, die mit den Oberseiten des Trägers und der Halbleiteranordnung in einer gemeinsamen Ebene verläuft. Die Vergussmasse kann beispielsweise Polyimid und/oder Kunstharz und/oder Benzocyclobuten aufweisen.
  • Das Halbleitersystem kann durch Materialabtrag von dem Träger und von der Halbleiteranordnung ausgedünnt werden. In dieser typischen Ausführung wird sowohl in den Träger als auch in die Hableiteranordnung von oben hineingeschliffen. Durch ein gemeinsames Schleifen der Halbleiteranordnung und des Trägers kann eine planare Oberseite des Halbleitersystems gefertigt werden. Beispielsweise kann es vorgesehen sein, dass die Oberseite der Halbleiteranordnung durch ein Substrat des Halbleiterchips gebildet wird und dass der Halbleiterchip durch Materialabtrag von dem Substrat ausgedünnt wird. Insbesondere wenn der Halbleiterchip auf seiner Oberseite keine empfindlichen elektrisch und/oder optisch aktiven Bereiche aufweist, deren mögliche Zerstörung durch das Schleifen unerwünscht wäre, eignet sich diese Ausführung, um auf einfache Weise zu erreichen, dass die Oberseite des Trägers und die Oberseite der Halbleiteranordnung in einer gemeinsamen Ebene verlaufen.
  • Es kann in anderen Ausführungen vorgesehen sein, dass die Halbleiteranordnung an einer Oberseite eine Opferschicht aufweist, die beim Schleifen ausgedünnt wird. Durch Verwendung der Opferschicht kann das Ausdünnen der Halbleiteranordnung durchgeführt werden, ohne dass in den Halbleiterchip hineingeschliffen werden muss. Die Verwendung einer Opferschicht eignet sich insbesondere dann, wenn die Oberseite des Halbleiterchips elektrisch aktiv ist und/oder der Halbleiterchips an seiner Oberseite einen Rückseitenkontakt aufweist. Darüber hinaus kann insbesondere bei Halbleiterchips, die umweltbelastende Materialien, wie beispielsweise GaAs umfassen, verhindert werden, dass beim Schleifen umweltbelastender Abfall oder toxischer Schleifstaub produziert werden, welche insbesondere eine potentielle Gesundheitsgefährdung für Personen darstellen.
  • Die Opferschicht kann metallisches, keramisches oder halbleitendes Material aufweisen. Insbesondere Materialien mit einer hohen Wärmeleitfähigkeit eignen sich für die Opferschicht, da die Opferschicht in diesem Fall eine effiziente Wärmeabfuhr von dem Halbleiterchip gewährleisten kann. Darüber hinaus kann in gewissen Ausführungen eine elektrische Leitfähigkeit der Opferschicht erwünscht sein, beispielsweise damit die Opferschicht zur elektrischen Kontaktierung des Halbleiterchips verwendet werden kann. Metallische Opferschichten zeichnen sich beispielsweise durch eine hohe Wärmeleitfähigkeit und eine ebenfalls hohe elektrischen Leitfähigkeit aus.
  • Die Opferschicht kann beispielsweise auf einer Oberseite des Halbleiterchips abgeschieden werden. Hierbei können gängige Verfahren wie beispielsweise eine galvanische Abscheidung, ein Aufdampfen oder ein Sputterverfahren angewendet werden. Hierbei eignen sich das Aufdampfen und das Sputterverfahren typischerweise für geringe Dicken der Opferschicht von etwa 1 µm und weniger. Bei größeren Dicken eignet sich die galvanische Abscheidung. Durch ein Abscheiden der Opferschicht kann in der Regel eine gute Wärmeübertragung zwischen dem Halbleiterchip und der Opferschicht erreicht werden.
  • Es kann aber auch vorgesehen sein, dass die Opferschicht auf einer Oberseite des Halbleiterchips befestigt wird. Zum Befestigen der Opferschicht auf der Oberseite des Halbleiterchips können verschiedene bekannte Chipbonding-Verfahren wie beispielsweise Löten, Transient Liquid Phase Bonding, Thermokompressionsbonden, Ultraschallverschweißen, Sintern oder Kleben angewendet werden. Gegenüber dem Abscheiden der Opferschicht eignet sich das Befestigen insbesondere, wenn relativ dicke Opferschichten auf einfache Weise bereitgestellt werden sollen.
  • Durch das Schleifen in die Opferschicht beziehungsweise in den Hableiterchip können sehr glatte Oberseiten des Halbleitersystems im Vergleich zu alternativen Lösungen erzeugt werden. Eine alternative Lösung könnte beispielsweise vorsehen, zum Erzeugen einer planaren Oberseite eines Halbleitersystems anstatt des Schleifens eine Opferschicht auf den Halbleiterchip aufzubringen, die aufgrund ihrer Dicke einen bündigen Abschluss der Halbeiteranordnung mit der Oberseite des Trägers erzeugt. In diesem Fall wäre die Oberseite des Halbleitersystems jedoch beispielsweise aufgrund von Schrägschnitten der Halbleiterwafer weniger planar als im Fall einer Verwendung des vorgeschlagenen Herstellungsverfahrens.
  • In einigen Ausführungen wird vor dem Vergießen ein Hilfsträger bereitgestellt, auf dem der Träger angeordnet wird. Die Halbleiteranordnung kann in der Aussparung des Trägers auf dem Hilfsträger angeordnet werden. Hierbei kann beispielsweise zuerst die Halbleiteranordnung oder zuerst der Träger auf dem Hilfsträger angeordnet werden. Der Träger zeichnet sich durch eine im Wesentlichen planare Oberseite aus. Somit lässt sich auf einfache Weise erreichen, dass die Unterseite der Halbleiteranordnung und die Unterseite des Trägers in einer gemeinsamen Ebene verlaufen. Der Hilfsträger kann beispielsweise als Glasträger ausgeführt sein. Es kann beispielsweise auch vorgesehen sein, dass der Hilfsträger an einer Oberseite eine Klebefolie oder einen Klebefilm aufweist, auf der die Halbleiteranordnung und der Träger vor dem Vergießen angeordnet und durch die die Halbleiteranordnung und der Träger vor dem Vergießen fixiert werden.
  • Es kann vorgesehen sein, dass mindestens eine weitere Halbleiteranordnung bereitgestellt wird, die in der Aussparung angeordnet und in die Vergussmasse vergossen wird. Die weitere Halbleiteranordnung kann alle der hier in Hinblick auf die Halbleiteranordnung beschriebenen Merkmale aufweisen. Hierbei können die Hableiteranordnung und die weitere Halbleiteranordnung beispielsweise identische oder unterschiedliche Höhen aufweisen und/oder identische oder unterschiedliche Materialien umfassen.
  • Das Bereitstellen des Trägers umfasst typischerweise den Schritt des Einbringens der Aussparung in den Träger. Das Einbringen der Aussparung kann beispielsweise mittels Trockenätzen oder Laserschneiden erfolgen.
  • Der Träger weist typischerweise ein metallisches oder halbleitendes Material, insbesondere Silizium, auf. Insbesondere kann es vorgesehen sein, dass der Träger dasselbe Material wie der Halbleiterchip und/oder die gegebenenfalls vorgesehene Opferschicht aufweist. Daraus resultierende gleiche oder zumindest ähnliche Wärmeausdehnungskoeffizienten des Trägers und des Halbleiterchips und/oder der Opferschicht können mechanische Spannungen innerhalb des Halbleiterbauelements infolge einer Erwärmung oder Abkühlung reduzieren sowie eine damit gegebenenfalls einhergehende Schädigung des Halbleiterbauelements vermindern. In anderen Ausführungen kann der Träger beispielsweise Keramik oder Glas umfassen.
  • In einem weiteren Schritt kann eine Umverdrahtungslage auf einer Unterseite des Halbleitersystems hergestellt werden, wobei die Umverdrahtungslage Leiterbahnen umfasst, die mit den elektrisch und/oder optisch aktiven Bereichen des Halbleiterchips zumindest bereichsweise elektrisch leitfähig verbunden werden.
  • Allgemein können die hier in Bezug auf die Oberseite oder Unterseite des Halbleitersystems beschriebenen Maßnahmen zur elektrischen und/oder thermischen Kontaktierung in analoger Weise auch auf der Unterseite beziehungsweise Oberseite des Halbleitersystems vorgenommen werden.
  • Ausführungsbeispiele werden nachfolgend anhand der Abbildungen beschrieben. Es zeigen
  • 1–6 schematische Querschnitte während aufeinanderfolgender Verfahrensschritte bei der Herstellung eines Halbleiterbauelements,
  • 7 eine Aufsicht auf ein in 6 dargestelltes Halbleitersystem,
  • 8 und 9 schematische Ansichten während weiterer Verfahrensschritte bei der Herstellung eines Halbleiterbauelements und
  • 10–13 schematische Ansichten von Halbleiterbauelementen gemäß weiteren Ausführungen.
  • In 1 bis 6 ist ein Verfahren zur Herstellung eines Halbleiterbauelements illustriert. Wie 1 zeigt, wird bei diesem Verfahren zunächst ein Hilfsträger 1 bereitgestellt, dessen Oberseite 2 mit einem Klebefilm 3 versehen ist. Der Klebefilm 3 kann beispielsweise auf die Oberseite 2 des Hilfsträgers 1 geschleudert werden. Der Hilfsträger 1 kann beispielsweise als Glasträger ausgebildet sein. In einem weiteren Verfahrensschritt wird ein flächiger Träger 4, beispielsweise ein Silizium-Wafer, auf dem Klebefilm 3 angeordnet.
  • Wie in 2 dargestellt ist, weist der Träger 4 eine Aussparung 5 auf, die zwischen einer Oberseite 6 des Trägers 4 und einer Unterseite 7 des Trägers 4 verläuft. Wiederkehrende Merkmale sind in dieser und den folgenden Abbildungen mit den gleichen Bezugszeichen versehen. Die Aussparung 5 kann zuvor mittels gängiger Verfahren, beispielsweise durch Trockenätzen oder Laserschneiden, in den Träger 4 eingebracht werden. Anschließend wird eine Halbleiteranordnung 8 bereitgestellt.
  • Die Halbleiteranordnung 8 wird wie in 3 dargestellt auf dem Klebefilm 3 und in der Aussparung 5 des Trägers 4 angeordnet, so dass die Halbleiteranordnung 8 seitlich von dem Träger 4 umgeben ist. Hierbei kann es vorgesehen sein, dass die Halbleiteranordnung 8 eine geringere Höhe aufweist als der Träger 4, so dass der Träger 4 die Halbleiteranordnung 8 nach dem Anordnen der Hableiteranordnung 8 in der Aussparung 5 überragt, wie in 3 dargestellt ist. In anderen Ausführungen kann es aber auch vorgesehen sein, dass die Hableiteranordnung 8 nach dem Anordnen den Träger 4 überragt.
  • Die Hableiteranordnung 8 weist an ihrer Unterseite 9 einen Halbleiterchip 10 auf, der an seiner Unterseite 11 elektrisch und/oder optisch aktive Bereiche 12, im Folgenden als aktive Bereiche bezeichnet, umfasst. An seiner Oberseite 13 kann der Hableiterchip 10 beispielsweise ein Chipsubstrat 14 aufweisen, welches elektrisch leitfähig oder isolierend beziehungsweise semi-isolierend ausgebildet sein kann. Der Halbleiterchip 10 kann beispielsweise integrierte Schaltkreise und/oder photonisch integrierte Schaltungen umfassen. In den aktiven Bereichen 12 des Halbleiterchips 10 können beispielsweise Metallisierungen zur elektrischen Kontaktierung der integrierten Schaltkreise und/oder der photonisch integrierten Schaltungen vorgesehen sein.
  • Zusätzlich umfasst die Halbleiteranordnung 8 eine Opferschicht 15, die auf die Oberseite 13 des Halbleiterchips 10, beispielsweise mittels Ultraschallverschweißen, gebondet wurde. Es kann in anderen Ausführungen vorgesehen sein, dass die Opferschicht 15 auf dem Halbleiterchip 10 beispielsweise galvanisch abgeschieden wird. Die Opferschicht 15 weist eine hohe Wärmeleitfähigkeit auf. Des Weiteren weist eine Grenzfläche zwischen der Opferschicht 15 und der Oberseite 13 des Halbleiterchips 10 eine hohe Wärmeleitfähigkeit auf. Die Opferschicht 15 kann beispielsweise ein Metall aufweisen oder vollständig aus einem Metall gebildet sein. Zwischen der Halbleiteranordnung 8 und dem Träger 4 ist ein Spalt 16 ausgebildet.
  • In einem weiteren Schritt wird die Hableiteranordnung 8 mit einer Vergussmasse 17, beispielsweise mit Kunstharz, vergossen, wie in 4 dargestellt ist. Bei dem Vergießen wird der Spalt 16 mit der Vergussmasse 17 ausgefüllt. Außerdem bedeckt die Vergussmasse 17 nach dem Vergießen die Halbleiteranordnung 8. In weiteren Ausführungen bedeckt die Vergussmasse 17 nach dem Vergießen zusätzlich zu der Halbleiteranordnung 8 auch die Oberseite 6 des Trägers 4. Das Vergießen kann beispielsweise bei erhöhter Temperatur oder erhöhtem Druck erfolgen. Durch das Vergießen wird eine stoffschlüssige Verbindung zwischen der Vergussmasse 17 und der Halbleiteranordnung 8 sowie zwischen der Vergussmasse 17 und dem Träger 4 erzeugt. Der Träger 4, die Vergussmasse 17 und die Halbleiteranordnung 8 bilden nach dem Vergießen ein Halbleitersystem 18.
  • In einem weiteren Schritt wird das Halbleitersystem 18 von oben in einer in 5 schematisch dargestellten Richtung 19 abgetragen. In dem dargestellten Ausführungsbeispiel wird hierbei zunächst Material sowohl von dem Träger 4 als auch der Vergussmasse 17 abgetragen. Bei größerer Schleiftiefe wird zusätzlich Material von der Halbleiteranordnung 8 abgetragen, so dass die Opferschicht 15 wie in 5 dargestellt ausgedünnt wird. Wenn die Halbleiteranordnung 8, wie in anderen Ausführungen vorgesehen, eine größere Höhe aufweist als der Träger 4, dann wird beim Schleifen Material von der Halbleiteranordnung 8 abgetragen bevor Material vom Träger 4 abgetragen wird.
  • Nach dem Schleifen weist das Halbleitersystem 18 eine plane, beziehungsweise glatte Oberseite 20 auf. Die Oberseite 20 des Halbleitersystems 18 wird bereichsweise gebildet durch eine geschliffene Oberseite 21 des Trägers 4, eine geschliffene Oberseite 22 der Hableiteranordnung 8 sowie durch eine geschliffene Oberseite 23 der Vergussmasse 17. Die Oberseite 22 der Halbleiteranordnung 8 wird gebildet durch eine geschliffene Oberseite 24 der Opferschicht 15. Die genannten geschliffenen Oberseiten 21, 22, 23, 24 verlaufen in einer gemeinsamen Ebene.
  • In einem nächsten Schritt werden der Hilfsträger 1 und der Klebefilm 3 wie in 6 gezeigt von dem Halbleitersystem 18 abgelöst, was beispielsweise durch Laserablation durchgeführt werden kann, indem der Klebefilm 3 durch den Hilfsträger 1 hindurch mit einem Laser bestrahlt wird. Eine Unterseite 25 des Halbleitersystems 18 wird bereichsweise gebildet durch die Unterseite 7 des Trägers 4, die Unterseite 9 der Hableiteranordnung 8 sowie durch eine Unterseite 26 der Vergussmasse 17. Dadurch dass der Träger 4 und die Halbleiteranordnung 8 auf dem Klebefilm 3 angeordnet und auf dieser mit der Vergussmasse 17 vergossen wurden, verlaufen die genannten Unterseiten 7, 9, 26 in einer gemeinsamen Ebene.
  • 7 zeigt eine Aufsicht auf die Oberseite 20 des Halbleitersystems 18. Die Oberseite 21 des Trägers 4 umgibt die Oberseite 22 der Hableiteranordnung 8. Zwischen der Oberseite 21 des Trägers 4 und der Oberseite 22 der Hableiteranordnung 8 ist der Spalt 16 ausgebildet, der durch die Vergussmasse 17 ausgefüllt wird.
  • Eine Abwandlung des Verfahrens ist in den Fign. 8 und 9 dargestellt. Dieses abgewandelte Verfahren unterscheidet sich von dem oben beschriebenen Verfahren darin, dass die Hableiteranordnung 8 keine Opferschicht 15 aufweist. Vor dem Schleifen des Halbleitersystems 18, bei dem der Träger 4, die Vergussmasse 17 und der Halbleiterchip 10 von oben ausgedünnt werden, bildet die Oberseite 13 des Halbleiterchips 10 die Oberseite 22 der Halbleiteranordnung 8, wie in 8 dargestellt ist. 9 zeigt das Halbleitersystem 18 nach dem Schleifen. Hierbei bildet die nun abgeschliffene Oberseite 13 des Halbleiterchips 10 weiterhin die Oberseite 22 der abgeschliffenen Halbleiteranordnung 8 und gleichzeitig einen Bereich der Oberseite 20 des Halbleitersystems 18.
  • Zur Herstellung eines fertiggestellten Halbleiterbauelements können in weiteren Schritten thermische oder elektrische Kontakte auf der Oberseite 20 und/oder auf der Unterseite 25 des Halbleitersystems 18 erzeugt werden.
  • Ein gemäß dem beschriebenen Verfahren hergestelltes Halbleiterbauelement 27 zeigt 10. Dieses umfasst einen Träger 4 mit zwei Aussparungen 5, in denen jeweils eine Halbleiteranordnung 8 angeordnet ist. Der Träger 4 ist in dem vorliegenden Beispiel als Silizium-Rahmen ausgeführt. Die zwei Halbleiteranordnungen 8 umfassen jeweils einen Halbleiterchip 10, beispielsweise einen Galliumnitrid-Chip, und eine Opferschicht 15, wobei die Opferschichten 15 auf einer Oberseite 13 eines jeweiligen der Halbleiterchips 10 angeordnet sind und mit diesem thermisch leitfähig verbunden sind. Die Opferschichten 15 können beispielsweise als Metallsockel ausgeführt sein, die jeweils auf einen der Halbeiterchips 10 gebondet sind. Die Halbleiterchips 10 weisen jeweils an ihren Unterseiten 11 aktive Bereiche 12 auf.
  • Die Hableiteranordnungen 8 sind in eine Vergussmasse 17 eingegossen, die Spalte 16 zwischen dem Träger 4 und den Halbleiteranordnungen 8 ausfüllt und den Träger 4 stoffschlüssig mit den Halbleiteranordnungen 8 verbindet. Unterseiten 9 und Oberseiten 22 der Hableiteranordnungen 8 verlaufen in einer gemeinsamen Ebene mit Unterseiten 7 und Oberseiten 21 des Trägers 4.
  • Die Halbleiteranordnungen 8, die Vergussmasse 17 und der Träger 4 bilden ein Halbleitersystem 18, welches eine Oberseite 20 und eine Unterseite 25 aufweist. Zur Abfuhr von durch die Halbleiteranordnungen 8 erzeugter Betriebswärme ist auf der Oberseite 20 des Hableitersystems 18 ein Kühlkörper 28, beispielsweise ein Wärmespreizer aus einer Aluminiumnitrid-Keramik, angeordnet. Der Kühlkörper 28 kann beispielsweise weiterhin mit einem Luftkühler, einem Wasserkühler oder einem Metallgehäuse wärmeleitfähig verbunden sein. Der Kühlkörper 28 ist mit den Oberseiten 22 der Halbleiteranordnungen 8 und mit der Oberseite 21 des Trägers 4 durch einen thermisch leitfähigen Kontakt verbunden. Durch die planare Oberseite 20 des Halbeitersystems 18 kann eine große Nähe zwischen dem flächigen Kühlkörper 28 und den Oberseiten 22, 21 der Halbleiteranordnungen 8 und des Trägers 4 und somit ein effizienter Wärmeübergang zwischen dem Hableitersystem 18 und dem Kühlkörper 28 erreicht werden. Der thermisch leitfähige Kontakt kann beispielsweise zusätzlich über ein Thermal-Interface-Material, beispielsweise eine Wärmeleitpaste, verbessert werden.
  • Auf der Unterseite 25 des Halbleitersystems 18 ist eine Umverdrahtungslage 29 angeordnet. Die Umverdrahtungslage 29 dient einer räumlichen Umverteilung von elektrischen Kontaktierungen zu den Halbleiterchips 10 und umfasst dafür elektrisch leitfähige Leiterbahnen 30 und elektrisch isolierende Bereiche 31. Die Leiterbahnen 30 verbinden die elektrisch aktiven Bereiche 12 untereinander und/oder mit weiteren gegebenenfalls an der Umverdrahtungslage 29 vorgesehenen Anschlussstellen wie beispielsweise Kontaktpads oder Lotkugeln.
  • Ein weiteres Ausführungsbeispiel eines Halbleiterbauelements 27‘ ist in 11 dargestellt. In diesem Ausführungsbeispiel ist die Unterseite 25 des Halbleitersystems 18 mit einer Umverdrahtungslage 29 versehen, die mit Leiterbahnen in Form einer strukturierten Metallisierung versehen aufweist. Durch die Umverdrahtungslage 29 werden die nicht dargestellte aktive Bereiche der Hableiterchips 10 kontaktiert. Bei dem dargestellten Bauelement 27‘ kann es sich beispielsweise um ein Hochfrequenz-Modul handeln. Zusätzlich kann das Halbleiterbauelement 27‘ weitere Bauelemente wie beispielsweise Verstärker zum Betrieb einer Sendeantenne umfassen. Die weiteren Bauelemente können beispielsweise als Teil der Umverdrahtungslage 29 ausgeführt oder in den Träger 4 eingebettet sein. Die Umverdrahtungslage 29 wird typischerweise mittels Dünnfilmtechnik hergestellt und kann beispielsweise impedanzkontrollierte Leiterbahnen, Mikrostreifenleitungen oder Koplanarleitungen umfassen. Die Oberseite 20 des Halbleitersystems 18 eignet sich wie in dem zuvor beschriebenen Beispiel für eine Anbindung an einen Kühlkörper.
  • 12 zeigt eine weitere Ausführungsform eines Halbleiterbauelements 27‘‘. Dieses Halbleiterbauelement 27‘‘ weist im Gegensatz zu dem in 11 dargestellten Halbleiterbauelement 27‘ einen Kühlkörper 28 auf, der mit der Oberseite 20 des Hableitersystems 18 wärmeleitfähig verbunden ist. Darüber hinaus ist ein zweiter Kühlkörper 32 an der Unterseite 25 des Halbleitersystems 18 und an einer Unterseite der Umverdrahtungslage 29 angeordnet, so dass eine effiziente Wärmeabfuhr von dem Halbleitersystem 18 über dessen Oberseite 20 und über dessen Unterseite 25 erfolgen kann. Somit eignet sich dieses Ausführungsbeispiel insbesondere für Bauelemente der Leistungselektronik, beispielsweise zum Schalten oder Konvertieren von hohen Spannungen oder Strömen. Die Halbleiterchips 10 können beispielsweise silizium-, siliziumcarbid- oder galliumnitridbasiert sein und weisen typischerweise einen oder mehrere Transistoren und/oder Dioden auf. Außerdem weist der Träger 4 einen elektrisch leitfähigen Durchkontakt 33 auf, der zwischen der Oberseite 6 des Trägers 4 und der Unterseite 7 des Trägers 4 verläuft. Leiterbahnen der Umverdrahtungslage 29 sind elektrisch leitfähig mit dem Durchkontakt 33 verbunden. Auf der Oberseite 6 des Trägers 4 ist ferner ein mit dem Durchkontakt 33 elektrisch leitfähig verbundenes Kontaktpad 34 vorgesehen.
  • In 13 ist ein weiteres Ausführungsbeispiel eines Halbleiterbauelements 27‘‘‘ dargestellt. Dieses Halbleiterbauelement 27‘‘‘ unterscheidet sich von den davor beschriebenen Halbleiterbauelementen 27, 27‘, 27‘‘ dadurch, dass es neben der Umverdrahtungslage 29 eine zweite Umverdrahtungslage 34 aufweist, die auf der Oberseite 20 des Halbleitersystems 18 angeordnet ist und dessen Leiterbahnen elektrisch leitfähig mit den Opferschichten 15 verbunden sind. Die Halbleiterchips 10 weisen jeweils ein Chipsubstrat 14 auf, das elektrisch leitfähig ausgeführt ist. Die Opferschichten 15 sind ebenfalls elektrisch leitfähig ausgeführt und sind mit den Chipsubstraten 14 elektrisch leitfähig verbunden. Dadurch wird eine beidseitige elektrische Kontaktierung der Hableiterchips 10 erreicht. Die dargestellte Ausführungsform eignet sich somit für Halbleiterbauelement, deren Betrieb unter anderem eine substratseitige elektrische Kontaktierung eines Halbleiterchips voraussetzt. In typischen Ausführungen werden hierbei jeweils ein elektrischer Kontakt mit jedem der Chipsubstrate 14 und mehrere elektrische Kontakte mit den nicht dargestellten aktiven Bereichen an jeder der Unterseiten 11 der Halbleiterchips 10 hergestellt. Die Unterseiten 11 der Halbleiterchips 10 sind trotz einer bereichsweisen Kontaktierung durch die Umverdrahtungslage 29 von einer Unterseite des Halbleiterbauelements 27‘‘‘ weitgehend frei zugänglich. Daher eignet sich diese Unterseite des Halbleiterbauelements 27‘‘‘ beispielsweise für eine Auskopplung oder eine Einkopplung elektromagnetischer Strahlung aus den Hableiterchips 10 beziehungsweise in die Halbleiterchips 10. Die Halbleiterchips 10 können beispielsweise als Leuchtdioden, als oberflächenemittierende Laserdioden oder als Photodetektoren ausgeführt sein. Zusätzlich kann das Halbleiterbauelement 27‘‘‘ an der Unterseite 25 des Hableitersystems 18 beispielsweise optische Wellenleiter aufweisen.
  • In den beschriebenen und weiteren Ausführungsbeispielen können die Opferschichten auf den Halbleiterchips abgeschieden oder an den Halbleiterchips befestigt werden. Typischerweise sind die Opferschichten aus Metall, Keramik oder halbleitendem Material gefertigt. In weiteren Ausführungen kann eine Halbleiteranordnung beispielsweise mehrere Halbeiterchips und eine Opferschicht oder umgekehrt mehrere Opferschichten und einen Halbleiterchip aufweisen. Hierbei sind typischerweise die mehreren Halbleiterchips oder Opferschichten auf derselben Seite der Opferschicht beziehungsweise des Halbleiterchips angeordnet.
  • Die Oberseite des Halbleitersystems kann in den beschriebenen und weiteren Ausführungsbeispielen nach dem Schleifen und vor dem Herstellen eines elektrischen oder thermischen Kontaktes auch mit einem feinkörnigen Schleifmittel poliert werden, um eine besonders glatte Oberseite des Halbleitersystems zu erzeugen. Anschließend oder alternativ kann es vorgesehen sein, dass die Oberseite des Halbleitersystems in einem weiteren Schritt durch die Herstellung von belotbaren Bereichen auf der Oberseite, beispielsweise durch eine Abscheidung von Cu, Ni/Au, Ti/Pt/Au, auf die elektrische oder thermische Anbindung vorbereitet wird.
  • Lediglich in den Ausführungsbeispielen offenbarte Merkmale der verschiedenen Ausführungsformen können miteinander kombiniert und einzeln beansprucht werden.

Claims (15)

  1. Verfahren zur Herstellung eines Halbeiterbauelements (27) mit den folgenden Schritten: – Bereitstellen eines flächigen Trägers (4) mit einer Oberseite (6) und einer Unterseite (7), wobei der Träger (4) eine durchgehende Aussparung (5) aufweist, die zwischen der Oberseite (6) und der Unterseite (7) verläuft, – Bereitstellen einer Halbleiteranordnung (8), die einen Halbleiterchip (10) aufweist, wobei der Halbleiterchip (10) an einer Unterseite (11) elektrisch und/oder optisch aktive Bereiche (12) umfasst, – Anordnen der Halbleiteranordnung (8) in der Aussparung (5), derart dass eine Unterseite (9) der Halbleiteranordnung (8) und die Unterseite (7) des Trägers (4) in einer gemeinsamen Ebene verlaufen, – Vergießen der Halbleiteranordnung (8) mit einer Vergussmasse (17), derart dass die Halbleiteranordnung (8) mit dem Träger (4) stoffschlüssig verbunden wird, wobei die Halbleiteranordnung (8) mit dem Träger (4) und der Vergussmasse (17) ein Halbleitersystem (18) bildet, gekennzeichnet durch den Schritt: – Ausdünnen des Halbleitersystems (18) durch Schleifen von oben, derart dass eine Oberseite (6) des Trägers (4) und eine Oberseite (22) der Halbleiteranordnung (8) in einer gemeinsamen Ebene verlaufen.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ausdünnen des Halbleitersystems (18) durch Materialabtrag von dem Träger (4) und von der Halbleiteranordnung (8) erfolgt.
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Halbleiteranordnung (8) an einer Oberseite (22) eine Opferschicht (15) aufweist, die beim Schleifen ausgedünnt wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Opferschicht (15) metallisches oder halbleitendes Material aufweist.
  5. Verfahren nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, dass das Bereitstellen der Halbleiteranordnung (8) den folgenden Schritt umfasst: – Abscheiden der Opferschicht (15) auf einer Oberseite (13) des Halbleiterchips (10).
  6. Verfahren nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, dass das Bereitstellen der Halbleiteranordnung (8) den folgenden Schritt umfasst: – Befestigen der Opferschicht (15) auf einer Oberseite (13) des Halbleiterchips (10).
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass vor dem Vergießen ein Hilfsträger (1) bereitgestellt wird, auf dem der Träger (4) angeordnet wird, wobei die Halbleiteranordnung (8) beim Anordnen der Halbleiteranordnung (8) in der Aussparung (5) des Trägers (4) auf dem Hilfsträger (1) angeordnet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass mindestens eine weitere Halbleiteranordnung (8) bereitgestellt wird, die in der Aussparung (5) angeordnet und in die Vergussmasse (17) vergossen wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Träger (4) ein metallisches oder halbleitendes Material, insbesondere Silizium, umfasst.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Oberseite (22) der Halbleiteranordnung (8) nach dem Ausdünnen des Halbleitersystems (18) zumindest bereichsweise durch einen wärmeleitfähigen Kontakt mit einem Kühlkörper (28) verbunden wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Oberseite (22) der Halbleiteranordnung (8) nach dem Ausdünnen des Halbleitersystems (18) zumindest bereichsweise mit einem elektrisch leitfähigen Kontakt verbunden wird, der mit einer Oberseite (13) des Halbleiterchips (10) zumindest bereichswese elektrisch leitfähig verbunden wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, gekennzeichnet durch den Schritt: – Herstellen einer Umverdrahtungslage (29) auf einer Unterseite (25) des Halbleitersystems (18), wobei die Umverdrahtungslage (29) Leiterbahnen (30) umfasst, die mit den elektrisch und/oder optisch aktiven Bereichen (12) des Halbleiterchips (10) zumindest bereichsweise elektrisch leitfähig verbunden werden.
  13. Halbleiterbauelement (27), hergestellt durch ein Verfahren gemäß einem der Ansprüche 1 bis 12.
  14. Halbleiterbauelement (27), umfassend einen flächigen Träger (4) mit einer Oberseite (6) und einer Unterseite (7), wobei der Träger (4) eine durchgehende Aussparung (5) aufweist, die zwischen der Oberseite (6) und der Unterseite (7) verläuft, eine Halbleiteranordnung (8), die einen Halbleiterchip (10) aufweist, wobei der Halbleiterchip (10) an einer Unterseite (11) elektrisch und/oder optisch aktive Bereiche (12) umfasst, und eine Vergussmasse (17), durch die die Halbleiteranordnung (8) mit dem Träger (4) stoffschlüssig verbunden ist, wobei die Unterseite (9) der Halbleiteranordnung (8) und die Unterseite (7) des Trägers (4) in einer gemeinsamen Ebene verlaufen, dadurch gekennzeichnet, dass die Oberseite (6) des Trägers (4) und eine Oberseite (22) der Halbleiteranordnung (8) in einer gemeinsamen Ebene verlaufen.
  15. Halbleiterbauelement (27), nach Anspruch 14, dadurch gekennzeichnet, dass mindestens 90%, vorzugsweise mindestens 95%, von auf der Oberseite (6) des Trägers (4) und auf der Oberseite (22) der Halbleiteranordnung (8) befindlichen Punkten einen senkrecht zur gemeinsamen Ebene gemessenen Abstand von der gemeinsamen Ebene von höchstens 5 µm, vorzugsweise höchstens 1 µm, aufweisen.
DE102016203453.7A 2016-02-03 2016-03-02 Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement Ceased DE102016203453A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102016203453.7A DE102016203453A1 (de) 2016-03-02 2016-03-02 Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
US16/081,768 US10658187B2 (en) 2016-02-03 2017-03-01 Method for manufacturing a semiconductor component and a semiconductor component
PCT/EP2017/054727 WO2017148991A2 (de) 2016-03-02 2017-03-01 Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
EP17708731.9A EP3424072B1 (de) 2016-03-02 2017-03-01 Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016203453.7A DE102016203453A1 (de) 2016-03-02 2016-03-02 Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement

Publications (1)

Publication Number Publication Date
DE102016203453A1 true DE102016203453A1 (de) 2017-09-07

Family

ID=58228104

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016203453.7A Ceased DE102016203453A1 (de) 2016-02-03 2016-03-02 Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement

Country Status (4)

Country Link
US (1) US10658187B2 (de)
EP (1) EP3424072B1 (de)
DE (1) DE102016203453A1 (de)
WO (1) WO2017148991A2 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017111802A1 (de) * 2017-05-30 2018-12-06 Osram Opto Semiconductors Gmbh Strahlungsdetektor und Verfahren zur Herstellung eines Strahlungsdetektors
US11385404B2 (en) 2019-07-19 2022-07-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Markup system for optical system, carrier substrate, and method for manufacturing of same
US11443994B2 (en) * 2019-08-21 2022-09-13 Siliconware Precision Industries Co., Ltd. Electronic package, electronic packaging module having the electronic package, and method for fabricating the electronic package
DE102021208953A1 (de) 2021-08-16 2023-02-16 Robert Bosch Gesellschaft mit beschränkter Haftung Verpackungsanordnung sowie LiDAR-System
US11726263B2 (en) 2019-07-19 2023-08-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Optical system, optical components, and method for manufacturing an optical system

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3667279B1 (de) * 2018-12-10 2021-12-01 FRAUNHOFER-GESELLSCHAFT zur Förderung der angewandten Forschung e.V. Sensoreinrichtung
US20220209498A1 (en) * 2020-12-30 2022-06-30 Transwave Photonics, Llc. Quantum cascade laser devices with improved heat extraction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1137066A2 (de) * 2000-03-24 2001-09-26 Shinko Electric Industries Co. Ltd. Halbleiter und seine Herstellung
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
DE102015107445A1 (de) * 2014-05-16 2015-11-19 Infineon Technologies Ag Package für elektronische Vorrichtungen mit Metallblöcken

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
JP3709882B2 (ja) * 2003-07-22 2005-10-26 松下電器産業株式会社 回路モジュールとその製造方法
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
JP5729290B2 (ja) * 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
TWI517341B (zh) * 2013-05-10 2016-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法
KR20150091932A (ko) * 2014-02-04 2015-08-12 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9443835B2 (en) * 2014-03-14 2016-09-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods for performing embedded wafer-level packaging (eWLP) and eWLP devices, packages and assemblies made by the methods
US9741649B2 (en) * 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1137066A2 (de) * 2000-03-24 2001-09-26 Shinko Electric Industries Co. Ltd. Halbleiter und seine Herstellung
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
DE102015107445A1 (de) * 2014-05-16 2015-11-19 Infineon Technologies Ag Package für elektronische Vorrichtungen mit Metallblöcken

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017111802A1 (de) * 2017-05-30 2018-12-06 Osram Opto Semiconductors Gmbh Strahlungsdetektor und Verfahren zur Herstellung eines Strahlungsdetektors
US11385404B2 (en) 2019-07-19 2022-07-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Markup system for optical system, carrier substrate, and method for manufacturing of same
US11726263B2 (en) 2019-07-19 2023-08-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Optical system, optical components, and method for manufacturing an optical system
DE102019210747B4 (de) 2019-07-19 2023-11-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Optisches system und verfahren zum herstellen eines optischen systems
DE102019211002B4 (de) 2019-07-19 2024-01-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Optisches system und verfahren zum herstellen eines optischen systems
US11443994B2 (en) * 2019-08-21 2022-09-13 Siliconware Precision Industries Co., Ltd. Electronic package, electronic packaging module having the electronic package, and method for fabricating the electronic package
DE102021208953A1 (de) 2021-08-16 2023-02-16 Robert Bosch Gesellschaft mit beschränkter Haftung Verpackungsanordnung sowie LiDAR-System
WO2023020735A1 (de) 2021-08-16 2023-02-23 Robert Bosch Gmbh Verpackungsanordnung sowie lidar-system

Also Published As

Publication number Publication date
EP3424072B1 (de) 2021-08-11
WO2017148991A2 (de) 2017-09-08
US20190088490A1 (en) 2019-03-21
EP3424072A2 (de) 2019-01-09
WO2017148991A3 (de) 2017-11-02
US10658187B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
EP3424072B1 (de) Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
EP1774599B1 (de) Verfahren zur herstellung von halbleiterchips in dünnfilmtechnik und halbleiterchip in dünnfilmtechnik
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE69838849T2 (de) Mehrchip-Modulstruktur und deren Herstellung
EP3345225B1 (de) Optoelektronisches halbleiterbauelement und verfahren zu dessen herstellung
DE102007007142B4 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102011051823A1 (de) Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat
DE102005004160A1 (de) Halbleiterbaustein und Verfahren zum Herstellen desselben
DE102004052921A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
DE10356885B4 (de) Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
DE102011079708A1 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102010000537C5 (de) Halbleiteranordnung mit einem Abstandshalterelement und Verfahren zu deren und dessen Herstellung
DE102010017768A1 (de) Verfahren zum Herstellen eines Halbleiter-Bauelements
DE102017122650A1 (de) Halbleiterchip einschliesslich einer selbstausgerichteten rückseitigen leitfähigen schicht und verfahren zum herstellen desselben
DE102015106444A1 (de) Optoelektronische Bauelementanordnung und Verfahren zur Herstellung einer Vielzahl von optoelektronischen Bauelementanordnungen
DE102013108585A1 (de) Halbleitervorrichtung mit einer entspannungsschicht und herstellungsverfahren
WO1998052255A1 (de) Hochfrequenz-halbleiterlasermodul
DE102013114059B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102013113751B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102018103169A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102017107198A1 (de) Verfahren zum Herstellen eines optoelektronischen Halbleiterchip und optoelektronischer Halbleiterchip
DE102014105077B4 (de) Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat, sowie Halbleiterbauelement
DE102007002156A1 (de) Halbleiteranordnung mit Wärmesenke
DE102016202548B3 (de) Verfahren zur Herstellung eines elektronischen Bauelements und elektronisches Bauelement
DE102009040176B4 (de) Halbleiter-Bauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final