DE102016116873B4

DE102016116873B4 - Kleinflächige und leistungsarme IIR-Filterstruktur

Info

Publication number: DE102016116873B4
Application number: DE102016116873.4A
Authority: DE
Inventors: Philip P. E. Quinlan; Sudarshan Onkar; Kenneth J. Mulvaney
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2015-09-24
Filing date: 2016-09-08
Publication date: 2019-07-04
Anticipated expiration: 2036-09-09
Also published as: US20170093375A1; DE102016116873A1; CN106559059B; US9985608B2; CN106559059A

Abstract

Digitales Filtermodul (202) zum Filtern von digitalen Abtastwerten (402, 432) eines Signals, das von einem Empfänger (200) empfangen wird, wobei das Filter Folgendes aufweist:eine Filterstruktur (400) mindestens zweiter Ordnung mit gemeinsam genutzten Ressourcen mit einem ersten Abschnitt (470) und einem zweiten Abschnitt (480),wobei der erste Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Realteile (402) des vom Empfänger empfangenen Signals darstellen, undder zweite Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Imaginärteile (432) des vom Empfänger empfangenen Signals darstellen,wobei die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu konfiguriert ist, in einem ersten Modus als komplexes Allpol-Filter mit unendlicher Impulsantwort, IIR, und in einem zweiten Modus als zwei reale Allpol-IIR-Filter zu arbeiten; undeine Steuereinheit, die dazu ausgebildet ist, einen Betriebsmodus der Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen auf den ersten Modus oder den zweiten Modus zu setzen,wobei die vom ersten Abschnitt empfangenen digitalen Abtastwerte und die vom zweiten Abschnitt empfangenen digitalen Abtastwerte mit einer Abtastfrequenz gleich dem Vierfachen einer Zwischenfrequenz des Empfängers abgetastet werden.

Description

TECHNISCHES GEBIET DER OFFENBARUNG
Die vorliegende Erfindung bezieht sich auf das Gebiet der Digitalsignalverarbeitung, insbesondere auf kleinflächige und leistungsarme digitale Filter.
HINTERGRUND
Wie gut bekannt ist, ist ein elektromagnetischer Empfänger eine elektronische Vorrichtung, die elektromagnetische Wellen in einem bestimmten Bereich von Frequenzen empfängt und die von diesen Wellen getragenen Informationen in eine gewisse Art von brauchbarer Form umsetzt. Ein Empfänger, der typischerweise als „Funkempfänger“ bezeichnet wird, empfängt beispielsweise elektromagnetische Wellen im Funkbereich von ungefähr 3 Kilohertz (kHz) bis 300 Gigahertz (GHz). Alle Empfänger verwenden Antennen, um die Wellen zu erfassen und sie in Wechselstromsignale (AC-Signale) umzusetzen, und elektronische Filter, um die Signale im gewünschten Band von Frequenzen von allen anderen Signalen zu trennen, die durch die Antenne erfasst werden können. Im Zusammenhang mit Empfängern werden verschiedene Bänder von Frequenzen manchmal als „Kanäle“ bezeichnet.
Die Selektivitätsleistung eines Empfängers bezieht sich auf ein Maß der Fähigkeit des Empfängers, das gewünschte Band von Frequenzen von ungewollten Störsignalen, die mit anderen Frequenzen empfangen werden, zu trennen. Mit anderen Worten, die Selektivität definiert, wie effektiv ein Empfänger nur auf das interessierende Signal reagieren kann, auf das er abgestimmt ist (d. h. das Signal im gewünschten Band von Frequenzen), und Signale in anderen Frequenzen unterdrücken kann. Nachbarkanalunterdrückung (adjacent channel rejection, ACR) und Spiegelfrequenzunterdrückung (Image Rejection, IR) sind zwei Schlüsselspezifikationen, die sich direkt auf die Selektivität eines Empfängers auswirken.
Schmalband-Empfänger (narrow-band, NB, receivers) sind Empfänger, von denen angenommen wird, dass sie nur Signale in einem oder mehreren relativ schmalen Bändern von Frequenzen, z. B. 3-25 kHz für einen Funkempfänger, detektieren, während sie Signale außerhalb dieser interessierenden Bänder unterdrücken. ACR- und IR-Anforderungen für Empfänger, die auf NB-Anwendungen abzielen, sind sehr streng, da NB-Empfänger eine hohe Dämpfung erfordern. Das Implementieren eines nur analogen Filters ist problematisch und unter Umständen nicht einmal durchführbar, da es die Verwendung einer ungeheuer großen Fläche auf einem Chip einer integrierten Schaltung (IC) erfordert. Gleichzeitig ist das Implementieren eines digitalen Filters für NB-Empfänger, insbesondere eines digitalen Filters, der eine hohe Leistung ergibt, erfordert, dass eine relativ kleine Fläche auf einem Chip implementiert wird, und relativ wenig Leistung verbraucht, eine äußerst anspruchsvolle Aufgabe. Verbesserungen könnten in Bezug auf das Angehen dieses Problems durchgeführt werden.
GB 2 394 133 A offenbart einen Funkempfänger mit rekonfigurierbarer Filteranordnung, wobei der Funkempfänger einen rauscharmen Verstärker 3, Frequenz-Mischmittel 4, 5 und Filtermittel 7, 8 aufweist, wobei die Filtermittel dynamisch zwischen einer ersten Filterkonfiguration, die eine erste Betriebsart für die Empfänger (z.B. heterodyn) bereitstellt, und einer zweiten Filterkonfiguration, die eine zweite Betriebsart für den Empfänger bereitstellt (z.B. direkte Umwandlung), rekonfigurierbar ist. Die Verwendung einer rekonfigurierbaren Filterunganordnung vermeidet eine Verdoppelung der Hardware in einem Funkgerätempfänger, der in der Lage ist, mit einer Vielzahl von verschiedene Übertragungsstandards zu arbeiten. Aktive und digitale Filteranordnungen, die für die Verwendung im Empfänger geeignet sind, werden beschrieben.
ÜBERBLICK
Ausführungsformen der vorliegenden Offenbarung schaffen Mechanismen, die das Implementieren eines elektronischen Filters ermöglichen, das ein oder mehrere vorstehend beschriebene Probleme verbessern kann, insbesondere in Bezug auf die Verwendung eines solchen Filters in NB-Empfängern, in denen das Filter eine ausreichend hohe Leistung hätte, die die strengen ACR- und IR-Anforderungen von NB-Empfängern einhalten kann, während es eine relativ kleine Fläche und niedrige Leistung erfordert. Folglich schaffen Ausführungsformen der vorliegenden Offenbarung ein digitales Filtermodul zur Verwendung in einem Empfänger, insbesondere zur Verwendung in einem Schmalbandempfänger. Der Entwurf des Moduls basiert auf der Erkenntnis, dass das Liefern von Abtastwerten eines Signals, das von einem Empfänger empfangen wird und mit einer Abtastfrequenz gleich dem Vierfachen der Zwischenfrequenz des Empfängers abgetastet wird, zum Modul, das Beseitigen von Nullen im Filter und das Implementieren des Filtermoduls als Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen, die zwei Abschnitte aufweist, vorteilhafterweise das Einsparen von einigen Hardwarekomponenten, insbesondere einiger Multiplizierer und Addierer, beim Implementieren eines vielseitigen digitalen Filtermoduls, das entweder als zwei reale Filter oder ein komplexes Filter funktionieren kann, ermöglicht. In dieser Weise kann eine beträchtliche Verringerung an Fläche und Leistungsverbrauch des Filtermoduls erreicht werden, während eine ausreichend hohe Filterleistung aufrechterhalten wird. Ferner ermöglicht das Implementieren der Filterstruktur als Filter mit unendlicher Impulsantwort (IIR) vorteilhafterweise das Einsparen einer Anzahl von Berechnungen.
Folglich schafft ein Aspekt der vorliegenden Offenbarung ein digitales Filtermodul zur Verwendung in einem Empfänger, z. B. einem Schmalbandempfänger. Das Filtermodul weist eine Filterstruktur mindestens zweiter Ordnung (möglicherweise höherer Ordnung) mit gemeinsam genutzten Ressourcen auf, die hier entweder als „SOS“ (für „Struktur zweiter Ordnung“, „Second Order Structure“) oder „Bi-Quad-Struktur“ bezeichnet wird. Die SOS ist dazu ausgebildet, in einem ersten Modus als komplexes Allpol-IIR-Filter und in einem zweiten Modus als zwei reale Allpol-IIR-Filter zu arbeiten. Das Filtermodul weist ferner einen Modusschalter auf, der dazu ausgebildet ist, einen Betriebsmodus der SOS auf den ersten Modus oder den zweiten Modus zu setzen, z. B. durch Liefern eines Steuersignals zur SOS, um den Betriebsmodus der SOS zwischen dem ersten Modus und dem zweiten Modus umzuschalten. Die SOS weist einen ersten Abschnitt und einen zweiten Abschnitt auf, wobei der erste Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Realteile eines Signals darstellen, das vom Empfänger empfangen wird, und der zweite Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Imaginärteile des vom Empfänger empfangenen Signals darstellen. Die digitalen Abtastwerte, die von der SOS empfangen werden, werden mit einer Abtastfrequenz gleich dem Vierfachen der Zwischenfrequenz des Empfängers abgetastet.
In einigen Ausführungsformen kann jeder des ersten und des zweiten Abschnitts einen Skalierungsmultiplizierer, einen Addierer, ein oder mehrere erste Speicherelemente, einen ersten Multiplizierer und einen Selektor aufweisen.
In solchen Ausführungsformen können im hier beschriebenen ersten Betriebsmodus die digitalen Abtastwerte, die die Realteile des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer des ersten Abschnitts (UMS), den Addierer des ersten Abschnitts (UA), das eine oder die mehreren ersten Register des ersten Abschnitts (UD11-UD1k), den ersten Multiplizierer des ersten Abschnitts (UM1), den Selektor des ersten Abschnitts (LS), der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) auszuwählen (infolge dessen, dass der Betriebsmodus auf den ersten Modus gesetzt ist, z. B. infolge dessen, dass der Selektor ein Steuersignal empfängt, das den ersten Betriebsmodus angibt), und den Addierer des zweiten Abschnitts (LA) verarbeitet werden. Andererseits können die digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), den Addierer des zweiten Abschnitts (LA), das eine oder die mehreren ersten Register des zweiten Abschnitts (LD11-LD1k), den ersten Multiplizierer des zweiten Abschnitts (LM1), den Selektor des ersten Abschnitts (US), der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts (LM1) auszuwählen (infolge dessen, dass der Betriebsmodus auf den ersten Modus gesetzt ist, z. B. infolge dessen, dass der Selektor ein Steuersignal empfängt, das den ersten Betriebsmodus angibt), und den Addierer des ersten Abschnitts (UA) verarbeitet werden.
In einer weiteren Ausführungsform kann jeder des ersten und des zweiten Abschnitts ferner ein oder mehrere zweite Einzelabtastwert-Verzögerungsregister (UD21-UD2k; LD21-LD2k) und einen zweiten Multiplizierer (UM2; LM2) aufweisen. In einer solchen Ausführungsform kann im ersten Modus der Addierer des ersten Abschnitts (UA) dazu ausgebildet sein, die Ausgabe des ersten Multiplizierers des zweiten Abschnitts (LM1) (da diese Ausgabe durch den Selektor des ersten Abschnitts (US) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Realteile des Signals darstellen, durch den Skalierungsmultiplizierer des ersten Abschnitts (UMS), das eine oder die mehreren zweiten Register des ersten Abschnitts (UD21-UD2k) und den zweiten Multiplizierer des ersten Abschnitts (UM2) zu addieren. Andererseits kann der Addierer des zweiten Abschnitts (LA) dazu ausgebildet sein, die Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) (da diese Ausgabe durch den Selektor des zweiten Abschnitts (LS) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), das eine oder die mehreren zweiten Register des zweiten Abschnitts (LD21-LD2k) und den zweiten Multiplizierer des zweiten Abschnitts (LM2) zu addieren.
In einigen Ausführungsformen können im hier beschriebenen zweiten Betriebsmodus die digitalen Abtastwerte, die die Realteile des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer des ersten Abschnitts In (UMS), den Addierer des ersten Abschnitts (UA), das eine oder die mehreren ersten Register des ersten Abschnitts (UD11-UD1k), den ersten Multiplizierer des ersten Abschnitts (UM1), den Selektor des ersten Abschnitts (US), der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) auszuwählen (infolge dessen, dass der Betriebsmodus auf den zweiten Modus gesetzt ist, z. B. infolge dessen, dass der Selektor ein Steuersignal empfängt, das den zweiten Betriebsmodus angibt), und den Addierer des ersten Abschnitts (UA) verarbeitet werden. Die digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, können sequentiell durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), den Addierer des zweiten Abschnitts (LA), das eine oder die mehreren Register des zweiten Abschnitts (LD11-LD1k), den ersten Multiplizierer des zweiten Abschnitts (LM1), den Selektor des zweiten Abschnitts (LS), der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts (LM1) auszuwählen (infolge dessen, dass der Betriebsmodus auf den zweiten Modus gesetzt ist, z. B. infolge dessen, dass der Selektor ein Steuersignal empfängt, das den zweiten Betriebsmodus angibt), und den Addierer des zweiten Abschnitts (LA) verarbeitet werden.
In einer weiteren Ausführungsform kann jeder des ersten und des zweiten Abschnitts ferner ein oder mehrere zweite Einzelabtastwert-Verzögerungsregister (UD21-UD2k; LD21-LD2k) und einen zweiten Multiplizierer (UM2; LM2) aufweisen. In einer solchen Ausführungsform kann der Addierer des ersten Abschnitts (UA) im zweiten Modus dazu ausgebildet sein, die Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) (da diese Ausgabe durch den Selektor des ersten Abschnitts (US) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Realteile des Signals darstellen, durch den Skalierungsmultiplizierer des ersten Abschnitts (UMS), das eine oder die mehreren zweiten Register des ersten Abschnitts (UD21-UD2k) und den zweiten Multiplizierer des ersten Abschnitts (UM2) zu addieren. Andererseits kann der Addierer des zweiten Abschnitts (LA) dazu ausgebildet sein, die Ausgabe des ersten Multiplizierers des zweiten Abschnitts (LM1) (da diese Ausgabe durch den Selektor des zweiten Abschnitts (LS) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), das eine oder die mehreren zweiten Register des zweiten Abschnitts (LD21-LD2k) und den zweiten Multiplizierer des zweiten Abschnitts (LM2) zu addieren.
In einigen Ausführungsformen kann jeder des ersten und des zweiten Abschnitts der Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen als Butterworth-Filter oder Filter vom Tchebysheff-Typ I implementiert werden.
In einigen Ausführungsformen kann das digitale Filtermodul dazu ausgebildet sein, als Filter 2k-ter Ordnung zu arbeiten, wobei k eine ganze Zahl gleich oder größer als 1 ist.
In einem anderen Aspekt wird ein Empfänger, z. B. ein elektromagnetischer Empfänger, insbesondere ein Funkempfänger, mit einem digitalen Filtermodul, wie hier beschrieben, offenbart.
In einigen Ausführungsformen kann das digitale Filtermodul dazu ausgebildet sein, das vom Empfänger empfangene Signal durch Unterdrücken oder Verringern von Signalkomponenten außerhalb eines ersten Bandes von Frequenzen zu filtern, wobei der Empfänger ferner ein analoges Filter aufweist, das dazu ausgebildet ist, das vom Empfänger empfangene Signal durch Unterdrücken oder Verringern von Signalkomponenten außerhalb eines zweiten Bandes von Frequenzen zu filtern, wobei das zweite Band von Frequenzen größer ist als das erste Band von Frequenzen. Das erste Band von Frequenzen könnte beispielsweise ein Band zwischen 3 kHz und 25 kHz sein.
In einigen Ausführungsformen kann der Empfänger so ausgebildet sein, dass er in einem Modus mit schmaler Bandbreite und in einem Modus mit breiter Bandbreite betrieben wird, wobei der Empfänger ferner eine Steuereinheit zur Verwendung des digitalen Filtermoduls im Modus mit schmaler Bandbreite, um das vom Empfänger empfangene Signal zu filtern, und zur Verwendung des analogen Filters im Modus mit breiter Bandbreite, um das vom Empfänger empfangene Signal zu filtern, aufweist.
Wie von einem Fachmann auf dem Gebiet erkannt wird, können Aspekte der vorliegenden Offenbarung in verschiedenen Weisen verkörpert sein - z. B. als Verfahren, System, Computerprogrammprodukt oder computerlesbares Speichermedium. Folglich können Aspekte der vorliegenden Offenbarung die Form einer vollständigen Hardware-Ausführungsform, einer vollständigen Software-Ausführungsform (einschließlich Firmware, residenter Software, Mikrocode usw.) oder einer Ausführungsform, die Software- und Hardwareaspekte kombiniert, die alle im Allgemeinen hier als „Schaltung“, „Modul“ oder „System“ bezeichnet werden können, annehmen. Zumindest einige Funktionen, die in dieser Offenbarung beschrieben werden, können als Algorithmus implementiert werden, der durch eine oder mehrere Verarbeitungseinheiten, z. B. einen oder mehrere Mikroprozessoren, von einem oder mehreren Computern ausgeführt wird. In verschiedenen Ausführungsformen können verschiedene Schritte und Teile der Schritte von jedem der hier beschriebenen Verfahren durch verschiedene Verarbeitungseinheiten durchgeführt werden. Ferner können Aspekte der vorliegenden Offenbarung die Form eines Computerprogrammprodukts, das in einem oder mehreren computerlesbaren Medien enthalten ist, die vorzugsweise nichtflüchtig sind, mit einem computerlesbaren Programmcode, der darauf enthalten, z. B. gespeichert, ist, annehmen. In verschiedenen Ausführungsformen kann ein solches Computerprogramm beispielsweise auf die existierenden Vorrichtungen und Systeme (z. B. auf die existierenden Empfänger oder Steuereinheiten von solchen Empfängern usw.) heruntergeladen (aktualisiert) werden oder bei der Herstellung dieser Vorrichtungen und Systeme gespeichert werden.
Weitere Merkmale und Vorteile der Offenbarung sind aus der folgenden Beschreibung und aus den Ansprüchen ersichtlich.
Figurenliste
Um ein vollständigeres Verständnis der vorliegenden Offenbarung und der Merkmale und Vorteile davon zu schaffen, wird auf die folgende Beschreibung in Verbindung mit den begleitenden Figuren Bezug genommen, in denen gleiche Bezugszeichen gleiche Teile darstellen, wobei:

1 eine Darstellung einer Kanalfilterfunktionalität gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
2 eine schematische Darstellung eines Empfängers gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
3 eine schematische Darstellung eines digitalen Filtermoduls gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
4 eine schematische Darstellung einer beispielhaften Implementierung eines digitalen Filtermoduls gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
5A und 5B eine schematische Darstellung des Kerns des digitalen Filtermoduls von 4, das als ein komplexes Allpol-Filter arbeitet, gemäß einigen Ausführungsformen der Offenbarung bereitstellen;
6 eine schematische Darstellung des Kerns des digitalen Filtermoduls von 4, das als zwei reale Allpol-Filter arbeitet, gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
7A und 7B eine schematische Darstellung einer Frequenzumsetzung von einem realen Tiefpass auf einen komplexen Bandpass vor bzw. nach der Umsetzung gemäß einigen Ausführungsformen der Offenbarung bereitstellen;
8 eine schematische Darstellung der Implementierung von sowohl realen als auch komplexen Filtern, wenn die Abtastfrequenz nicht gleich dem Vierfachen der Zwischenfrequenz ist, gemäß einigen Ausführungsformen der Offenbarung bereitstellt;
9A und 9B eine schematische Darstellung von einem Beispiel eines verwendeten Festkommazahlensystems gemäß einigen Ausführungsformen der Offenbarung bereitstellen;
10 eine schematische Darstellung einer beispielhaften Implementierung einer Bandbreitenprogrammierbarkeit innerhalb eines AUSRICHTUNGS-Blocks, wie in vorherigen Figuren dargestellt, gemäß einigen Ausführungsformen der Offenbarung bereitstellt; und
11 ein Blockdiagramm, das ein beispielhaftes Datenverarbeitungssystem darstellt, gemäß einer Ausführungsform der vorliegenden Offenbarung bereitstellt.

BESCHREIBUNG VON BEISPIELAUSFÜHRUNGSFORMEN DER OFFENBARUNG
Kanalfilterung
Ausführungsformen der vorliegenden Offenbarung beziehen sich auf digitale Filter, die das Durchlassen von digitalen Werten, die Beiträgen zum Signal zugeordnet sind, das von einem Empfänger detektiert wird, in einem interessierenden gewünschten Frequenzband (Kanal) ermöglichen, während Beiträge zum empfangenen Signal mit anderen Frequenzen als jenen im interessierenden Band aufgehoben, verringert oder unter den Rauschschwellenwert des Detektionsmechanismus gebracht werden. 1 stellt eine Darstellung einer Kanalfilterfunktionalität gemäß einigen Ausführungsformen der Offenbarung bereit. Wie in 1 gezeigt, kann ein Empfänger ein Signal 102 empfangen, das Beiträge in verschiedenen Frequenzbändern enthält, die im Beispiel von 1 als drei benachbarte Kanäle 104, 106 und 108 gezeigt sind. Das empfangene Signal 102 kann dann zu einem Kanalfilter 110 wie z. B. dem hier beschriebenen digitalen Filtermodul zugeführt werden, das das Signal 102 verarbeiten würde, um Beiträge in einem speziellen Band von Frequenzen durchzulassen, wie in 1 mit dem Band 114 gezeigt, und Beiträge der benachbarten Kanäle aufheben, verringern oder unter das Rauschen bringen würde, wie in 1 mit den Bändern 112 und 116 gezeigt.
Systemansicht eines verbesserten Empfängers und digitalen Filtermoduls
2 stellt eine schematische Darstellung eines Empfängers 200 gemäß einigen Ausführungsformen der Offenbarung bereit. Wie gezeigt, kann der Empfänger 200 ein digitales Filtermodul 202 sowie wahlweise ein analoges Filter 204, einen Prozessor 206 und einen Speicher 208 aufweisen. Das digitale Filtermodul 202 ist dazu ausgebildet, digitale Abtastwerte eines Signals zu empfangen, das von einem Empfänger 200 empfangen wird, um eine Ausgabe 210 zu erzeugen. Das digitale Filtermodul 202 kann für Breitband-Anwendungen (WB-Anwendungen) verwendet werden, ist jedoch für NB-Anwendungen besonders geeignet. Für WB-Anwendungen kann das analoge Filter 204 verwendet werden, das als irgendeine Art von analogem WB-Filter implementiert werden könnte, wie auf dem Fachgebiet bekannt. Der Prozessor 206 und der Speicher 208 des Empfängers 200 können dazu ausgebildet sein, verschiedene Teile der Filterung zu implementieren, die durch das digitale Filtermodul 202 ausgeführt wird, wie z. B. Bandbreitenprogrammierbarkeit oder Lieferung eines Steuersignals, um den Betriebsmodus umzuschalten, wie hier beschrieben.
Es sollte beachtet werden, dass, um die Zeichnung nicht zu überladen, der Empfänger 200 Signalverarbeitungskomponenten eines Empfängers darstellt und keine anderen Komponenten darstellt, die typischerweise in Empfängern vorhanden sind. Ein Fachmann auf dem Gebiet würde beispielsweise erkennen, dass der Empfänger 200 ferner eine oder mehrere Antennen zum Empfangen von Signalen, eine integrierte Schaltung, die ein analoges Vorderende zum Empfangen von Signalen und Umsetzen von analogen Eingangssignalen in digitale Datenabtastwerte des analogen Eingangssignals bereitstellen kann, verschiedene Schnittstellenanschlüsse usw. aufweisen kann. In einer Ausführungsform kann ein analoges Vorderende dazu ausgebildet sein, mit dem Prozessor 206 zu kommunizieren, um digitale Datenabtastwerte zu liefern, die der Prozessor 206 verarbeiten würde, um Beiträge innerhalb des interessierenden Kanals zu filtern.
Der Prozessor 206 kann mehrere spezielle anwendungsspezifische Teile oder Module zum Verarbeiten der Daten aufweisen. Der Prozessor 206 kann elektronische Schaltungen, programmierbare Logikgatter, die speziell zur Verarbeitung der Datenabtastwerte des Eingangssignals angeordnet sind, um Beiträge innerhalb des interessierenden Kanals zu filtern, aufweisen. Der Prozessor 260 kann ein Digitalsignalprozessor sein, der mit anwendungsspezifischen Komponenten versehen ist, um Beiträge innerhalb des interessierenden Kanals zu filtern, und/oder der Prozessor kann spezielle Befehle (die auf einem nichtflüchtigen computerlesbaren Medium gespeichert sind) zum Ausführen von zumindest Teilen des Verfahrens zum Filtern von Signalbeiträgen innerhalb des interessierenden Kanals ausführen.
3 stellt eine schematische Darstellung eines digitalen Filtermoduls wie z. B. des in 2 gezeigten digitalen Filtermoduls 202 gemäß einigen Ausführungsformen der Offenbarung bereit. Auf einer hohen Ebene weist das digitale Filtermodul 202 einen ersten Abschnitt 302, einen zweiten Abschnitt 304 und einen Modusschalter 306 auf. Der erste Abschnitt 302 ist dazu ausgebildet, an seinem Eingang digitale Abtastwerte zu empfangen, die Realteile des vom Empfänger 200 empfangenen Signals darstellen. Der zweite Abschnitt 304 ist dazu ausgebildet, an seinem Eingang digitale Abtastwerte zu empfangen, die Imaginärteile des vom Empfänger 200 empfangenen Signals darstellen. Der Modusschalter 306 ist dazu ausgebildet, einen Betriebsmodus des digitalen Filtermoduls 202 auf den ersten Modus oder den zweiten Modus zu setzen.
Ein beispielhaftes digitales Filtermodul wird nun mit Bezug auf einen Funkempfänger genauer beschrieben. Die hier vorgesehenen Lehren sind jedoch gleichermaßen auf digitale Filtermodule anwendbar, die dazu ausgebildet sind, elektromagnetische Signale in anderen Frequenzbereichen (z. B. im optischen Bereich) zu filtern. Ferner sind diese Lehren auf die digitale Filterung von Signalen anwendbar, die durch andere Empfänger als elektromagnetische Empfänger wie z. B. Sonarempfänger detektiert werden.
Die folgenden Absätze beschreiben genauer, wie der verbesserte digitale Schmalband-Filtermechanismus implementiert und verwirklicht werden kann.
Ein beispielhaftes digitales Filtermodul und Verfahren
4 stellt eine schematische Darstellung einer beispielhaften Implementierung einer Filterstruktur zweiter Ordnung (SOS) mit gemeinsam genutzten Ressourcen eines digitalen Filtermoduls 400 gemäß einigen Ausführungsformen der Offenbarung bereit. Die in 4 gezeigte SOS kann innerhalb des digitalen Filtermoduls 202 des Empfängers 200 implementiert werden.
Der Kern der Filterfunktionalität des digitalen Filtermoduls SOS 400 kann als Komponenten, die innerhalb eines ersten Abschnitts 470 gezeigt sind, und Komponenten, die innerhalb eines zweiten Abschnitts 480 gezeigt sind, umfassend betrachtet werden. Der erste Abschnitt 470 kann als „oberer Abschnitt“ bezeichnet werden und daher umfassen die innerhalb dieses Abschnitts in 4 gezeigten Komponenten den Buchstaben „U“ (für „obere“), während der zweite Abschnitt 480 als „unterer Abschnitt“ bezeichnet werden kann, und daher umfassen die innerhalb dieses Abschnitts in 4 gezeigten Komponenten den Buchstaben „L“ (für „untere“). Diese Schreibweise wird lediglich zum Unterscheiden der Komponenten dieser zwei Abschnitte verwendet und impliziert keine tatsächliche obere/untere Implementierung der zwei Abschnitte.
Eine Bi-Quad-Implementierung mit gemeinsam genutzten Ressourcen, wie z. B. in 4 gezeigt, wurde verwendet, um die Fläche von Filtern hoher Ordnung zu verringern, wobei sich der Begriff „mit gemeinsam genutzten Ressourcen“ auf die Tatsache bezieht, dass Kombinationsressourcen, wie z. B. UM1, UM2, unter verschiedenen Runden der nachstehend beschriebenen SOS gemeinsam genutzt werden.
In einigen Ausführungsformen kann der erste Abschnitt 470 als erster Abschnitt 302, der in 3 gezeigt ist, implementiert werden, während der zweite Abschnitt 480 als zweiter Abschnitt 304, der in 3 gezeigt ist, implementiert werden kann.
Das digitale Filtermodul 400 ist dazu ausgebildet, digitale Abtastwerte des vom Empfänger 200 empfangenen Signals zu empfangen, die mit einer Abtastfrequenz (Fs) gleich dem Vierfachen der Zwischenfrequenz (intermediate frequency, IF) des Empfängers 200 abgetastet werden, deren Bedeutung nachstehend genauer beschrieben wird. Insbesondere ist der erste Abschnitt 470 dazu ausgebildet, digitale Abtastwerte zu empfangen, die Realteile des vom Empfänger empfangenen Signals darstellen, die als Abtastwerte x(n)_R 402 in 4 dargestellt sind, während der zweite Abschnitt 480 dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Imaginärteile des vom Empfänger empfangenen Signals darstellen, die als Abtastwerte x(n)_I 432 in 4 dargestellt sind.
Wie ein Fachmann auf dem Gebiet erkennt, kann eine Filterstruktur zweiter Ordnung, die auch als „Bi-Quad“ bezeichnet wird, verwendet werden, um irgendein Filter 2k-ter Ordnung zu implementieren, wobei k eine ganze Zahl gleich oder größer als 1 ist, durch Verarbeiten der Datenabtastwerte in k Runden. Um beispielsweise ein Filter 10. Ordnung zu implementieren (d. h. k=5), werden Datenabtastwerte durch das Filter in 5 Runden verarbeitet. Eine Variable, die hier als „aktueller SOS-Wert“ („current SOS value“, CSV) bezeichnet wird, kann verwendet werden, um die Anzahl von Verarbeitungsrunden nachzuverfolgen. Für das nachstehend beschriebene Beispiel wird in Betracht gezogen, dass die Variable CSV ein Zähler ist, der ganzzahlige Werte von 1 bis k annehmen kann (folglich für ein Filter 10. Ordnung die Werte 1, 2, 3, 4 und 5), d. h. der CSV in diesem Beispiel zählt aufwärts. Ein solcher Zähler kann dazu ausgebildet sein, einen Wert von 1 wieder anzunehmen, nachdem die Runde mit dem Wert von k vorüber ist.
In dem Beispiel des CSV, der Runden von 1 bis k zählt, werden die digitalen Abtastwerte 402, die Realteile des vom Empfänger empfangenen Signals darstellen, zu einem Selektor 404 geliefert, während die digitalen Abtastwerte 432, die Imaginärteile des vom Empfänger empfangenen Signals darstellen, zu einem Selektor 434 geliefert werden. Jeder der Selektoren 404 und 434 empfängt einen CSV, um zu bewerten, ob der CSV nicht gleich 1 ist. Alternativ empfängt jeder der Selektoren 404 und 434 ein Ergebnis einer solchen Bewertung, die durch eine andere Entität durchgeführt wird, die in 4 gezeigt ist, z. B. durch den in 2 gezeigten Prozessor 206 durchgeführt wird.
Wenn festgestellt wird, dass der CSV gleich 1 ist (d. h. die Aussage „CSV ≠ 1“ als „FALSCH“ bewertet wird), sind die Selektoren 404 und 434 dazu ausgebildet, den digitalen Eingangsabtastwert 402 bzw. 432 auszuwählen und zum jeweiligen Abschnitt weiterzuleiten, wie in 4 mit einem Buchstaben „F“ (für „FALSCH“) vom digitalen Abtastwert 402 zum Selektor 404 für den ersten Abschnitt 470 und vom digitalen Abtastwert 432 zum Selektor 434 für den zweiten Abschnitt 480 gezeigt.
Wenn festgestellt wird, dass der CSV nicht gleich 1 ist (d. h. die Aussage „CSV ≠ 1“ als „WAHR“ bewertet wird), ist für den ersten Abschnitt 470 der Selektor 404 dazu ausgebildet, den durch einen Addierer des ersten Abschnitts 470 (als UA 410 für „oberer Addierer“ gezeigt) erzeugten und in einem Speicherelement (z. B. einem Register) 425 gespeicherten Wert auszuwählen und zum ersten Abschnitt zu leiten, wie in 4 mit einem Buchstaben „W“ (für „WAHR“) an einem Pfeil gezeigt, der zum Selektor 404 geht. Wenn für den zweiten Abschnitt 480 festgestellt wird, dass der CSV nicht gleich 1 ist, ist ebenso der Selektor 434 dazu ausgebildet, den Wert auszuwählen und zum zweiten Abschnitt zu leiten, der durch einen Addierer des zweiten Abschnitts 480 (als LA 440 für „unterer Addierer“ gezeigt) erzeugt wird und in einem Speicherelement (z. B. einem Register) 455 gespeichert wird, wie in 4 mit einem Buchstaben „W“ (für „WAHR“) an einem Pfeil gezeigt, der zum Selektor 434 geht.
In dieser Weise sind die Selektoren 404 und 434 dazu ausgebildet, einen neuen jeweiligen digitalen Abtastwert zum ersten und zum zweiten Abschnitt für die Verarbeitung zu leiten, wenn der CSV gleich 1 ist (was angibt, dass k runden der Verarbeitung des vorherigen digitalen Abtastwerts vorüber sind), und ansonsten die digitalen Abtastwerte, die sich aus den vorherigen Runden der Verarbeitung ergeben, zu verarbeiten, wenn der CSV nicht gleich 1 ist (was angibt, dass noch einige Runden der Verarbeitung des vorherigen digitalen Abtastwerts ausgeführt werden müssen).
Entsprechende Selektoren 426 und 456 können implementiert werden, um sicherzustellen, dass nach den k Verarbeitungsrunden verarbeitete digitale Abtastwerte am Ausgang des ersten und des zweiten Abschnitts des digitalen Filtermoduls 400 bereitgestellt werden, die in 4 als digitaler Ausgangsabtastwert y(n)_R 430 für den ersten Abschnitt 470 und als digitaler Ausgangsabtastwert y(n)_I 460 für den zweiten Abschnitt 480 gezeigt sind. Dazu empfängt ähnlich zu den Selektoren 404 und 434 jeder der Selektoren 426 und 456 einen CSV, um zu bewerten, ob der CSV nicht gleich 1 ist (die in 4 gezeigte beispielhafte Implementierung nimmt an, dass sich der CSV ändert, nachdem eine Verarbeitungsrunde in einem jeweiligen Abschnitt vorüber ist, z. B. nachdem die Ergebnisse der Verarbeitung in den Registern 425, 455 gespeichert sind). Alternativ empfängt jeder der Selektoren 426 und 456 ein Ergebnis einer solchen Bewertung, die durch eine andere Entität durchgeführt wird, die in 4 nicht gezeigt ist, z. B. durch den in 2 gezeigten Prozessor 206 durchgeführt wird.
Wenn festgestellt wird, dass der CSV gleich 1 ist (d. h. die Aussage „CSV # 1“ als „FALSCH“ bewertet wird), sind die Selektoren 426 und 456 dazu ausgebildet, den letzten digitalen Wert, der durch den jeweiligen Addierer UA410 oder LA440 erzeugt wird und im jeweiligen Register 425 oder 455 gespeichert wird, auszuwählen und am Ausgang des jeweiligen Abschnitts bereitzustellen, wie in 4 mit einem Buchstaben „F“ (für „FALSCH“) vom Register 425 zum Selektor 426 für den ersten Abschnitt 470 und vom Register 455 zum Selektor 456 für den zweiten Abschnitt 480 gezeigt. Der neue digitale Ausgangswert für den ersten Abschnitt 470 kann dann in einem Speicherelement (z. B. einem Register) 428 gespeichert werden und der neue digitale Ausgangswert für den zweiten Abschnitt 480 kann dann in einem Speicherelement (z. B. einem Register) 458 gespeichert werden.
Wenn festgestellt wird, dass der CSV nicht gleich 1 ist (d. h. die Aussage „CSV ≠ 1“ als „WAHR“ bewertet wird), dann ist für den ersten Abschnitt 470 der Selektor 426 dazu ausgebildet, den letzten digitalen Ausgangswert, der im Register 428 gespeichert ist, auszuwählen und am Ausgang des ersten Abschnitts bereitzustellen, wie in 4 mit einem Buchstaben „W“ (für „WAHR“) an einem Pfeil gezeigt, der zum Selektor 426 geht. Wenn für den zweiten Abschnitt 480 festgestellt wird, dass der CSV nicht gleich 1 ist, ist der Selektor 456 ebenso dazu ausgebildet, den letzten digitalen Ausgangswert, der im Register 458 gespeichert ist, auszuwählen und zum zweiten Abschnitt zu leiten, wie in 4 mit einem Buchstaben „W“ (für „WAHR“) an einem Pfeil gezeigt, der zum Selektor 456 geht.
In dieser Weise sind die Selektoren 426 und 456 dazu ausgebildet, einen neuen jeweiligen digitalen Abtastwert als Ausgabe des ersten und des zweiten Abschnitts zu liefern, wenn der CSV gleich 1 ist (was angibt, dass k Runden der Verarbeitung des vorherigen digitalen Abtastwerts vorüber sind), und ansonsten den letzten digitalen Abtastwert als Ausgabe zu liefern, wenn der CSV nicht gleich 1 ist (was angibt, dass noch einige Runden der Verarbeitung des nächsten, aktuellen digitalen Eingangsabtastwerts ausgeführt werden müssen).
Ein Fachmann auf dem Gebiet erkennt unmittelbar, dass eine spezielle Implementierung der Selektoren 404, 434, 426 und 456, die spezielle Weise, in der der CSV aktualisiert wird, und die speziellen Entscheidungen, die als WAHR oder FALSCH bewertet werden, die von den Selektoren, die in 4 gezeigt sind, verwendet werden sollen, ein nicht begrenzendes Beispiel schaffen. Es gibt verschiedene andere Weisen, in denen ein digitales Filtermodul implementiert werden kann, um sicherzustellen, dass jeder digitale Eingangsabtastwert k Runden der Verarbeitung unterzogen wird, bevor er als Ausgabe des Moduls bereitgestellt wird. Wenn beispielsweise der CSV in einer anderen Weise aktualisiert wird (z. B. wenn von k zu 1 gezählt wird), ändern sich die Entscheidungen, die als WAHR oder FALSCH bewertet werden müssen, dementsprechend. Die Entscheidungen können sich auch ändern, wenn eine Aktualisierung eines CSV zu einem anderen Zeitpunkt innerhalb des in 4 gezeigten Datenflusses stattfindet. Da diese Veränderungen für einen Fachmann auf dem Gebiet auf der Basis der hier bereitgestellten Beschreibung offensichtlich sind, liegen alle anderen Weisen, in denen ein digitales Filtermodul implementiert werden kann, um sicherzustellen, dass jeder digitale Eingangsabtastwert k Runden der Verarbeitung unterzogen wird, bevor er als Ausgabe des Moduls bereitgestellt wird, innerhalb eines Schutzbereichs der vorliegenden Offenbarung.
Mit k Runden der Verarbeitung eines Filters 2k-ter Ordnung stehen auch die Selektoren 416 und 424 in Beziehung, die dazu ausgebildet sind, zu jedem der Abschnitte 470 und 480 Werte von zwei Filterkoeffizienten a1 und a2 (zwei Werte sind in 4 gezeigt und werden hier beschrieben, da eine Filterstruktur zweiter Ordnung hier beschrieben wird; wenn z. B. eine Filterstruktur vierter Ordnung angenommen werden würde, würden vier Koeffizienten bereitgestellt werden) zu liefern. Der folgende Absatz stellt eine kurze Beschreibung von Filterkoeffizienten bereit, die dem Fachmann auf dem Gebiet bekannt sind.
Ein Filter bereitet ein eingehendes Signal auf und erzeugt ein Ausgangssignal mit bestimmten ausgewählten oder gesteuerten Eigenschaften, z. B. Erzeugen eines Signals mit Beiträgen in einem bestimmten Kanal von Frequenzen. Eine Übertragungsfunktion H eines Filters bestimmt die Ausgabe und die Eigenschaften eines Filters. Wenn sie in einer digitalen Form ausgedrückt wird, kann eine Übertragungsfunktion H eines Filters als rationale Funktion einer Variable z beschrieben werden. Ein Nenner D(z) einer solchen Funktion ist ein faktorisiertes Polynom, das mit der Variable z und Koeffizienten a₀ , a₁ , ... a_n ausgedrückt wird. Ein Zähler N(z) einer solchen Funktion ist ein faktorisiertes Polynom, das mit der Variable z und Koeffizienten b₀ , b₁ , ... b_m ausgedrückt wird. Die Koeffizienten a₀ , a₁ , ... an und b₀ , b₁ , ... b_m eines Filters bestimmen seine Eigenschaften und Ausgabe. Die a-Koeffizienten (d. h. a1 und a2) definieren Polstellen eines Filters. Die b-Koeffizienten (d. h. b0, b1 und b2) definieren Nullstellen eines Filters. Pole beziehen sich auf die Wurzeln einer Gleichung D(z)=0. Nullen beziehen sich auf die Wurzeln einer Gleichung N(z)=0. Pole und Nullen eines Filters definieren einen Frequenzgang eines Filters. Die Ordnung eines Filters bestimmt die Anzahl von Koeffizienten. Typischerweise werden z. B. für eine Filterstruktur zweiter Ordnung zwei Polkoeffizienten a1 und a2 und drei Nullkoeffizienten b0, b1 und b2 verwendet.
Der Selektor 416 ist dazu ausgebildet, zu einem ersten Multiplexer jedes Abschnitts (dem ersten Multiplexer, der als UM1414 für den ersten Abschnitt 470 und als LM1 444 für den zweiten Abschnitt 480 gezeigt ist) einen ersten Koeffizienten a1 zur Verwendung in einer speziellen Verarbeitungsrunde zu liefern. Dies ist in 4 mit einem Pfeil gezeigt, der mit „a1“ bezeichnet ist, der vom Selektor 416 zum UM1 und LM1 geht. Dazu ist der Selektor 416 dazu ausgebildet, k erste Koeffizienten a1, die in 4 als Koeffizienten a11, a12, a13, ..., a1k gezeigt sind, die zum Selektor 416 geliefert werden, sowie den CSV, der mit einem Pfeil gezeigt ist, der mit „CSV“ bezeichnet ist, der zum Selektor 416 geliefert wird, zu empfangen und einen der Koeffizienten, um ihn zum ersten Multiplizierer in jedem Abschnitt zu liefern, auf der Basis des CSV auszuwählen. Wenn beispielsweise der CSV gleich 3 ist, was die 3. Verarbeitungsrunde z. B. eines Filters 10. Ordnung angibt, wählt der Selektor 416 den ersten Koeffizienten a13 aus, um ihn zum UM1 und LM1 zu liefern.
Ebenso ist der Selektor 424 dazu ausgebildet, zu einem zweiten Multiplexer jedes Abschnitts (dem zweiten Multiplexer, der als UM2 422 für den ersten Abschnitt 470 und als LM2 452 für den zweiten Abschnitt 480 gezeigt ist) einen zweiten Koeffizienten a2 zur Verwendung in einer speziellen Verarbeitungsrunde zu liefern. Dies ist in 4 mit einem Pfeil gezeigt, der mit „a2“ bezeichnet ist, der vom Selektor 424 zum UM2 und LM2 geht. Dazu ist der Selektor 424 dazu ausgebildet, k zweite Koeffizienten a2, die in 4 als Koeffizienten a21, a22, a23, ..., a2k gezeigt sind, die zum Selektor 424 geliefert werden, sowie den CSV zu empfangen, der mit einem Pfeil gezeigt ist, der mit „CSV“ bezeichnet ist, der zum Selektor 424 geliefert wird, und einen der Koeffizienten, um ihn zum zweiten Multiplizierer in jedem Abschnitt zu liefern, auf der Basis des CSV auszuwählen. Wenn beispielsweise der CSV gleich 3 ist, was die 3. Verarbeitungsrunde z. B. eines Filters 10. Ordnung angibt, wählt der Selektor 424 den zweiten Koeffizienten a23 aus, um ihn zum UM2 und LM2 zu liefern.
Die Erfinder der vorliegenden Offenbarung fanden während einer Bitbreitenanalyse heraus, dass zwei zusätzliche Bits erforderlich waren, um das Signal innerhalb des Bereichs zu halten, der einen Überlauf vermeidet, da die Verstärkung des schlimmsten Falls 1+2+1=4 ist. Somit wurde das Filter durch vollständiges Entfernen der Nullen, die nicht zur Dämpfung viel beitragen würden, und Sparen von zwei Bits am Eingang des Bi-Quad weiter optimiert. Folglich wurde ein komplexes Allpol-IIR-Filter für die Implementierung im digitalen Filtermodul 400 vorgeschlagen (d. h. es gibt keine Nullen, und b-Koeffizienten werden nicht verwendet).
In einigen Ausführungsformen können Filterkoeffizienten a1 und a2 vordefiniert werden. In anderen Ausführungsformen können Filterkoeffizienten a1 und a2 dynamisch bestimmt werden, z. B. wenn eine spezielle Ausgabe erwünscht sein kann, aber die Koeffizienten des Filters nicht am Beginn bestimmt werden können. Für solche Anwendungen kann eine Option darin bestehen, sich auf adaptive Filtertechniken zu verlassen, wobei sich ein adaptives Filter auf ein zeitlich veränderliches Filter bezieht, dessen Koeffizienten in einer Weise eingestellt werden, um eine Kostenfunktion zu optimieren oder irgendein vorbestimmtes Optimierungskriterium zu erfüllen.
In verschiedenen Ausführungsformen können die Filterkoeffizienten real (was das ergibt, was typischerweise als „reales Filter“ bezeichnet wird) oder komplex (was das ergibt, was typischerweise als „komplexes Filter“ bezeichnet wird) sein. Um sowohl ACR als auch IR in einem digitalen Filter zu implementieren, muss das Filter komplexe Koeffizienten verwenden (d. h. komplexes digitales Filter). Folglich beinhaltete einer des Betriebsmodus des Filtermoduls 400 den Betrieb der Struktur als komplexes Filter.
Vorzugsweise wird jeder des ersten und des zweiten Abschnitts 470, 480 des Filtermoduls 400 als Butterworth-Filter oder Filter vom Chebyshev-Typ I implementiert. Für diese Filter sind die drei Nullkoeffizienten b0=1, b1=2 und b2=1, die ohne irgendwelche Multiplizierer, sondern nur unter Verwendung von Schiebern implementiert werden könnten, was vorteilhaft ist. Um jedoch die Bi-Quad-Filterstruktur weiter zu optimieren, könnten die Nullkoeffizienten vollständig entfernt werden. Ein Grund für das Entfernen dieser Koeffizienten besteht darin, dass, damit das Bi-Quad mit gemeinsam genutzten Ressourcen korrekt arbeitet, die ganze Eingangsstufengenauigkeit gleich gehalten werden muss. Wenn Nullen vorhanden sind, wie z. B. die Koeffizienten b0, b1 und b2 eines Butterworth-Filters oder eines Filters vom Chebyshev-Typ I, wird eine zusätzliche Skalierung von ¼ am Ausgang des Bi-Quad erforderlich, um das Signal im Bereich von +/-1 zu halten. Dies fügt Komplexität zur Filterstruktur hinzu. Die Erfinder der vorliegenden Offenbarung erkannten, dass der Beitrag von Nullkoeffizienten für die gesamte Filterdämpfung im Sperrband vernachlässigbar ist und dass daher in einigen Implementierungen diese Koeffizienten vollständig entfernt werden können, wobei somit der Bedarf an zusätzlichen 2 Bits, um die Skalierung zu berücksichtigen, beseitigt wird. In anderen Implementierungen kann das Bi-Quad mit gemeinsam genutzten Ressourcen, wie hier beschrieben, mit Nullen implementiert werden, solange eine zusätzliche Logik für intelligente Skalierung vorgesehen wird. Ein Fachmann auf dem Gebiet würde auf der Basis der hier bereitgestellten Erörterungen unmittelbar erkennen, wie eine solche Logik zu implementieren ist.
Alternativ kann jeder des ersten und des zweiten Abschnitts 470, 480 des Filtermoduls 400 als irgendein anderes Filter implementiert werden, das als Allpol-Filter funktionieren kann.
Mit k Verarbeitungsrunden eines Filters 2k-ter Ordnung stehen auch k Speicherelemente 412 (in 4 als Verzögerungselemente UD11, UD12, ... UD1k 412 gezeigt) und k Speicherelemente 420 (in 4 als Verzögerungselemente UD21, UD22, ... UD2k 420 gezeigt) in Beziehung, die dazu ausgebildet sind, Ergebnisse der Verarbeitung jeder Runde nach der Operation des Addierers 410 des ersten Abschnitts 470 individuell zu speichern. Dieselben Abtastwerte müssen gespeichert werden, da sie verzögert werden müssen, um z^-1 der Übertragungsfunktion zu implementieren.
Ebenso sind k Speicherelemente 442 (in 4 als Verzögerungselemente LD11, LD12, ... LD1k 442 gezeigt) und k Speicherelemente 450 (in 4 als Verzögerungselemente LD21, LD22, ... LD2k 450 gezeigt) dazu ausgebildet, Ergebnisse der Verarbeitung jeder Runde nach der Operation des Addierers 440 des zweiten Abschnitts 480 individuell zu speichern.
In einigen Ausführungsformen können die Speicherelemente 412, 420, 442 und 450 als Einzelabtastwert-Verzögerungsregister implementiert werden.
Das digitale Filtermodul weist ferner einen Modusschalter auf, der dazu ausgebildet ist, einen Betriebsmodus der Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen auf entweder einen ersten Modus oder einen zweiten Betriebsmodus zu setzen, was vorteilhafterweise einen großen Wert durch Bereitstellen von Konfigurierbarkeit hinzufügt.
Ein solcher Modusschalter ist dazu ausgebildet, den Betrieb der Filterstruktur 400 zweiter Ordnung mit gemeinsam genutzten Ressourcen zu steuern, um dieselbe Struktur zu verwenden, um verschiedene Filterfunktionen in den folgenden Modi durchzuführen. In dem, was als hier beschriebener „erster Modus“ bezeichnet wird, ist die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu ausgebildet, als komplexes Allpol-IIR-Filter zu arbeiten. In dem, was als hier beschriebener „zweiter Modus“ bezeichnet wird, ist die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu ausgebildet, als zwei reale Allpol-IIR-Filter zu arbeiten. Wie nachstehend genauer beschrieben, unterscheiden sich der erste und der zweite Modus in den Pfaden, die die digitalen Abtastwerte nehmen, wenn sie durch die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen verarbeitet werden.
Es gibt verschiedene Erwägungen hinsichtlich dessen, wann die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen im ersten Modus betrieben werden soll und wann die Struktur im zweiten Modus betrieben werden soll. Eine reale Filteroption kann beispielsweise vorteilhafterweise in Fällen verwendet werden, in denen es erwünscht ist, auf einen Empfänger mit direkter Umsetzung umzuschalten, oder in bestimmten Anwendungen, die keine strengen ACR/IR-Anforderungen aufweisen. Für typische elektromagnetische Empfänger ist diese Konfiguration statisch, aber für andere Anwendungen könnte die Konfiguration des Betriebs im ersten Modus gegenüber dem zweiten Modus dynamisch geändert werden und/oder nach dem Rücksetzen des Filters geändert werden, bevor der Schalter geändert wird.
In verschiedenen Ausführungsformen kann eine Funktionalität, die durch einen solchen Modusschalter bereitgestellt wird, in verschiedenen Weisen implementiert werden - z. B. in Hardware, Software, einer Kombination von Software und Hardware usw. 4 stellt ein Beispiel der Implementierung eines solchen Modusschalters in Hardware durch Implementieren des Modusschalters als Selektor US 418 im ersten Abschnitt 470 und Selektor LS 448 im zweiten Abschnitt 480 dar.
Jeder der Selektoren 418 und 448 kann dazu ausgebildet sein, eine Angabe des aktuellen Betriebsmodus zu empfangen (z. B. wie durch einen Benutzer zum Zeitpunkt des Einsatzes des Filtermoduls 400 festgelegt oder dynamisch in Abhängigkeit von der Art des zu filternden Eingangssignals bestimmt), wie in 4 mit einem Pfeil „MODUS“ angegeben, der für die Selektoren 418 und 448 bereitgestellt ist. In einer Ausführungsform könnte der aktuelle Betriebsmodus in einer Form eines Steuersignals empfangen werden, das zu den Selektoren 418 und 448 geliefert wird. Jeder der Selektoren 418 und 448 ist dann dazu ausgebildet, eine der anderen zwei anderen Eingaben in die Selektoren 418 und 448 (in 4 mit anderen zwei Pfeilen zu diesen Selektoren gezeigt) auszuwählen und zum jeweiligen Addierer 410 oder 440 zu leiten. Insbesondere ist der Selektor 418 dazu ausgebildet, im ersten Modus die erste Ausgabe des ersten Multiplexers LM1 des zweiten Abschnitts 480 und im zweiten Modus die Ausgabe des ersten Multiplexers UM1 des ersten Abschnitts 470 auszuwählen und zum Addierer UA 410 zu leiten. Der Selektor 448 ist dazu ausgebildet, im ersten Modus die Ausgabe des ersten Multiplexers UM1 des ersten Abschnitts 470 und im zweiten Modus die Ausgabe des ersten Multiplexers LM1 des zweiten Abschnitts 480 auszuwählen und zum Addierer LA 440 zu leiten.
Wie auch in 4 gezeigt, weist das digitale Filtermodul 400 ferner ein Skalierungsmodul UMS 406 auf und wahlweise eine Ausrichtungslogik 408 im ersten Abschnitt 470 sowie ein Skalierungsmodul LMS 436 und wahlweise eine Ausrichtungslogik 438 im zweiten Abschnitt 480, die nachstehend in einem Abschnitt, der die optionale Bandbreitenprogrammierbarkeit des digitalen Filtermoduls 400 erörtert, genauer beschrieben werden.
Ferner implementiert das digitale Filtermodul 400 eine IIR-Filterstruktur (die in 4 durch die Anwesenheit von Rückkopplungspfaden ersichtlich ist), die für die Einsparungen gewählt wird, die sie bei Berechnungen ergibt.
Erster Betriebsmodus
Wie vorher hier beschrieben, ist im ersten Betriebsmodus die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu ausgebildet, als komplexes Allpol-IIR-Filter zu arbeiten. In diesem Modus wählt jeder der Mux (Schalter) US und LS den Ausgangsmultiplizierer vom anderen Abschnitt aus: der obere Mux wählt den unteren Multipliziererausgang aus und der untere Mux wählt den oberen Multipliziererausgang aus. Die Speicherelemente werden geeignet getaktet und halten jeweilige Bi-Quad-Ausgaben.
5A und 5B stellen eine schematische Darstellung des Kerns des digitalen Filtermoduls von 4, das als ein komplexes Allpol-Filter arbeitet, gemäß einigen Ausführungsformen der Offenbarung bereit. Um die Zeichnungen nicht zu überladen, stellen 5A und 5B alle gleichen Komponenten dar, wie in Bezug auf 4 gezeigt und beschrieben, die für die Erläuterung dieser Figuren relevant sind, jedoch ohne Bezugszeichen zu zeigen, die in 4 vorgesehen waren.
In 5A ist der Pfad 502, der mit dicken gestrichelten Pfeilen von Element zu Element der Figur angegeben ist, ein Pfad der Verarbeitung der digitalen Abtastwerte, die die Realteile 402 des empfangenen Signals darstellen. Wie in 5A gezeigt, werden im Pfad 502 die digitalen Abtastwerte 402 sequentiell verarbeitet (d. h. insbesondere der aufgelisteten Reihenfolge, obwohl im Prinzip Zwischenelemente dazwischen vorhanden sein könnten, in den Figuren nicht gezeigt) durch den Skalierungsmultiplizierer UMS, den Addierer UA, das eine oder die mehreren ersten Register UD11-UD1k, den ersten Multiplizierer UM1, den Selektor LS, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts UM1 auszuwählen, infolge dessen, dass der Betriebsmodus auf den ersten Modus gesetzt ist, z. B. infolge dessen, dass die Selektoren US und LS ein Steuersignal empfangen, das den ersten Betriebsmodus angibt, und den Addierer LA. Folglich durchlaufen im Pfad 502 die digitalen Abtastwerte 402 Elemente des digitalen Filtermoduls wie folgt:

UMS→UA→UD1x→UM1→LS→LA.

In 5B ist der Pfad 532, der mit dicken gestrichelten Pfeilen von Element zu Element der Figur angegeben ist, ein Pfad der Verarbeitung der digitalen Abtastwerte, die die Imaginärteile 432 des empfangenen Signals darstellen. Wie in 5B gezeigt, werden im Pfad 532 die digitalen Abtastwerte 432 sequentiell verarbeitet (d. h. in der aufgelisteten Reihenfolge, obwohl im Prinzip Zwischenelemente dazwischen vorhanden sein könnten, in den Figuren nicht gezeigt) durch den Skalierungsmultiplizierer LMS, den Addierer LA, das eine oder die mehreren ersten Register LD11-LD1k, den ersten Multiplizierer LM1, den Selektor US, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts LM1 auszuwählen, infolge dessen, dass der Betriebsmodus auf den ersten Modus gesetzt ist, z. B. infolge dessen, dass die Selektoren US und LS ein Steuersignal empfangen, das den ersten Betriebsmodus angibt, und den Addierer UA. Im Pfad 532 durchlaufen folglich die digitalen Abtastwerte 432 Elemente des digitalen Filtermoduls, wie folgt:

LMS→LA→LD1x→LM1→US→UA.

5A und 5B heben nur die Verarbeitung der digitalen Abtastwerte hervor, die sich im ersten und im zweiten Modus unterscheidet. Die digitalen Abtastwerte werden auch verarbeitet, wie durch die restlichen Pfeile in diesen Figuren angegeben und vorstehend für den allgemeinen Betrieb des digitalen Filtermoduls 400 beschrieben. Folglich ist z. B. der Addierer des ersten Abschnitts UA dazu ausgebildet, die Ausgabe des ersten Multiplizierers des zweiten Abschnitts LM1 (da diese Ausgabe durch den Selektor des ersten Abschnitts (UA) ausgewählt wird) zu einer Ausgabe der sequentiellen Verabreichung der digitalen Abtastwerte, die die Realteile des Signals darstellen, durch den Skalierungsmultiplizierer des ersten Abschnitts (UMS), das eine oder die mehreren Register des ersten Abschnitts (UD21-UD2k) und den zweiten Multiplizierer des ersten Abschnitts (UM2), der die zweiten Koeffizienten a2 verwendet, zu addieren. Ebenso ist der Addierer des zweiten Abschnitts (LA) dazu ausgebildet, die Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) (da diese Ausgabe durch den Selektor des zweiten Abschnitts (LS) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), das eine oder die mehreren zweiten Register des zweiten Abschnitts (LD21-LD2k) und den zweiten Multiplizierer des zweiten Abschnitts (LM2), der die zweiten Koeffizienten a2 verwendet, zu addieren.
Zweiter Betriebsmodus
Wie vorher hier beschrieben, ist im zweiten Betriebsmodus die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu ausgebildet, als zwei reale Allpol-IIR-Filter zu arbeiten. In diesem Modus wählt jeder der Mux (Schalter) US und LS den Ausgangsmultiplizierer vom gleichen Abschnitt aus: der obere Mux wählt die obere Multipliziererausgabe aus und der untere Mux wählt die untere Multipliziererausgabe aus. Die Speicherelemente werden geeignet getaktet und halten jeweilige Bi-Quad-Ausgaben. Die zwei Abschnitte arbeiten im Wesentlichen unabhängig in diesem Modus.
6 stellt eine schematische Darstellung des Kerns des digitalen Filtermoduls von 4, das als zwei reale Allpol-Filter arbeitet, gemäß einigen Ausführungsformen der Offenbarung bereit. Um die Zeichnungen nicht zu überladen, stellt 6 alle derselben Komponenten, wie in Bezug auf 4 gezeigt und beschrieben, die für die Erläuterung dieser Figur relevant sind, dar, jedoch ohne Bezugszeichen zu zeigen, die in 4 vorgesehen waren.
In 6 stellen die Pfade 602 und 632, die mit dicken gestrichelten Pfeilen von Element zu Element in der Figur angegeben sind, Pfade der Verarbeitung der digitalen Abtastwerte dar, die jeweils die Realteile 402 und die Imaginärteile 432 des empfangenen Signals darstellen.
Wie in 6 gezeigt, werden im Pfad 602 die digitalen Abtastwerte 402 sequentiell verarbeitet (d. h. in der aufgelisteten Reihenfolge, obwohl im Prinzip Zwischenelemente dazwischen vorhanden sein könnten, in den Figuren nicht gezeigt) durch den Skalierungsmultiplizierer UMS, den Addierer UA, das eine oder die mehreren ersten Register UD11-UD1k, den ersten Multiplizierer UM1, den Selektor US, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts UM1 auszuwählen, infolge dessen, dass der Betriebsmodus auf den zweiten Modus gesetzt ist, z. B. infolge dessen, dass die Selektoren US und LS ein Steuersignal empfangen, das den zweiten Betriebsmodus angibt, und den Addierer UA. Im Pfad 602 durchlaufen folglich die digitalen Abtastwerte 402 Elemente des digitalen Filtermoduls, wie folgt:

UMS→UA→UD1x→UM1→US→UA.

Wie in 6 gezeigt, werden im Pfad 632 die digitalen Abtastwerte 432 sequentiell verarbeitet (d. h. in der aufgelisteten Reihenfolge, obwohl im Prinzip Zwischenelemente dazwischen vorhanden sein könnten, in den Figuren nicht gezeigt) durch den Skalierungsmultiplizierer LMS, den Addierer LA, das eine oder die mehreren ersten Register LD11-LD1k, den ersten Multiplizierer LM1, den Selektor LS, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts LM1 auszuwählen, infolge dessen, dass der Betriebsmodus auf den ersten Modus gesetzt ist, z. B. infolge dessen, dass die Selektoren US und LS ein Steuersignal empfangen, das den zweiten Betriebsmodus angibt, und den Addierer LA. Im Pfad 632 durchlaufen folglich die digitalen Abtastwerte 432 Elemente des digitalen Filtermoduls, wie folgt:

LMS→LA→LD1x→LM1→LS→LA.

Ähnlich zu 5A und 5B hebt 6 nur die Verarbeitung der digitalen Abtastwerte hervor, die sich im ersten und im zweiten Modus unterscheidet. Die digitalen Abtastwerte werden auch verarbeitet, wie durch die restlichen Pfeile in dieser Figur angegeben und vorstehend für den allgemeinen Betrieb des digitalen Filtermoduls 400 beschrieben. Der Addierer des ersten Abschnitts (UA) ist folglich z. B. dazu ausgebildet, die Ausgabe des ersten Multiplizierers des ersten Abschnitts (UM1) (da diese Aufgabe durch den Selektor des ersten Abschnitts (US) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Realteile des Signals darstellen, durch den Skalierungsmultiplizierer des ersten Abschnitts (UMS), das eine oder die mehreren zweiten Register des ersten Abschnitts (UD21-UD2k) und den zweiten Multiplizierer des ersten Abschnitts (UM2) zu addieren. Ebenso ist der Addierer des zweiten Abschnitts (LA) dazu ausgebildet, die Ausgabe des ersten Multiplizierers des zweiten Abschnitts (LM1) (da diese Ausgabe durch den Selektor des zweiten Abschnitts (LS) ausgewählt wird) zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile des Signals darstellen, durch den Skalierungsmultiplizierer des zweiten Abschnitts (LMS), das eine oder die mehreren zweiten Register des zweiten Abschnitts (LD21-LD2k) und den zweiten Multiplizierer des zweiten Abschnitts (LM2) zu addieren.
Beziehung zwischen Abtast- und Zwischenfrequenzen
Filteroptimierungen, die auf der Systemebene durchgeführt werden, sind diejenigen, die einen maximalen Nutzen schaffen. Eine solche Optimierung, die im hier beschriebenen digitalen Filtermodul durchgeführt wird, besteht darin, dass die Synthese eines komplexen Filters durch Frequenzumsetzung eines realen Tiefpassfilters durchgeführt wird, das zum Ersetzen von z^-1 durch z^-1 e^jθ äquivalent ist, wie in der nachstehenden Gleichung gezeigt: $| H_{Real} (z) \overset{z^{- 1} = z^{- 1} (c o s θ + j s i n θ)}{\to} H_{complex} (z) = H_{R} (z) + {jH}_{I} (z)$
Die komplexen Filterkoeffizienten können durch korrekte Auswahl der Abtastfrequenz (Fs) und der Zwischenfrequenz (IF) erheblich optimiert werden. Falls Fs = 4 x IF, dann gilt θ = π/2 und folglich werden zwei Koeffizienten trivial (d. h. identisch) gemacht. Dies führt zur Verringerung von zwei Multiplizierern, wodurch viel Fläche und Leistung eingespart wird. Die Kehrseite ist, dass die Auflösung der IF verringert wird, was für die hinsichtlich einer geringen Fläche und Leistung geschaffenen Vorteile annehmbar ist.
Mit anderen Worten, einer der Schlüsselaspekte in der Architektur des digitalen Filtermoduls 400, der das Ändern der Konfiguration von zwei realen auf ein komplexes Filter ermöglicht, ist die Tatsache, dass die Abtastfrequenz Fs gleich 4-mal die Zwischenfrequenz IF ist. Das komplexe Filter wird durch Frequenzumsetzung eines realen Tiefpassfilters auf ein komplexes Bandpassfilter synthetisiert, wie in den Frequenzdiagrammen von 7A-7B gezeigt. 7A stellt eine typische Reaktion eines digitalen Tiefpassfilters und Polstellen in der z-Ebene vor der Umsetzung und 7B nach der Umsetzung dar, wobei $Falls θ = 90, Z^{- 1} \to Z^{- 1} e^{j θ} = Z^{- 1} (c o s θ + j s i n θ) = Z^{- 1} (0 + j) = j Z^{- 1}$
Eine solche Konfiguration spart außerdem zwei Multiplizierer und schafft die Fähigkeit, die Konfiguration von zwei realen auf ein komplexes Filter zu ändern. Wenn andererseits ein ähnliches digitales Filter implementiert werden würde, wobei Fs nicht gleich 4xlF ist, dann hätte das Implementieren von sowohl realen als auch komplexen Filter in derselben Struktur mehr Schaltungsanordnung nötig. 8 stellt eine Struktur mit einem vollständigen komplexen Filter für Butterworth-Filter und Filter vom Chebyshev-Typ I dar. Um eine solche Struktur als reales Filter arbeiten zu lassen, müsste das Multiplexieren bei sowohl a1- als auch a2-Koeffizienten stattfinden. Weitere zwei Multiplizierer und drei Addierer müssten auch im Leerlauf gehalten werden, was aus einer Leistungsperspektive nicht erwünscht ist, da es eine zusätzliche Steuerschaltungsanordnung erfordern würde. Im implementierten Filter 400 wird all dies vermieden, indem sichergestellt wird, dass Fs = 4 x IF.
Bandbreitenprogrammierbarkeit
Wie gut bekannt ist, bezieht sich die Bandbreite eines Filters auf die Grenzfrequenz eines Filters: die Bandbreite eines Bandpassfilters ist die Differenz zwischen der oberen und der unteren Grenzfrequenz, die Bandbreite eines Tiefpassfilters ist gleich seiner oberen Grenzfrequenz und die Bandbreite eines Hochpassfilters ist gleich seiner unteren Grenzfrequenz.
Wenn es ein digitales Filter ist, arbeitet die Filterstruktur, wie hier beschrieben, mit normierter Bandbreite. Die Erfinder der vorliegenden Offenbarung erkannten, dass, wenn die Bandbreite des Empfängers sich ändert, beispielsweise von 3 kHz auf 25 kHz, die Koeffizienten a1 und a2 sowie die Skalierungswerte, die zum UMS 406 und LMS 436 geliefert werden müssen, sich ändern. Folglich muss achtgegeben werden, um sicherzustellen, dass digitale Abtastwerte ausgerichtet werden, bevor sie durch die Addierer UA und LA verarbeitet werden, die mit solchen Koeffizienten multiplizierte Werte addieren.
Nach sorgfältiger Analyse der Skalierungswertgenauigkeit wurde ein Muster erstellt, wobei die Differenz zwischen der Skalierungswertgenauigkeit und der skalierten Eingangsgenauigkeit entweder 0 oder 1 war. Dies wurde als Vorteil verwendet und BW-Programmierbarkeit wurde mit Hilfe eines 1-Bit-Schiebers erreicht. Insbesondere um zu ermöglichen, dass das digitale Filtermodul 400 soweit programmierbar ist wie die Bandbreite des Filters, wie in 4 gezeigt, kann jeder des ersten und des zweiten Abschnitts ferner einen Ein-Bit-Schieber 408 bzw. 438 aufweisen.
Eine Festkommazahl kann durch ein Format SWL.FL dargestellt werden, wobei sich „S“ auf das „Vorzeichenbit“ bezieht, „WL“ sich auf die „Wortlänge“ (tatsächliche physikalische Größe) bezieht, und „FL“ sich auf die „Bruchlänge“ (Wert des niedrigstwertigen Bits) bezieht. Folglich bedeutet beispielsweise die Schreibweise „S16.15“, dass insgesamt 16 Bits vorhanden sind und der Wert des letzten Bits 2^-15 ist, während die Schreibweise „S16.25“ bedeutet, dass insgesamt 16 Bits vorhanden sind und der Wert des letzten Bits 2^-25 ist, wie schematisch in 9A bzw. 9B dargestellt ist. 9A und 9B stellen eine schematische Darstellung von einem Beispiel eines Festkommazahlensystems dar, das gemäß einigen Ausführungsformen der Offenbarung verwendet wird.
Da der Skalierungswert und die Koeffizienten in der Genauigkeit, d. h. die Anzahl von Bits, die erforderlich ist, um Werte auszudrücken, über die Bandbreite variieren, müssen die Eingaben des Addierers (UA/LA) ausgerichtet werden. 10 stellt eine schematische Darstellung einer beispielhaften Implementierung der Bandbreitenprogrammierbarkeit innerhalb eines AUSRICHTUNGS-Blocks, wie in den vorherigen Figuren dargestellt, gemäß einigen Ausführungsformen der Offenbarung dar. Die in 10 gezeigte Logik 1000 könnte z. B. innerhalb der AUSRICHTUNG 408 und 438 implementiert werden, die in 4 dargestellt sind.
Die Genauigkeitsvariation zwischen der minimalen und der maximalen Bandbreite des Filters zwischen den Punkten A und B, die in 10 gezeigt sind, über die ganze Bandbreite ist 1 Bit. Wenn beispielsweise die Festkommazahl am Punkt A S16,25 ist, dann ist die Festkommazahl bei B entweder S16,25 oder S16,26. In einem anderen Beispiel ist, wenn die Festkommazahl bei A S16,19 ist, dann die Zahl bei B entweder S16,19 oder S16,20. Die Genauigkeitsvariation am Punkt C, der in 10 gezeigt ist, über die ganze Bandbreite ist 4 Bit. In einigen Ausführungsformen kann eine Bandbreitenprogrammierbarkeit, um diese Variationen zu berücksichtigen, durch Implementieren einer Schaltung, wie in 10 gezeigt, mit einem Schieber 1011, einem Multiplexer 1012, einer Rundungslogik 1013 und einem Schieber 1014 sowie einer Steuerlogik (in 10 nicht gezeigt), die dazu ausgebildet ist, Steuersignale BW_control[4] und BW_control[3:0], wie in 10 gezeigt, zu erzeugen und zum Multiplexer 1012 und zum Schieber 1014 zu liefern, erreicht werden. Die Steuersignale BW_control[4] und BW_control[3:0] werden auf der Basis der verwendeten Koeffizientenwerte erzeugt, die, wie vorstehend erläutert, wiederum von der Bandbreite abhängen.
Beispielhaftes Datenverarbeitungssystem
11 stellt ein Blockdiagramm, das ein beispielhaftes Datenverarbeitungssystem 1100 darstellt, gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Ein solches Datenverarbeitungssystem könnte dazu ausgebildet sein, z. B. als hier beschriebene Steuereinheit oder als irgendein anderes System zu funktionieren, das dazu ausgebildet ist, die hier beschriebenen digitalen Filtertechniken zu implementieren.
Wie in 11 gezeigt, kann das Datenverarbeitungssystem 1100 mindestens einen Prozessor 1102 aufweisen, der mit Speicherelementen 1104 durch einen Systembus 1106 gekoppelt ist. An sich kann das Datenverarbeitungssystem einen Programmcode innerhalb der Speicherelemente 1104 speichern. Ferner kann der Prozessor 1102 den Programmcode ausführen, auf den von den Speicherelementen 1104 über einen Systembus 1106 zugegriffen wird. In einem Aspekt kann das Datenverarbeitungssystem als Computer implementiert werden, der zum Speichern und/oder Ausführen des Programmcodes geeignet ist. Es sollte jedoch erkannt werden, dass das Datenverarbeitungssystem 1100 in Form irgendeines Systems implementiert werden kann, einschließlich eines Prozessors und eines Speichers, der in der Lage ist, die innerhalb dieser Patentbeschreibung beschriebenen Funktionen durchzuführen.
Die Speicherelemente 1104 können eine oder mehrere physikalische Speichervorrichtungen aufweisen, wie beispielsweise einen lokalen Speicher 1108 und eine oder mehrere Massespeichervorrichtungen 1110. Der lokale Speicher kann sich auf einen Direktzugriffsspeicher oder (eine) andere nicht dauerhafte Speichervorrichtung(en) beziehen, die im Allgemeinen während der tatsächlichen Ausführung des Programmcodes verwendet werden. Eine Massespeichervorrichtung kann als Festplatte oder andere dauerhafte Datenspeichervorrichtung implementiert werden. Das Verarbeitungssystem 1100 kann auch einen oder mehrere Cache-Speicher (nicht dargestellt) aufweisen, die eine vorübergehende Speicherung zumindest eines gewissen Programmcodes vorsehen, um die Anzahl von Malen zu verringern, die der Programmcode von der Massespeichervorrichtung 1110 während der Ausführung abgerufen werden kann.
Eingabe/Ausgabe-Vorrichtungen (E/A-Vorrichtungen), die als Eingabevorrichtung 1112 und Ausgabevorrichtung 1114 dargestellt sind, können wahlweise mit dem Datenverarbeitungssystem gekoppelt sein. Beispiele von Eingabevorrichtungen können umfassen, sind jedoch nicht begrenzt auf eine Tastatur, eine Zeigevorrichtung wie z. B. eine Maus oder dergleichen. Beispiele von Ausgabevorrichtungen können umfassen, sind jedoch nicht begrenzt auf einen Monitor oder eine Anzeige, Lautsprecher oder dergleichen. Die Eingabe- und/oder Ausgabevorrichtungen können mit dem Datenverarbeitungssystem entweder direkt oder durch zwischenliegende E/A-Steuereinheiten gekoppelt sein.
In einer Ausführungsform können die Eingabe- und die Ausgabevorrichtungen als kombinierte Eingabe/Ausgabe-Vorrichtung (in 11 mit einer gestrichelten Linie dargestellt, die die Eingabevorrichtung 1112 und die Ausgabevorrichtung 1114 umgibt) implementiert werden. Ein Beispiel einer solchen kombinierten Vorrichtung ist eine berührungsempfindliche Anzeige, die auch manchmal als „Berührungsbildschirmanzeige“ oder einfach „Berührungsbildschirm“ bezeichnet wird. In einer solchen Ausführungsform kann die Eingabe in die Vorrichtung durch eine Bewegung eines physikalischen Objekts wie z. B. eines Stifts oder eines Fingers eines Benutzers an oder nahe der Berührungsbildschirmanzeige bereitgestellt werden.
Ein Netzadapter 1116 kann auch wahlweise mit dem Datenverarbeitungssystem gekoppelt sein, um zu ermöglichen, dass es mit anderen Systemen, Computersystemen, entfernten Netzvorrichtungen und/oder entfernten Speichervorrichtungen durch zusammenliegende private oder öffentliche Netze gekoppelt wird. Der Netzadapter kann einen Datenempfänger zum Empfangen von Daten, die durch die Systeme, Vorrichtungen und/oder Netze zum Datenverarbeitungssystem 1100 übertragen werden, und einen Datensender zum Senden von Daten vom Datenverarbeitungssystem 1100 zu den Systemen, Vorrichtungen und/oder Netzen umfassen. Modems, Kabelmodems und Ethernet-Karten sind Beispiele von verschiedenen Typen eines Netzadapters, der bei dem Datenverarbeitungssystem 1100 verwendet werden kann.
Wie in 11 dargestellt, können die Speicherelemente 1104 eine Anwendung 1118 speichern. In verschiedenen Ausführungsformen kann die Anwendung 1118 im lokalen Speicher 1108, in der einen oder den mehreren Massespeichervorrichtungen 1110 oder abgesehen vom lokalen Speicher und von den Massespeichervorrichtungen gespeichert werden. Es sollte erkannt werden, dass das Datenverarbeitungssystem 1100 ferner ein Betriebssystem (in 11 nicht gezeigt) ausführen kann, das die Ausführung der Anwendung 1118 erleichtern kann. Die Anwendung 1118, die in Form eines ausführbaren Programmcodes implementiert wird, kann durch das Datenverarbeitungssystem 1100, z. B. durch den Prozessor 1102, ausgeführt werden. In Reaktion auf die Ausführung der Anwendung kann das Datenverarbeitungssystem 1100 dazu ausgebildet sein, eine oder mehrere hier beschriebene Operationen oder Verfahrensschritte durchzuführen.
Variationen und Implementierungen
Es ist zu beachten, dass in dieser Patentbeschreibung Bezugnahmen auf verschiedene Merkmale (z. B. Elemente, Strukturen, Module, Komponenten, Schritte, Operationen, Eigenschaften usw.), die in „einer einzelnen Ausführungsform“, „einer Beispielausführungsform“, „einer Ausführungsform“, „einer anderen Ausführungsform“, „einigen Ausführungsformen“, „verschiedenen Ausführungsformen“, „anderen Ausführungsformen“, „einer alternativen Ausführungsform“ und dergleichen enthalten sind, bedeuten sollen, dass beliebige solche Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung enthalten sind, aber in denselben Ausführungsformen kombiniert sein können oder dies nicht notwendigerweise sein können.
In einer Beispielausführungsform können Teile oder ganze elektrische Schaltungen der Figuren auf einer Hauptplatine einer zugehörigen elektronischen Vorrichtung implementiert werden. Die Hauptplatine kann eine allgemeine Leiterplatte sein, die verschiedene Komponenten des internen elektronischen Systems der elektronischen Vorrichtung halten kann und ferner Verbindungselemente für andere Peripheriegeräte vorsehen kann. Insbesondere kann die Hauptplatine die elektrischen Verbindungen schaffen, durch die die anderen Komponenten des Systems elektrisch kommunizieren können. Beliebige geeignete Prozessoren (einschließlich Digitalsignalprozessoren, Mikroprozessoren, Unterstützungschipsätze usw.), Speicherelemente usw. können geeignet mit der Hauptplatine auf der Basis von speziellen Konfigurationsbedürfnissen, Verarbeitungsanforderungen, Computerkonstruktionen usw. gekoppelt sein. Andere Komponenten, wie z. B. ein externer Speicher, zusätzliche Sensoren, Steuereinheiten für Audio/Video-Anzeige und Peripheriegeräte können an der Hauptplatine als Einsteckkarten, über Kabel angebracht oder in die Hauptplatine selbst integriert sein.
In einer anderen Beispielausführungsform können Teile oder ganze elektrische Schaltungen der Figuren als eigenständige Module (z. B. eine Vorrichtung mit zugehörigen Komponenten und einer Schaltungsanordnung, die dazu ausgebildet ist, eine spezielle Anwendung oder Funktion durchzuführen) implementiert werden oder als Einsteckmodule in eine anwendungsspezifische Hardware von elektronischen Vorrichtungen implementiert werden. Es ist zu beachten, dass spezielle Ausführungsformen der vorliegenden Erfindung leicht in einem Baustein eines Systems auf einem Chip (SOC) entweder teilweise oder ganz enthalten sein können. Ein SOC stellt eine IC dar, die Komponenten eines Computers oder anderen elektronischen Systems in einen einzelnen Chip integriert. Er kann digitale, analoge, Mischsignal- und häufig Funkfrequenzfunktionen enthalten; die alle auf einem einzelnen Chipsubstrat vorgesehen sein können. Andere Ausführungsformen können ein Mehrchipmodul (MMC) mit mehreren separaten ICs umfassen, die innerhalb eines einzelnen elektronischen Bausteins angeordnet sind und dazu ausgebildet sind, durch den elektronischen Baustein eng miteinander zusammenzuwirken. In verschiedenen anderen Ausführungsformen können die Verstärkungsfunktionalitäten in einem oder mehreren Siliziumkernen in anwendungsspezifischen integrierten Schaltungen (ASICs), anwenderprogrammierbaren Verknüpfungsfeldern (FPGAs) und anderen Halbleiterchips implementiert werden.
Es ist auch unerlässlich zu beachten, dass alle Spezifikationen, Abmessungen und Beziehungen, die hier umrissen sind (z. B. die Anzahl von Prozessoren und Speicherelementen, Logikoperationen usw.), nur für die Zwecke des Beispiels und der Lehre geboten wurden. Solche Informationen können beträchtlich verändert werden, ohne vom Schutzbereich der beigefügten Ansprüche abzuweichen. Die Spezifikationen gelten nur für ein nicht begrenzendes Beispiel und folglich sollten sie als solches aufgefasst werden. In der vorangehenden Beschreibung wurden Beispielausführungsformen mit Bezug auf spezielle Prozessor- und/oder Komponentenanordnungen beschrieben. Verschiedene Modifikationen und Änderungen können an solchen Ausführungsformen vorgenommen werden, ohne vom Schutzbereich der beigefügten Ansprüche abzuweichen. Die Beschreibung und die Zeichnungen sollen folglich vielmehr in einer erläuternden als einer beschränkenden Hinsicht betrachtet werden.
Es ist zu beachten, dass bei den zahlreichen hier vorgesehenen Beispielen eine Wechselwirkung hinsichtlich von zwei, drei, vier oder mehr elektrischen Komponenten beschrieben werden kann. Dies wurde jedoch nur für die Zwecke der Deutlichkeit und des Beispiels durchgeführt. Es sollte erkannt werden, dass das System in irgendeiner geeigneten Weise zusammengefasst werden kann. Nebst ähnlichen Konstruktionsalternativen kann irgendeine der dargestellten Komponenten, Module und Elemente der Figuren in verschiedenen möglichen Konfigurationen kombiniert werden, die alle klar innerhalb des breiten Schutzbereichs dieser Patentbeschreibung liegen. In bestimmten Fällen kann es leichter sein, eine oder mehrere der Funktionalitäten eines gegebenen Satzes von Abläufen durch nur Bezugnahme auf eine begrenzte Anzahl von elektrischen Elementen zu beschreiben. Es sollte erkannt werden, dass Teile oder ganze elektrische Schaltungen der Figuren und ihre Lehren leicht skalierbar sind und einer großen Anzahl von Komponenten sowie komplizierteren/raffinierteren Anordnungen und Konfigurationen Rechnung tragen können. Folglich sollten die bereitgestellten Beispiele nicht den Schutzbereich begrenzen oder die breiten Lehren von Teilen oder ganzen elektrischen Schaltung als potentiell auf eine Unzahl von anderen Architekturen angewendet hemmen.
Zahlreiche andere Änderungen, Substitutionen, Variationen, Veränderungen und Modifikationen können von einem Fachmann auf dem Gebiet festgestellt werden und es ist beabsichtigt, dass die vorliegende Offenbarung alle solchen Änderungen, Substitutionen, Variationen, Veränderungen und Modifikationen, die in den Schutzbereich der beigefügten Ansprüche fallen, umfasst.
Obwohl die Ansprüche in einem Format mit einzelner Abhängigkeit in dem Stil dargestellt sind, der vor dem USPTO verwendet wird, sollte selbstverständlich sein, dass irgendein Anspruch von irgendeinem vorangehenden Anspruch desselben Typs abhängen kann und mit diesem kombiniert sein kann, wenn nicht dies klar technisch unausführbar ist.

Claims

Digitales Filtermodul (202) zum Filtern von digitalen Abtastwerten (402, 432) eines Signals, das von einem Empfänger (200) empfangen wird, wobei das Filter Folgendes aufweist: eine Filterstruktur (400) mindestens zweiter Ordnung mit gemeinsam genutzten Ressourcen mit einem ersten Abschnitt (470) und einem zweiten Abschnitt (480), wobei der erste Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Realteile (402) des vom Empfänger empfangenen Signals darstellen, und der zweite Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Imaginärteile (432) des vom Empfänger empfangenen Signals darstellen, wobei die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu konfiguriert ist, in einem ersten Modus als komplexes Allpol-Filter mit unendlicher Impulsantwort, IIR, und in einem zweiten Modus als zwei reale Allpol-IIR-Filter zu arbeiten; und eine Steuereinheit, die dazu ausgebildet ist, einen Betriebsmodus der Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen auf den ersten Modus oder den zweiten Modus zu setzen, wobei die vom ersten Abschnitt empfangenen digitalen Abtastwerte und die vom zweiten Abschnitt empfangenen digitalen Abtastwerte mit einer Abtastfrequenz gleich dem Vierfachen einer Zwischenfrequenz des Empfängers abgetastet werden.
Digitales Filtermodul (202) nach Anspruch 1, wobei ders erste und der zweite Abschnitt (470, 480) einen Skalierungsmultiplizierer (406, 436), einen Addierer (410, 440), ein oder mehrere erste Speicherelemente (412, 442), einen ersten Multiplizierer (414, 44) und einen Selektor (418, 448) aufweist.
Digitales Filtermodul (202) nach Anspruch 2, wobei im ersten Modus die digitalen Abtastwerte (402, 432), die die Realteile (402) des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer (406) des ersten Abschnitts (470), den Addierer (410) des ersten Abschnitts, das eine oder die mehreren ersten Speicherelemente (412) des ersten Abschnitts, den ersten Multiplizierer (414) des ersten Abschnitts, den Selektor (448) des zweiten Abschnitts (480), der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts auszuwählen, und den Addierer (440) des zweiten Abschnitts verarbeitet werden, und die digitalen Abtastwerte, die die Imaginärteile (432) des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer (436) des zweiten Abschnitts, den Addierer des zweiten Abschnitts, das eine oder die mehreren ersten Speicherelemente (442) des zweiten Abschnitts, den ersten Multiplizierer (444) des zweiten Abschnitts, den Selektor (418) des ersten Abschnitts, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts auszuwählen, und den Addierer des ersten Abschnitts verarbeitet werden.
Digitales Filtermodul (202) nach Anspruch 3, wobei jeder des ersten und des zweiten Abschnitts (470, 480) ferner ein oder mehrere zweite Speicherelemente (420, 450) und einen zweiten Multiplizierer (422, 452) aufweist, und wobei der Addierer (410) des ersten Abschnitts dazu ausgebildet ist, die Ausgabe des ersten Multiplizierers (444) des zweiten Abschnitts zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte (402, 432), die die Realteile (402) des Signals darstellen, durch das eine oder die mehreren zweiten Speicherelemente des ersten Abschnitts und den zweiten Multiplizierer des ersten Abschnitts zu addieren, und der Addierer (440) des zweiten Abschnitts dazu ausgebildet ist, die Ausgabe des ersten Multiplizierers (414) des ersten Abschnitts zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile (432) des Signals darstellen, durch das eine oder die mehreren zweiten Speicherelemente des zweiten Abschnitts und den zweiten Multiplizierer des zweiten Abschnitts, zu addieren.
Digitales Filtermodul (202) nach Anspruch 2, wobei im zweiten Modus die digitalen Abtastwerte (402, 432), die die Realteile (402) des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer (406) des ersten Abschnitts (470), den Addierer (410) des ersten Abschnitts, das eine oder die mehreren ersten Speicherelemente (412) des ersten Abschnitts, den ersten Multiplizierer (414) des ersten Abschnitts, den Selektor (418) des ersten Abschnitts, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des ersten Abschnitts auszuwählen, und den Addierer des ersten Abschnitts verarbeitet werden, und die digitalen Abtastwerte, die die Imaginärteile (432) des Signals darstellen, sequentiell durch den Skalierungsmultiplizierer (436) des zweiten Abschnitts (480), den Addierer (440) des zweiten Abschnitts, das eine oder die mehreren ersten Speicherelemente (412) des zweiten Abschnitts, den ersten Multiplizierer (444) des zweiten Abschnitts, den Selektor (448) des zweiten Abschnitts, der dazu ausgebildet ist, eine Ausgabe des ersten Multiplizierers des zweiten Abschnitts auszuwählen, und den Addierer des zweiten Abschnitts verarbeitet werden.
Digitales Filtermodul (202) nach Anspruch 5, wobei jeder des ersten und des zweiten Abschnitts ferner ein oder mehrere zweite Speicherelemente (420, 450) und einen zweiten Multiplizierer (422, 452) aufweist, und wobei der Addierer (410) des ersten Abschnitts dazu ausgebildet ist, die Ausgabe des ersten Multiplizierers (414) des ersten Abschnitts zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte (402, 432), die die Realteile (402) des Signals darstellen, durch das eine oder die mehreren zweiten Speicherelemente des ersten Abschnitts und den zweiten Multiplizierer des ersten Abschnitts zu addieren, und der Addierer (440) des zweiten Abschnitts dazu ausgebildet ist, die Ausgabe des ersten Multiplizierers (444) des zweiten Abschnitts zu einer Ausgabe der sequentiellen Verarbeitung der digitalen Abtastwerte, die die Imaginärteile (432) des Signals darstellen, durch das eine oder die mehreren zweiten Speicherelemente des zweiten Abschnitts und den zweiten Multiplizierer des zweiten Abschnitts zu addieren.
Digitales Filtermodul (202) nach einem vorangehenden Anspruch, wobei jeder des ersten und des zweiten Abschnitts (470, 480) der Filterstruktur (400) zweiter Ordnung mit gemeinsam genutzten Ressourcen als Butterworth-Filter oder Filter vom Chebyshev-Typ I implementiert wird.
Digitales Filtermodul (202) nach einem vorangehenden Anspruch, wobei das digitale Filtermodul dazu ausgebildet ist, als Filter 2k-ter Ordnung zu arbeiten, wobei keine ganze Zahl gleich oder größer als 1 ist.
Empfänger (200) mit einem digitalen Filtermodul (202) zum Filtern von digitalen Abtastwerten (402, 432) eines von einem Empfänger empfangenen Signals, wobei das Filter Folgendes aufweist: eine Filterstruktur (400) mindestens zweiter Ordnung mit gemeinsam genutzten Ressourcen mit einem ersten Abschnitt (470) und einem zweiten Abschnitt (480), wobei der erste Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Realteile (402) des vom Empfänger empfangenen Signals darstellen, und der zweite Abschnitt dazu ausgebildet ist, digitale Abtastwerte zu empfangen, die Imaginärteile (432) des vom Empfänger empfangenen Signals darstellen, wobei die Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen dazu ausgebildet ist, in einem ersten Modus als komplexes Allpol-Filter mit unendlicher Impulsantwort, IIR, und in einem zweiten Modus als zwei reale Allpol-IIR-Filter zu arbeiten; und eine Steuereinheit, die dazu ausgebildet ist, einen Betriebsmodus der Filterstruktur zweiter Ordnung mit gemeinsam genutzten Ressourcen auf den ersten Modus oder den zweiten Modus zu setzen, wobei die vom ersten Abschnitt empfangenen digitalen Abtastwerte und die vom zweiten Abschnitt empfangenen digitalen Abtastwerte digitale Abtastwerte aufweisen, die mit einer Abtastfrequenz gleich dem Vierfachen einer Zwischenfrequenz des Empfängers abgetastet werden.
Empfänger (200) nach Anspruch 9, wobei das digitale Filtermodul (202) dazu ausgebildet ist, das vom Empfänger empfangene Signal durch Unterdrücken oder Verringern von Komponenten außerhalb eines ersten Bandes von Frequenzen zu filtern, wobei der Empfänger ferner ein analoges Filter aufweist, das dazu ausgebildet ist, das vom Empfänger empfangene Signal durch Unterdrücken oder Verringern von Komponenten außerhalb eines zweiten Bandes von Frequenzen zu filtern, wobei das zweite Band von Frequenzen größer ist als das erste Band von Frequenzen.
Empfänger (200) nach Anspruch 10, wobei der Empfänger ein elektromagnetischer Empfänger ist und wobei das erste Band von Frequenzen zwischen 3 kHz und 25 kHz liegt.
Empfänger (200) nach Anspruch 10 oder 11, wobei: der Empfänger so ausgebildet ist, dass er in einem Modus mit schmaler Bandbreite und in einem Modus mit breiter Bandbreite betrieben wird, der Empfänger dazu ausgebildet ist, das digitale Filtermodul (202) zu verwenden, um das vom Empfänger empfangene Signal zu filtern, wenn er im Modus mit schmaler Bandbreite arbeitet, und der Empfänger dazu ausgebildet ist, das analoge Filter zu verwenden, um das vom Empfänger empfangene Signal zu filtern, wenn er im Modus mit breiter Bandbreite arbeitet.