CN106559059B

CN106559059B - 小面积和低功耗的iir滤波器结构

Info

Publication number: CN106559059B
Application number: CN201610847772.8A
Authority: CN
Inventors: P·P.E.·昆兰; S·恩卡; K·J·穆尔瓦尼
Original assignee: Analog Devices Technology
Current assignee: Analog Devices Global ULC; Analog Devices International ULC
Priority date: 2015-09-24
Filing date: 2016-09-23
Publication date: 2019-06-04
Anticipated expiration: 2036-09-23
Also published as: US20170093375A1; DE102016116873B4; CN106559059A; DE102016116873A1; US9985608B2

Abstract

本申请涉及小面积和低功耗的IIR滤波器结构。本公开的实施例提供一种用于接收器的数字滤波器模块，特别适用于窄带电磁接收器。模块的设计是基于认识：提供由接收器接收并以采样频率等于4倍的接收器的中间频率的信号的模块样本，在过滤器中消除零，和实施过滤器模块为包括两个部分的资源共享二阶滤波器结构，在执行作为两个实滤波器或者复合滤波器的多功能数字滤波器模块中，有利地使得节省一些硬件组件，特别是一些乘法器和加法器。以这种方式，可以实现过滤器模块的面积和功耗的显着减少，同时保持足够高的过滤性能。

Description

小面积和低功耗的IIR滤波器结构

技术领域

本发明涉及数字信号处理的领域，特别涉及小面积和低功率数字滤波器。

背景技术

如众所周知的，电磁接收器是接收在一定范围内的频率的电磁波，并把由这些波携带的信息转换到以某种可用形式的电子设备。例如，通常被称为“无线电接收器”的接收器接收约3千赫(kHz)至300千兆赫(GHz)的无线电范围电磁波。所有接收器使用天线捕获电磁波，并将其转换为交流电(AC)信号，并且电子过滤器从由天线捕获的所有其他信号中分离出期望的频带的信号。在接收器的情况下，频率的不同频带有时被称为“通道”。

接收器的选择性性能指接收器从在其它频率接收不需要的干扰信号中分离期望频带的能力的措施。换言之，选择性定义接收器如何有效响应调谐到感兴趣的信号(即，在期望频带的信号)，并拒绝在其他频率的信号。邻道抑制(ACR)和镜像抑制(IR)是直接影响接收器的选择性的两个关键指标。

窄带(NB)接收器是只检测在频率的一个或多个相对窄的频带的信号(例如，无线电接收器的3-25千赫)的接收器，而拒绝这些关注频带之外的信号。目标NB应用的接收器的ACR和IR要求非常严格，因为NB接收器要求高的衰减。实现仅模拟滤波器是有问题的，而且可能甚至是不可行的，因为它需要使用集成电路(IC)芯片上的过于大面积。同时，实施为NB接收器的数字滤波器(特别是数字滤波器)产生高的性能，要求在芯片上实现相对小的面积，并且消耗相对低的功率，是非常具有挑战性的任务。可以就解决这一问题提出改进。

发明内容

本公开内容的实施方式提供实现电子滤波器的机制，可以改进如上所述的一个或多个问题，尤其是相对于使用在NB接收器中的过滤器，其中所述过滤器将具有由NB接收器的严格ACR和IR要求限定的充分高性能，同时要求相对较小的区域和低功耗。因此，本公开的实施例提供一种用于接收器的数字滤波器模块，尤其是用于在窄带接收器。模块的设计是基于认识：提供由接收器接收并以采样频率等于4倍的接收器的中间频率的信号的模块样本，在过滤器中消除零，和实施过滤器模块为包括两个部分的资源共享二阶滤波器结构，在执行作为两个实滤波器或者复合滤波器的多功能数字滤波器模块中，有利地使得节省一些硬件组件，特别是一些乘法器和加法器。以这种方式，可以实现过滤器模块的面积和功耗的显着减少，同时保持足够高的过滤性能。此外，实现滤波器结构的无限脉冲响应(IIR)过滤器允许有利地节省计算量。

因此，本公开的一个方面提供一种用于接收器的数字滤波器模块，例如窄带接收器。过滤器模块包括资源共享、至少二阶(可能是较高阶)的滤波器结构，在本文中称为“SOS”(对于“二阶结构”)或“双二阶结构”。该SOS被配置成在第一模式中操作作为全极点复合IIR滤波器，并且，在第二模式中作为两个实全极点IIR滤波器。过滤器模块还包括模式切换，被配置以将SOS的操作模式设定为第一模式或第二模式中，例如，通过提供控制信号给SOS以在第一模式和第二模式之间切换SOS的操作模式。该SOS包括第一部分和第二部分，其中第一部分被配置为接收表示由接收器接收的信号的实数部分的数字样本，和第二部分被配置为接收表示由接收器接收的信号的虚部的数字样本。由SOS接收的数字样本在等于4倍的接收器的中间频率的采样频率进行采样。

在一些实施例中，每个第一和第二部分可以包括缩放乘法器、加法器、一个或多个第一存储元件、第一乘法器和选择器。

在这样的实施例中，在本文所述的第一操作模式中，表示信号的实部的数字样本可以顺序地通过第一部分的缩放乘法器(UMS)、第一部分的加法器(UA)、所述第一部分的一个或多个第一寄存器(UD11-UD1k)、第一部分(UM1)的第一乘法器、第二部分(LS)的选择器以及第二部分的加法器(LA)进行处理，所述第二部分(LS)的选择器经配置成选择第一部分的第一乘法器(UM1)的输出(作为设定为第一模式的操作模式的结果，例如作为接收指示第一操作模式的控制信号的选择器的结果)。另一方面，表示信号的虚数部分的数字样本可以顺序地通过第二部分的缩放乘法器(LMS)、第二部分的加法器(LA)、第二部分的一个或多个第一寄存器(LD11-LD1k)、第二部分(LM1)的第一乘法器、第一部分(US)的选择器、以及第一部分(UA)的加法器进行处理，所述第一部分(US)的选择器选择所述第二部分的第一乘法器(LM1)的输出(作为被设置为第一模式的操作模式的结果，例如作为选择器接收指示第一操作模式的控制信号的结果)。

在进一步的实施例中，每个第一和第二部分可进一步包括一个或多个第二单抽样延迟寄存器(UD21-UD2k；LD21-LD2k)和第二乘法器(UM2；LM2)。在这样的实施例中，在第一模式中，第一部分(UA)的加法器可经配置以添加第二部分(LM1)的第一乘法器的输出(因为该输出由第一部分的选择器选择(US))到顺序通过第一部分的缩放乘法器(UMS)、第一部分的一个或多个第二寄存器(UD21-UD2k)和第一部分的第二乘法器(UM2)处理表示信号的实部的数字样本的输出。另一方面，第二部分(LA)的加法器可以被配置为添加所述第一部分的第一乘法器(UM1)的输出(因为这个输出是由第二部分的选择器(LS)选择)到处理通过第二部分(LMS)的缩放乘法器、第二部分的一个或多个第二寄存器(LD21-LD2k)和第二部分的第二乘法器(LM2)处理表示信号的虚部的数字样本。

在一些实施例中，在本文中所描述的操作的第二模式中，表示信号的实部的数字样本可以顺序通过第一部分的缩放乘法器(UMS)、第一部分的加法器(UA)、所述第一部分的一个或多个第一寄存器(UD11-UD1k)、第一部分(UM1)的第一乘法器、第一部分的选择器(US)以及第一部分的加法器(UA)处理，所述第一部分的选择器(US)配置成选择第一部分的第一乘法器(UM1)的输出(作为被设定为第二模式的操作模式的结果，例如作为选择器接收指示第二操作模式的控制信号的结果)。表示信号的虚数部分的数字样本可以顺序地通过第二部分的缩放乘法器(LMS)、第二部分的加法器(LA)、第二部分的一个或多个第一寄存器(LD11-LD1k)、第二部分的第一乘法器(LM1)、第二部分的选择器(LS)和第二部分的加法器(LA)进行处理，第二部分的选择器(LS)经配置用于选择所述第二部分(LM1)的第一乘法器的输出(作为设定为第二模式的操作模式的结果，例如作为选择器接收指示第二操作模式的控制信号的结果)。

在进一步的实施例中，每个第一和第二部分可进一步包括一个或多个第二单抽样延迟寄存器(UD21-UD2k；LD21-LD2k)和第二乘法器(UM2；LM2)。在这样的实施例中，在第一模式中，第一部分(UA)的加法器可经配置以添加第一部分的第一乘法器(UM1)的输出(因为该输出由第一部分的选择器选择(US))到顺序通过第一部分的缩放乘法器(UMS)、第一部分的一个或多个第二寄存器(UD21-UD2k)和第一部分的第二乘法器(UM2)处理表示信号的实部的数字样本的输出。另一方面，第二部分(LA)的加法器可以被配置为添加所述第一部分的第一乘法器(LM1)的输出(因为这个输出是由第二部分的选择器(LS)选择)到通过第二部分(LMS)的缩放乘法器、第二部分的一个或多个第二寄存器(LD21-LD2k)和第二部分的第二乘法器(LM2)处理表示信号的虚部的数字样本。

在一些实施例中，每个资源共享二阶滤波器结构的第一和第二部分可以被实现为巴特沃斯滤波器或切比雪夫型滤波器。

在一些实施例中，数字滤波器模块可以被配置为2K的阶滤波器来操作，其中k是等于或大于1的整数。

在另一个方面，接收器(例如，电磁接收器)，特别是无线电接收器，包括如本文所述的数字滤波器模块。

在一些实施例中，数字滤波器模块可被配置为通过拒绝或降低频率的第一频带以外的信号分量而过滤由接收器接收的信号，接收器还包括模拟滤波器，被配置以通过拒绝或降低频率的第二频带以外的信号分量来过滤所接收的信号的接收器，频率的第二频带大于频率的第一频带。例如，频率的第一频带可以是在3kHz和25千赫之间的频带。

在一些实施例中，接收器可以被配置在窄带宽模式进行运转，并在宽的带宽模式中，接收器进一步包括控制器，用于在窄带宽模式中使用数字滤波器模块以过滤由接收器接收的信号，以及用于使用在宽带宽模式下，模拟滤波器来过滤由接收器接收到的信号。

如将被本领域技术人员可以理解的，本公开的各方面可以以各种方式来实施2C，例如作为方法，系统，计算机程序产品或计算机可读存储介质。因此，本公开的方面可采取完全硬件实施例，完全软件实施例(包括固件，驻留软件，微代码等)，或者组合软件和硬件方面的形式的实施例，可以全部通常被称为本文为“电路”、“模块”或“系统”。至少在本公开中描述的某些功能可以被实现为通过一个或多个计算机的一个或多个处理单元执行的算法，例如一个或多个微处理器。在各种实施例中，本文描述的每个方法的不同步骤和步骤的部分可以由不同的处理单元来执行。此外，本公开内容的各方面可以采取体现在一个或多个计算机可读介质，优选非临时性的计算机程序产品的形式，具有计算机可读程序代码体现，例如存储在其上。在各种实施例中，这种计算机程序可以例如，被下载(更新)到现有的设备和系统(例如，以现有的接收器或此类接收器的控制器等)或在制造这些装置和系统时被存储。

从以下的描述以及权利要求，其它特征和本发明的优点是显而易见的。

附图说明

为了提供本公开内容和特征和优点的更完整理解，结合附图考虑作出参考下面的描述，其中类似的参考数字表示相同的部件，其中：

图1提供根据本公开的一些实施例的信道滤波器功能的图示；

图2提供根据本公开的一些实施例的接收器的示意图；

图3提供根据本公开的一些实施例的数字滤波器模块的示意图；

图4提供根据本公开的一些实施例的数字滤波器模块的示例性实现的示意图；

图5A和5B提供根据本公开的一些实施例，操作作为一个数字滤波器模块的图4的复合全极点滤波器的核心的示意图；

图6提供根据本公开的一些实施例，操作作为两个实全极点滤波器图4的数字滤波器模块的核心的示意图，；

图7A和7B提供分别根据本公开的一些实施例，转换前和转换后，从实低通到复合带通的频率转换的示意图；

图8提供根据本公开的一些实施例，当采样频率不相等四倍中频时执行真实和复合过滤器的示意图；

图9A和9B提供根据本公开的一些实施例，使用的固定点记数系统的一个示例的示意图；

图10提供根据本公开的一些实施例，如在前面的附图所示的ALIGN块内带宽可编程的示例性实现的示意图；和

图11示出根据本公开的一个实施例，示出示例性数据处理系统的框图。

具体实施方式

信道滤波

本公开内容的实施例涉及允许通过和由接收器检测到的信号在关注的所需频带(信道)的贡献相关联的数字值的数字滤波器，而消除、减少或提交于接收信号在感兴趣的频带以外的频率的检测机构贡献的噪声阈值以下。图1提供根据本公开的一些实施例的信道滤波器功能的图示。如图1所示，接收器可以接收包含在不同频段的贡献的信号102，在图1的示例示为三个相邻信道104，106和108。所接收的信号102随后可被提供给信道过滤器110，如例如本文所描述的数字滤波模块，其将处理该信号102，以传递频率的特定频带的贡献，如在图1示为带114，和取消、减少或提交相邻信道的噪声的贡献以下，如在图1示为带112和116。

改进的接收器和数字滤波模块的系统视图

图2提供了根据本公开的一些实施例的接收器200的示意图。如图所示，接收器200可以包括数字滤波器模块202以及可选的模拟滤波器204、处理器206和存储器208。数字滤波器模块202被配置为接收由接收器200接收的信号的数字样本，以产生输出210。数字滤波器模块202可用于宽带(WB)应用，但是特别适合于NB应用。对于WB应用中，模拟滤波器204可被使用，它可以为任何种类，如本领域中已知的模拟WB滤波器来实现。接收器200的处理器206和存储器208可以被配置为实现由数字滤波器模块202进行的过滤的各个部分，诸如例如带宽可编程或规定的控制信号来切换操作模式，如本文所述。

应当注意，为了不扰乱附图，接收器200示出了接收器的信号处理部件，并没有示出其通常存在于接收器的其他组成。例如，本领域的普通技术人员将认识到，接收器200可进一步包括一个或多个天线，用于接收信号，集成电路可以提供用于接收信号的模拟前端，并转换模拟输入信号到模拟输入信号的数字数据采样，各种接口端口，等等。在一个实施例中，模拟前端可以配置为与处理器206通信，以提供数字数据采样，其中，处理器206将处理过滤感兴趣的信道之内的贡献。

处理器206可以包括用于处理数据的多个特殊应用的特定部分或模块。处理器206可包括电子电路、可编程逻辑门，特地安排用于处理所述输入信号的数据样本以过滤感兴趣的信道之内的贡献。处理器206可以是提供与感兴趣的信道内的应用程序的特定组件滤波器的贡献的数字信号处理

器，和/或所述处理器能够执行特殊指令(存储在非临时性计算机可读介质上)，用于执行滤波感兴趣的信道内的信号贡献的方法的至少一部分。

图3提供了根据本公开的一些实施例，数字滤波器模块的示意图，诸如例如图2中所示的数字滤波器模块202。在较高的水平，数字滤波器模块202包括第一部分302、第二部分304和模式开关306。第一部分302被配置为在其输入端接收表示由所接收的信号的实部的数字样本接收器200。第二部分304被配置为在其输入接收表示由接收器200的接收的信号的虚部的数字样本。模式开关306被配置成设置数字滤波器模块202的操作模式为第一模式或第二模式。

更详细参照本发明的无线电接收器说明示例性数字滤波器模块。然而，本文提供的教导同样适用于配置为过滤在其它频率范围的电磁信号(例如在光学范围)数字滤波器模块。此外，这些教导适用于除电磁接收器的其他接收器检测到的信号的数字滤波，诸如例如声纳接收器。

下面的段落中进一步详细描述改进的窄带数字滤波机构如何可以实施和实现。

示例性数字滤波器模块和方法

图4提供了根据本公开的一些实施例，数字滤波器模块400的资源共享二阶滤波器结构(SOS)的示例性实现的示意图。在图4中所示的SOS可在接收器200的数字滤波器模块202内执行。

数字滤波器模块的SOS 400的过滤功能的芯可以被考虑为包括第一部分470内示出的组件和第二部分480内示出的组件。第一部分470可被称为“上段”，因此，在图4中该部分内示出的组件包括字母“U”(为“面”)，而第二部分480可以被称为“下部”，因此，在图该条内示出的组件4包括字母“L”(“低级”)。这种表示法仅用于区分这两个部分的组成部分，并不意味着两个部分的实际上/下实施。

诸如在图4中示出的资源共享双二阶实现用于减少高阶滤波器的区域，在这里，术语“资源共享”是指这样的事实：组合资源(诸如例如，UM1，UM2)在下面描述不同轮次的SOS之间共享。

在一些实施例中，第一部分470可被实现为图3中所示的第一部分302，而第二部分480可以如在图3中所示的第二部分304来实现。

数字滤波器模块400被配置为接收由接收器200接收的信号的数字采样，以(Fs)等于四倍接收器200的中频(IF)的采样频率时取样，其在下面更详细地描述其意义。具体地，第一部分470被配置为接收代表由接收器接收的信号的实部数字样本，显示为图4中的样本x(n)_R 402，而第二部分480被配置为接收代表假想数字样本由接收器接收的信号的部件，示出图4中的样本x(n)_I432。

如本领域中的普通技术人员将认识到，通过在k轮处理数据样本，第二阶滤波器结构(也被称为“双二阶”)可用于实现任何2k次阶滤波器，其中k是等于或大于1的整数。例如，为了实现10阶滤波器(即，k＝5)，数据样本由滤波器在5轮处理。在本文中称为“当前SOS值”(CSV)的变量可用于跟踪轮处理的数量。对于下面描述的例子，考虑变量CSV是可以取整数值从1至k(因此，对于10阶滤波器，值1，2，3，4，和5)，即CSV在这个例子中向上计数。在k的值结束的轮之后，这样的计数器可以被配置为再次采取值1。

在CSV从1到k的计数轮的例子中，表示由接收器接收的信号的实数部分402的数字样本被提供给选择器404，而表示由接收器接收的信号的虚部的数字样本432被提供到选择器434。每一个选择器404和434接收CSV，用于评估CSV是否不等于1。可替代地，每一个选择器404和434接收由另一实体(不在图4中示出)执行这种评估的结果，例如由图2中所示的处理器206执行。

当确定该CSV等于1(即，语句“CSV≠1”被评价为“假”)时，选择器404和430被配置为分别选择并传递输入数字样本402或432到各部分，作为示于图4的字母“F”(为“FALSE”)，从数字样本402到选择器404的第一部分470，和从数字样本432到选择器434的第二部分480。

当确定该CSV不等于1(即，语句“CSV≠1”被评价为“真”)，对于第一部分470，选择器404被配置为选择并传递由第一部470的加法器所产生的值到第一部分(示出为UA 410，用于“上级加法”)，并存储在存储器元件(例如寄存器)425，如示于图4，在向着选择器404的箭头上具有字母“T”(“真”)。类似地，对于第二部分480，当确定CSV不等于1，则选择器434被配置为选择并传递由第二部分的加法器所产生的值到第二部分480(示出为LA 440，用于“下级加法”)和存储在存储器元件(例如寄存器)455，如示于图4，向着选择器434的箭头上的字母“T”(为“真”)。

在这种方式下，当CSV是等于1时，选择器404和434被配置为传递新的对应数字样本到第一和第二部分，用于处理(其指示处理先前的数字样本的k轮已结束)，否则当CSV是不等于1时，处理来自前几轮处理所得的数字样本值(这表明仍有处理先前的数字样本的一些轮需要被执行)。

相应选择器426和456可以实施，以确保图4中所示的随后轮处理，处理的数字样本被提供在数字滤波器模块400的第一和第二部分的输出，作为第一部分470的输出数字样本y(n)_R 430和作为第二部分480的输出数字样本y(n)_I 460。为此目的，类似于选择器404和434，各选择器426和456接收CSV，用于评估CSV是否不等于1(在图4中所示的示例性实现假定的CSV在相应部分的处理轮结束之后改变，例如，处理结果存储在寄存器425，455之后)。可替代地，每一个选择器426和456接收由图4中未示出的另一实体执行的这种评估的结果，例如由图2中所示的处理器206执行。

当确定该CSV等于(即，语句“CSV≠1”被评价为“假”)时，选择器426和456被配置以在相应部分的输出选择和提供由各自的加法器UA410或LA440生成并存储在相应寄存器425或455的最后数字值，如示于图4的字母“F”(为“FALSE”)，从寄存器425到选择器426的第一部分470和从寄存器455到选择器456的第二部分480。第一部分470的新的输出数字值然后可存储在存储器元件(例如，寄存器)428，以及用于第二部分中的新的输出数字值480随后可以存储在存储元件(例如，寄存器)458。

当确定该CSV不等于1(即，语句“CSV≠1”被评价为“真”)，对于第一部分470，选择器426被配置为在第一部分的输出端选择并提供存储在寄存器428的最后输出数字值，如示于图4，向着选择器426的箭头的字母“T”(为“真”)。类似地，对于第二部分480，当它判定CSV不等于1，选择器456被配置为选择并将在寄存器458存储的最后输出数字值传递到第二部分，如示于图4，向着选择器456的箭头上的字母“T”(为“TRUE”)。

在这种方式下，当CSV是等于1时，选择器426和456被配置为提供新的相应数字采样作为第一和第二部分的输出(其指示使得k轮处理先前的数字样本结束)，并当CSV不等于1时，以其他方式提供最后数字样本作为输出(这表明仍有处理下接下来的当前输入数字样本的一些轮需要执行)。

本领域的技术人员将立即认识：选择器404、434、426以及456的特定实施，其中CSV被更新的特定方式，和图4所示的选择器使用评估TRUE或FALSE的具体决定提供一个非限制性的示例例子。其中数字滤波器模块可被实现以确保每个输入数字样本在提供到该模块的输出之前经历k轮处理的各种其它方式。例如，当该CSV以不同的方式(例如，选自K计数为1)被更新时，需要要评估为TRUE或FALSE的决定将相应地改变。当CSV的更新发生在图4所示的数据流之内的不同时间点，决定也可改变。由于这些变化对于本领域中的普通技术人员根据这里提供的描述是显而易见，数字滤波器模块可被实现以确保每个输入数字样本在提供作为该模块的输出之前经受k轮处理的其它方式均在本公开内容的范围内。

另外涉及到2k次阶滤波器的k轮处理的是选择器416和424，配置为提供给两个滤波器系数a1和a2的每个部分470和480值(两值示于图4并在这里描述，因为在本文中描述第二级滤波器结构；如果假设例如四阶滤波器结构，将提供四个系数)。下面的通道提供滤波器系数的简要说明，如本领域中普通技术人员已知。

过滤器调整输入信号，并产生具有某些选择或控制特性的输出信号，例如生产包含在频率的某一信道的贡献的信号。过滤器的传递函数H确定滤波器的输出和特性。当以数字形式表示时，滤波器的传递函数H可以被写为变量z的有理函数。该函数的分母D(z)是变量z和系数a₀，a₁，......a_n表达的因式分解多项式。该函数的分子N(z)是变量z和系数b₀，b₁，...b_m表达的因式分解多项式。系数a₀，a₁，...a_n和b₀，b₁，...b_m确定滤波器的特征和输出。a-(即，a1和a2)限定滤波器的极点位置。B-系数(即，b0，b1和b2)定义滤波器的零位置。磁极指等式D(z)＝0的根。零指等式n(z)＝0的根。滤波器的极和零点限定滤波器的频率响应。过滤器的顺序决定系数的数量。通常情况下，例如对于第二阶滤波器结构，使用两个极点系数a1和a2和三个零系数b0，b1和b2。

选择器416被配置成提供第一系数A1给每一部分的第一多路转换器(示为第一部分470的UM1 414和第二部分480的LM1 444的第一多路复用器)，用于特定的处理轮。这示于图4，标有“a1”箭头，从选择器416到UM1和LM1。为此，选择器416被配置成接收个第一系数a1，在图4中示出为提供到选择器416的系数a11，a12，a13，...，a1K，以及CSV，标有提供给选择器416的“CSV“的箭头，和选择系数之一以基于该CSV提供在每个部分中的第一乘法器。例如，当该CSV等于3，表示例如一个10阶滤波器的三轮处理，选择器416将选择第一系数a13，以提供到UM1和LM1。

类似地，选择器424被配置成提供第二系数a2给每个部分的第二多路复用器(显示为第一部分470的UM2 422和第二部分480的LM2 452的第二多路复用器)，用于特定的处理轮。这示于图4，标有从选择器424到UM2和LM2的箭头“a2”。为此，选择器424被配置成接收个第二系数a2，在图4中示出为提供到选择器424的系数a21，a22，a23，...，a2K，以及CSV，标有提供给选择器424的“CSV“的箭头示出，基于该CSV选择系数之一以提供到每个部分中的第二乘法器。例如，当该CSV等于3，表示例如10阶滤波器的三轮处理，选择器424将选择第二系数a23，以提供到UM2和LM2。

本公开的发明人发现：在比特宽度分析期间，分别需要两个额外的位，以保持范围避免溢出信号，作为最坏的情况下增益为1+2+1＝4。所以，过滤器通过完全除去那些没有贡献的衰减得多的零和在双二阶的输入保存两个比特而进一步优化。从而，提出了全极点复合IIR滤波器，用于实现数字滤波器模块400(即，无零和b系数不使用)。

在一些实施例中，滤波器系数a1和a2可以被预定义。在其他实施例中，滤波器系数a1和a2可以动态地确定，例如当需要特定输出时，但不能在开始确定滤波器的系数。对于这样的应用，一种选择可以依赖于自适应滤波技术，其中自适应滤波器是指其系数被调整的随时间变化的过滤器，以优化成本函数或满足一些预定的优化准则。

在各种实施例中，滤波器系数可以是实数(产生通常称为“真实过滤器”)或复数(导致通常被称为“复合过滤器”)。为了在数字滤波器实现ACR和IR，过滤器需要采用复杂的系数(即，复数数字滤波器)。因此，过滤器模块400的操作模式之一涉及操作该结构，作为复合滤波器。

优选地，过滤器模块400的第一和第二部分470、480的每个被实现为巴特沃斯滤波器或切比雪夫型滤波器。对于这些滤波器，三个零系数为b0＝1，b1＝2，和b2＝1，这可以在没有任何乘法器只使用移位器实现，这是有利的。然而，为了进一步优化双二阶滤波器结构，这些零系数可以被完全去除。用于除去这些系数的一个原因在于：对于该资源共享双二阶正常工作，所有输入级精度需要保持相同。当零存在时，诸如例如巴特沃斯滤波器或切比雪夫型我滤波器的b0，b1和b2系数，在双二阶的输出的额外缩放的四分之一是必须的，以保持信号在+/-1的范围内。这增加了复杂性过滤器结构。本发明的发明人意识到，零系数的贡献对于阻带以及整个滤波器的衰减可忽略不计，因此，在一些实现中，这些系数可被完全除去，从而消除了对额外的2位占比例的需要。在其他实现中，如本文所述的资源共享双二阶可以用零来实现，只要提供了用于智能缩放的附加逻辑。基于在此提供的讨论，本领域的普通技术人员人员将立即认识到如何实现这样的逻辑。

可替代地，过滤器模块400的每个第一和第二部分470、480可被实现为作为全极点滤波器的任何其他过滤器。

另外涉及到2k次阶滤波器的k轮处理是k个存储元件412(在图4中示出为延迟元件UD11，UD12，...UD1k 412)和k个存储器元件(在图4中示出为延迟元件420(UD21，UD22，...UD2k 420)，被配置为在第一部分470的加法器410的操作之后个别地存储各轮处理的结果。相同的样本需要被存储，因为它们必须被延迟以执行传递函数的z^-1。

类似地，k个存储器元件442(在图4中作为延迟元件LD11，LD12，...LD1k 442示出)和k存储器元件450(在图4中作为延迟元件LD21，LD22，...LD2k 450示出)被配置为个别地在第二部分480的加法器440的操作之后存储每一轮处理的结果。

在一些实施例中，存储元件412，420，442，和450可以被实现为单抽样延迟寄存器。

数字滤波器模块还包括模式切换，配置成将所述资源共享二阶滤波器结构的操作模式设置为第一模式或第二操作模式，通过提供可配置有利地增加极大值。

这种模式开关被配置以控制资源共享二阶滤波器结构400的操作，以便使用相同的结构以下列模式执行不同的过滤功能。在本文所述的“第一模式”，资源共享二阶滤波器结构被配置为全极点复数IIR滤波器进行操作。在被称为本文所述的“第二模式”，资源共享二阶滤波器结构被配置为两个全极点真实IIR滤波器进行操作。如下面更详细描述的，第一和第二模式不同在于：由资源共享二阶滤波器结构获取数字样本的路径。

关于在第一模式中操作所述资源共享二阶滤波器的结构和当在第二模式下操作的结构，有不同的考虑。例如，实际过滤选项可以有利在情况下使用：期望切换到直接转换接收器或不具有严格的ACR/IR要求的特定应用。对于典型的电磁接收器，该结构是静态的，但对于其他的应用，第一模式VS第二模式操作的结构可以在改变开关之前重新过滤之后动态地改变和/或更改。

在各种实施例中，通过这样的模式切换所提供的功能可以不同的方式被实现-例如在硬件，软件，软件和硬件的组合，等等。图4示出通过实施模式切换为第一部分470的选择器US418和第二部分480的选择器LS448，通过在硬件中实施第二模式开关的一个示例。

每一个选择器418和448可以被配置为接收当前操作模式的指示的(如例如，由用户在部署过滤器模块时设定，或取决于被过滤的输入信号的性质400动态地确定)，如在图4中提供给选择器418和448的箭头“模式”指示。在实施例中，当前的操作模式可以提供给选择器418和448的控制信号的形式被接收。每个选择器418和448然后经配置，以选择和传递选择器418和448的其它两个输入端410或440之一到各个加法器(图4与另外两个箭头这些选择示出)。具体地，选择器418被配置为选择并传递到加法器UA 410，在第一模式-第二部分480的第一多路复用LM1的输出，以及在第二模式-第一部分470的第一复用器UM1的输出。选择器448被配置为选择并传递到加法器LA 440，在第一模式-所述第一部分470的第一多路复用UM1的输出，以及在第二模式中-第二部分480的第一多路复用LM1的输出。

也如图4所示，数字滤波器模块400还包括调整缩放模块UMS 406和任选，第一部分470中的对准逻辑408以及调整缩放模块LMS 436和任选地，第二部分480的对准逻辑438，更详细的部分在讨论数字滤波器模块400的可选带宽可编程描述如下。

此外，数字滤波器模块400实现了IIR滤波器结构(这是在图4中通过反馈路径的存在是明显的)，它被选择用于计算的节省。

第一操作模式

如本文先前所描述，在第一操作模式中，资源共享二阶滤波器结构被配置为全极点复数IIR滤波器进行操作。在这种模式下，每一个多路复用器(开关)的US和LS选择来自其他部分的输出乘数：上层复用器选择较低的乘法器输出，和较低的多路复用器选择上层的乘法器输出。存储元件并适当定时，和保持各自的双二阶输出。

图5A和5B提供根据本公开的一些实施例，图4的数字滤波器模块作为一个复全极点滤波器操作的核心的示意图。为了不杂乱附图，图5A和5B示出了参照图4表示和描述的所有相同组件，但没有示出在图4中提供的标号。

在图5A中，路径502(从图的元件到元件的粗虚线箭头所示)是处理表示实部所接收的信号402的数字样本的路径。如图5A中所示，在路径502中，数字样本402被依次(即，按所列顺序，虽然原则上可之间存在中间元件，在图中未示出)通过比例乘法器UMS、加法器UA、一个或多个第一寄存器UD11-UD1k、第一乘法器UM1、选择器LS和加法器LA处理，所述选择器LS被配置成选择所述第一部分UM1的第一乘法器的输出，作为被设定为第一模式的操作模式的结果，例如接收指示第一操作模式的选择器US和LS的结果。因此，在路径502中，数字样本如下所述数字滤波器模块402遍历元件：

UMS->UA->UD1x->UM1->LS->LA。

在图5B中，路径532(从图的元件到元件粗虚线箭头所示)是处理表示所接收的信号的虚部432的数字样本的路径。如在图5B中所示，在路径532中，数字样本432被依次(按所列顺序即，虽然在原则上可能存在中间元件之间，在图中未示出)由比例乘法器LMS、加法器LA、一个或多个第一寄存器LD11-LD1k、第一乘法器LM1、选择器US和加法器UA处理，所述选择器US经配置为选择所述第二部分LM1的第一乘法器的输出，作为设定为第一模式的操作模式的结果，例如：作为接收指示第一操作模式的控制信号的选择器US和LS。因此，在路径532中，数字样本如下所述数字滤波器模块432遍历元件：

LMS->LA->LD1x->LM1->US->UA。

图5A和5B仅突出显示在所述第一和第二模式不同的数字样本的处理。数字样本也处理，如这些图的剩余箭头所示和如上所述，用于数字滤波器模块400的一般操作。因此，例如，第一部分UA的加法器被配置为添加第二部分LM1的第一乘法器的输出(因为该输出由第一部分(US)的选择器选择)，到依次由第一部分的缩放乘法器(UMS)、第一部分的一个或多个第二寄存器(UD21-UD2k)以及使用第二系数a2的第一部分的第二乘法器(UM2)处理表示信号的真正部分的数字样本的输出。同样地，第二部分的加法器(LA)被配置为添加所述第一部分的第一乘法器(UM1)的输出(因为这个输出是由第二部分的选择器(LS)选择)到依次通过所述第二部分的缩放乘法器(LMS)、第二部分的一个或多个第二寄存器(LD21-LD2k)和使用第二系数a 2的第二部分的第二乘法器(LM2)处理表示信号的虚部的数字样本的输出。

第二操作模式

如本文先前所描述，在第二操作模式中，资源共享二阶滤波器结构被配置为两个全极点真实IIR滤波器进行操作。在这种模式下，每一个多路复用器(开关)的US和LS选择来自相同部分的输出乘数：上层复用器选择上层的乘法器输出，和下部复用器选择较低的乘法器输出。存储元件适当定时，和保持各自的双二阶输出。这两个部分在此模式下基本上独立地操作。

图6提供了根据本公开的一些实施例，图4中两个实全极点滤波器操作的数字滤波器模块的芯的示意图。为了不杂乱附图，图6示出了参照图4示出和说明的所有相同组件，但是没有示出了在图4中提供的标号。

在图6中，路径602和632(以从图的元件到元件粗虚线箭头所示)分别说明处理数字样本的路径，表示所接收的信号的实部402和虚部432。

如图6所示，在路径602中，数字样本402被顺序地(即，以列出的顺序，虽然原则上可在图中未示出的之间的中间元件)通过比例乘法器UMS、加法器UA、一个或多个第一寄存器UD11-UD1k、第一乘法器UM1、选择器US以及加法器UA处理，所述选择器US被配置成选择所述第一部分UM1的第一乘法器的输出，作为被设置到第二模式的操作模式的结果，例如作为接收指示第二操作模式的控制信号的选择器US和LS的结果。因此，在路径602中，数字样本如下所述数字滤波器模块402遍历元件：

UMS->UA->UD1x->UM1->US->UA。

如图6所示，在路径632中，数字样本432被顺序地(即，以列出的顺序，虽然原则上可在图中未示出的之间的中间元件)通过比例乘法器LMS，加法器LA，所述一个或多个第一寄存器LD11-LD1k，第一乘法器LM1，选择器LS以及加法器LA处理，所述选择器LS经配置以选择第二部分LM1的第一乘法器的输出作为被设置到第一模式的操作模式的结果，例如作为接收指示第二操作模式的控制信号的选择器US和LS的结果。因此，在路径632中，数字样本如下所述数字滤波器模块432遍历元件：

LMS->LA->LD1x->LM1->LS->LA。

类似于图5A和5B，图6只强调了在第一和第二模式不同的数字样本的处理。数字样本也处理通过在该图的剩余的箭头所示和如上所述的数字滤波器模块400的一般操作。因此，例如，第一部分(UA)加法器被配置为添加所述第一部分(UM1)的第一乘法器的输出(因为该输出由第一部分的选择器(US)选择)，到依次由第一部分的缩放乘法器(UMS)、第一部分的一个或多个第二寄存器(UD21-UD2k)以及第一部分的第二乘法器(UM2)处理表示信号的真正部分的数字样本的输出。同样地，第二部分的加法器(LA)被配置为添加所述第二部分的第一乘法器(LM1)的输出(因为这个输出是由第二部分的选择器(LS)选择)到依次通过所述第二部分的缩放乘法器(LMS)、第二部分的一个或多个第二寄存器(LD21-LD2k)和第二部分的第二乘法器(LM2)处理表示信号的虚部的数字样本的输出。

采样和中频之间的关系

在制度层面进行的过滤优化是提供最大优势。本文所描述的数字滤波模块中使用的一个这样的优化在于：复杂的滤波器的合成通过频率转换真正的低通滤波器完成，相当于如下面的公式中用z^-1e^jθ代替Z^-1：

该复合滤波器系数可以通过采样频率(FS)和中频(IF)的适当选择将大大优化。如果FS＝4×IF，然后θ＝π/2，因此使得两个系数琐碎(即，相同)。这将导致减少两个乘法器，从而节约了大量面积和功耗。不足之处是IF的分辨率将减少，这在低面积和功率方面提供的优点可以接受的。

换句话说，使得能够从两个真实到复杂过滤器的数字滤波模块400改变结构的体系结构的一个重要方面是，取样频率Fs等于4倍的中频IF。复杂的过滤器由真正的低通滤波器到复合带通滤波器的频率转换合成，如图7A-7B的频率。图7A示出了在z平面上的平移之前和平移之后典型的数字低通滤波器响应和极点位置，其中

Ifθ＝90，Z^-1→Z^-1e^jθ＝Z^-1(cosθ+jsinθ)＝Z^-1(0+j)＝jZ^-1

这样的结构还可以节省两个乘法器，并提供了从两个真实到复杂的过滤器改变配置的能力。如果，在另一方面，实现类似的数字滤波器，其中Fs不等于4xIF，然后实施在相同结构的真实和复杂的过滤器将需要更多的电路。图8所示为巴特沃斯和切比雪夫-类型I过滤器的结构。为了使这样的结构作为真正的过滤器，在两个a1和a2系数的多路复用操作需要发生。此外，其他两个乘法器和三个加法器将必须保持空闲，这从电源的角度来看不可取，因为这将需要额外的控制电路。在实施滤波器400，所有这一切都是通过确保避免Fs＝4×IF。

可编程带宽

如众所周知的，滤波器的带宽是指过滤器的截止频率：通带滤波器的带宽是上和下截止频率之间的差，低通滤波器的带宽等于其上截止频率，以及高通滤波器的带宽等于其较低的截止频率。

作为数字滤波器，如本文所描述的过滤器结构适用于标准化带宽。本发明的发明人认识到，当接收器的带宽变化时，例如从3kHz到25千赫，系数1a和a2以及需要被提供给UMS406和LMS 436变化的刻度值。其结果，需要确保数字样本在由加法器UA和LA处理之前对齐，加法器UA和LA添加这样的系数相乘的值。

在刻度值精度的仔细分析之后，建立了一个模式，其中比例值精度和缩放的输入精度之间的差为0或1。这被用作优点，以及BW可编程在1-位移位器的帮助下实现。特别是，为了允许数字滤波器模块400是可编程的，只要该滤波器的带宽，如示于图4，每个第一和第二部分还可以分别包括比特移位器408或438。

固定点数目可以由格式SWL.FL表示，其中“S”是指“符号位”，“WL”指“字长”(实际物理尺寸)，和“FL”是指“FractionLength”(最少显著位的值)。因此，例如，符号“S16.15”意指总共有16位，以及最后位的值是2^-15，而符号“S16.25”意指总共有16位，以及最后位的值是2^-25，如分别示意性地在图9A和9B中所示。图9A和9B提供根据本公开的一些实施例使用的固定点记数系统的一个示例的示意图。

由于该比例值和系数变化的精度，即比带宽所需的比特数的表示值，加法器(UA/LA)输入将要对齐。图10提供了根据本公开的一些实施例，如在前面的附图所示的ALIGN块内的示例性实现带宽的可编程性的示意图。图10中所示的逻辑1000可以例如在图4所示的ALIGN 408和438内执行。

图10所示点A和B之间过滤器的最小最大带宽之间在所有带宽的精度变化是1比特。例如，如果在点A处的固定点数目是S16,25，则在B上的固定点数目将是要么S16,25或S16,26。在另一示例中，如果在A中的固定点数目是S16,19，则在B点的数量将是S16,19或S16,20。在图10中所示的C点的精度变化在所有的带宽为4位。在一些实施例中，带宽的可编程以解决这些变化可以通过实现电路来实现，如图10，包括移位器1011，复用器1012，舍入逻辑1013和移位器1014以及控制逻辑(中未示出图10)，经配置成产生并提供如示于图10的控制信号BW_control[4]和BW_control[3：0]到多路复用器1012和移动器1014。控制信号BW_control[4]和BW_control[3：0]是基于所使用的系数值，其中，如以上所解释的，又取决于带宽。

示例性数据处理系统

图11描绘了根据本公开的一个实施例，示出示例性数据处理系统1100的方框图。这样的数据处理系统可以被配置成例如本文所述或如配置成实现本文所描述的数字滤波技术的任何其它系统来描述的功能的控制器。

如图11所示，数据处理系统1100可以包括通过系统总线1106耦合到存储器元件1104的至少一个处理器1102。因此，数据处理系统可以在存储器元件1104内存储程序代码。进一步，处理器1102可以执行经由系统总线1106从存储器元件1104访问的程序代码。在一个方面中，数据处理系统可以被实现为适合于存储和/或执行程序代码的计算机。然而，应当理解，数据处理系统1100可以以包括处理器和能够执行本说明书中所描述的功能的存储器的任何系统的形式来实现。

存储器元件1104可包括一个或多个物理存储器设备，诸如，例如，本地存储器1108和一个或多个大容量存储设备1110。本地存储器可以指随机存取存储器或通常在程序代码的实际执行期间使用的其他非持久存储器装置。大容量存储设备可被实现为硬盘驱动器或其他持久性数据存储设备。该处理系统1100还可以包括一个或多个高速缓冲存储器(未示出)，提供至少某些程序代码的临时存储以减少执行期间必须从大容量存储装置1110进行检索的程序代码数量。

描绘作为输入设备1112和输出设备1114的输入/输出(I/O)设备任选可以耦合到数据处理系统。输入设备的例子可以包括(但不限于)键盘、定点设备，诸如鼠标，或类似的。输出设备的实例可以包括(但不限于)监视器或显示器，扬声器，或类似物。输入和/或输出设备可以耦合到直接的数据处理系统或通过中间I/O控制器。

在实施例中，输入和输出设备可以被实现为组合的输入/输出设备(在图11，由包围输入设备1112和输出设备1114的虚线示出)。这样的组合设备的例子是触敏显示器，也有时被称为“触摸屏显示器”或简称为“触摸屏”。在这样的实施例中，到该设备的输入可以由触摸屏显示器上或附近的物理对象的移动来提供，诸如例如触针或用户的手指。

网络适配器1116还可以任选地连接到数据处理系统，使其能够通过中间专用或公共网络变得耦合到其他系统，计算机系统，远程网络设备和/或远程存储设备。网络适配器可以包括数据接收器，用于接收由发送的数据所述的系统，装置和/或网络的数据处理系统1100，和用于从数据处理系统发送数据到所述系统、装置和/或网络的数据发送器1100。调制解调器、电缆调制解调器以及以太网卡是数据处理系统1100可使用的不同类型的网络适配器的例子。

如图11描绘，存储器元件1104可以存储应用程序1118。在各种实施例中，应用程序1118可以存储在本地存储器1108中，一个或多个大容量存储设备1110，或者除了本地存储器和大容量存储设备。但是应当理解，数据处理系统1100可进一步执行操作系统(在图11中未示出)，可以方便的应用1118的执行。应用1118(以可执行程序代码的形式被实施)可以通过数据处理系统1100执行，例如，由处理器1102。响应于执行应用程序，该数据处理系统1100可被配置为执行本文描述的一个或多个操作或方法步骤。

变化和实现

注意，在本说明书中，包含在“一个实施例”、示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中引用的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)旨在表示，任何这样的功能都包含在本公开内容的一个或多个实施例，而是可或可以在相同的实施例被组合。

在一个示例实施例中，图的部分或整个电路可被相关联的电子设备的主板上实现。主板可以是一般的电路板，可以装在电子设备的内部电子系统的各种组件，并进一步为其他外围设备提供连接器。更具体地，电路板可以提供电连接，通过其该系统的其它部件可电通信。根据特定的配置需求、处理需求、计算机设计等，任何合适的处理器(包括数字信号处理器、微处理器、支撑芯片组等)、计算机可读非临时性存储元件等可以被适当地联接到所述板。其他组件(诸如，外部存储、另外的传感器、用于音频/视频显示器的控制器以及外围设备)可以通过电缆被连接到电路板插入式卡，或集成到板本身。

在另一示例实施例中，图的电路可以被实现为单独的模块(例如，具有相关联的部件和电路被配置为执行特定的应用程序或功能的设备)或实现为插件模块到应用电子设备的特定硬件。需要注意，本公开的具体实施例可以容易地包括在芯片上(SOC)包的系统中，无论是在部分或全部。SOC表示计算机或其它电子系统的组件集成到单个芯片的IC。它可以包含数字、模拟、混合信号以及经常射频功能：所有这些都可以在单个芯片衬底上提供。其他实施例可以包括多芯片模块(MCM)，具有多个位于单一的电子封装内并配置成彼此通过电子封装密切相互作用独立的IC。在各种其它实施例中，控制电路可以在一个或多个硅芯，被实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他的半导体芯片。

还必须要注意，所有的规格、尺寸以及且本文所概述的关系(例如，处理器，逻辑运算，数量等)只被提供用于示例的目的，仅教学。这样的信息可以变化相当大，而不脱离本公开的精神，或实施例和所附权利要求的范围。规格只适用于非限制性示例，因此，它们应被理解为这样。在前面的描述中，示例实施例已经参考特定的处理器和/或部件安排描述。可以对这样的实施方式进行各种修改和改变，而不脱离示例和所附权利要求的范围。说明书和附图相应地应被视为说明性的而不是限制性的意义。

注意，利用本文提供的许多例子，相互作用可以在两个、三个、四个或更多个电部件来描述。然而，这已只为清楚和示例的目的进行。但是应当理解，该系统可以以任何合适的方式合并。沿着类似的设计方案，任何示出的组件、模块和图的元件可以以各种可能的配置相结合，所有这些显然在本说明书的范围之内。在某些情况下，可能会更容易通过只引用电元件的有限数量来描述一个或多个一组给定流的功能。但是应当理解的是，图和其教导的电路是容易可扩展的，并且可以容纳大量的组件，以及更复杂/精密的安排和配置。因此，提供的示例不应该限制范围或抑制电路的广泛教导为可能应用于其它无数架构。

许多其它改变、替代、变化、改变和修改可以领域技术人员确定，它的目的是，本发明包括落入实施例和所附的权利要求的范围内的所有这样的改变、替换、变化、改变和修改。

虽然该权利要求在美国专利商标局之前使用的样式单依赖格式呈现，但是应该理解的是，任何权利要求可以依赖并用相同类型的任何前述权利要求组合，除非这显然是技术上不可行。

Claims

1.一种数字滤波器模块，用于过滤由接收器接收的信号的数字样本，该滤波器包括：

资源共享、至少二阶滤波器结构，包括第一部分和第二部分，

第一部分经配置用于接收表示由接收器接收的信号的实部的数字样本，以及

第二部分经配置用于接收表示由接收器接收的信号的虚部的数字样本，

资源共享、至少二阶滤波器结构经配置以在第一模式中操作作为全极点复数无限脉冲响应(IIR)滤波器，并且，在第二模式中操作作为两个实数全极点无限脉冲响应滤波器；和

控制器，配置成将所述资源共享、至少二阶滤波器结构的操作模式设定为第一模式或第二模式，

其中，由所述第一部分接收的数字样本和由第二部分接收的数字样本以等于接收器的四倍中频频率的采样频率进行采样。

2.根据权利要求1所述的数字滤波器模块，其中，所述第一部分和第二部分中的每个包括缩放乘法器、加法器、一个或多个第一存储元件、第一乘法器和选择器。

3.根据权利要求2所述的数字滤波器模块，其中，在第一模式中，

表示信号的实部的数字样本按顺序由第一部分的缩放乘法器、第一部分的加法器、第一部分的一个或多个第一存储元件、所述第一部分的第一乘法器、第二部分的选择器以及第二部分的加法器进行处理，所述第二部分的选择器经配置成选择所述第一部分的第一乘法器的输出，和

表示信号的虚数部分的数字样本依次由第二部分的缩放乘法器、所述第二部分的加法器、所述第二部分的一个或多个第一存储元件、所述第二部分的第一乘法器、第一部分的选择器以及第一部分的加法器进行处理，所述第一部分的选择器经配置成选择第二部分的第一乘法器的输出。

4.根据权利要求3所述的数字滤波器模块，其中，第一部分和第二部分中的每个还包括第二乘法器和一个或多个第二存储元件，以及其中，

第一部分的加法器被配置为将第二部分的第一乘法器的输出添加到按顺序由所述第一部分的一个或多个第二存储元件和第一部分的第二乘法器处理表示信号的实部的数字样本的输出，以及

第二部分的加法器被配置为将第一部分的第一乘法器的输出添加到按顺序由所述第二部分的一个或多个第二存储元件和第二部分的第二乘法器处理表示信号的虚部的数字样本的输出。

5.根据权利要求2所述的数字滤波器模块，其中，在第二模式中，

表示信号的实部的数字样本按顺序通过第一部分的缩放乘法器、第一部分的加法器、所述第一部分的一个或多个第一存储元件、所述第一部分的第一乘法器、第一部分的选择器以及第一部分的加法器进行处理，所述第一部分的选择器配置成选择所述第一部分的第一乘法器的输出，和

表示信号的虚数部分的数字样本依次通过第二部分的缩放乘法器、所述第二部分的加法器、所述第二部分的一个或多个第一存储元件、所述第二部分的第一乘法器、第二部分的选择器以及第二部分的加法器进行处理，所述第二部分的选择器配置成选择所述第二部分的第一乘法器的输出。

6.根据权利要求5所述的数字滤波器模块，其中，第一部分和第二部分中的每一个还包括一个或多个第二存储元件和第二乘法器，并且其中，

第一部分的加法器被配置为将第一部分的第一乘法器的输出添加到按顺序由所述第一部分的一个或多个第二存储元件和第一部分的第二乘法器处理表示信号的实部的数字样本的输出，以及

第二部分的加法器被配置为将第二部分的第一乘法器的输出添加到按顺序由所述第二部分的一个或多个第二存储元件和第二部分的第二乘法器处理表示信号的虚部的数字样本的输出。

7.根据权利要求1所述的数字滤波器模块，其中，每个所述资源共享、至少二阶滤波器结构的第一部分和第二部分被实现为巴特沃斯滤波器或切比雪夫类型I滤波器。

8.根据权利要求1所述的数字滤波器模块，其中，数字滤波器模块被配置为2K的阶滤波器来操作，其中k是等于或大于1的整数。

9.一种接收器，包括数字滤波器模块，用于过滤由接收器接收的信号的数字样本，该滤波器包括：

资源共享、至少二阶滤波器结构经配置在第一模式中操作作为全极点复数无限脉冲响应(IIR)滤波器，并且，在第二模式中操作作为两个实数全极点无限脉冲响应滤波器；和

其中，由所述第一部分接收的数字样本和由第二部分接收的数字样本包括以等于接收器的四倍中频频率的采样频率进行采样的数字样本。

10.根据权利要求9所述的接收器，其中，所述数字滤波器模块被配置为通过拒绝或减小频率的第一频带之外的分量而过滤由接收器接收的信号，所述接收器还包括模拟滤波器，所述模拟滤波器被配置以通过拒绝或减小频率的第二频带之外的分量而过滤由接收器接收的信号，频率的第二频带大于频率的第一频带。

11.根据权利要求10所述的接收器，其中，所述接收器是电磁接收器，以及其中所述频率的第一频带是在3kHz和25kHz之间。

12.根据权利要求10所述的接收器：

所述接收器被配置在窄带宽模式和宽带宽模式下工作，

在窄带宽模式下操作时，所述接收器被配置为使用数字滤波器模块以过滤通过接收器接收的信号，并且

在宽带宽模式下操作时，所述接收器被配置为使用模拟滤波器来过滤通过接收器接收的信号。