CN103929387A - 基于fpga的大动态范围数字信道化接收机及工作方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的大动态范围数字信道化接收机及其工作方法，包括：天线，该天线通过低通滤波器与功分器相连，AD模块，第一、第二、第三自动增益控制模块，DDC模块，均匀信道化处理模块，随机信道化处理模块，捕获模块、网络接口；AD模块适于在一采样频率f1下对W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块；DDC模块适于分别将输入的W路采样信号进行正交化处理，以获得W路基带信号；均匀信道化处理模块适于将W路基带信号分别进行n路均匀信道化处理；随机信道化处理模块适于将每路窄带信号分别进行p路随机信道化处理，并进入捕获模块，以添加TCP/IP协议，经千兆以太网输出。

Description

基于FPGA的大动态范围数字信道化接收机及工作方法

技术领域

本发明涉及数字信号处理领域，具体是一种基于FPGA的大动态范围数字信道化接收机及其工作方法。 

背景技术

电子战数字接收要求有瞬时带宽宽、灵敏度高和动态范围大，还要求具有能够检测同时到达信号的能力，以及较好的测频精度和频率分辨率，采用信道化数字接收机能够满足这些要求。 

为了适应复杂的电磁环境，通常把出现的2-18GHz范围的雷达信号划分为多个子频段，但同时也要求电子战侦查接收机具有较宽的输入带宽、大动态范围、多信号并行处理和大量信息实时处理或准实时处理的能力。宽带大动态数字接收机通过对信号各项参数的分析，能够确定目标位置。 

发明内容

本发明的目的是提供一种基于FPGA的大动态范围数字信道化接收机，该接收机通过对信道的多次划分提高了接收、处理较宽的输入带宽信号时，信号处理的精度。 

为了解决上述技术问题，本发明的技术方案是提供了一种基于FPGA的大动态范围数字信道化接收机的工作方法，包括如下步骤： 

步骤S100：对接收的天线信号进行低通滤波，得到一短波信号。 

步骤S200：通过功分器对所述短波信号等分为W路带限信号。 

步骤S300：通过AD模块在一采样频率f1下对W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块。 

步骤S400：所述DDC模块分别将输入的W路采样信号进行正交化处理，以获得W路基带信号。 

步骤S500：所述W路基带信号分别通过第一次自动增益控制处理后，将每路基带信号分别进行n路均匀信道化处理，以获得W*n路窄带信号。 

步骤S600：所述W*n路窄带信号分别通过第二次自动增益处理后，每路窄带信号均进行p路随机信道化处理，以获得W*p路信道信号。 

步骤S700：所述W*p路信道信号分别通过第三次自动增益控制处理后，进行捕获处理，将捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。 

优选的，在上述技术方案的基础上，所述步骤S400中所述DDC模块分别将输入的 W路采样信号进行正交化处理的方法，包括如下步骤： 

步骤S410：使用FPGA集成的IP核生成的第一NCO，根据W路采样信号的各自的相位增量参数，第一NCO分别输出相应的W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q。 

步骤S420：将W路正交信号I、Q分别经过低通滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号。 

优选的，在上述技术方案的基础上，所述步骤S500中每路基带信号分别进行n路均匀信道化处理的方法，包括如下步骤： 

步骤S510：每一路基带信号输入缓存，该缓存采用乒乓缓存结构，设置两组复数移位寄存器，移位寄存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3。 

步骤S520：读缓存数据，使用K阶移位寄存器滤波引擎对基带信号做1/m倍抽取、滤波处理，输出n路频率为f3的正交信号。 

步骤S530：对所述正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的n路窄带信号。 

优选的，在上述技术方案的基础上，所述步骤S600中所述每路窄带信号分别进行p路随机信道化处理的方法，包括如下步骤： 

步骤S610：预设接收信道、相位增量参数，即，将p个信道参数和相应相位增量参数分别写入若干对应信道号寄存器组和相位增量寄存器组。 

步骤S620：各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据。 

步骤S630：使用FPGA集成的IP核生成第二NCO，根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号。 

步骤S640：所述复正交信号经过低通滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。 

为了解决上述技术问题，本发明还提供了一种基于FPGA的大动态范围数字信道化接收机，包括：天线，该天线通过第一低通滤波器与功分器相连，其特征在于包括：AD模块，第一、第二、第三自动增益控制模块，DDC模块，均匀信道化处理模块，随机信道化处理模块，捕获模块、网络接口；所述AD模块适于在一采样频率f1下对由功分器产生的W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块；所述DDC模块适于分别将输入的W路采样信号进行正交化处理，以获得W路基带信号；所述均匀信道化处理模块适于将通过第一次自动增益控制模块后的W路基带信号 分别进行n路均匀信道化处理，以获得w*n路窄带信号；所述随机信道化处理模块适于将通过第二次自动增益处理后每路窄带信号分别进行p路随机信道化处理，以获得W*p路信道信号；所述W*p路信道信号分别通过第三次自动增益控制模块后，进入捕获模块，将通过捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。 

优选的，所述第一、第二、第三自动增益控制模块的结构相同，且包括：适于对输入的数字信号进行数模转换的数模转换模块，与该数模转换模块相连的适于根据转换的模拟输入信号以获得模拟输出信号的二级放大增益电路，该模拟输出信号接至一模数转换模块，以转换为数字信号输出，所述模拟输出信号还接至一级放大增益电路的输入端，该一级放大增益电路的输出端与信号幅度检测电路的输入端相连以检测信号幅度，该信号幅度检测电路的输出端与门限电路的输入端相连以产生反馈信号，该门限电路的反馈信号分别接至所述二级放大增益电路的各级增益控制端。 

优选的，在上述技术方案的基础上，所述DDC模块包括：通过FPGA集成的IP核生成的第一NCO，该第一NCO适于根据W路采样信号的各自的相位增量参数，输出W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q；将W路正交信号I、Q分别经过第二低通滤波器滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号。 

优选的，在上述技术方案的基础上，所述均匀信道化处理模块包括：缓存器、FFT子模块，所述缓存器采用乒乓缓存结构，其适于输入W路基带信号，即，设置两组复数移位寄存器，移位寄存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3；使用K阶移位寄存器引擎分别对每一路基带信号做1/m倍抽取、滤波，输出W*n路频率为f3的正交信号；所述FFT子模块适于对所述每n路正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的W*n路窄带信号。 

优选的，在上述技术方案的基础上，所述随机信道化处理模块包括：若干对应信道号寄存器组和相位增量寄存器组，使用FPGA集成的IP核生成第二NCO；各信道号寄存器组和相位增量寄存器组适于分别写入p个信道参数和相应相位增量参数，且各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据；所述第二NCO适于根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号；所述复正交信号经过第三低通滤波器滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。 

采用了上述技术方案，本发明具有以下的有益效果：（1）本发明通过DDC模块、均匀信道化处理和随机信道化处理实现了短波全频段覆盖，即把短波全频段分成W*p路信道信号，以实现信道处理的精度：（2）本发明通过三个自动增益控制模块分别对各 级数据进行了自动增益控制，增加了数据的动态有效范围，提高了信号识别的精度；（3）本发明还解决了目前短波综合业务网中的导航音问题，即本发明增加了信号处理带宽，信道相应增加了，覆盖了短波全频段之后，因此不需要接受电台的导航音，可实时进行信号监听的设备，以实现双方在未知频率下的各种通信。 

附图说明

为了使本发明的内容更容易被清楚的理解，下面根据的具体实施例并结合附图，对本发明作进一步详细的说明，其中 

图1为本发明的所述基于FPGA的大动态范围数字信道化接收机的工作方法的流程图； 

图2为W路基带信号、n路窄带信号、p路信道信号的转换框图； 

图3为所述步骤S400中所述DDC模块分别将输入的W路采样信号进行正交化处理的方法流程图； 

图4为所述步骤S500中每路基带信号分别进行n路均匀信道化处理的方法流程图； 

图5为所述步骤S600中所述每路窄带信号分别进行p路随机信道化处理的方法流程图； 

图6为所述基于FPGA的大动态范围数字信道化接收机的原理框图； 

图7为所述DDC模块的原理框图； 

图8为所述均匀信道化处理模块的原理框图； 

图9为所述随机信道化处理模块的原理框图； 

图10为所述捕获模块的原理框图； 

图11为所述自动增益控制模块的原理框图； 

图12为本发明的自动增益控制模块的二级放大增益电路的电路原理图； 

图13为自动增益控制模块中一级放大增益电路、信号幅度检测电路、门限电路的电路原理图。 

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。 

实施例1 

图1示出了所述基于FPGA的大动态范围数字信道化接收机的工作方法的流程图。 

图2示出了W路基带信号、n路窄带信号、p路信道信号的转换框图。 

如图1和图2所示，一种基于FPGA的大动态范围数字信道化接收机的工作方法，包括如下步骤： 

步骤S100：获得短波信号，即，对接收的天线信号进行低通滤波，得到一短波信号，该短波带宽在30.00MHz以内的一短波信号。 

步骤S200：获得W路带限信号，即，通过功分器对所述短波信号等分为W路带限信号。 

步骤S300：采样信号送入DDC模块，即，通过AD模块在一采样频率f1下对W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块。 

步骤S400：获得W路基带信号，即，所述DDC模块分别将输入的W路采样信号进行正交化处理，以获得W路基带信号，该W路基带信号为一频率、带宽固定的基带信号。 

步骤S500：获得W*n路窄带信号，即，所述W路基带信号分别通过第一次自动增益控制处理后，将每路基带信号分别进行n路均匀信道化处理，以获得W*n路窄带信号。 

步骤S600：获得W*p路信道信号，即，所述W*n路窄带信号分别通过第二次自动增益处理后，每路窄带信号均进行p路随机信道化处理，以获得W*p路信道信号。 

步骤S700：信号输出，即，所述W*p路信道信号分别通过第三次自动增益控制处理后，进行捕获处理，将捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。 

图3示出了所述步骤S400中所述DDC模块分别将输入的W路采样信号进行正交化处理的方法流程图。 

如图3所示，所述步骤S400中所述DDC模块分别将输入的W路采样信号进行正交化处理的方法，包括如下步骤： 

步骤S410：使用FPGA集成的IP核生成的第一NCO，根据W路采样信号的各自的相位增量参数，第一NCO分别输出相应的W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q。 

步骤S420：将W路正交信号I、Q分别经过低通滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号，即固定基带信号。 

图4示出了所述步骤S500中每路基带信号分别进行n路均匀信道化处理的方法流程图。 

如图4所示，所述步骤S500中每路基带信号分别进行n路均匀信道化处理的方法， 包括如下步骤： 

步骤S510：每一路基带信号输入缓存，该缓存采用乒乓缓存结构，设置两组复数移位寄存器，移位寄存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3； 

步骤S520：读缓存数据，使用K阶移位寄存器滤波引擎对基带信号做1/m倍抽取、滤波处理，输出n路频率为f3的正交信号。 

步骤S530：对所述正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的n路窄带信号。 

其中，所述步骤S520的具体实施过程包括：将K阶移位寄存器设计成抽头形式，每次移位计算一个输出，前m个数据，数据从选择器的上端移入，每2时钟，从抽头处2组K/n个数据（复数）计算2个滤波输出，标记为X0（数据1，x）和X1（数据0，x）（FFT数据标记为X0～Xm-1），存入缓冲器。从第m+1个时钟开始，数据从选择器的下端移入，移位寄存器的后m级数据不移位，依次执行16次，得到Xm～Xn-1; 

K阶滤波器引擎系数排列 

第一组： 

h(X)：X=0、128、256、384、～、5504；→X0 

h(X)：X=2、130、258、386、～、5506；→X2 

h(X)：Xs=4、132、260、388、～、5508；→X4 

………… 

h(X)：X=n-2、254、382、510、～、5630；→Xn-2 

第二组： 

h(X)：X=1、129、257、385、～、5505；→X1 

h(X)：X=3、131、259、387、～、5507；→X3 

h(X)：X=5、133、261、389、～、5509；→X5 

………… 

h(X)：X=n-1、255、383、511、～、K-1；→Xn-1 

图5示出了所述步骤S600中所述每路窄带信号分别进行p路随机信道化处理的方法流程图。 

如图6所示，所述步骤S600中所述每路窄带信号分别进行p路随机信道化处理的方法，包括如下步骤： 

步骤S610：预设接收信道、相位增量参数，即，将p个信道参数和相应相位增量参数分别写入若干对应信道号寄存器组和相位增量寄存器组。 

步骤S620：各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据。 

步骤S630：使用FPGA集成的IP核生成第二NCO，根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号。 

步骤S640：所述复正交信号经过低通滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。其中，带宽X表示3kHZ的带宽。 

实施例2 

图6示出了所述基于FPGA的大动态范围数字信道化接收机的原理框图。 

如图6所示，一种基于FPGA的大动态范围数字信道化接收机，包括：天线，该天线通过第一低通滤波器与功分器相连，还包括AD模块，第一、第二、第三自动增益控制模块，DDC模块，均匀信道化处理模块，随机信道化处理模块，捕获模块、网络接口；所述AD模块适于在一采样频率f1下对由功分器产生的W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块；所述DDC模块适于分别将输入的W路采样信号进行正交化处理，以获得W路基带信号；所述均匀信道化处理模块适于将通过第一次自动增益控制模块后的W路基带信号分别进行n路均匀信道化处理，以获得w*n路窄带信号；所述随机信道化处理模块适于将通过第二次自动增益处理后每路窄带信号分别进行p路随机信道化处理，以获得W*p路信道信号；所述W*p路信道信号分别通过第三次自动增益控制模块后，进入捕获模块，将通过捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。其中，所述DDC模块、均匀信道化处理模块，随机信道化处理模块，捕获模块均可以采用在FPGA芯片中实现。 

图7示出了所述DDC模块的原理框图。 

如图7所示，所述DDC模块包括：通过FPGA集成的IP核生成的第一NCO，即可配置NCO，该第一NCO适于根据W路采样信号的各自的相位增量参数，输出W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q；将W路正交信号I、Q分别经过第二低通滤波器滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号。 

所述DDC模块具体的实施方式包括：实信号通过与FPGA中的NCO IP核生成的sin信号和cos信号相乘相加，进行正交化处理，变成复正交信号。然后通过FPGA中的FIR IP核生成的半带滤波器和FIR滤波器完成滤波抽取。 

图8示出了所述均匀信道化处理模块的原理框图。 

如图8所示，所述均匀信道化处理模块包括：缓存器、FFT子模块，所述缓存器采用乒乓缓存结构，其适于输入W路基带信号，即，设置两组复数移位寄存器，移位寄 存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3；使用K阶移位寄存器引擎分别对每一路基带信号做1/m倍抽取、滤波，输出W*n路频率为f3的正交信号；所述FFT子模块适于对所述每n路正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的W*n路窄带信号。 

所述均匀信道化处理模块的具体实施方式：所述均匀信道化处理模块处理分为5个步骤：移位、相乘、累加（流水加法器）、FFT运算（FFT引擎）以及缓冲。移位寄存器为m₁*m₃级，分m₃组实现，每组m₁级。这个采用双口RAM实现。操作时先从输入口一次输入m₂个数据，而每一级的RAM采用边写边读将新的数据写入，将旧的数据读出，送给下一组的移位寄存器。为实现系统同步，每一组的移位寄存器在完成移位后需送出一个同步信号，当m₃组移位寄存器完成移位后，所有的同步信号同时有效，进行乘法运算。根据移位的结构，可以将乘法系数进行分组，使用ROM将这些系数预存，然后依次将每组寄存器的数据读出与ROM的系数相乘即可。这m₃组乘法可同时进行，实现并行化。为提高吞吐率，使用流水结构，每四路进行分组加法运算，这样三级流水可实现m₃路数据的加法。累加依次获得m₁个数据，将m₁个数据依次输入FPGA的FFTIP核中进行运算，将所得结果存入RAM进行缓存。 

图9示出了所述随机信道化处理模块的原理框图。 

如图9所示，所述随机信道化处理模块包括：若干对应信道号寄存器组和相位增量寄存器组，使用FPGA集成的IP核生成第二NCO；各信道号寄存器组和相位增量寄存器组适于分别写入p个信道参数和相应相位增量参数，且各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据；所述第二NCO适于根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号；所述复正交信号经过第三低通滤波器滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。 

所述随机信道化处理模块的具体实施方式：所述随机信道化处理模块处理分为四个步骤：读取信道数据、数字下变频（即混频）、滤波、缓冲。当FFT运算完成以后，就要启动下变频的操作。读取信道数据是第一步，因为FFT运算数据是按照信道存储在双口RAM中，所以先根据处理的需要依次取出对应信道的数据，与NCO的输出数据做乘法运算，一共进行p次读取操作和乘法操作，但是只需要一个复数乘法器即可。由于可能需要处理p个不同的信道，所以就需要产生p个本地载波，由于数字下变频是顺序的，所以本振也可以顺序输出。这里采用FPGA的NCO IP核，该模块可以依次输出N*2个通道的载波（复用N-1个模块可以实现n信号抽取），正好可以满足要求，完成顺序处理。滤波采用FPGA的FIR IP核可配置多通道滤波器与NCO进行无缝结合，达到顺序处理的目的，最后将数据存入RAM进行缓存。 

图10示出了所述捕获模块的原理框图。 

所述捕获模块适于自动捕获固定频点上的特征信号，并将信号解调输出。 

如图10所示，所述捕获模块包括： 

抗混叠低通滤波器，其使用滤波系数D，长度为E符号的升余弦滤波器； 

抽取与互相关，其将信道信号2抽1，之后每L点信道数据与本地序列做一次相关计算； 

FFT与功率计算，做L点FFT运算，得到各点信道数据的信号功率； 

估计信噪比与频偏，其将每L点信号功率值的前L/2点部分搬移到其末尾，并找到功率值最大点与其周围11个点的位置，将最大功率点与左右共3点的功率值相加计算信号功率，其余L-3点的功率值相加计算噪声功率，两功率值的比值记为信噪比，最大值位置与中心点位置的差值为频偏。 

门限控制，其将信噪比与检测门限比较，超出门限的将数据输出。 

图11示出了自动增益控制模块的原理框图。 

所述第一、第二、第三自动增益控制模块的结构相同，且包括：适于对输入的数字信号进行数模转换的数模转换模块，与该数模转换模块相连的适于根据转换的模拟输入信号以获得模拟输出信号的二级放大增益电路，该模拟输出信号接至一模数转换模块，以转换为数字信号输出，所述模拟输出信号还接至一级放大增益电路的输入端，该一级放大增益电路的输出端与信号幅度检测电路的输入端相连以检测信号幅度，该信号幅度检测电路的输出端与门限电路的输入端相连以产生反馈信号，该门限电路的反馈信号分别接至所述二级放大增益电路的各级增益控制端。 

图12示出了自动增益控制模块的二级放大增益电路的电路原理图； 

图13示出了自动增益控制模块中一级放大增益电路、信号幅度检测电路、门限电路的电路原理图，图12和13中，为了清楚起见，数模转换模块和模数转换模块未画出。 

所述第一、第二、第三自动增益控制模块的具体电路包括：由第一AD603芯片构成的二级放大增益电路，其增益放大倍数由AGC1信号控制；由第二AD603芯片构成的一级放大增益电路，由AD8703芯片构成的信号幅度检测电路，即对数放大器，其用于检测经3级AD603放大后的信号幅度；由LM358芯片构成的门限电路，该门限电路也可以称为反相器，其适于根据输出反馈信号调整二级放大增益电路的增益放大倍数。中间抽头与LM358的INA+端相连的可变电阻器Rb，用于控制AGC增益，设置IF信号幅度范围，可设为0db；且AGC1：反馈信号；.IF信号：经过AGC放大/缩小增益之后的信号，也为自动增益控制模块的输出信号。其中，所述数模转换模块和数模转换模块可以分别采用相应的ＤＡ和ＡＤ芯片来实现。 

自动增益控制模块的工作原理包括：输入信号经过2级AD603放大增益后输出IF信号，同时IF信号被1级AD603再次放大后，用AD8703检测信号幅度，再通过LM358反向器，当信号幅度大于0db时，LM358输出的AGC1信号超过门限，AD603将减小增益；当信号幅度小于0db时，LM358输出的AGC1信号小于门限，AD603将增大增益，最终IF信号被稳定在0db。 

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (9)

1.一种基于FPGA的大动态范围数字信道化接收机的工作方法，其特征在于，包括如下步骤：

步骤S100：对接收的天线信号进行低通滤波，得到一短波信号；

步骤S200：通过功分器对所述短波信号等分为W路带限信号；

步骤S300：通过AD模块在一采样频率f1下对W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块；

步骤S400：所述DDC模块分别将输入的W路采样信号进行正交化处理，以获得W路基带信号；

步骤S500：所述W路基带信号分别通过第一次自动增益控制处理后，将每路基带信号分别进行n路均匀信道化处理，以获得W*n路窄带信号；

步骤S600：所述W*n路窄带信号分别通过第二次自动增益处理后，每路窄带信号均进行p路随机信道化处理，以获得W*p路信道信号；

步骤S700：所述W*p路信道信号分别通过第三次自动增益控制处理后，进行捕获处理，将捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。

2.根据权利要求1所述的基于FPGA的大动态范围数字信道化接收机的工作方法，其特征在于，所述步骤S400中所述DDC模块分别将输入的W路采样信号进行正交化处理的方法，包括如下步骤：

步骤S410：使用FPGA集成的IP核生成的第一NCO，根据W路采样信号的各自的相位增量参数，第一NCO分别输出相应的W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q；

步骤S420：将W路正交信号I、Q分别经过低通滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号。

3.根据权利要求2所述的基于FPGA的大动态范围数字信道化接收机的工作方法，其特征在于，所述步骤S500中每路基带信号分别进行n路均匀信道化处理的方法，包括如下步骤：

步骤S510：每一路基带信号输入缓存，该缓存采用乒乓缓存结构，设置两组复数移位寄存器，移位寄存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3;

步骤S520：读缓存数据，使用K阶移位寄存器滤波引擎对基带信号做1/m倍抽取、滤波处理，输出n路频率为f3的正交信号；

步骤S530：对所述正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的n路窄带信号。

4.根据权利要求3所述的基于FPGA的大动态范围数字信道化接收机的工作方法，其特征在于，所述步骤S600中所述每路窄带信号分别进行p路随机信道化处理的方法，包括如下步骤：

步骤S610：预设接收信道、相位增量参数，即，将p个信道参数和相应相位增量参数分别写入若干对应信道号寄存器组和相位增量寄存器组；

步骤S620：各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据；

步骤S630：使用FPGA集成的IP核生成第二NCO，根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号；

步骤S640：所述复正交信号经过低通滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。

5.一种基于FPGA的大动态范围数字信道化接收机，包括：天线，该天线通过第一低通滤波器与功分器相连，其特征在于还包括：AD模块，第一、第二、第三自动增益控制模块，DDC模块，均匀信道化处理模块，随机信道化处理模块，捕获模块、网络接口；

所述AD模块适于在一采样频率f1下对由功分器产生的W路带限信号分别进行采样，并将所获得的W路采样信号送入DDC模块；

所述DDC模块适于分别将输入的W路采样信号进行正交化处理，以获得W路基带信号；

所述均匀信道化处理模块适于将通过第一次自动增益控制模块后的每路基带信号分别进行n路均匀信道化处理，以获得w*n路窄带信号；

所述随机信道化处理模块适于将通过第二次自动增益处理后每路窄带信号分别进行p路随机信道化处理，以获得W*p路信道信号；

所述W*p路信道信号分别通过第三次自动增益控制模块后，进入捕获模块，将通过捕获处理后的W*p路信道信号添加TCP/IP协议，并经过千兆以太网输出。

6.根据权利要求5所述的基于FPGA的大动态范围数字信道化接收机，其特征在于，所述第一、第二、第三自动增益控制模块的结构相同，且包括：适于对输入的数字信号进行数模转换的数模转换模块，与该数模转换模块相连的适于根据转换的模拟输入信号以获得模拟输出信号的二级放大增益电路，该模拟输出信号接至一模数转换模块，以转换为数字信号输出，所述模拟输出信号还接至一级放大增益电路的输入端，该一级放大增益电路的输出端与信号幅度检测电路的输入端相连以检测信号幅度，该信号幅度检测电路的输出端与门限电路的输入端相连以产生反馈信号，该门限电路的反馈信号分别接至所述二级放大增益电路的各级增益控制端。

7.根据权利要求5所述的基于FPGA的大动态范围数字信道化接收机，其特征在于，所述DDC模块包括：通过FPGA集成的IP核生成的第一NCO，该第一NCO适于根据W路采样信号的各自的相位增量参数，输出W路本振信号，各路本振信号分别与相应采样信号相乘，得到W路正交信号I、Q；将W路正交信号I、Q分别经过第二低通滤波器滤波，A倍抽取，以得到频率为f2=f1/A,带宽为±f2/2的基带信号。

8.根据权利要求7所述的基于FPGA的大动态范围数字信道化接收机，其特征在于，所述均匀信道化处理模块包括：缓存器、FFT子模块，

所述缓存器采用乒乓缓存结构，其适于输入W路基带信号，即，设置两组复数移位寄存器，移位寄存器的移位时钟为f2，m个时钟后，输入、输出端同步切换，切换频率为f3；使用K阶移位寄存器引擎分别对每一路基带信号做1/m倍抽取、滤波，输出W*n路频率为f3的正交信号；

所述FFT子模块适于对所述每n路正交信号做n点FFT处理，实现相位校正，以得到频率为f3=f2/m、带宽为±f2/2n的W*n路窄带信号。

9.根据权利要求8所述的基于FPGA的大动态范围数字信道化接收机，其特征在于，所述随机信道化处理模块包括：若干对应信道号寄存器组和相位增量寄存器组，使用FPGA集成的IP核生成第二NCO；

各信道号寄存器组和相位增量寄存器组适于分别写入p个信道参数和相应相位增量参数，且各信道号寄存器组分别根据相应相位增量寄存器组的数据更新数据；

所述第二NCO适于根据信道号寄存器组、相位增量寄存器组数据设定第二NCO的参数，通过第二NCO输出的W*p路本振信号，与W*p路复正交信号相乘，得到W*p路带宽为X的复正交信号；所述复正交信号经过第三低通滤波器滤波，B倍抽取，得到频率为f4=f3/B,带宽为X的p路信道信号。