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ERFINDUNGS GEBIET
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Die vorliegende Offenbarung betrifft eine Schaltung, die eine permanente Hardwarefehlerdetektion zu der Systemlaufzeit unterstützt.
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ALLGEMEINER STAND DER TECHNIK
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Mit dem Fortschritt der Technologie zum Herstellen integrierter Schaltungen werden mehr Logikfunktionen in einem einzelnen integrierten Schaltungsbauelement aufgenommen, wodurch die Anzahl an Gattern auf einem einzelnen Halbleiterbauelement erhöht wird. Die Gatter werden zusammengeschaltet, um mehrere und komplexe Funktionen durchzuführen.
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Ein Herstellungsdefekt oder ein Defekt aufgrund einer alternden Schaltung können verhindern, dass die integrierte Schaltung alle die ausgelegten Funktionen durchführt. Zum Detektieren solcher Fehler wird eine Verifikation des Designs des integrierten Schaltungsbauelements durchgeführt und verschiedene Arten von elektrischen Tests werden an dem integrierten Schaltungsbauelement durchgeführt. Jene Tests können beispielsweise zur Herstellungszeit (in der Technik als ein Designfor-Test (DFT) bezeichnet) oder zu einer Systembootzeit durchgeführt werden. Jetzt besteht beispielsweise in Verbindung mit sicherheitsbezogenen Anwendungen auch eine Notwendigkeit, solche Tests zur Softwarelaufzeit durchzuführen.
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Mit steigender Komplexität des integrierten Schaltungsbauelements steigen auch die Kosten und die Komplexität des Verifizierens und elektrischen Testens jedes der Elemente in der integrierten Schaltung. Moderne integrierte Schaltungen enthalten üblicherweise eine Vielzahl von Design-for-Test-Strukturen (DFT-Strukturen), um ihre Testbarkeit zu steigern. Typischerweise basieren die DFT-Strukturen auf einem Scan-Design, wobei Scan-Testdaten an einen Eingangstestpin geliefert, an eine in der integrierten Schaltung eingebettete Scan-Kette weitergegeben und durch die Logik der Schaltung ausgeführt werden. Die Ergebnisse einer derartigen Ausführung werden zur Evaluation an einen Ausgangstestpin exportiert. Im Herstellungstestmodus kann der Eingangstestpin direkt durch Automated Test Equipment (ATE) angesteuert werden. Im Systemarbeitsmodus kann eine chipinterne Selbsttestfunktion (beispielsweise ein eingebauter Selbsttest (BIST – Built-in Self Test)) die Scan-Testdaten liefern und die Ergebnisse der Ausführung evaluieren.
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In jedem Schaltungsarbeitsmodus (d. h. Herstellungstestmodus, Bootzeittestmodus oder Systemlaufzeittestmodus) kann das Testen eine zeitraubende Aktivität sein. Somit besteht ein Interesse daran, Möglichkeiten zu identifizieren, die Testzeit zu reduzieren, insbesondere im Kontext von sicherheitsempfindlichen Anwendungen, wo das verfügbare System optimiert werden muss.
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Insbesondere ist es in Verbindung mit dem Systemlaufzeittestmodus wichtig, dass der Testbetrieb den Laufzeitbetrieb des Systems während einer kürzest möglichen Zeitdauer unterbricht. Die Testzeit beinhaltet die Zeit, die das Laden des Testmusters in die Scan-Kette benötigt, die Zeit, die das Verarbeiten des Testmusters in der Schaltungsanordnung benötigt, und die Zeit, die zum Auslesen des Testergebnisses aus der Scan-Kette benötigt wird. In Schemata nach dem Stand der Technik wird bekannterweise der Laufzeit-Funktionsbetrieb des Systems angehalten, der Testmodusbetrieb durchgeführt und dann der Laufzeit-Funktionsbetrieb wieder aufgenommen. Dieses Schema induziert eine Zeitstrafe auf der Systembereitschaft, da der Laufzeit-Funktionsbetrieb unterbrochen worden ist, um den Testmodusbetrieb zu gestatten. Es besteht in der Technik eine Notwendigkeit für ein Mittel zum Reduzieren der Länge der Zeit, während der der Laufzeit-Funktionsbetrieb als Unterstützung des Testmodusbetriebs unterbrochen ist. Es wäre ein Vorteil, wenn die Injektion eines nachfolgenden Testmusters in die Scan-Kette während des Laufzeit-Funktionsbetriebs vorgenommen werden könnte.
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KURZE DARSTELLUNG DER ERFINDUNG
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Gemäß einer Ausführungsform umfasst eine Schaltung: einen ersten Flip-Flop mit einem ersten Dateneingang, einem ersten Scan-Eingang, konfiguriert zum Empfangen erster Scan-Daten, einem ersten Datenausgang und einem ersten Scan-Ausgang; einen zweiten Flip-Flop mit einem zweiten Dateneingang, einem zweiten Scan-Eingang, konfiguriert zum Empfangen zweiter Scan-Daten, einem zweiten Datenausgang und einem zweiten Scan-Ausgang; eine erste Multiplexerschaltung mit einem ersten Eingang, an den ersten Datenausgang gekoppelt, und einem zweiten Eingang, an den zweiten Datenausgang gekoppelt, wobei der erste Multiplexer einen Ausgang besitzt, der an einen Eingang einer kombinatorischen Logikschaltung gekoppelt ist; wobei der erste Flip-Flop in einem Schiebemodus als Reaktion auf einen ersten Logikzustand eines ersten Scan-Enable-Signals arbeitet und in einem Erfassungsmodus als Reaktion auf einen zweiten Logikzustand des ersten Scan-Enable-Signals arbeitet; wobei der zweite Flip-Flop im Schiebemodus als Reaktion auf einen ersten Logikzustand eines zweiten Scan-Enable-Signals arbeitet und im Erfassungsmodus als Reaktion auf einen zweiten Logikzustand des zweiten Scan-Enable-Signals arbeitet; und wobei die erste Multiplexerschaltung durch einen ersten Logikwert eines Wählsignals gesteuert wird, um den ersten Eingang an den Ausgang zu koppeln, wenn der erste Flip-Flop den Laufzeitbetrieb der kombinatorischen Logikschaltung unterstützt und sich das zweite Scan-Enable-Signal im ersten Logikzustand befindet, um Testdaten in den zweiten Flip-Flop zu schieben.
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Gemäß einer Ausführungsform umfasst eine Schaltung: eine erste Scan-Kette bestehend aus einer Mehrzahl erster Flip-Flops; eine zweite Scan-Kette bestehend aus einer Mehrzahl zweiter Flip-Flops; eine erste Multiplexerschaltung mit einem ersten Eingang, an einen Datenausgang der zweiten Scan-Kette gekoppelt, und einem zweiten Eingang, gekoppelt zum Empfangen erster Testdaten, wobei der erste Multiplexer einen Ausgang besitzt, der an einen Scan-Eingang der ersten Scan-Kette gekoppelt ist; eine zweite Multiplexerschaltung mit einem ersten Eingang, an einen Datenausgang der ersten Scan-Kette gekoppelt, und einem zweiten Eingang, gekoppelt zum Empfangen zweiter Testdaten, wobei der zweite Multiplexer einen Ausgang besitzt, der an einen Scan-Eingang der zweiten Scan-Kette gekoppelt ist.
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Gemäß einer Ausführungsform umfasst eine Schaltung zum Testen einer kombinatorischen Logikschaltung: eine erste Scan-Kette, bestehend aus einer Mehrzahl erster Flip-Flops, mit der kombinatorischen Logikschaltung verbunden, für Funktionsmodusbetrieb während der Laufzeit der kombinatorischen Logikschaltung; eine zweite Scan-Kette, bestehend aus einer Mehrzahl zweiter Flip-Flops, mit der kombinatorischen Logikschaltung verbunden und einen Schiebemodus und einen Erfassungsmodus unterstützend; wobei die zweite Scan-Kette im Schiebemodus arbeitet zum Empfangen von Testdaten, während der erste Scan-Kettenweg mit der kombinatorischen Logikschaltung verbunden ist, für den Funktionsmodusbetrieb während der Laufzeit; und wobei die zweite Scan-Kette mit der kombinatorischen Logikschaltung verbunden ist, wenn die Laufzeit unterbrochen ist, und im Erfassungsmodus arbeitet zum Anlegen der Testdaten an die kombinatorische Logikschaltung.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Das oben Gesagte und weitere Merkmale und Vorteile werden in der folgenden nicht-beschränkenden Beschreibung spezifischer Ausführungsformen in Verbindung mit den beiliegenden Zeichnungen ausführlich erörtert. Es zeigen:
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1 ein Blockdiagramm eines Design-for-Test (DFT) auf Scan-Ketten-Basis;
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2 eine Schaltung für ein Beispiel eines in einer Scan-Kette verwendeten Flip-Flops;
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3 ein Blockdiagramm einer Scan-Ketten-Schaltung, konfiguriert zum Unterstützen einer permanenten Hardwarefehlerdetektion zur Systemlaufzeit;
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4 ein Wellenformdiagramm für den Betrieb der Schaltung von 3;
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5 einen Schaltplan für eine Testschaltung, mit der Schaltung von 3 implementiert; und
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6 ein Wellenformdiagramm für den Betrieb der Schaltung von 5,
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AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNGEN
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Es wird nun auf 1 Bezug genommen, die ein Blockdiagramm eines Design-for-Test (DFT) auf Scan-Ketten-Basis zeigt. Die Scan-Kette 10 enthält mehrere Scan-Ketten-Zellen, wobei jede Zelle einen Flip-Flop 12 umfasst. Jeder Flip-Flop 12 enthält einen Dateneingang (D) und einen Scan-Eingang (SI). Jeder Flip-Flop 12 enthält weiterhin einen Datenausgang (Q) und einen Scan-Ausgang (SO). Jeder Flip-Flop 12 ist weiterhin konfiguriert zum Empfangen eines gleichen Taktsignals an einem Takteingang (CK). Der Betriebsmodus jedes Flip-Flops 12 wird durch ein Scan-Enable-Signal gesteuert, an den Scan-Enable-Eingang (Scan-En) jedes Flip-Flops 12 angelegt. Wenn sich Scan-Enable in einem ersten Logikzustand befindet, reagiert der Flip-Flop 12 auf das Taktsignal durch Verschieben der am Scan-Eingang (SI) empfangenen Daten zum Datenausgang (Q) und Scan-Ausgang (SO), wobei dies als der Schiebebetriebsmodus bezeichnet wird. Wenn sich Scan-Enable in einem zweiten Logikzustand befindet, reagiert der Flip-Flop 12 auf das Taktsignal durch Verschieben der am Dateneingang (D) empfangenen Daten zum Datenausgang (Q) und Scan-Ausgang (SO), wobei dies als der Erfassungsbetriebsmodus bezeichnet wird.
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In der Scan-Kette 10 ist der Scan-Ausgang (SO) eines Flip-Flops 12 an den Scan-Eingang (SI) des nächsten nachfolgenden Flip-Flops 12 in der Scan-Kette 10 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Scan-Eingang (SI) des ersten Flip-Flops 12 in der Scan-Kette 10 ist gekoppelt zum Empfangen von Testdaten von einem Testeingang. Der Scan-Ausgang (SO) des letzten Flip-Flops 12 in der Scan-Kette 10 ist gekoppelt zum Ausgeben von Testergebnisdaten an einen Testausgang. Der Datenausgang (Q) eines Flip-Flops 12 ist an einen Eingang einer kombinatorischen Logikzelle 16 gekoppelt, die getestet wird. Die kombinatorische Logikzelle 16 enthält eine Anzahl von zusammengeschalteten Logikschaltungen, die ausgelegt sind zum Durchführen einer oder mehrerer Funktionsoperationen. Ein Ausgang der kombinatorischen Logikzelle 16 ist an den Dateneingang (D) des nächsten nachfolgenden Flip-Flops 12 in der Scan-Kette 10 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Dateneingang (D) des ersten Flip-Flops 12 in der Scan-Kette 10 kann konfiguriert sein zum Empfangen eines Signals von einer anderen Hardwarefunktion auf dem Chip oder einem Chip-Level-Eingangspad. Der Datenausgang (Q) des letzten Flip-Flops 12 in der Scan-Kette 10 wird typischerweise entweder zum Ansteuern des Eingangs einer anderen Hardwarefunktion auf dem Chip oder eines Chip-Level-Ausgangspads verwendet.
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Der Flip-Flop 12 kann ein beliebiges geeignetes Schaltungsdesign besitzen. 2 zeigt das Schaltungsdesign für ein Beispiel des Flip-Flops 12. Der Flip-Flop 12 enthält einen Multiplexer 20 mit an den Dateneingang (D) und den Scan-Eingang (SI) gekoppelten Eingängen. Der Multiplexer 20 wählt einen jener Eingänge für einen invertierten Ausgang als Reaktion auf den Logikzustand des Scan-Enable-Signals (Scan-En). Ein getakteter Inverter 22 besitzt einen an den Ausgang des Multiplexers 20 gekoppelten Eingang. Der getaktete Inverter 22 wird durch das Taktsignal (CK) gesteuert. Ein erster Zwischenspeicher 24 wird durch kreuzgekoppelte Inverter 26 und 28 gebildet und besitzt einen an den Ausgang des getakteten Inverters 22 gekoppelten Eingang. Ein getakteter Inverter 30 besitzt einen an den Ausgang des ersten Zwischenspeichers 24 gekoppelten Eingang. Der getaktete Inverter 30 wird durch den logischen Kehrwert des Taktsignals (CK) gesteuert. Ein zweiter Zwischenspeicher 32 wird durch kreuzgekoppelte Inverter 34 und 36 gebildet und besitzt einen an den Ausgang des getakteten Inverters 30 gekoppelten Eingang. Ein erster Ausgangsinverter 38 besitzt einen an den Ausgang des zweiten Zwischenspeichers 32 gekoppelten Eingang und liefert den Datenausgang (Q). Ein zweiter Ausgangsinverter 40 besitzt einen an den Ausgang des zweiten Zwischenspeichers 32 gekoppelten Eingang und liefert den Scanausgang (SO).
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Es wird nun auf 3 eines Blockdiagramms einer Scan-Ketten-Schaltung Bezug genommen, die konfiguriert ist zum Unterstützen einer permanenten Hardwarefehlerdetektion zur Systemlaufzeit. Die Scan-Ketten-Schaltung umfasst eine Mehrzahl von Zellen 111, die in Reihe gekoppelt sind, wobei jede Zelle ein Paar Flip-Flops einschließlich eines ersten Flip-Flops 112 enthält. Die ersten Flip-Flops 112 sind so geschaltet, dass sie eine erste Scan-Kette 100 bilden. Jeder erste Flip-Flop 112 enthält einen Dateneingang (D) und einen Scan-Eingang (SI). Jeder erste Flip-Flop 112 enthält weiterhin einen Datenausgang (Q) und einen Scan-Ausgang (SO). Jeder erste Flip-Flop 112 ist weiter konfiguriert zum Empfangen eines gleichen ersten Taktsignals an einem Takteingang (CK1). Der Betriebsmodus jedes ersten Flip-Flops 112 wird durch ein Scan-Enable-Signal gesteuert, das an einen ersten Scan-Enable-Eingang (Scan-En1) jedes ersten Flip-Flops 112 angelegt wird. Wenn sich das erste Scan-Enable-Signal in einem ersten Logikzustand befindet, reagiert der Flip-Flop 112 auf das erste Taktsignal durch Verschieben der am Scan-Eingang (SI) empfangenen Daten zum Datenausgang (Q) und zum Scan-Ausgang (SO) (Schiebebetriebsmodus). Wenn sich das erste Scan-Enable-Signal in einem zweiten Logikzustand befindet, reagiert der erste Flip-Flop 112 auf das Taktsignal durch Verschieben der am Dateneingang (D) empfangenen Daten zum Datenausgang (Q) und Scan-Ausgang (SO) (Erfassungsbetriebsmodus). Die ersten Flip-Flops 112 können beispielsweise jeweils die in 2 gezeigte Schaltung umfassen.
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In der Scan-Kette 100 ist der Scan-Ausgang (SO) eines ersten Flip-Flops 112 an den Scan-Eingang (SI) des nächsten nachfolgenden ersten Flip-Flops 112 in der Scan-Kette 100 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Scan-Eingang (SI) des ersten der ersten Flip-Flops 112 in der Scan-Kette 100 ist gekoppelt zum Empfangen von Testdaten von einem Testeingang. Der Scan-Ausgang (SO) des letzten der ersten Flip-Flops 112 in der Scan-Kette 100 ist gekoppelt zum Ausgeben von Testergebnisdaten an einen Testausgang. Der Datenausgang (Q) des ersten Flip-Flops 112 kann an einen ersten Eingang eines Multiplexers 102 gekoppelt sein. Ein Ausgang des Multiplexers 102 ist an einen Eingang einer kombinatorischen Logikzelle 116 gekoppelt, die getestet wird. Ein Ausgang der kombinatorischen Logikzelle 116 ist an den Dateneingang (D) des nächsten nachfolgenden ersten Flip-Flops 112 in der Scan-Kette 100 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Dateneingang (D) des ersten der ersten Flip-Flops 112 in der Scan-Kette 100 kann konfiguriert sein zum Empfangen eines Signals von einer anderen Hardwarefunktion auf dem Chip oder einem Chip-Level-Eingangspad. Der Datenausgang (Q) des letzten der ersten Flip-Flops 112 in der Scan-Kette 100 wird typischerweise entweder zum Ansteuern des Eingangs einer anderen Hardwarefunktion auf dem Chip oder eines Chip-Level-Ausgangspad verwendet.
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Jede Zelle 111 umfasst weiterhin einen zweiten Flip-Flop 212. Die zweiten Flip-Flops 212 sind so geschaltet, dass sie eine zweite Scan-Kette 101 bilden. Jeder zweite Flip-Flop 212 enthält einen Dateneingang (D) und einen Scan-Eingang (SI). Jeder zweite Flip-Flop 212 enthält weiterhin einen Datenausgang (Q) und einen Scan-Ausgang (SO). Jeder zweite Flip-Flop 212 ist weiterhin konfiguriert zum Empfangen eines gleichen zweiten Taktsignals an einem Takteingang (CK2). Der Betriebsmodus jedes zweiten Flip-Flops 212 wird durch ein Scan-Enable-Signal gesteuert, das an einen zweiten Scan-Enable-Eingang (Scan-En2) jedes zweiten Flip-Flops 212 angelegt wird. Wenn sich das zweite Scan-Enable-Signal in einem ersten Logikzustand befindet, reagiert der zweite Flip-Flop 212 auf das zweite Taktsignal durch Verschieben der am Scan-Eingang (SI) empfangenen Daten zum Datenausgang (Q) und Scan-Ausgang (SO) (Schiebebetriebsmodus). Wenn sich das zweite Scan-Enable-Signal in einem zweiten Logikzustand befindet, reagiert der zweite Flip-Flop 212 auf das Taktsignal durch Verschieben der am Dateneingang (D) empfangenen Daten zum Datenausgang (Q) und Scan-Ausgang (SO) (Erfassungsbetriebsmodus). Der zweite Flip-Flop 212 kann beispielsweise jeweils die in 2 gezeigte Schaltung umfassen.
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In der Scan-Kette 101 ist der Scan-Ausgang (SO) eines zweiten Flip-Flops 212 an den Scan-Eingang (SI) des nächsten nachfolgenden zweiten Flip-Flops 212 in der Scan-Kette 100 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Scan-Eingang (SI) des ersten der zweiten Flip-Flops 212 in der Scan-Kette 101 ist gekoppelt zum Empfangen von Testdaten von einem chipinternen Testeingang (wie etwa beispielsweise einer chipinternen Testgenerierungslogikschaltungsanordnung). Der Scan-Ausgang (SO) des letzten der zweiten Flip-Flops 212 in der Scan-Kette 100 ist gekoppelt zum Ausgeben von Testergebnisdaten zu einem chipinternen Testausgang (wie etwa beispielsweise einer chipinternen Testprüferlogikschaltungsanordnung). Der Datenausgang (Q) des zweiten Flip-Flops 212 kann an einen zweiten Eingang des Multiplexers 102 gekoppelt sein. Wie oben erörtert, ist der Ausgang des Multiplexers 102 an einen Eingang einer kombinatorischen Logikzelle 116 gekoppelt, die getestet wird. Ein Ausgang der kombinatorischen Logikzelle 116 ist an den Dateneingang (D) des nächsten nachfolgenden zweiten Flip-Flops 212 in der Scan-Kette 101 gekoppelt (das heißt, ist an die nächste Zelle in der Reihe von Zellen, die die Scan-Kette ausmachen, gekoppelt). Der Dateneingang (D) des ersten der zweiten Flip-Flops 212 in der Scan-Kette 101 kann konfiguriert sein zum Empfangen eines Signals von einer weiteren Funktion auf dem Chip. Der Datenausgang (Q) des letzten der zweiten Flip-Flops 212 in der Scan-Kette 100 wird typischerweise zum Ansteuern einer weiteren Funktion auf dem Chip verwendet.
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Das erste und zweite Taktsignal werden durch eine Taktschaltung 104 generiert.
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Der Multiplexer 102 wird durch ein Wählsignal (Select) gesteuert. Wenn das Wählsignal sich in einem ersten Logikzustand befindet, leitet der Multiplexer das Signal am ersten Eingang (von dem Ausgang Q des ersten Flip-Flops 112) zum Eingang der kombinatorischen Logikzelle 116 weiter. Der Betriebsmodus der ersten Flip-Flops 112 wird durch das erste Scan-Enable-Signal (Scan_En1) derart gesteuert, dass: wenn das erste Scan-Enable-Signal sich im ersten Logikzustand befindet (entsprechend dem Schiebemodus), Daten von den Scan-Eingängen (SI) zum Datenausgang (Q) und Scan-Ausgang (SO) weitergeleitet werden, und wenn das erste Scan-Enable-Signal sich im zweiten Logikzustand befindet (entsprechend dem Erfassungsmodus), Daten von dem Dateneingang (D) zum Datenausgang (Q) und Scan-Ausgang (SO) weitergeleitet werden. Wenn umgekehrt das Wählsignal sich in einem zweiten Logikzustand befindet, leitet der Multiplexer das Signal am zweiten Eingang (von dem Ausgang Q des zweiten Flip-Flops 212) zum Eingang der kombinatorischen Logikzelle 116 weiter. Der Betriebsmodus der zweiten Flip-Flops 212 wird durch das zweite Scan-Enable-Signal (Scan_En2) derart gesteuert, dass: wenn das zweite Scan-Enable-Signal sich im ersten Logikzustand befindet (entsprechend dem Schiebemodus), Daten von den Scan-Eingängen (SI) zum Datenausgang (Q) und Scan-Ausgang (SO) weitergeleitet werden, und wenn das zweite Scan-Enable-Signal sich im zweiten Logikzustand befindet (entsprechend dem Erfassungsmodus), Daten von dem Dateneingang (D) zum Datenausgang (Q) und Scan-Ausgang (SO) weitergeleitet werden.
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Die Scan-Kette 100 arbeitet wie folgt und wie in den Zeitsteuerdiagrammen von 4 gezeigt.
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Wenn das Wählsignal sich im ersten Logikzustand befindet (Referenz 400), leiten die Multiplexer 102 die Ausgänge jedes ersten Flip-Flops 112 an die entsprechenden Eingänge der kombinatorischen Logikzellen 116 als Reaktion auf den Takt CK1 (Referenz 402) weiter. In Verbindung mit dieser Operation befindet sich das erste Scan-Enable-Signal im zweiten Logikzustand (entsprechend dem Erfassungsmodus). Dies entspricht einer Laufzeit-Funktionsoperation der kombinatorischen Logikzellen 116. Während dies geschieht, befindet sich das zweite Scan-Enable-Signal im ersten Logikzustand (entsprechend dem Schiebemodus), und Daten von den Scan-Eingängen (SI) werden als Reaktion auf den Takt CK2 (Referenz 404) an den Datenausgang (Q) und den Scan-Ausgang (SO) jedes zweiten Flip-Flops 212 weitergeleitet.
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Wenn das Wählsignal nun zum zweiten Logikzustand wechselt (Referenz 406), leiten die Multiplexer 102 die Ausgänge jedes zweiten Flip-Flops 212 als Reaktion auf den Takt CK2 (Referenz 408) an die entsprechenden Eingänge der kombinatorischen Logikzellen 116 weiter. In Verbindung mit dieser Operation befindet sich das zweite Scan-Enable-Signal im zweiten Logikzustand (entsprechend dem Erfassungsmodus), während das erste Scan-Enable-Signal im zweiten Logikzustand bleibt (Erfassungsmodus) und das erste Taktsignal CK1 inaktiv ist (Referenz 410) und die Laufzeit unterbrochen ist. Es wird angemerkt, dass die Wahl einer relativ niedrigeren Taktfrequenz für CK2 gegenüber einer relativ höheren Taktfrequenz für CK1 hauptsächlich durch Stromverbrauchsüberlegungen bestimmt wird. Wenn die Zeitdauer der Laufzeitunterbrechung abläuft, wechselt das Wählsignal zurück zum ersten Logikzustand, und das zweite Scan-Enable-Signal wechselt zurück zum ersten Logikzustand.
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Das Obige unterstützt das Laufzeittesten der kombinatorischen Logik. Die ersten und zweiten Flip-Flops erhalten einen Funktionsweg (durch die ersten Flip-Flops) und eine Musterverschiebung (durch die zweiten Flip-Flops) zur gleichen Zeit aufrecht. Deshalb ist es möglich, das Muster während des Funktionsmodus zu laden und danach das Testmuster auszuführen, wodurch die Zeitperiode minimiert wird, während der die kombinatorische Logik nicht zur Verfügung steht. In dieser Verbindung sei angemerkt, dass die Musterverschiebung durch die zweiten Flip-Flops 212 im Schiebemodus von der chipinternen Testgenerierungslogik kommt, während die Laufzeit-Funktionswegoperation unter Verwendung der ersten Flip-Flops 112 im Erfassungsmodus ausgeführt wird. Wenn eine derartige Laufzeitausführung in Verbindung mit dem zum zweiten Logikzustand wechselnden Wählsignal unterbrochen wird, werden die Ergebnisse der Testmusterausführung unter Verwendung eines Taktimpulses CK2 in den zweiten, im Erfassungsmodus arbeitenden Flip-Flops 212 erfasst, während die Zustande der ersten Flip-Flops 112 gespeichert werden, weil der Takt CK1 zu dieser Zeit inaktiv ist. Dann wechselt das Wählsignal zurück zum ersten Logikzustand und das Ergebnis des Tests wird zu der chipinternen Testprüferlogik durch die im Schiebemodus arbeitenden zweiten Flip-Flops 212 als Reaktion auf den Takt CK2 hinausgeschoben (Referenz 412). Gleichzeitig wird das nächste Testmuster durch den Scan-Eingang der zweiten Flip-Flops 212 angekoppelt, während die ersten Flip-Flops 112 als Reaktion auf den Takt CK1 reaktiviert werden, um die Laufzeit-Funktionsausführung zu unterstützen.
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Es mag wünschenswert sein, auch die Funktionsoperation der Flip-Flops 112 zu testen. Es wird auf 5 Bezug genommen, die eine Testschaltungsanordnung zum Unterstützen des Testens der Flip-Flops 112 zeigt. In 5 steht die Referenz 500 an der Stelle der Kette von Flip-Flops für die erste und zweite Scan-Kette 100 bzw. 101, die in der Figur weggelassen worden sind, so dass in der Figur die Betonung auf die Testschaltungsanordnung gelegt werden kann. Somit sind in 5 nur der erste und letzte Flip-Flop 112 und 212 gezeigt, wobei zu verstehen ist, dass jede Scan-Kette 100 und 101 viele weitere zusätzliche Flip-Flops enthalten kann, die auf die in 3 gezeigte Weise verbunden sind.
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Ein erster Multiplexer 502 besitzt eine an den Scan-Ausgang (SO) des letzten der ersten Flip-Flops 112 in der Scan-Kette 100 gekoppelten ersten Eingang und besitzt einen zweiten Eingang, der gekoppelt ist zum Empfangen von Selbsttestdaten für das Testen der kombinatorischen Logik. Beispielsweise können solche Daten durch eine chipinterne Selbsttestlogik bezogen werden. Der Ausgang des ersten Multiplexers 502 ist an den Scan-Eingang (SI) des ersten der zweiten Flip-Flops 212 in der Scan-Kette 101 gekoppelt. Der Multiplexer 502 wird durch ein Sichere-Hardwarezustand-Signal (Save-hw-state) gesteuert. Wenn das Sichere-Hardwarezustand-Signal sich in einem ersten Logikzustand befindet, leitet der Multiplexer 502 das Signal von dem letzten der ersten Flip-Flops 112 in der Scan-Kette 100 zum Scan-Eingang (SI) der Scan-Kette 101 weiter. Wenn umgekehrt das Sichere-Hardwarezustand-Signal sich in einem zweiten Logikzustand befindet, leitet der Multiplexer 502 die Selbsttestdaten zum Scan-Eingang (SI) der Scan-Kette 101 weiter.
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Ein zweiter Multiplexer 504 besitzt einen an den Scan-Ausgang (SO) des letzten der zweiten Flip-Flops 212 in der Scan-Kette 101 gekoppelten ersten Eingang und besitzt einen zweiten Eingang, der gekoppelt ist zum Empfangen von Selbsttestdaten für das sequenzielle Zelltesten. Beispielsweise können solche Daten durch eine chipinterne Selbsttestlogik bezogen werden oder können durch einen Testeingangspin eingegeben werden. Der Ausgang des zweiten Multiplexers 504 ist an den Scan-Eingang (SI) des ersten der ersten Flip-Flops 112 in der Scan-Kette 100 gekoppelt. Der Multiplexer 504 wird durch ein Wiederherstelle-Hardwarezustand-Signal (Restore-hw-state) gesteuert. Wenn sich das Wiederherstelle-Hardwarezustand-Signal in einem ersten Logikzustand befindet, leitet der Multiplexer 504 das Signal von dem letzten der zweiten Flip-Flops 212 in der Scan-Kette 101 zum Scan-Eingang (SI) der Scan-Kette 100 weiter. Wenn umgekehrt sich das Wiederherstelle-Hardwarezustand-Signal in einem zweiten Logikzustand befindet, leitet der Multiplexer 504 die Selbsttestdaten zum Scan-Eingang (SI) der Scan-Kette 100 weiter.
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Die Testschaltung arbeitet wie folgt (siehe 6):
Vor dem Testen der Funktion-Flip-Flops 112 der Scan-Kette 100 müssen die Logikzustände jener Flip-Flops gesichert werden. Um dies zu bewerkstelligen, wird das Sichere-Hardwarezustand-Signal bei Referenz 602 gesetzt und der letzte Scan-Ausgang (SO) der Scan-Kette 100 wird durch den ersten Multiplexer 502 zur Ablage in dem ersten Flip-Flop 212 der Scan-Kette 101 weitergeleitet. Wenn beide Scan-Ketten 100 und 101 durch die Scan-Enable-Signale (Referenz 604) im Schiebemodus (Scan-Modus) konfiguriert sind, werden die Anfangsinhalte der Scan-Kette 100 nach einer gewissen Anzahl von Taktimpulsen für CK1 und CK2, die der Anzahl von in jeder Scan-Kette vorliegenden Flip-Flops entspricht, zur Scan-Kette 101 transferiert. Die Sichere-Phase endet, wenn das Sichere-Hardwarezustand-Signal gelöscht wird.
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Als Nächstes wird der Takt CK2 gestoppt und es wird in die Testphase eingetreten. Das Muster für das Testen der Funktions-Flip-Flops 112 der Scan-Kette 100 wird angekoppelt. Das Wiederherstelle-Hardwarezustand-Signal befindet sich in dem Logikzustand, um zu bewirken, dass der zweite Multiplexer 504 die Testdaten für das sequenzielle FF-Testen als Reaktion auf den Takt CK1 in die Flip-Flops 112 der Scan-Kette 100 weiterleitet. Das Testen wird durchgeführt und die Ergebnisse werden aus der Scan-Kette 100 ausgelesen. Der Zustand der Scan-Kette 101 mit den Flip-Flops 212 wird zu dieser Zeit aufgehoben, weil der Takt CK2 inaktiv ist.
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Nach der Ausführung des letzten Musters für die Testdaten für das sequenzielle FF-Testen in der Scan-Kette 100 endet die Testphase und die Anfangswerte der Daten für die ersten Flip-Flops 112 müssen wiederhergestellt werden. Um dies zu bewerkstelligen, wird das Wiederherstelle-Hardwarezustand-Signal bei der Referenz 606 für die Wiederherstelle-Phase gesetzt und der letzte Scan-Ausgang (SO) der Scan-Kette 101 wird durch den zweiten Multiplexer 504 zur Ablage im ersten Flip-Flop 112 der Scan-Kette 100 weitergeleitet. Wenn beide Scan-Ketten 100 und 101 durch die Scan-Enable-Signale (Referenz 608) im Schiebemodus (Scan-Modus) konfiguriert sind, werden die Inhalte der Scan-Kette 101 nach einer gewissen Anzahl von Taktimpulsen für CK1 und CK2, die der Anzahl von in jeder Scan-Kette vorliegenden Flip-Flops entspricht, zur Scan-Kette 100 transferiert.
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Die obige Beschreibung hat über beispielhafte und nicht-beschränkende Beispiele eine vollständige und informative Beschreibung des Ausführungsbeispiels der vorliegenden Erfindung bereitgestellt. Verschiedene Modifikationen und Adaptationen können sich jedoch dem Fachmann angesichts der obigen Beschreibung bei Lektüre in Verbindung mit den beiliegenden Zeichnungen und den beigefügten Ansprüchen ergeben. Alle derartigen und ähnlichen Modifikationen der Lehren der vorliegenden Erfindung fallen jedoch immer noch in den Schutzbereich der vorliegenden Erfindung, wie in den beigefügten Ansprüchen definiert.
