DE102016104844A1 - Verfahren zur Herstellung eines Chipverbunds - Google Patents
Verfahren zur Herstellung eines Chipverbunds Download PDFInfo
- Publication number
- DE102016104844A1 DE102016104844A1 DE102016104844.5A DE102016104844A DE102016104844A1 DE 102016104844 A1 DE102016104844 A1 DE 102016104844A1 DE 102016104844 A DE102016104844 A DE 102016104844A DE 102016104844 A1 DE102016104844 A1 DE 102016104844A1
- Authority
- DE
- Germany
- Prior art keywords
- control electrodes
- interconnection structure
- control electrode
- semiconductor chips
- electrically conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002131 composite material Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 125
- 239000000463 material Substances 0.000 claims abstract description 58
- 230000000712 assembly Effects 0.000 claims abstract description 18
- 238000000429 assembly Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 11
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 239000000919 ceramic Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000465 moulding Methods 0.000 claims description 3
- 150000003949 imides Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 58
- 238000001465 metallisation Methods 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 239000012790 adhesive layer Substances 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000011156 metal matrix composite Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- VIMMECPCYZXUCI-MIMFYIINSA-N (4s,6r)-6-[(1e)-4,4-bis(4-fluorophenyl)-3-(1-methyltetrazol-5-yl)buta-1,3-dienyl]-4-hydroxyoxan-2-one Chemical compound CN1N=NN=C1C(\C=C\[C@@H]1OC(=O)C[C@@H](O)C1)=C(C=1C=CC(F)=CC=1)C1=CC=C(F)C=C1 VIMMECPCYZXUCI-MIMFYIINSA-N 0.000 description 1
- PFNQVRZLDWYSCW-UHFFFAOYSA-N (fluoren-9-ylideneamino) n-naphthalen-1-ylcarbamate Chemical compound C12=CC=CC=C2C2=CC=CC=C2C1=NOC(=O)NC1=CC=CC2=CC=CC=C12 PFNQVRZLDWYSCW-UHFFFAOYSA-N 0.000 description 1
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- BLNMQJJBQZSYTO-UHFFFAOYSA-N copper molybdenum Chemical compound [Cu][Mo][Cu] BLNMQJJBQZSYTO-UHFFFAOYSA-N 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical group 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/095—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16137—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2902—Disposition
- H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/3701—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40101—Connecting bonding areas at the same height, e.g. horizontal bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/404—Connecting portions
- H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
- H01L2224/40499—Material of the auxiliary connecting means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48159—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/8412—Aligning
- H01L2224/84136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/84138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
Ein Aspekt der Erfindung betrifft ein Verfahren zur Herstellung eines Chipverbunds. Es werden zwei oder mehr Chipbaugruppen (2) jeweils durch stoffschlüssiges und elektrisch leitendes Verbinden eines elektrisch leitenden ersten Ausgleichsplättchens (21) mit einer ersten Hauptelektrode (11) eines Halbleiterchips (1) hergestellt. In einem Freiraum (211) zwischen den Chipbaugruppen (2) wird eine Steuerelektrodenverschaltungsstruktur (70) angeordnet. Zwischen der Steuerelektrodenverschaltungsstruktur (70) und Steuerelektroden (13) der Halbleiterchips (1) der einzelnen Chipbaugruppen (2) werden elektrisch leitendende Verbindungen hergestellt. Die Chipbaugruppen (2) werden mittels einer dielektrischen Einbettmasse (4) stoffschlüssig verbunden.
Description
- Die vorliegende Erfindung betrifft die Herstellung eines Chipverbunds, der in einer Press-Pack-Zelle verwendet werden kann.
- Herkömmliche Press-Pack-Zellen weisen eine Anzahl von Halbleiterchips auf, die lose zwischen zwei elektrisch leitende Druckkontaktstücke gepresst und dabei elektrisch kontaktiert und ggf. elektrisch parallel geschaltet werden. Die Handhabung einzelner Halbleiterchips ist jedoch schwierig und es ist daher wünschenswert, diese zu erleichtern.
- Ein Aspekt der Erfindung betrifft ein Verfahren zur Herstellung eines Chipverbunds. Dabei werden zwei oder mehr Chipbaugruppen jeweils durch stoffschlüssiges und elektrisch leitendes Verbinden eines elektrisch leitenden ersten Ausgleichsplättchens mit einer ersten Hauptelektrode eines Halbleiterchips hergestellt. In einem Freiraum zwischen den Chipbaugruppen wird eine Steuerelektrodenverschaltungsstruktur angeordnet. Zwischen der Steuerelektrodenverschaltungsstruktur und Steuerelektroden der Halbleiterchips der einzelnen Chipbaugruppen werden elektrisch leitendende Verbindungen hergestellt. Die Chipbaugruppen werden mittels einer dielektrischen Einbettmasse stoffschlüssig verbunden.
- Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder gleich wirkende Elemente. Es zeigen:
-
1 bis17 verschiedene Schritte eines ersten Beispiels zur Herstellung eines Chipverbunds. -
18 bis20 verschiedene Schritte eines zweiten Beispiels zur Herstellung eines Chipverbunds. -
21 bis23 verschiedene Schritte eines dritten Beispiels zur Herstellung eines Chipverbunds. -
24 bis27 verschiedene Schritte eines vierten Beispiels zur Herstellung eines Chipverbunds. -
28 bis29 verschiedene Schritte eines fünften Beispiels zur Herstellung eines Chipverbunds. -
30 bis31 verschiedene Schritte eines sechsten Beispiels zur Herstellung eines Chipverbunds. -
32 bis33 verschiedene Schritte eines Verfahrens zur Herstellung einer Press-Pack-Zelle, bei der ein Chipverbund zwischen zwei elektrisch leitenden Kontaktplatten eines Gehäuses angeordnet ist. -
34 einen Vertikalschnitt durch einen Abschnitt einer Press-Pack-Zelle, die einen gemäß16 ausgebildeten Chipverbund aufweist. -
35 einen Vertikalschnitt durch einen Anordnung, bei der eine Press-Pack-Zelle zwischen zwei Druckkontaktstücke eingespannt und dabei durch diese elektrisch kontaktiert wird. -
1 zeigt einen Halbleiterchip1 , sowie weitere Teile zur Herstellung eines Zwischenprodukts, wie es in den3 dargestellt ist. Der Halbleiterchip1 weist einen Halbleiterkörper10 aus einem Halbleitergrundmaterial auf, in dem zur Realisierung eines in den Halbleiterkörper10 integrierten Leistungshalbleiterbauelements insbesondere p-leitende und n-leitende Halbleiterzonen enthalten sein können. Außerdem kann der Halbleiterchip1 noch beliebig viele elektrisch leitende Schichten aufweisen wie zum Beispiel Metallisierungen, Silizidschichten oder Schichten aus dotiertem polykristallinem Halbleitermaterial (z. B. polykristallines Silizium), aber auch beliebig viele dielektrische Schichten wie beispielsweise Nitridschichten (z. B. Siliziumnitrid) oder Oxidschichten (z. B. Siliziumoxid), oder Passivierungsschichten wie z. B. Imidschichten. Bei dem Halbleitergrundmaterial kann es sich um jedes bekannte zur Herstellung von Halbleiterbauelementen übliche Halbleitergrundmaterial handeln, beispielsweise um beliebige Elementhalbleiter (z. B. Silizium, Germanium), um beliebige Verbindungshalbleiter (z. B. II-VI-Halbleiter wie Zinkselenid oder Cadmiuimsulfid, III-V-Halbleiter wie Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, oder IV-IV-Halbleiter wie Silziumkarbid oder Siliziumgermanium). - Der Halbleiterkörper
10 weist eine Oberseite10t auf, sowie eine der Oberseite entgegengesetzte Unterseite10b . Die Oberseite10t ist in einer vertikalen Richtung v von der Unterseite10b beabstandet, wobei die vertikale Richtung v senkrecht zur Unterseite10b verläuft. Auf der Oberseite10t ist eine erste (obere) Hauptelektrode11 angeordnet, auf der Unterseite10b eine zweite (untere) Hauptelektrode12 . Ebenfalls auf der Oberseite10t befindet sich eine Steuerelektrode13 . Weiterhin kann auf die Oberseite10t eine optionale obere dielektrische Passivierungsschicht15 aufgebracht sein. Diese Passivierungsschicht15 kann zum Beispiel ein Polyimid sein. - Bei der oberen Hauptelektrode
11 , der unteren Hauptelektrode12 und der Steuerelektrode13 kann es sich beispielsweise um dünne Metallisierungsschichten handeln. Derartige Metallisierungsschichten können zum Beispiel bereits während der Herstellung des Halbleiterchips1 im Waferverbund mit weiteren, identischen Halbleiterchips1 auf den Halbleiterkörper10 aufgebracht werden, also noch vor dem Vereinzeln des Wafers zu voneinander unabhängigen Halbleiterchips1 . - Wie in
2 dargestellt ist können mehrere derartige Halbleiterchips1 gemeinsam und voneinander beabstandet auf einem elektrisch leitenden unteren Ausgleichsplättchen22 montiert werden, indem sie jeweils an ihrer unteren Hauptelektrode12 mittels einer unteren Verbindungsschicht32 stoffschlüssig und elektrisch leitend mit dem unteren Ausgleichsplättchen22 verbunden werden. Das untere Ausgleichsplättchen22 befindet sich dann auf der dem Halbleiterkörper10 abgewandten Seite der unteren Hauptelektrode12 . - Vor, simultan mit oder – wie vorliegend gezeigt – nach der Montage der Halbleiterchips
1 auf dem unteren Ausgleichsplättchen22 wird jeder Halbleiterchip1 stoffschlüssig mit einem eigenen, elektrisch leitenden oberen Ausgleichsplättchen21 versehen, indem das obere Ausgleichsplättchen21 mittels einer oberen Verbindungsschicht31 stoffschlüssig, beispielsweise durch Löten, Kleben oder Sintern, mit der oberen Hauptelektrode11 verbunden wird. Das obere Ausgleichsplättchen21 befindet sich dann auf der dem Halbleiterkörper10 des betreffenden Halbleiterchips1 abgewandten Seite von dessen oberer Hauptelektrode11 . - An der Steuerelektrode
13 eines jeden der Halbleiterchips1 kann optional noch ein elektrisch leitendes Kontaktstück23 angebracht sein, das mittels der oberen Verbindungsschicht31 stoffschlüssig und elektrisch leitend mit der Steuerelektrode13 verbunden ist. Sofern ein derartiges Kontaktstück23 vorgesehen ist, kann das daneben liegende obere Ausgleichsplättchen21 eine Aussparung213 (1 ) aufweisen, in der das Kontaktstück23 platziert wird. - Die jeweils optionalen Ausgleichsplättchen
21 und22 dienen insbesondere dazu, mechanische Spannungen abzubauen, die auftreten, wenn ein derartiges Ausgleichsplättchen21 ,22 mittels einer später erläuterten Kontaktplatte41 bzw.42 (z. B. aus Kupfer), die einen vom thermischen Ausdehnungskoeffizienten des Halbleiterkörpers10 stark unterschiedlichen thermischen Ausdehnungskoeffizienten aufweist, druckkontaktiert wird. Soweit die Ausgleichsplättchen21 ,22 nicht vorhanden sind, kontaktieren die Kontaktplatten41 bzw.42 die sehr dünne Hauptelektrode11 bzw.12 unmittelbar. - Die Ausgleichsplättchen
21 und22 weisen (vor der Montage auf der oberen Hauptelektrode11 bzw. der unteren Hauptelektrode12 sowie unmittelbar nach der Monatage) in der vertikalen Richtung v – unabhängig voneinander und in beliebigen Kombinationen miteinander – relativ große Dicken d21' bzw. d22', beispielsweise wenigstens 0,5 mm, wenigstens 1 mm, oder wenigstens 1,5 mm auf. Durch die großen Dicken soll eine Beschädigung der Hauptelektroden11 bzw.12 vermieden werden, wenn die Ausgleichsplättchen21 und/oder22 , wie später noch erläutert wird, beschliffen werden. - Optional können die oberen Ausgleichsplättchen
21 und/oder das untere Ausgleichsplättchen22 jeweils einen linearen thermischen Ausdehnungskoeffizienten aufweisen, der signifikant geringer ist als der lineare thermische Ausdehnungskoeffizient der noch zu beschreibenden Kontaktplatten41 ,42 , um eine Anpassung eines hohen linearen thermischen Ausdehnungskoeffizienten der Kontaktplatten41 ,42 an den geringen linearen thermischen Ausdehnungskoeffizienten des Halbleiterkörpers10 zu erreichen. Beispielsweise können die oberen Ausgleichsplättchen21 und/oder das untere Ausgleichsplättchen22 bei einer Temperatur von 20°C einen linearen thermische n Ausdehnungskoeffizienten von weniger als 11 ppm/K aufweisen, oder sogar von weniger als 7 ppm/K. Das obere Ausgleichsplättchen21 und/oder das untere Ausgleichsplättchen22 können dabei beispielsweise aus einem der folgenden Materialien bestehen, eines der folgenden Materialien aufweisen bzw. einen der folgenden Aufbauten besitzen: Molybdän; ein Metallmatrixkompositmaterial (MMC material), beispielsweise AlSiC (Aluminium-Silizium-Karbid); ein Mehrschichtmaterial mit zwei oder mehr Metallschichten, beispielsweise ein Dreischichtmaterial mit der Schichtfolge Kupfer-Molybdän-Kupfer (Cu-Mo-Cu), z. B. mit Schichtdicken im Verhältnis von 1:4:1, was einen Ausdehnungskoeffizienten des Cu-Mo-Cu-Dreischichtmaterials von ca. 7,3 ppm/K ergibt. - Die oberen Verbindungsschichten
31 können beispielsweise als beliebige Lotschichten ausgebildet sein, insbesondere auch als Diffusionslotschichten, als gesinterte Schichten (d.h. als Sinterschichten), die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthalten, oder als elektrisch leitende Klebeschicht. Unabhängig davon kann auch die untere Verbindungsschicht32 als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder als elektrisch leitende Klebeschicht. Die obere Verbindungsschicht31 und die untere Verbindungsschicht32 können insbesondere aus demselben Material bestehen, es können aber auch beliebige Kombinationen der für die beiden Schichten genannten Materialen verwendet werden. - In
1 sind die Ausgangsmaterialien, die zur Herstellung der oberen Verbindungsschicht31 bzw. der unteren Verbindungsschicht32 eingesetzt werden, mit31' bzw. mit32' bezeichnet. Damit soll zum Ausdruck gebracht werden, dass die ursprünglichen Verbindungsmittel31' und32' nach der Herstellung der Verbindung in veränderter Form vorliegen können. - Bei einem als Lot ausgebildeten Ausgangsmaterial
31' ,32' (beispielsweise ein Zinn enthaltendes Lot) kann die resultierende Verbindungsschicht31 bzw.32 ein Material (z. B. Kupfer) enthalten, das während des Verbindungsprozesses aus der oberen Hauptelektrode11 bzw. der unteren Hauptelektrode12 in das Lot eindiffundiert ist und damit einen Bestandteil der fertigen Verbindungsschicht31 bzw.32 darstellt. Zur Herstellung der Verbindungen kann das Lot31' ,32' beispielsweise in Form einer Lotpaste auf die Hauptelektroden11 ,12 und/oder auf die Ausgleichsplättchen21 ,22 aufgetragen werden (beispielsweise mittels Sieb- oder Schablonendruck). Ebenso kann das Lot31' ,32' aber auch in Form von vorgefertigten Lotplättchens ("Preform Lot") zwischen das obere Ausgleichsplättchen21 und die obere Hauptelektrode11 des betreffenden Halbleiterchips1 bzw. zwischen das untere Ausgleichsplättchen22 und die unteren Hauptelektroden12 eingelegt werden. In jedem Fall werden die Lotpaste bzw. das/die Lotplättchen zur Herstellung der erläuterten Verbindungen aufgeschmolzen und nachfolgend abgekühlt, so dass zwischen dem oberen Ausgleichsplättchen21 und der oberen Hauptelektrode11 bzw. zwischen dem unteren Ausgleichsplättchen22 und der unteren Hauptelektrode12 jeweils eine stoffschlüssige Verbindung entsteht. - Bei einer als gesinterte Schicht ausgebildeten Verbindungsschicht
31 bzw.32 kann das dieser zugrunde liegende Ausgangsmaterial31' bzw.32' als Paste ausgebildet sein, die ein Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, sowie ein Lösungsmittel. Zur Herstellung der Verbindungen kann die Paste beispielsweise auf die Hauptelektroden11 ,12 und/oder auf die Ausgleichsplättchen21 ,22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Eine aus der Paste gebildete Pastenschicht ist dann jeweils zwischen der oberen Hauptelektrode11 und dem oberen Ausgleichsplättchen21 angeordnet und kontaktiert diese jeweils. Entsprechend ist eine aus der Paste gebildete weitere Pastenschicht zwischen den unteren Hauptelektroden12 und dem unteren Ausgleichsplättchen22 angeordnet und kontaktiert dieses jeweils. In diesem Zustand werden die Pastenschichten durch Verdunsten des darin enthaltenen Lösungsmittels getrocknet und dann gesintert, wobei das Sintern bei Temperaturen von deutlich unter 250°C erfolgen kann. Durch das Sintern bilden sich aus den Pastenschichten die (elektrisch leitenden) oberen Verbindungsschichten31 bzw. die (elektrisch leitenden) unteren Verbindungsschichten32 . - Bei einer als elektrisch leitende Klebeschicht ausgebildeten Verbindungsschicht
31 bzw.32 ist das dieser zugrunde liegende Ausgangsmaterial31' bzw.32' als elektrisch leitender Kleber ausgebildet. Zur Herstellung der Verbindungen kann der Kleber beispielsweise auf die Hauptelektroden11 ,12 und/oder auf die Ausgleichsplättchen21 ,22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Jeweils eine aus dem Kleber gebildete obere Klebstoffschicht ist zwischen der oberen Hauptelektrode11 und dem oberen Ausgleichsplättchen21 angeordnet und kontaktiert diese jeweils. Durch das nachfolgende Aushärten bilden sich aus den oberen Klebstoffschichten die elektrisch leitenden oberen Verbindungsschichten31 . Entsprechend sind aus einem Kleber gebildete untere Klebstoffschichten zwischen den unteren Hauptelektroden12 und dem unteren Ausgleichsplättchen22 angeordnet und kontaktieren dieses jeweils. Durch das nachfolgende Aushärten bilden sich aus den unteren Klebstoffschichten die elektrisch leitenden unteren Verbindungsschichten32 . - Sofern ein optionales Kontaktstück
23 vorgesehen ist, kann dieses mittels einer beliebigen der Verbindungstechniken stoffschlüssig mit der Steuerelektrode13 verbunden werden, wie sie bereits für die Verbindung zwischen den oberen Ausgleichsplättchen21 und den oberen Hauptelektroden11 erläutert wurden, und zwar unabhängig von den für die Verbindungen zwischen den oberen Ausgleichsplättchen21 und der oberen Hauptelektrode11 gewählten Verbindungstechniken. - Jeder Halbleiterchip
1 und das zugehörige obere Ausgleichsplättchen21 bilden Bestandteile einer Chipbaugruppe2 , was in3 dargestellt ist. Wie in3 gezeigt ist, können mehrere derartiger Chipbaugruppen2 an den unteren Hauptelektroden12 der Halbleiterchips1 der Chipbaugruppen2 wie erläutert stoffschlüssig und elektrisch leitend mit dem unteren Ausgleichsplättchen22 verbunden werden. - Nach oder vor der Montage der oberen Ausgleichsplättchen
21 auf den Halbleiterchips1 oder gar vor der Montage der Halbleiterchips1 auf dem unteren Ausgleichsplättchen22 kann das untere Ausgleichsplättchen22 zur weiteren Verarbeitung vorübergehend, ggf. mit den damit bereits stoffschlüssig verbundenen Halbleiterchips1 und/oder den mit den Halbleiterchips1 stoffschlüssig verbundenen oberen Ausgleichsplättchen21 , auf einem Hilfsträger300 befestigt werden, was im Ergebnis in4 gezeigt ist. Hierzu kann der Hilfsträger300 beispielsweise eine adhäsive Oberfläche aufweisen. Es kann auch eine doppelseitige Klebefolie verwendet werden, mittels der das untere Ausgleichsplättchen22 mit dem Hilfsträger300 verklebt wird. Im Ergebnis befinden sich die die oberen Ausgleichsplättchen21 jeweils auf der dem Hilfsträger300 abgewandten Seite des betreffenden Halbleiterchips1 , während das untere Ausgleichsplättchen22 zwischen den Halbleiterchips1 einerseits und dem Hilfsträger300 andererseits angeordnet ist. - Wie weiterhin in
5 dargestellt ist, werden danach die auf dem Hilfsträger300 befindlichen und mit den oberen Ausgleichsplättchen21 versehenen Halbleiterchips1 in eine zähflüssige Einbettmasse4a eingebettet. Beispielsweise kann die Einbettmasse4a , wie in6 dargestellt, mittels eines Stempels310 in Richtung der Halbleiterchips1 und des Hilfsträger300 gepresst werden, so dass zumindest die zwischen jeweils benachbarten Halbleiterchips1 befindlichen Zwischenräume mit der Einbettmasse4a verfüllt werden. Hierzu kann ein Stempel310 von den dem Hilfsträger300 abgewandten Seiten der Halbleiterchips1 und der Einbettmasse4a gegen die Einbettmasse4a drücken, nachdem die Einbettmasse4a zuvor auf die auf dem Hilfsträger300 befindlichen und mit den oberen Ausgleichsplättchen21 versehenen Halbleiterchips1 aufgebracht wurde. Hierdurch wird die Einbettmasse4a gleichmäßig über die Halbleiterchips1 verteilen und die zwischen den Halbleiterchips1 befindlichen Zwischenräume werden mit der Einbettmasse4a verfüllt, was im Ergebnis in7 nach dem Abheben des Stempels7 gezeigt ist. - Vor, während oder nach dem Abheben des Stempels
7 wird die Einbettmasse4a ausgehärtet, so dass die in die Einbettmasse4a eingebetteten Halbleiterchips1 zusammen mit der Einbettmasse4a einen festen Verbund bilden. Die Halbleiterchips1 sind also mittels der Einbettmasse4a stoffschlüssig miteinander verbunden. - Die Einbettmasse
4a ist zumindest im ausgehärteten Zustand dielektrisch. Als Einbettmasse4a eignen sich beispielsweise polykondensierte Polymere (z.B. ein Epoxidharz oder ein polyurethan-basiertes Vergussmaterial). Insbesondere kann es sich bei der Einbettmasse4a um eine Moldmasse handeln, die durch Umpressen oder Spritzgießen aufgebracht wird. Prinzipiell können jedoch für sämtliche Ausgestaltungen der Erfindung beliebige Einbettmassen4a verwendet werden, sofern diese im ausgehärteten Zustand dielektrisch sind. Insbesondere kann eine Einbettmasse4a gemäß der vorliegenden Erfindung aus einem homogenen Material oder einer homogenen Materialmischung gebildet sein. - Gemäß einer optionalen, ebenfalls in den
5 bis7 gezeigten Ausgestaltung kann der Stempel310 einen oder mehrere Vorsprünge311 aufweisen, die, wenn der Stempel310 gegen die noch nicht ausgehärtete Einbettmasse4a drückt, in einen Freiraum211 zwischen benachbarten Chipbaugruppen2 hineinragt, so dass dieser Freiraum211 nicht mit Einbettmasse4a gefüllt wird. - Grundsätzlich kann ein derartiger Freiraum
211 zwischen benachbarten Chipbaugruppen2 auch auf beliebige andere Weise hergestellt werden, beispielsweise durch Fräsen, chemisch (durch maskiertes Ätzen), durch Laserablation oder durch ein beliebiges anderes geeignetes Verfahren. - Unabhängig davon, wie ein derartiger Freiraum
211 zustande kommt, können diese dazu genutzt werden, eine Steuerelektrodenverschaltungsstruktur70 aufzunehmen. Allgemein handelt es sich bei einer Steuerelektrodenverschaltungsstruktur70 um eine elektrisch leitende Struktur, die dazu dient, die Steuerelektroden13 der Halbleiterchips1 elektrisch leitend miteinander zu verbinden, sowie mit einer Anschlussstelle, über die sämtlichen Steuerelektroden13 dasselbe, d.h. ein gemeinsames, elektrisches Ansteuersignal zugeführt werden kann. - Wie aus dem in
8 dargestellten, vergrößerten Abschnitt der (optional von dem Hilfsträger300 abgenommenen) Anordnung gemäß7 zu erkennen ist, können die Steuerelektroden13 noch von einer Schicht der Einbettmasse4a überdeckt sein. In derartigen Fällen wird die Einbettmasse4a oberhalb der Steuerelektroden13 unter Ausbildung von Öffnungen in der Einbettmasse4a lokal geöffnet, um deren elektrische Kontaktierung zu ermöglichen. Hierzu können beispielsweise ein Laserstrahl401 und/oder ein Ätzmittel402 eingesetzt verwendet werden, was in9 sowie im Ergebnis in10 dargestellt ist. - Im Fall eines Ätzmittels kann die Ätzung maskiert unter Verwendung einer strukturierten Ätzmaske erfolgen, die auf der Einbettmasse
4a erzeugt wird und die oberhalb der Steuerelektroden13 Öffnungen aufweist. Sofern die Steuerelektroden13 nur von einer sehr dünnen Schicht der Einbettmasse4a überdeckt sind, kann eine Ätzung auch unmaskiert erfolgen, da die Steuerelektroden13 dann beim Ätzen freigelegt werden, während die Einbettmasse4a in anderen (dickeren) Bereichen nicht geöffnet wird. Als Ätzverfahren eignen sich grundsätzlich beliebige Ätzverfahren, z.B. isotrope (z.B. das Ätzen mit einem flüssigen Ätzmittel) oder anisotrope Ätzverfahren (z.B. reaktives Ionenätzen; RIE). Die horizontalen Pfeile in den9 und10 stellen schematisch die Bewegung des Laserstrahls401 dar. - In jedem Fall können die Steuerelektroden
13 im Ergebnis aufgrund der geöffneten Einbettmasse4a elektrisch kontaktiert und elektrisch miteinander verbunden werden, was grundsätzlich anhand beliebiger Techniken möglich ist. Bei dem gezeigten Beispiel sind die Steuerelektroden mit optionalen Kontaktstücken23 bestückt. Diese Kontaktstücke23 liegen nach dem Öffnen der Einbettmasse4a frei und können direkt kontaktiert werden. Sofern keine Kontaktstücke23 verwendet werden, sind es die Steuerkontakte13 selbst, die nach dem Öffnen der Einbettmasse4a frei liegen und direkt kontaktiert werden können. - Gemäß einem anhand der
11 bis13 veranschaulichten Beispiel kann eine Steuerelektrodenverschaltungsstruktur70 (12 und13 ) mittels eines elektrisch leitenden Klebers75 durch die geöffnete Einbettmasse4 hindurch elektrisch leitend entweder mit den Steuerelektroden13 (soweit keine Kontaktstücke23 eingesetzt werden) oder mit den Kontaktstücken23 direkt verklebt werden. In diesem Sinne bedeutet „direkt“, dass der Kleber75 zum einen an den Steuerelektroden13 (soweit keine Kontaktstücke23 eingesetzt werden) oder an den Kontaktstücken23 anliegt, zum anderen an der Steuerelektrodenverschaltungsstruktur70 . - Wie in den
12 und13 (lediglich beispielhaft) dargestellt ist, kann die Steuerelektrodenverschaltungsstruktur70 ein strukturiertes oder unstrukturiertes Metallblech aufweisen, oder als strukturiertes oder unstrukturiertes Metallblech ausgebildet sein. Optional können derartige Metallbleche als ebene Bleche ausgebildet sein. In Sinn der vorliegenden Erfindung werden auch dünne Metallfolien als „Metallbleche“ angesehen. - Grundsätzlich sind jedoch auch beliebige andere Steuerelektrodenverschaltungsstrukturen
70 einsetzbar. Allgemein kann eine Steuerelektrodenverschaltungsstruktur70 beliebig aufgebaut sein, solange sich mit ihr eine elektrisch leitende Verbindung der Steuerelektroden13 erreichen lässt. Optional kann eine Steuerelektrodenverschaltungsstruktur70 vollständig in dem Freiraum211 zwischen benachbarten Chipbaugruppen2 untergebracht werden, was ebenfalls in13 gezeigt ist. -
14 zeigt eine Draufsicht auf die gesamte Anordnung gemäß13 mit den in der Einbettmasse4a freiliegenden oberen Ausgleichsplättchen21 und der Steuerelektrodenverschaltungsstruktur70 . Eine Anschlussstelle701 der Steuerelektrodenverschaltungsstruktur70 dient später als Anschlussstelle zur gemeinsamen elektrischen Kontaktierung der Steuerelektroden13 . - Bei der Anordnung gemäß
14 sind beispielhaft16 Halbleiterchips1 in Form einer 4 × 4 Matrix nebeneinander auf dem unteren Ausgleichsplättchen22 angeordnet. Wie ebenfalls gezeigt ist, können optional jeweils vier der Halbleiterchips1 in einer 2 × 2 Matrix derart nebeneinander angeordnet sein, dass sich die Steuerelektroden13 (in14 von der Steuerelektrodenverschaltungsstruktur70 verdeckt; sie befinden sich jeweils im Bereich einer Aussparung213 eines oberen Ausgleichsplättchens21 ) jeweils an den einander zugewandten Ecken der vier Halbleiterchips1 befinden. Grundsätzlich sind, wie bei allen anderen Beispielen der Erfindung, die Anzahl und die Anordnung der Halbleiterchips1 beliebig, d.h. es können weniger oder mehr als 16 Halbleiterchips1 verschaltet werden. Beispielsweise kann die Anzahl der Halbleiterchips1 durch eine Zweierpotenz 2n mit n > 2 gegeben sein. Unabhängig davon kann die Anzahl der Halbleiterchips1 beispielsweise wenigstens 4, wenigstens 8 oder gar wenigstens 16 betragen. - Eine mit einer Steuerelektrodenverschaltungsstruktur
70 versehene Anordnung, wie sie beispielhaft in den13 und14 gezeigt ist, kann optional noch mit einer weiteren Einbettmasse4b versehen werden, die auch die Steuerelektrodenverschaltungsstruktur70 teilweise oder vollständig einbettet, was im Ergebnis in15 gezeigt ist. Als Materialien für die weitere Einbettmasse4b können sämtliche der bereits erläuterten, für die Einbettmasse4a verwendbaren Materialien eingesetzt werden, und zwar in beliebigen Materialkombinationen. Insbesondere kann für die Einbettmassen4a und4b auch dasselbe Material verwendet werden. - Im Rahmen der vorliegenden Anmeldung bezeichnet das Bezugszeichen „4“ eine Einbettmasse. Diese kann nur aus einem ersten Teil
4a bestehen, sie kann aber auch einen ersten Teil4a und einen zweiten Teil4b aufweisen oder aus einer ersten Teil4a und einem zweiten Teil4b bestehen. - Da die oberen Ausgleichsplättchen
21 mit Einbettmasse4a und/oder4b überdeckt sein können, kann die Anordnung beschliffen werden, bis die oberen Ausgleichsplättchen21 jeweils an ihrer dem zugehörigen Halbleiterchip1 abgewandten Seite frei liegen und somit elektrisch kontaktiert werden können, was im Ergebnis in16 gezeigt ist. Hierdurch kann beispielsweise erreicht werden, dass die den zugehörigen Halbleiterchips1 abgewandten Seiten der oberen Ausgleichsplättchen21 in einer Ebene angeordnet sind. Die auch nach dem Beschleifen mittels der Einbettmasse4 stoffschlüssig miteinander verbundenen Halbleiterchips1 , die an ihren den Halbleiterchips1 abgewandten Seiten frei liegenden oberen Ausgleichsplättchen21 , die Einbettmasse4 , sowie die Steuerelektrodenverschaltungsstruktur70 sind Bestandteile eines Verbunds6 . - Das Beschleifen kann beispielsweise durch Bearbeiten (Schleifen, Polieren, Läppen, etc.) in einer konventionellen Waferschleifanlage erfolgen. Bei allen Ausgestaltungen, bei denen die oberen Ausgleichsplättchen
21 beschliffen werden, ist deren Dicken gegenüber ihren ursprünglichen Dicken d21' (siehe1 ) geringfügig verringert, beispielsweise um etwa 0,1 mm. Die reduzierte Dicke kann aber immer noch beispielsweise wenigstens 0,4 mm betragen, wenigstens 0,9 mm, oder wenigstens 1,4 mm. -
17 zeigt eine Draufsicht auf die gesamte Anordnung gemäß16 mit den in der gesamten Einbettmasse4 (diese umfasst die Einbettmassen4a und4b ) freiliegenden oberen Ausgleichsplättchen21 und der von der gesamten Einbettmasse4 verdeckten und deshalb gestrichelt dargestellten Steuerelektrodenverschaltungsstruktur70 . - Wie außerdem gezeigt ist, kann die Anschlussstelle
701 in die gesamte Einbettmasse4 eingebettet sein. In diesem Fall kann die Einbettmasse4 lokal geöffnet werden, um eine elektrische Kontaktierung der Anschlussstelle701 zu ermöglichen. Beispielsweise kann dies wiederum mittels eines Laserstrahls, einer maskierten Ätzung, durch Eindrehen einer Anschlussstelle701 kontaktierenden Anschlussschraube oder durch beliebige andere Kontaktierungsarten erfolgen. Alternativ dazu kann die Anschlussstelle701 auch aus der Einbettmasse4 herausragen. - Die
18 bis20 zeigen eine Abwandlung des vorangehend erläuterten Verfahrens. Der einzige Unterschied besteht darin, dass keine Kontaktstücke23 auf den Steuerelektroden13 verwendet werden, so dass es die Steuerelektroden13 selbst sind, die nach dem lokalen Öffnen der Einbettmasse4a frei liegen und daher unmittelbar elektrisch kontaktiert werden können. Ansonsten entsprechen die18 bis20 gezeigten Schritte den9 ,10 bzw.16 . Die mittels der Einbettmasse4 stoffschlüssig miteinander verbundenen Halbleiterchips1 , die an ihren den Halbleiterchips1 abgewandten Seiten frei liegenden oberen Ausgleichsplättchen21 , die Einbettmasse4 , sowie die Steuerelektrodenverschaltungsstruktur70 sind wiederum Bestandteile eines Verbunds6 . - Wie weiterhin in
21 dargestellt ist, kann eine Steuerelektrodenverschaltungsstruktur70 ein oder mehrere vorgefertigte Elemente aufweisen, beispielsweise eine oder mehrere vorgefertigte Leiterplatten76 , von denen jede einen dielektrischen Isolationsträger74 und eine Leiterplattenmetallisierung71 besitzt. - Als dielektrischer Isolationsträger
74 können beispielsweise Keramiken wie Aluminiumoxid, Aluminiumnitrid oder andere Keramiken eingesetzt werden, aber auch nicht-keramische Materialien wie zum Beispiel Gläser oder FR4. Im Fall eines dielektrischen Isolationsträgers74 aus Aluminiumoxid kann die Leiterplatte76 als DCB-Substrat ausgebildet sein (DCB = „direct copper bonding“), bei dem die Leiterplattenmetallisierung71 aus Kupfer besteht und mit dem Aluminiumoxid-Isolationsträger74 unmittelbar verbunden ist. Der dielektrische Isolationsträger74 (Keramik, Glas, Kunststoff) einer Leiterplatte76 kann zweiseitig oder – wie dargestellt – nur einseitig metallisiert sein. Weitere Beispiele für ein vorgefertigtes Element sind: ein- oder beidseitig leitend metallisiertes Halbleitersubtrat; ein ein- oder beidseitig leitend metallisierter funktioneller Halbleiterchip; ein ein- oder beidseitig leitend metallisiertes Glassubtrat; ein ein- oder beidseitig leitend metallisiertes Keramiksubtrat. - Die Steuerelektrodenverschaltungsstruktur
70 mit der/den vorgefertigte(n) Leiterplatte(n)76 kann wiederum vollständig in dem Freiraum211 angeordnet werden. Hierbei kann sich die Leiterplattenmetallisierung71 jeweils auf der den Halbleiterchips1 abgewandten Seite des Isolationsträgers74 befinden, so dass die Leiterplattenmetallisierung71 von oben frei zugänglich ist. Die Leiterplatte76 kann optional mittels eines elektrisch leitenden oder eines elektrisch isolierenden Klebers75 an der Einbettmasse4a und/oder den Halbleiterchips1 fixiert werden. - Wie weiterhin in
22 gezeigt ist, können Bonddrähte72 eingesetzt werden, die jeweils an einer ersten Bondstelle unmittelbar an die frei liegenden Steuerelektroden13 oder, soweit Kontaktstücke32 verwendet werden (nicht dargestellt), unmittelbar an die frei liegenden Kontaktstücke23 gebondet werden, und an einer zweiten Bondstelle unmittelbar an die oder eine der Leiterplattenmetallisierungen71 . Generell bilden auch die Bonddrähte72 Bestandteile der Steuerelektrodenverschaltungsstruktur70 . - Wie weiterhin in
23 dargestellt ist, kann im Ergebnis auch eine solche Steuerelektrodenverschaltungsstruktur70 in eine weitere Einbettmasse4b eingebettet und die Anordnung danach beschliffen werden, so dass die oberen Ausgleichsplättchen21 an ihren den zugehörigen Halbleiterchips1 abgewandten Seiten frei liegen und elektrisch kontaktiert werden können. Die mittels der Einbettmasse4 stoffschlüssig miteinander verbundenen Halbleiterchips1 , die an ihren den Halbleiterchips1 abgewandten Seiten frei liegenden oberen Ausgleichsplättchen21 , die Einbettmasse4 , sowie die Steuerelektrodenverschaltungsstruktur70 sind wiederum Bestandteile eines Verbunds6 . - Eine Abwandlung des anhand der
21 bis23 erläuterten Beispiels ist in den24 und25 dargestellt. Abweichend von dem Beispiel der21 bis23 erfolgt die Montage der Steuerelektrodenverschaltungsstruktur70 in dem Freiraum211 , bevor die Halbleiterchips1 mittels einer Einbettmasse4a und/oder4b stoffschlüssig miteinander verbunden werden. Die Steuerelektrodenverschaltungsstruktur70 wird demgemäß mittels des Klebers75 auf die Halbleiterchips1 aufgeklebt (24 ). Erst danach wird diese Anordnung mit einer Einbettmasse4a (diese kann die gesamte Einbettmasse4 bilden) versehen, die die Halbleiterchips1 nach dem Aushärten stoffschlüssig verbindet und die außerdem die Steuerelektrodenverschaltungsstruktur70 umschließt, so dass die Steuerelektrodenverschaltungsstruktur70 in die Einbettmasse4a bzw.4 eingebettet ist. Nach dem Einbetten kann die Anordnung wieder beschliffen werden, so dass die oberen Ausgleichsplättchen21 an ihren den zugehörigen Halbleiterchips1 abgewandten Seiten frei liegen und elektrisch kontaktiert werden können. Auch hier sind die mittels der Einbettmasse4 stoffschlüssig miteinander verbundenen Halbleiterchips1 , die an ihren den Halbleiterchips1 abgewandten Seiten frei liegenden oberen Ausgleichsplättchen21 , die Einbettmasse4 , sowie die Steuerelektrodenverschaltungsstruktur70 Bestandteile eines Verbunds6 . - Wie anhand der mit
24 korrespondierenden Draufsicht gemäß26 zu erkennen ist, kann eine Steuerelektrodenverschaltungsstruktur70 zwei oder mehr Leiterplatten mit jeweils einem dielektrischen Isolationsträger74 und einer Leiterplattenmetallisierung71 aufweisen. Bonddrähte72 können dann nachfolgend jeweils an einen der Steueranschlüsse13 und an eine der Leiterplattenmetallisierungen71 gebondet werden. - Optional können weitere Bonddrähte
72 dazu verwendet werden, Leiterplattenmetallisierungen71 unterschiedlicher Leiterplatten elektrisch miteinander zu verbinden. Außerdem kann die Leiterplattenmetallisierung71 einer der Leiterplatten als Anschlussstelle701 verwendet werden. - Eine Abwandlung hiervon ist in den
28 und29 dargestellt. Hier weist die Steuerelektrodenverschaltungsstruktur70 lediglich eine einzige Leiterplatte mit einem dielektrischen Isolationsträger74 und einer Leiterplattenmetallisierung71 auf.28 zeigt die Anordnung nach dem Aufkleben der Leiterplatte76 . Danach werden Bonddrähte72 jeweils an einen der Steueranschlüsse13 und an die Leiterplattenmetallisierungen71 gebondet, was im Ergebnis in29 gezeigt ist. - Wie bei den anderen Varianten auch kann die Anordnung bei den Beispielen gemäß den
24 bis27 bzw. den Beispielen gemäß den28 und29 nach dem elektrischen Verbinden der Steuerelektroden13 mittels der Steuerelektrodenverschaltungsstruktur70 mit einer Einbettmasse4 versehen werden, die die Halbleiterchips1 stoffschlüssig miteinander verbindet. - Alternativ ist es auch möglich, die Halbleiterchips
1 bereits vor dem elektrischen Verbinden der Steuerelektroden13 mittels der Steuerelektrodenverschaltungsstruktur70 mit einer Einbettmasse4a , die die Halbleiterchips1 stoffschlüssig miteinander verbindet, und danach mit einer weiteren Einbettmasse4b , die auch die Steuerelektrodenverschaltungsstruktur70 umschließt und einbettet, zu versehen. - Entsprechendes gilt auch für eine weitere, anhand der
30 und31 gezeigten Abwandlung, bei der die Leiterplatte(n)76 zwischen benachbarten Halbleiterchips1 in dem Freiraum211 angeordnet ist/sind. Wie gezeigt kann/können die Leiterplatte(n)76 optional unmittelbar mittels eines elektrisch leitenden oder elektrisch isolierenden Klebers75 auf das untere Ausgleichsplättchen22 geklebt sein. Im Übrigen kann die elektrische Verschaltung der Bonddrähte72 wie bereits anhand der22 bis29 erläutert erfolgen. Die gesamte Steuerelektrodenverschaltungsstruktur70 und damit auch die Bonddrähte72 können wiederum vollständig in dem Freiraum211 angeordnet und in die Einbettmasse4 eingebettet sein. - Nach dem elektrischen Verbinden der Steuerelektroden
13 kann die Anordnung mit einer Einbettmasse4a (diese kann die gesamte Einbettmasse4 bilden, oder nur einen Teil hiervon) versehen werden, die die Halbleiterchips1 nach dem Aushärten stoffschlüssig verbindet und die außerdem die Steuerelektrodenverschaltungsstruktur70 umschließt, so dass die Steuerelektrodenverschaltungsstruktur70 in die Einbettmasse4a bzw.4 eingebettet ist. Nach dem Einbetten kann die Anordnung wiederum beschliffen werden, so dass die oberen Ausgleichsplättchen21 an ihren den zugehörigen Halbleiterchips1 abgewandten Seiten frei liegen und elektrisch kontaktiert werden können, was im Ergebnis in31 gezeigt ist. Die mittels der Einbettmasse4 stoffschlüssig miteinander verbundenen Halbleiterchips1 , die an ihren den Halbleiterchips1 abgewandten Seiten frei liegenden oberen Ausgleichsplättchen21 , die Einbettmasse4 , sowie die Steuerelektrodenverschaltungsstruktur70 sind Bestandteile eines Verbunds6 . - In Bezug auf die
23 ,25 und31 wird darauf hingewiesen, dass dort die Darstellung der Bonddrähte32 insoweit vereinfacht ist, als sie – abgesehen von ihrem Querschnitt – eigentlich von der Einbettmasse4 verdeckt sein müssten. Gleichwohl wurde diese Darstellung gewählt, um die mittels der Bonddrähte32 realisierten elektrischen Verbindungen besser zu veranschaulichen. - Wie vorangehend erläutert wurde, können bei der Verwendung von Bonddrähten
72 Bondstützpunktelemente eingesetzt werden, die bei den gezeigten Beispielen als Leiterplatten76 ausgebildet waren. Anstelle von oder zusätzlich zu Leiterplatten76 kann ein Bondstützpunktelement als Bestandteil einer Steuerelektrodenverschaltungsstruktur70 jedoch auch einen beliebigen anderen Aufbau aufweisen, solange wenigstens zwei Bonddrähte72 an jeweils wenigstens einer Bondstelle an das Bondstützpunktelement gebondet werden können. Beispielsweise kann ein Bondstützpunktelement als vorgefertigtes Metallplättchen ausgebildet sein. - Ebenso ist es möglich, einen oder mehrere funktonale Chips als Bondstützpunktelemente einzusetzen. Solche funktionalen Chips können beispielsweise Dioden und/oder ohmsche Widerstände enthalten, die in den Signalpfad zur Ansteuerung der Steuerelektroden
13 integriert und dadurch den Steuerelektroden13 vorgeschaltet werden. Möglich ist auch die Verwendung von elektrischen Widerstandsbauelementen, die z.B. als (beispielsweise auf einem HTTC-Substrat ausgebildete; HTTC = High Temperature Cofired Ceramics) Chipwiderstand oder als SMD-Widerstand oder als pasten-gedruckter Widerstand ausgebildet sind. Des Weiteren können beliebige SMD-Bauelemente eingesetzt werden, z.B. ohmsche SMD-Widerstände, SMD-Dioden, oder allgemein aktive und/oder passive SMD-Bauelemente. - Speziell die Verwendung von einem oder mehreren elektrischen Widerstandsbauelementen ermöglicht es, den einzelnen Steuerelektroden, soweit dies erforderlich oder gewünscht ist, Vorwiderstände (zum Beispiel Gate-Vorwiderstände) vorzuschalten, um das Schaltverhalten zu der in den Halbleiterchips
1 integrierten Halbleiterbauelemente an Anforderungen anzupassen, die zum Beispiel durch eine bestimmte Applikation gegeben sein können. - Bondstützpunktelemente können ergänzend auch genutzt werden, um sicherzustellen, dass ein elektrisches Ansteuersignal, das sämtlichen Steuerelektroden
13 zugeführt wird, die Steuerelektroden13 auch simultan und mit derselben Signalstärke (z.B. demselben Spannungspegel) erreicht, was durch eine entsprechende Auslegung der Steuerelektrodenverschaltungsstruktur70 geschehen kann. - Die Verwendung von Bonddrähten
72 zusammen mit einem oder mehreren Bondstützpunktelementen besitzt den Vorteil, dass jede Steuerelektrode13 oder ein auf dieses aufgebrachtes Kontaktstück32 unmittelbar mittels eines Bonddrahts72 angeschlossen werden kann. Die Verwendung von Bonddrähten72 ist wesentlich einfacher und im Ergebnis zuverlässiger, als wenn beispielsweise ein vorgefertigtes strukturiertes Blech jeweils mittels einer gesinterten Verbindung mit sämtlichen Steuerelektroden13 bzw. Kontaktstücken23 verbunden wird. - Unter Verwendung eines Verbunds
6 mit zwei oder mehr (optional identischen) Halbleiterchips1 , bei dem die den Halbleiterchips1 abgewandten Seiten der oberen Ausgleichsplättchen21 frei liegen, lässt sich nun eine Halbleiteranordnung herstellen, wie sie im Ergebnis in33 gezeigt ist.32 zeigt eine Explosionsdarstellung der fertigen Halbleiteranordnung gemäß33 . Wie aus den32 und33 hervorgeht, umfasst die auch als „Press-Pack-Zelle“ bezeichnete Halbleiteranordnung ein Gehäuse mit einer elektrisch leitenden oberen Kontaktplatte41 , einer elektrisch leitenden unteren Kontaktplatte42 , sowie einem dielektrischen Abstandsring50 . Der Verbund6 ist zwischen der oberen Kontaktplatte41 und der unteren Kontaktplatte42 angeordnet. Die obere Kontaktplatte41 dient dazu, von einer jeden der Chipbaugruppen2 das der oberen Kontaktplatte41 zugewandte obere Ausgleichsplättchen21 elektrisch und mechanisch zu kontaktieren. Entsprechend dient die untere Kontaktplatte42 dazu, das untere Ausgleichsplättchen22 elektrisch und mechanisch zu kontaktieren. Dabei kann es sich bei der elektrischen Kontaktierung jeweils eine reine Druckkontaktierung handeln, die zumindest dann entsteht, wenn die Kontaktplatten41 und42 durch eine hinreichend große äußere Anpresskraft gegeneinander gepresst werden. - Als Materialen für das obere Kontaktstück
41 und/oder das untere Kontaktstück42 eignen sich beispielsweise Kupfer oder eine Kupferlegierung. Optional können das obere Kontaktstück41 und/oder das untere Kontaktstück42 mit einer dünnen Nickelschicht versehen sein. Grundsätzlich können jedoch auch beliebige andere elektrisch leitende Materialien, insbesondere Metalle oder Metalllegierungen, verwendet werden, beispielsweise Aluminium oder eine Aluminiumlegierung oder eine Kupferlegierung. - Der Abstandsring
50 , der zwischen den Kontaktplatten41 und42 angeordnet ist und der den Verbund5 ringförmig umgibt, besteht aus einem dielektrischen Material, beispielsweise aus Keramik, um die Kontaktplatten41 und42 elektrisch voneinander zu isolieren. Wie auch bei allen anderen Ausgestaltungen der Erfindung kann der Abstandsring50 sowohl mit der oberen Kontaktplatte41 als auch mit der unteren Kontaktplatte42 stoffschlüssig, beispielsweise durch Löten, Kleben oder Sintern, verbunden sein. - Wie in den
32 und33 weiterhin gezeigt ist, kann auf einen Verbund6 , bei dem die den Halbleiterchips1 abgewandten Seiten der oberen Ausgleichsplättchen21 frei liegen, optional eine dünne, elektrisch leitende Verbindungsschicht80 aufgebracht werden, die die oberen Ausgleichsplättchen21 elektrisch leitend miteinander verbindet. Die Verbindungsschicht80 kann beispielsweise in Dünnschichttechnik ausgeführt sein, indem sie mittels eines Abscheideverfahrens, beispielsweise PVD (= Physical Vapor Depsition, z. B. Sputtern), CVD (= Chemical Vapor Deposition) oder Galvanisieren, auf dem Verbund6 abgeschieden wird. Die Verbindungsschicht80 kann beispielsweise Ruthenium aufweisen oder aus Ruthenium bestehen, und/oder sie kann z. B. Aluminium aufweisen oder aus Aluminium bestehen. Die Verbindungsschicht80 erfüllt außerdem bei der erläuterten Druckkontaktierung die Funktion eines Gleitmediums, um die bei der Druckkontaktierung typischerweise entstehenden mechanischen Spannungen zu verringern und damit in dem Verbund6 eine Rissbildung zu vermeiden. - Bei dem Beispiel gemäß
33 kann die obere Kontaktplatte41 mit der Verbindungsschicht80 einen reinen elektrischen Druckkontakt ausbilden, wenn die Kontaktplatten41 und42 mit einer hinreichenden Anpresskraft gegeneinandergepresst werden. -
34 zeigt eine Abwandlung der Anordnung gemäß den33 und34 anhand eines vergrößerten Abschnitts lediglich beispielhaft anhand des in16 dargestellten Verbunds6 nach dessen Einbau in ein Gehäuse, das obere und untere Kontaktplatten41 und42 und einen dielektrischen Abstandsring50 wie oben erläutert aufweist. Für jeden der Halbleiterchips1 weist die obere Kontaktplatte41 auf ihrer dem Verbund6 zugewandten Seite einen eigenen Kontaktvorsprung411 auf, der eines der oberen Ausgleichsplättchen21 an dessen dem betreffenden Halbleiterchip1 abgewandter Seite druckkontaktiert, wenn die Kontaktplatten41 und42 mit einer hinreichenden Anpresskraft gegeneinandergepresst werden. Derartige Kontaktvorsprünge411 aufweisende Kontaktplatten41 können insbesondere bei allen Verbünden6 eingesetzt werden, bei denen die oberen Ausgleichsplättchen21 frei zugänglich sind, wenn sie also nicht oder nicht vollständig von einer Verbindungsschicht80 überdeckt sind. Allerdings ist es auch möglich, eine Kontaktvorsprünge411 aufweisende Kontaktplatte41 in Verbindung mit einem Verbund6 einzusetzen, bei dem eine die oberen Ausgleichsplättchen21 verbindende Verbindungsschicht80 die oberen Ausgleichsplättchen21 überdeckt. In solchen Fällen wird zwischen der Verbindungsschicht80 und einem jeden der Kontaktvorsprünge ein (reiner) Druckkontakt ausgebildet, wenn die Kontaktplatten41 und42 mit einer hinreichenden Anpresskraft gegeneinandergepresst werden. - Wie anhand der vorangehend erläuterten Ausführungsbeispiele gezeigt wurde, kann eine Steuerelektrodenverschaltungsstruktur
70 in die Einbettmasse4 eingebettet und in dieser vergraben sein. Hierbei kann die Steuerelektrodenverschaltungsstruktur70 auf ihrer den Halbleiterchips1 abgewandten Seite von einem Abschnitt der Einbettmasse4 überdeckt sein. - Vorangehend wurde anhand verschiedener Beispielen erläutert, wie ein Chipverbund aufgebaut sein bzw. hergestellt werden kann, bei dem mehrere Halbleiterchips
1 mittels einer Einbettmasse4 stoffschlüssig miteinander verbunden sind. Die Halbleiterchips1 können beispielsweise jeweils ein steuerbares Halbleiterbauelement enthalten, bei dem zwischen der ersten Hauptelektrode11 und der zweiten Hauptelektrode12 eine elektrische Laststrecke ausgebildet ist und bei dem ein elektrischer Strom durch die elektrische Laststrecke gesteuert, eingeschaltet oder ausgeschaltet werden kann, indem ein Steuersignal (z.B. ein elektrisches Ansteuerpotential) an die Steuerelektrode13 angelegt wird. Auf diese Weise können die parallel geschalteten Halbleiterchips1 bzw. die darin enthaltenen, parallel geschalteten Halbleiterbauelemente synchron und phasengleich geschaltet werden. Prinzipiell können sämtliche Halbleiterchips1 identisch aufgebaut sein, es können aber auch verschieden aufgebaute Halbleiterchips1 verwendet werden. - Geeignete steuerbare Halbleiterbauelemente sind z.B. Feldeffekt-Transistoren mit elektrisch isoliertem Gate, beispielsweise MOSFETs (MOSFET = Metal Oxid Semiconductor Field Effect Transistor; Metalloxid-Halbleiter-Feldeffekttransistor) oder IGBTs (IBGT = Insulated Gate Bipolar Transistor; Bipolartransistor mit isoliertem Gate. In diesen Fällen stellen die Gate-Elektroden die Steuerelektroden
13 dar. Im Fall von MOSFETs stellen die Source-Elektroden die ersten Hauptelektroden11 dar und die Drain-Elektroden die zweiten Hauptelektroden12 , und im Fall von IGBTs stellen die Emitter-Elektroden die ersten Hauptelektroden11 dar und die Kollektor-Elektroden die zweiten Hauptelektroden12 . - Wie weiter in
35 gezeigt ist, kann eine Press-Pack-Zelle mit einem Verbund6 , wie er vorangehend erläutert wurde, derart zwischen einem elektrisch leitenden oberen Druckkontaktstück81 und einem elektrisch leitenden unteren Druckkontaktstück82 eingespannt werden, dass zwischen dem oberen Druckkontaktstück81 und der oberen Kontaktplatte41 sowie zwischen dem unteren Druckkontaktstück82 und der unteren Kontaktplatte42 jeweils eine elektrische Druckkontaktverbindung besteht. - Bei den Druckkontaktverbindungen kann es sich optional um reine Druckkontaktverbindungen handeln. Die fertige Druckkontaktanordnung
8 mit der Press-Pack-Zelle, dem oberen Druckkontaktstück81 und dem unteren Druckkontaktstück82 kann dann elektrisch verschaltet werden. Beispielsweise kann die Druckkontaktanordnung8 in Reihe mit einer ohmschen und/oder induktiven Last500 (z.B. einen Elektromotor) zwischen ein positives Versorgungspotential V+ und ein negatives Versorgungspotential V– geschaltet werden.
Claims (19)
- Verfahren zur Herstellung eines Chipverbunds, das aufweist: Herstellen von zwei oder mehr Chipbaugruppen (
2 ) jeweils durch stoffschlüssiges und elektrisch leitendes Verbinden eines elektrisch leitenden ersten Ausgleichsplättchens (21 ) mit einer ersten Hauptelektrode (11 ) eines Halbleiterchips (1 ); Anordnen einer Steuerelektrodenverschaltungsstruktur (70 ) in einem Freiraum (211 ) zwischen den Chipbaugruppen (2 ); Herstellen elektrisch leitendender Verbindungen zwischen der Steuerelektrodenverschaltungsstruktur (70 ) und Steuerelektroden (13 ) der Halbleiterchips (1 ) der einzelnen Chipbaugruppen (2 ); Stoffschlüssiges Verbinden der Chipbaugruppen (2 ) mittels einer dielektrischen Einbettmasse (4 ). - Verfahren nach Anspruch 1, bei dem die Halbleiterchips (
1 ) mittels eines ersten Teils (4a ) der Einbettmasse (4 ) stoffschlüssig miteinander verbunden werden, so dass der erste Teil (4a ) die Steuerelektroden (13 ) überdeckt; im ersten Teil (4a ) jeweils im Bereich der Steuerelektroden (13 ) eine Öffnung erzeugt wird, so dass die Steuerelektroden (13 ) in der jeweiligen Öffnung frei liegen; und die Steuerelektroden (13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) durch die Öffnungen hindurch elektrisch leitend miteinander verbunden werden. - Verfahren nach Anspruch 2, bei dem die Steuerelektrodenverschaltungsstruktur (
70 ) mittels eines elektrisch leitenden Klebers (75 ) elektrisch leitend mit den Steuerelektroden (13 ) verbunden wird. - Verfahren nach Anspruch 2 oder 3, bei dem der erste Teil (
4a ) zum Öffnen mittels zumindest einem von Folgendem lokal entfernt wird: einem Laserstrahl (401 ); einem Ätzmittel (402 ). - Verfahren nach einem der Ansprüche 2 bis 4, bei dem die Steuerelektroden (
13 ) unmittelbar nach dem Öffnen der ersten Teil (4a ) freigelegt werden; oder bei einem jeden der Halbleiterchips (1 ) dessen Steuerelektrode (13 ) an ihrer dem Halbleiterkörper (10 ) dieses Halbleiterchips (1 ) abgewandten Seite stoffschlüssig sowie elektrisch leitend mit einem elektrisch leitenden Kontaktstück (23 ) verbunden wird, wobei die Kontaktstücke (23 ) unmittelbar nach dem Öffnen des ersten Teils (4a ) frei liegen. - Verfahren nach einem der Ansprüche 2 bis 5, bei dem der erste Teil (
4a ) ein Imid oder eine Moldmasse ist. - Verfahren nach einem der Ansprüche 2 bis 6, bei dem die Steuerelektrodenverschaltungsstruktur (
70 ), nachdem die Steuerelektroden (13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) elektrisch leitend miteinander verbunden wurden, in einen zweite Teil (4b ) der Einbettmasse (4 ) eingebettet und dabei von dem zweiten Teil (4b ) überdeckt wird. - Verfahren nach einem der Ansprüche 2 bis 7, bei dem der zweite Teil (
4b ) eine Moldmasse ist. - Verfahren nach Anspruch 1, bei dem die Steuerelektrodenverschaltungsstruktur (
70 ) mehrere Bonddrähte (72 ) und ein oder mehr Bondstützpunktelemente (76 ) aufweist, wobei mindestens ein Bondstützpunktelement (76 ) in dem Freiraum (211 ) zwischen den Chipbaugruppen (2 ) angeordnet wird; und jede der Steuerelektroden (13 ) mittels eines der Bonddrähte (72 ) elektrisch leitend mit einem Bondstützpunktelement (76 ) verbunden wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Steuerelektrodenverschaltungsstruktur (
70 ) einen ersten Bonddraht (72 ), einen zweiten Bonddraht (72 ) und ein Bondstützpunktelement (76 ) aufweist, der erste Bonddraht (72 ), das Bondstützpunktelement (76 ) und der zweite Bonddraht (72 ) zwischen einer ersten der Steuerelektroden (13 ) und einer zweiten der Steuerelektroden (13 ) elektrisch in Reihe geschaltet sind und die erste und zweite der Steuerelektroden (13 ) elektrisch leitend miteinander verbinden; der erste Bonddraht (72 ) und der zweite Bonddraht (72 ) jeweils unmittelbar an das Bondstützpunktelement (76 ) gebondet werden. - Verfahren nach Anspruch 10, bei dem der erste Bonddraht (
72 ) unmittelbar an die erste der Steuerelektroden (13 ) oder unmittelbar an ein erstes Kontaktstück (23 ) gebondet wird, das auf der dem zugehörigen Halbleiterkörper (10 ) abgewandten Seite der ersten der Steuerelektroden (13 ) angeordnet und elektrisch leitend mit dieser Seite verbunden ist; und der zweite Bonddraht (72 ) unmittelbar an die zweite der Steuerelektroden (13 ) oder unmittelbar an ein zweites Kontaktstück (23 ) gebondet wird, das auf der dem zugehörigen Halbleiterkörper (10 ) abgewandten Seite der zweiten der Steuerelektroden (13 ) angeordnet und elektrisch leitend mit dieser Seite verbunden ist. - Verfahren nach einem der Ansprüche 9 bis 11, bei dem das elektrische Verbinden der Steuerelektroden (
13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) erfolgt bevor die Halbleiterchips (1 ) mittels der dielektrischen Einbettmasse (4 ) stoffschlüssig miteinander verbunden werden. - Verfahren nach einem der Ansprüche 9 bis 11, bei dem das elektrische Verbinden der Steuerelektroden (
13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) erfolgt nachdem die Halbleiterchips (1 ) durch die dielektrische Einbettmasse (4 ) stoffschlüssig miteinander verbunden wurden. - Verfahren nach Anspruch 13, bei dem die Steuerelektroden (
13 ), nachdem die Halbleiterchips (1 ) mittels der Einbettmasse (4 ) stoffschlüssig miteinander verbunden wurden, von der Einbettmasse (4 ) abgedeckt werden; in der Einbettmasse (4 ), bevor die Steuerelektroden (13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) elektrisch verbunden werden, jeweils im Bereich der Steuerelektroden (13 ) eine Öffnung erzeugt wird, so dass die Steuerelektroden (13 ) in der jeweiligen Öffnung frei liegen; und die Steuerelektroden (13 ) mittels der Steuerelektrodenverschaltungsstruktur (70 ) durch die Öffnungen hindurch elektrisch leitend verbunden werden. - Verfahren nach einem der vorangehenden Ansprüche, bei dem ein jedes der ersten Ausgleichsplättchen (
21 ) bei einer Temperatur von 20°C einen linearen thermischen Ausdehnungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem jeder der Halbleiterchips (
1 ) eine zweite Hauptelektrode (12 ) aufweist, an der er mit einem elektrisch leitenden zweiten Ausgleichsplättchen (22 ) stoffschlüssig und elektrisch leitend verbunden wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem ein jedes der ersten Ausgleichsplättchen (
21 ) bei einer Temperatur von 20°C einen linearen thermischen Ausdehnungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Steuerelektrodenverschaltungsstruktur (
70 ) ein Element (76 ) aufweist, das zunächst vorgefertigt und danach in dem Freiraum (211 ) angeordnet und nachfolgend mit zumindest einer Steuerelektrode (13 ) elektrisch leitend verbunden wird. - Verfahren nach Anspruch 18, bei dem das vorgefertigte Element ausgebildet wird als Metallblech; oder Leiterplatte; oder ein- oder beidseitig leitend metallisiertes Halbleitersubtrat; oder ein- oder beidseitig leitend metallisierter funktioneller Halbleiterchip; oder ein- oder beidseitig leitend metallisiertes Glassubtrat; oder ein- oder beidseitig leitend metallisiertes Keramiksubtrat.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016104844.5A DE102016104844B4 (de) | 2016-03-16 | 2016-03-16 | Verfahren zur Herstellung eines Chipverbunds |
US15/459,151 US10014275B2 (en) | 2016-03-16 | 2017-03-15 | Method for producing a chip assemblage |
CN201710156264.XA CN107204300A (zh) | 2016-03-16 | 2017-03-16 | 用于制造芯片复合结构的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016104844.5A DE102016104844B4 (de) | 2016-03-16 | 2016-03-16 | Verfahren zur Herstellung eines Chipverbunds |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102016104844A1 true DE102016104844A1 (de) | 2017-09-21 |
DE102016104844B4 DE102016104844B4 (de) | 2022-08-04 |
Family
ID=59751520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016104844.5A Active DE102016104844B4 (de) | 2016-03-16 | 2016-03-16 | Verfahren zur Herstellung eines Chipverbunds |
Country Status (3)
Country | Link |
---|---|
US (1) | US10014275B2 (de) |
CN (1) | CN107204300A (de) |
DE (1) | DE102016104844B4 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016117003A1 (de) * | 2016-09-09 | 2018-03-15 | Eaton Industries (Austria) Gmbh | Schutzschaltgerät |
US10622509B2 (en) * | 2017-12-18 | 2020-04-14 | Ingentec Corporation | Vertical type light emitting diode die and method for fabricating the same |
US10818635B2 (en) * | 2018-04-23 | 2020-10-27 | Deca Technologies Inc. | Fully molded semiconductor package for power devices and method of making the same |
WO2020110170A1 (ja) | 2018-11-26 | 2020-06-04 | 三菱電機株式会社 | 半導体パッケージ、その製造方法、及び、半導体装置 |
CN109727948B (zh) * | 2018-12-24 | 2021-03-02 | 宁波飞芯电子科技有限公司 | 一种封装结构以及芯片安装单元 |
US11605608B2 (en) * | 2019-11-11 | 2023-03-14 | Infineon Technologies Austria Ag | Preform diffusion soldering |
US11984424B2 (en) | 2020-02-04 | 2024-05-14 | Semiconductor Components Industries, Llc | Semiconductor packages using package in package systems and related methods |
US11798924B2 (en) | 2020-06-16 | 2023-10-24 | Infineon Technologies Ag | Batch soldering of different elements in power module |
CN118156222A (zh) * | 2024-05-13 | 2024-06-07 | 日月新半导体(威海)有限公司 | 一种半导体芯片的封装模块及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2722879A1 (de) * | 2011-06-16 | 2014-04-23 | Fuji Electric Co., Ltd. | Halbleitereinheit und halbleitervorrichtung damit |
DE102013217801A1 (de) * | 2013-09-05 | 2015-03-05 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688768B1 (ko) * | 2004-12-30 | 2007-03-02 | 삼성전기주식회사 | 칩 내장형 인쇄회로기판 및 그 제조 방법 |
US9691706B2 (en) * | 2012-01-23 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip fan out package and methods of forming the same |
DE102013216709B4 (de) * | 2013-08-22 | 2021-03-25 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung |
DE102013217802B4 (de) * | 2013-09-05 | 2020-01-09 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung |
-
2016
- 2016-03-16 DE DE102016104844.5A patent/DE102016104844B4/de active Active
-
2017
- 2017-03-15 US US15/459,151 patent/US10014275B2/en active Active
- 2017-03-16 CN CN201710156264.XA patent/CN107204300A/zh active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2722879A1 (de) * | 2011-06-16 | 2014-04-23 | Fuji Electric Co., Ltd. | Halbleitereinheit und halbleitervorrichtung damit |
DE102013217801A1 (de) * | 2013-09-05 | 2015-03-05 | Infineon Technologies Ag | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung |
Also Published As
Publication number | Publication date |
---|---|
DE102016104844B4 (de) | 2022-08-04 |
US20170271298A1 (en) | 2017-09-21 |
US10014275B2 (en) | 2018-07-03 |
CN107204300A (zh) | 2017-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102016104844B4 (de) | Verfahren zur Herstellung eines Chipverbunds | |
DE102009044641B4 (de) | Einrichtung mit einem Halbleiterchip und Metallfolie sowie ein Verfahren zur Herstellung der Einrichtung | |
DE102014115909B4 (de) | Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle | |
DE102008036112B4 (de) | Leistungshalbleitermodul, leistungshalbleiteranordnung und verfahren zum herstellen eines leistungshalbleitermoduls | |
DE102015210587B4 (de) | Halbleitermodul, halbleitermodulanordnung und verfahren zum betrieb eines halbleitermoduls | |
DE102013216709B4 (de) | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung | |
DE102012213407A1 (de) | Halbleiteranordnung | |
DE102013219833A1 (de) | Halbleitermodul mit leiterplatte und vefahren zur hertellung eines halbleitermoduls mit einer leiterplatte | |
EP0221399A2 (de) | Leistungshalbleitermodul | |
DE102012208146A1 (de) | Verbindungssystem zur herstellung elektrischer verbindungen eines leistungshalbleitermoduls und verfahren zur herstellung solcher verbindungen | |
DE102014116082A1 (de) | Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode | |
DE102015109186A1 (de) | Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung | |
DE102012202281A1 (de) | Halbleiteranordnung für Druckkontaktierung | |
DE102013113103A1 (de) | Halbleiterbausteine und Verfahren für deren Ausbildung | |
DE102012212968A1 (de) | Optoelektronisches halbleiterbauteil mit elektrisch isolierendem element | |
DE102014112411A1 (de) | Eingekapselte Halbleitervorrichtung | |
DE102013205138A1 (de) | Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls | |
DE102013217801B4 (de) | Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung | |
DE102013217802B4 (de) | Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung | |
WO2012152364A1 (de) | Substrat mit elektrisch neutralem bereich | |
EP3300105B1 (de) | Leistungshalbleitermodul und verfahren zur herstellung eines leistungshalbleitermoduls | |
DE102016214607B4 (de) | Elektronisches Modul und Verfahren zu seiner Herstellung | |
DE102015107109B4 (de) | Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul | |
DE102011078806B4 (de) | Herstellungsverfahren für ein leistungselektronisches System mit einer Kühleinrichtung | |
DE102015115312B4 (de) | Halbleitermodul und Verfahren zum Betrieb eines Halbleitermoduls |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0025070000 Ipc: H01L0023480000 |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023480000 Ipc: H01L0021600000 |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |