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Erfindungsgebiet
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Die vorliegende Erfindung betrifft Hochfrequenzempfänger (HF-Empfänger) und Taktsysteme für HF-Empfänger.
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Allgemeiner Stand der Technik
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Aus den Dokumenten
US 2011/0115537 A1 ,
US 2008/0118013 A1 und
US 2012/0127133 A1 sind unterschiedliche Empfängersysteme und zugehörige Verfahren bekannt, wobei beispielsweise das Dokument
US 2012/0127133 A1 auch einen Taktgenerator mit dynamisch veränderlicher Frequenz offenbart.
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Gegenwärtige integrierte HF-Empfänger-Schaltungen (HF-ICs) wandeln oftmals mit einem Empfangskanal assoziierte analoge Signale in digitale Daten um und führen dann an diesen digitalen Daten eine digitale Verarbeitung durch. Als Teil dieser digitalen Verarbeitung werden digitale Takte verwendet, um die digitalen Verarbeitungsblöcke zu betreiben. Diese digitalen Takte können jedoch unerwünschtes chipinternes Rauschen und Störung innerhalb der empfangenen Rundsendekanäle generieren. Wenn der zu empfangende Kanal bekannt ist, kann Frequenzplanung verwendet werden, um digitale Taktfrequenzen unter einer Anzahl spezifischer Taktfrequenzen derart zu verstellen, dass störende Harmonische für den abzustimmenden Kanal außerhalb des Frequenzbereichs fallen. Wenn jedoch mehrere Kanäle von einem oder mehreren Frequenzbändern abgestimmt werden sollen, wird die Implementierung dieser Frequenzplanung aufgrund der Anzahl möglicher Kombinationen von empfangenen Kanälen extrem schwierig.
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Kurze Darstellung der Erfindung
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Die vorliegende Erfindung betrifft ein Empfängersystem gemäß Anspruch 1 sowie ein Verfahren gemäß Anspruch 10, die Ansprüche 2 bis 9 betreffen besonders vorteilhafte Ausführungsformen des Empfängersystems gemäß Anspruch 1, und die Anspruch 11 bis 18 betreffen besonders vorteilhalfte Ausführungsformen des Verfahrens gemäß Anspruch 10.
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Hochfrequenzempfänger (HF-Empfänger) mit geweißten digitalen Takten und verwandte Verfahren werden offenbart. Offenbarte Ausführungsformen generieren geweißte Takte mit Zufallsvariationen, die verwendet werden, um digitale Verarbeitungsblöcke zu betreiben, so dass durch die geweißten Takte erzeugte Störung innerhalb des empfangenen HF-Signalspektrums als weißes Rauschen gesehen wird. HF-Eingangssignale werden von HF-Endstufen (HFES – RFFEs – RF-Front-Ends) empfangen, die mit Kanälen innerhalb der HF-Eingangssignale assoziierte analoge Signale ausgeben. Diese analogen Signale werden in digitale Informationen umgewandelt und werden von einer digitalen Empfangsweg-Schaltungsanordnung verarbeitet, die mit dem Kanal assoziierte digitale Daten ausgibt. Die digitale Empfangsweg-Schaltungsanordnung enthält einen Geweißte-Takt-Generator, der einen geweißten Takt mit Zufallsvariationen generiert, und einen digitalen Verarbeitungsblock, der auf der Basis des geweißten Takts arbeitet. Weiterhin befinden sich die HFES und die digitale Empfangsweg-Schaltungsanordnung innerhalb einer einzelnen integrierten Schaltung. Es könnten, wie gewünscht, auch andere Merkmale und Variationen implementiert werden und auch verwandte Systeme und Verfahren können benutzt werden.
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Bei einer Ausführungsform ist ein Empfängersystem mit geweißter digitaler Verarbeitung vorgesehen, das Folgendes enthält: eine Hochfrequenzeingangsstufe (HF-Eingangsstufe), die konfiguriert ist zum Empfangen von HF-Eingangssignalen und zum Ausgeben von mit einem Kanal innerhalb der HF-Eingangssignale assoziierten analogen Signalen, und eine digitale Empfangsweg-Schaltungsanordnung, die konfiguriert ist zum Empfangen der analogen Signale, zum Umwandeln der analogen Signale in digitale Informationen, zum Verarbeiten der digitalen Informationen und zum Ausgeben von mit dem Kanal assoziierten digitalen Daten, wobei die digitale Empfangsweg-Schaltungsanordnung Folgendes enthält: einen Geweißte-Takt-Generator, der konfiguriert ist zum Generieren eines geweißten Takts mit Zufallsvariationen, und einen digitalen Verarbeitungsblock, der konfiguriert ist zum Arbeiten auf der Basis des geweißten Takts, und wobei die HF-Eingangsstufe und die digitale Empfangsweg-Schaltungsanordnung innerhalb einer einzelnen integrierten Schaltung integriert sind.
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Bei weiteren Ausführungsformen enthält das Empfängersystem weiterhin einen oder mehrere zusätzliche Empfangswege, die konfiguriert sind zum Empfangen von HF-Eingangssignalen. Außerdem können die zusätzlichen Empfangswege konfiguriert sein zum Durchschleifen mindestens eines Teils der HF-Eingangssignale zu einer externen Schnittstelle für die integrierte Schaltung. Die digitale Empfangsweg-Schaltungsanordnung kann auch konfiguriert sein zum Ausgeben eines geweißten Ausgangstakts an eine externe Schnittstelle für die integrierte Schaltung, wobei der geweißte Ausgangstakt auf dem geweißten Takt basiert.
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Bei weiteren Ausführungsformen kann der digitale Verarbeitungsblock einen Puffer enthalten, der an einen digitalen Prozessor gekoppelt ist. Weiterhin kann der Puffer konfiguriert sein zum Empfangen von Eingangsdaten auf der Basis eines Dateneingangstakts und zum Ausgeben gepufferter Daten auf der Basis des geweißten Takts. Noch weiter können die Eingangsdaten von einem Analog-Digital-Wandler ausgegebene digitale Daten sein, und der digitale Prozessor kann konfiguriert sein zum Empfangen der gepufferten Daten und zum Arbeiten auf der Basis des geweißten Takts. Außerdem können die Eingangsdaten von dem digitalen Prozessor ausgegebene digitale Daten sein, und die gepufferten Daten können an eine externe Schnittstelle für die integrierte Schaltung geliefert werden. Bei zusätzlichen Ausführungsformen kann der Puffer konfiguriert sein zum Empfangen von Eingangsdaten auf der Basis des geweißten Takts und zum Ausgeben gepufferter Daten auf der Basis eines Datenausgangstakts. Außerdem können die gepufferten Daten an einen Digital-Analog-Wandler gekoppelt werden, der konfiguriert ist zum Arbeiten auf der Basis des Datenausgangstakts.
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Gemäß der Erfindung enthält der Geweißte-Takt-Generator einen Randomisierer, der konfiguriert ist zum Liefern von Zufallswerten, und einen Taktgenerator, der konfiguriert ist zum Empfangen der Zufallswerte und zum Ausgeben des geweißten Takts. Außerdem kann der Randomisierer ein Zufallszahlengenerator und ein Integrierer sein. Noch weiter kann der Generator einen Nenntakt-Steuerblock enthalten, der konfiguriert ist zum Generieren von Nennsteuerparametern, einen Kombinierer, der konfiguriert ist zum Kombinieren der Nennsteuerparameter mit dem Zufallswert zum Generieren von geweißten Steuerparametern, und einen digitalen Taktgenerator, der konfiguriert ist zum Ausgeben des geweißten Takts auf der Basis der geweißten Steuerparameter. Bei weiteren Ausführungsformen kann der Randomisierer konfiguriert sein zum Empfangen von Fehler-Steuerparametern, die konfiguriert sind zum Beschränken des Zufallswerts. Außerdem können die Fehler-Steuerparameter einen Taktperioden-Beschränkungsparameter und/oder einen Taktphasen-Beschränkungsparameter enthalten.
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Bei noch weiteren Ausführungsformen kann der Taktgenerator konfiguriert sein zum Ausgeben eines geteilten Taktsignals, das eine geteilte Version eines Eingangstaktsignals ist, und das geteilte Taktsignal kann auf einer gewählten Anzahl von Halbzyklen des Eingangstaktsignals basieren. Außerdem kann der Randomisierer konfiguriert sein zum Generieren von Zufallszahlen, und der Taktgenerator kann konfiguriert sein zum Kombinieren der Zufallszahlen mit Nennwerten zum Weißen der gewählten Anzahl von Halbzyklen, während der Taktgenerator arbeitet.
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Bei einer weiteren Ausführungsform wird ein Verfahren offenbart für die geweißte Verarbeitung digitaler Informationen innerhalb eines Empfängersystems, das Folgendes beinhaltet: Empfangen von Hochfrequenz-Eingangssignalen (HF-Eingangssignalen), Umwandeln der mit einem Kanal innerhalb der HF-Eingangssignale assoziierten analogen Signale in digitale Informationen, Generieren eines geweißten Takts mit Zufallsvariationen, Verarbeiten der digitalen Informationen unter Verwendung des geweißten Takts und Ausgeben von mit dem Kanal assoziierten digitalen Daten, wobei die Schritte des Empfangens, Umwandelns, Generierens, Verarbeitens und Ausgebens innerhalb einer einzelnen integrierten Schaltung durchgeführt werden.
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Bei weiteren Ausführungsformen beinhaltet das Verfahren das Empfangen von HF-Signalen unter Verwendung von Mehrfachempfangswegen innerhalb der einzelnen integrierten Schaltung. Außerdem kann das Verfahren das Ausgeben eines geweißten Ausgangstakts an eine externe Schnittstelle für die integrierte Schaltung beinhalten, wobei der geweißte Ausgangstakt auf dem geweißten Takt basiert.
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Bei weiteren Ausführungsformen kann der Verarbeitungsschritt das Verwenden eines Puffers und eines digitalen Prozessors zum Verarbeiten der digitalen Informationen beinhalten. Weiterhin kann das Verfahren das Verwenden des Puffers zum Empfangen von Eingangsdaten auf der Basis eines Dateneingangstakts und das Verwenden des Puffers zum Ausgeben gepufferter Daten auf der Basis des geweißten Takts beinhalten. Noch weiter kann das Verfahren das Verwenden digitaler Daten von einem Analog-Digital-Wandler zum Liefern der Eingangsdaten an den Puffer, das Verwenden des digitalen Prozessors zum Empfangen der gepufferten Daten und das Betreiben des digitalen Prozessors auf der Basis des geweißten Takts beinhalten. Außerdem kann das Verfahren das Verwenden digitaler Daten von dem digitalen Prozessor zum Liefern der Eingangsdaten an den Puffer und das Liefern der gepufferten Daten an eine externe Schnittstelle für die integrierte Schaltung beinhalten. Bei zusätzlichen Ausführungsformen kann das Verfahren weiterhin das Verwenden des Puffers zum Empfangen von Eingangsdaten auf der Basis des geweißten Taktsignals und zum Ausgeben von Daten auf der Basis eines Datenausgangstakts beinhalten. Außerdem kann das Verfahren weiterhin das Liefern der gepufferten Daten an einen Digital-Analog-Wandler und das Betreiben des Digital-Analog-Wandlers auf der Basis des Datenausgabetakts beinhalten.
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Bei zusätzlichen Ausführungsformen kann der Generierungsschritt das Generieren geweißter Steuerparameter und das Anwenden der geweißten Steuerparameter auf einen digitalen Taktgenerator zum Generieren des geweißten Takts beinhalten. Außerdem kann das Verfahren das Verwenden eines Zufallsgenerators zum Generieren von Zufallswerten und das Verwenden der Zufallswerte zum Generieren der geweißten Steuerparameter beinhalten. Noch weiter kann das Verfahren das Anwenden von Fehler-Steuerparametern zum Beschränken der geweißten Steuerparameter beinhalten.
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Bei noch weiteren Ausführungsformen kann der Generierungsschritt das Generieren eines geteilten Taktsignals beinhalten, das eine geteilte Version eines Eingangstaktsignals ist, wobei das geteilte Taktsignal auf einer gewählten Anzahl von Halbzyklen des Eingangstaktsignals basiert.
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Weitere Merkmale und Varianten können, falls gewünscht, implementiert werden, und es können auch verwandte Systeme und Verfahren verwendet werden.
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Beschreibung der Zeichnungen
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Es wird angemerkt, dass die beigefügten Zeichnungen nur Ausführungsbeispiele der Erfindung veranschaulichen und deshalb nicht so anzusehen sind, dass sie ihren Schutzbereich beschränken, da die Erfindung andere, gleichermaßen effektive Ausführungsformen zulasse kann.
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1 ist ein Blockdiagramm eines Ausführungsbeispiels für ein Hochfrequenz-Empfängersystem (HF-Empfängersystem), das eine HF-Eingangsstufe und eine digitale Empfangswegschaltung mit einem Block für geweißte digitale Verarbeitung enthält.
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2 ist ein Blockdiagramm eines Ausführungsbeispiels für eine integrierte Mehrband-Empfängerschaltung (Mehrbandempfänger-IC), die ein HF-Empfängersystem 100 mit einer digitalen Empfangsweg-Schaltungsanordnung 110 enthält, die wiederum einen Block für geweißte digitale Verarbeitung und einen Geweißte-Takt-Generator enthält.
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3 ist ein Blockdiagramm eines Ausführungsbeispiels für eine digitale Empfangsweg-Schaltungsanordnung, die einen Block für geweißte digitale Verarbeitung und einen Geweißte-Takt-Generator enthält.
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4 ist ein Blockdiagramm eines Ausführungsbeispiels für eine digitale Empfangsweg-Schaltungsanordnung, wo ein geweißter Takt bezüglich eines Analog-Digital-Wandlers verwendet wird.
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5 ist ein Blockdiagramm eines Ausführungsbeispiels für eine digitale Empfangsweg-Schaltungsanordnung, wo ein geweißter Takt bezüglich eines Digital-Analog-Wandlers verwendet wird.
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6 ist ein Blockdiagramm eines Ausführungsbeispiels für eine digitale Empfangsweg-Schaltungsanordnung, wo ein geweißter Takt bezüglich eines Ausgangsdaten-Pads verwendet wird.
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7 ist ein Blockdiagramm einer Ausführungsform für einen Geweißte-Takt-Generator, die einen Randomisierer und einen Geweißte-Takt-Generator enthält.
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8 ist ein Blockdiagramm einer weiteren Ausführungsform für einen Geweißte-Takt-Generator, wo der geweißte Takt auf der Basis eines randomisierten Halbzyklus-Zählwerts (H) variiert wird.
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9 ist ein Prozessflussdiagramm einer Ausführungsform für die geweißte digitale Verarbeitung von digitalen Informationen innerhalb eines Empfängersystems.
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Ausführliche Beschreibung der Erfindung
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Hochfrequenzempfänger (HF-Empfänger) mit geweißten digitalen Takten und verwandte Verfahren werden offenbart. Offenbarte Ausführungsformen generieren geweißte Takte, die verwendet werden, um digitale Verarbeitungsblöcke so zu betreiben, dass Störung, die durch die geweißten Takte erzeugt wird, innerhalb des empfangenen HF-Signalspektrums als weißes Rauschen gesehen wird. Verschiedene Merkmale und Variationen können für die hier beschriebenen Ausführungsformen implementiert werden, und es können auch verwandte Systeme und Verfahren benutzt werden.
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1 ist ein Blockdiagramm eines Ausführungsbeispiels für ein HF-Empfängersystem 100, das eine HF-Eingangsstufe (HFES) 104 und eine digitale Empfangsweg-Schaltungsanordnung 110 mit einem Block 130 für geweißte digitale Verarbeitung enthält. Die HFES 104 ist so konfiguriert, dass sie ein HF-Eingangssignal 102 empfängt, beispielsweise ein von einer Antenne empfangenes HF-Signalspektrum. Die HFES 104 kann auch konfiguriert sein, ein Kanalwählsignal 108 zu empfangen, das den Kanal innerhalb des HF-Signalspektrums bestimmt, das von dem HF-Empfängersystem 100 abgestimmt wird. Beispielsweise kann der Kanal einer eine Reihe verschiedener Kanäle sein, die innerhalb eines Frequenzbands ausgestrahlt werden (z. B. AM-Radio, FM-Radio, Fernsehsendungen usw.). Die HFES 104 gibt mit dem abzustimmenden Kanal assoziierte analoge Signale 106 aus. Die digitale Empfangsweg-Schaltungsanordnung 110 wandelt diese analogen Signale 106 in digitale Informationen um, die dann digital verarbeitet werden, um Kanaldaten 112 zu generieren, die an eine zusätzliche Schaltungsanordnung und/oder Verarbeitungsblöcke ausgegeben werden können. Die digitale Empfangsweg-Schaltungsanordnung 110 enthält teilweise einen Block 130 für digitale Verarbeitung und einen Geweißte-Takt-Generator 120. Der Geweißte-Takt-Generator 120 enthält einen Randomisierer 122 und einen Taktgenerator 124, und der von dem Geweißte-Takt-Generator 120 ausgegebene geweißte Takt 125 wird für den Betrieb mindestens eines Teils der digitalen Verarbeitung innerhalb der digitalen Empfangsweg-Schaltungsanordnung 110 genutzt, um den Block 130 für geweißte digitale Verarbeitung zu bilden.
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Wie hierin beschrieben, wird der geweißte Takt 125 dadurch geweißt, dass absichtliche Zufallsvariationen in seine Taktphase und/oder -periode eingeführt werden, so dass eine durch den geweißten Takt 125 und seine Harmonischen innerhalb des Kanals generierte Störung so abgestimmt wird, dass sie als weißes Rauschen erscheint. Weiterhin können ein oder mehrere geweißte Takte generiert und von dem Block 130 für geweißte digitale Verarbeitung verwendet werden. Die geweißte Natur der geweißten Takte reduziert oder eliminiert effektiv die Effekte von Störsignalen, die ansonsten durch digitale Taktsignale innerhalb empfangener Kanalfrequenzen generiert werden könnten, falls nicht-geweißte digitale Takte verwendet würden.
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Es wird angemerkt, dass der Randomisierer 122 einen Zufallszahlengenerator verwenden kann, um in dem geweißten Takt 125 Zufallsvariationen einzuführen. Weiterhin kann der Zufallszahlengenerator unter Einsatz eines linear rückgekoppelten Schieberegisters (LFSR – linear feedback shift register) oder unter Einsatz irgendeiner anderen gewünschten Technik implementiert werden. Es versteht sich auch, dass die generierten Zufallszahlen insoweit nicht-ideal sein können, dass sie sich nach einem gewissen Intervall wiederholen. Es wird außerdem angemerkt, dass die abgestimmten Kanaldaten 112 reele (I) und imaginäre (Q) Komponenten von komplexen digitalen Daten sein können, die auf ein Basisband (z. B. Gleichstrom oder 0 Hertz) heruntergewandelt worden sind. Es wird weiterhin angemerkt, dass eine große Vielzahl von Architekturen für die HFES 104 und die digitale Empfangsweg-Schaltungsanordnung 110 genutzt werden können, während weiterhin die hierin beschriebenen Geweißte-Digitaltakt-Techniken verwendet werden. Beispielsweise könnten für die HFES 104 Doppel-Herunterkonvertierung, Niedrig-ZF-Herunterkonvertierung, direkte Herunterkonvertierung, Direktspektrumsdigitalisierung ohne Herunterkonvertierung und/oder andere gewünschte Architekturen eingesetzt werden. Es wird außerdem angemerkt, dass das HF-Empfängersystem 100 konfiguriert sein kann zum Empfangen von Kanälen innerhalb Frequenzbändern über einen großen Bereich von Frequenzen von Tausenden von Hertz bis Gigahertz-Frequenzen und darüber. Der Inhalt innerhalb der Kanäle für die empfangenen Frequenzbänder kann Audio, Video, Daten und/oder anderen gewünschten Inhalt enthalten.
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2 ist ein Blockdiagramm eines Ausführungsbeispiels für eine integrierte Mehrband-Empfängerschaltung (IC) 202, die ein HF-Empfängersystem 100 mit digitaler Empfangsweg-Schaltungsanordnung 110 enthält, die wiederum einen Block 130 für geweißte digitale Verarbeitung (BGDV) und einen Geweißte-Takt-Generator (GTG) 120 enthält. Wie oben beschrieben, empfängt das HF-Empfängersystem 100 den HF-Eingang 102 und gibt abgestimmte Kanaldaten 112 aus, die an eine externe Schaltungsanordnung und/oder Verarbeitungsblöcke geliefert werden können. Das HF-Empfängersystem 100 kann auch einen geweißten digitalen Ausgangstakt 208 liefern, der gleich dem geweißten Takt 125 oder eine unterteilte/multiplizierte Version davon ist. Dieser geweißte digitale Ausgangstakt 208 kann auch als eine Ausgabe an eine externe Schaltungsanordnung und/oder Verarbeitungsblöcke geliefert werden. Wie dargestellt, ist zusätzlich zu dem HF-Eingang 102 der Mehrbandempfänger-IC 202 auch konfiguriert zum Empfangen einer oder mehrerer zusätzlicher HF-Eingaben (HF2...HF(N)) 204 als zusätzliche Empfangssignale, die von dem HF-Empfängersystem 100 abgestimmt und/oder anderweitig verarbeitet werden können. Beispielsweise können der HF-Eingang 102 und/oder ein oder mehrere dieser zusätzlichen HF-Eingänge (HF2...HF(N)) 204 als ein oder mehrere durchgeschleifte Signale (LT1, LT2...LT(N)) 206 an eine externe Schaltungsanordnung und/oder Verarbeitungsblöcke ausgegeben werden. Die durchgeschleiften Signale (LT1, LT2...LT(N)) 206 können verstärkte oder unverstärkte Versionen der HF-Eingänge 102/204 sein, die im Wesentlichen durch den Mehrbandempfänger-IC 202 zum Abstimmen und zur digitalen Verarbeitung durch eine zusätzliche Schaltungsanordnung und/oder Verarbeitungsblöcke geschickt werden. Filter und/oder andere Schaltungsblöcke können ebenfalls auf die HF-Eingänge 102/204 angewendet werden, bevor sie als durchgeschleifte Signale (LT1, LT2...LT(N)) 206 ausgegeben werden. Wie gewünscht, könnte auch eine andere Verarbeitung auf die zusätzlichen HF-Eingänge (HF2...HF(N)) 204 angewendet werden.
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Es wird angemerkt, dass zusätzliche HF-Eingänge (HF2...HF(N)) 204 innerhalb des Mehrbandempfänger-ICs 202, für den Kanäle entweder auf dem Chip oder außerhalb des Chips durch Verarbeitungsblöcke abgestimmt werden, die die durchgeschleiften Signale (LT1, LT2...LT(N)) empfangen, abgestimmt werden, die Wahrscheinlichkeit erhöhen, dass nicht-geweißte digitale Takte störende Töne generieren würden, die in gewünschte abzustimmende Kanäle fallen würden. Vorteilhafterweise werden durch die hierin beschriebenen Blöcke 130 für geweißte digitale Verarbeitung, die mit geweißten Takten 125 von Geweißte-Takt-Generatoren 120 betrieben werden, wie hierin beschrieben, diese störenden Töne verringert und effektiv entfernt, indem bewirkt wird, dass sie innerhalb des Signalspektrums als weißes Rauschen gesehen werden.
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3 ist ein Blockdiagramm eines Ausführungsbeispiels 300 für eine digitale Empfangsweg-Schaltungsanordnung, die einen Block 130 für geweißte digitale Verarbeitung und einen Geweißte-Takt-Generator 120 enthält. Der Block 130 für geweißte digitale Verarbeitung enthält einen Puffer 302 und einen digitalen Prozessor 304. Der Puffer 302 ist konfiguriert zum Empfangen von Eingangsdaten 306 und eines Eingangstakts 308. Der Eingangstakt 308 bestimmt die Zeitsteuerung, mit der der Puffer 302 Eingangsdaten 306 speichert. Der Puffer 302 empfängt auch den geweißten Takt 125 als einen Ausgangstakt, der bestimmt, wann gepufferte Daten 314 vom Puffer 302 an den digitalen Prozessor 304 ausgegeben werden. Der digitale Prozessor 304 empfängt die gepufferten Daten 314 und verarbeitet diese Daten unter Verwendung des geweißten Takts 125. Der digitale Prozessor 304 generiert verarbeitete Ausgangsdaten 310, die, wie gewünscht, an zusätzliche Verarbeitungsblöcke auf dem Chip oder außerhalb des Chips geliefert werden können. Weiterhin kann der digitale Prozessor 304 auch einen geweißten digitalen Ausgangstakt 208 auf der Basis des geweißten Takts 125 ausgeben (z. B. gleich dem geweißten Takt oder einer unterteilten/multiplizierten Version davon). Der Geweißte-Takt-Generator 120 kann weiterhin konfiguriert sein zum Empfangen eines Oszillationssignals (OSZ) 316, mit dem der Geweißte-Takt-Generator 120 den geweißten Takt 125 generiert. Weiterhin kann der Geweißte-Takt-Generator 120 auch konfiguriert sein zum Empfangen eines oder mehrerer Fehler-Steuerparameter 312, die die Zufälligkeit des geweißten Takts 125 beschränken.
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Es wird angemerkt, dass der Puffer 302 unter Verwendung eines FIFO-Puffers (first-in-first-out) und/oder anderer gewünschter Pufferimplementierungen implementiert werden kann, die das Takten von Eingangsdaten mit einer anderen Rate als Ausgangsdaten gestatten. Es wird weiter angemerkt, dass die Fehler-Steuerparameter 312 die Abweichungen beim geweißten Takt 125 beschränken können, so dass es für die Größe dieser Variationen eine Grenze gibt. Beispielsweise können Variationen bei der Periode und/oder Phase des geweißten Takts 125 auf einen größten Periodenfehler und/oder einen größten Phasenfehler begrenzt werden, wie weiter unten beschrieben. Verschiedene und/oder zusätzliche Zufallsvariationen und verwandte Fehlerbeschränkungen können ebenfalls genutzt werden, falls erwünscht, während weiterhin Fehler-Steuerparameter 312 verwendet werden, um die Zufälligkeit des geweißten Takts 125 zu begrenzen.
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4 ist ein Blockdiagramm eines Ausführungsbeispiels 400 für eine digitale Empfangsweg-Schaltungsanordnung, bei der ein geweißter Take bezüglich eines Analog-Digital-Wandlers (ADW) 402 verwendet wird. Der ADW 402 empfängt einen analogen Eingang 106, der mit dem Kanal assoziiert ist, der abgestimmt wird. Der ADW 402 empfängt auch einen Eingangstakt 405, der generiert wird, indem ein von einem PLL (phase lock loop – Phasenregelkreis) 406 generiertes Oszillationssignal (OSZ) 316 durch einen Teile-durch-N-Block (÷N) 404 geschickt wird. Der ADW 402 arbeitet dahingehend, den analogen Eingang 106 in digitale Daten 306 umzuwandeln, die zusammen mit einem digitalen Takt 308, der mit der Abtastrate der digitalen Umsetzung assoziiert ist, an den Block 130 für geweißte digitale Verarbeitung geliefert wird. Der Block 130 für geweißte digitale Verarbeitung verwendet den digitalen Takt 308 als Eingangstakt für digitale Daten 306. Der Block 130 für geweißte digitale Verarbeitung verarbeitet die digitalen Daten 306 unter Verwendung des geweißten Takts 125 und gibt Daten 310 aus, die, wie gewünscht, an zusätzliche Verarbeitungsblöcke geliefert werden können. Der Geweißte-Takt-Generator 120 empfängt das Oszillationssignal (OSZ) 316 und die Fehler-Steuerparameter 312 und generiert den geweißten Takt 125, der an den Block 130 für geweißte digitale Verarbeitung geliefert wird.
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5 ist ein Blockdiagramm eines Ausführungsbeispiels 500 für eine digitale Empfangsweg-Schaltungsanordnung, bei der ein geweißter Takt bezüglich eines Digital-Analog-Wandlers (DAW) 502 verwendet wird. Der Block 130 für geweißte digitale Verarbeitung enthält einen digitalen Prozessor 304 und einen Puffer 302. Der digitale Prozessor 304 empfängt die Eingangsdaten 306 und verarbeitet diese Eingangsdaten 306 unter Verwendung des geweißten Takts 125. Die verarbeiteten Daten 508 werden an den Puffer 302 geliefert, der den geweißten Takt 125 als Eingangstakt für diese verarbeiteten Daten 508 verwendet. Der Puffer 302 gibt dann gepufferte Daten 510 unter Verwendung eines Takts 405 als Ausgangstakt an den DAW 502 aus. Wie oben wird der Takt 405 generiert, indem das von dem PLL (phase lock loop) 406 generierte Oszillationssignal (OSZ) 316 durch den Teile-durch-N-Block (÷N) 404 geschickt wird. Der DAW 502 empfängt die gepufferten Daten 510 unter Verwendung des Takts 405 als ein Eingangstakt und gibt analoge Signale 506 aus. Der Geweißte-Takt-Generator 120 empfängt das Oszillationssignal (OSZ) 316 und die Fehler-Steuerparameter 312 und generiert den geweißten Takt 125, der an den digitalen Prozessor 304 und den Puffer 302 geliefert wird.
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6 ist ein Blockdiagramm eines Ausführungsbeispiels 600 für eine digitale Empfangsweg-Schaltungsanordnung, bei der ein geweißter Takt bezüglich eines Ausgangsdaten-Pad 606 verwendet wird. Der Block 130 für geweißte digitale Verarbeitung enthält einen digitalen Prozessor 304 und einen Puffer 302. Der digitale Prozessor 304 empfängt die Eingangsdaten 306 und verarbeitet diese Eingangsdaten 306 unter Verwendung des Takts 405. Die verarbeiteten Daten 608 werden an den Puffer 302 geliefert, der den Takt 405 als Eingangstakt für diese verarbeiteten Daten 608 verwendet. Der Puffer 302 gibt dann gepufferte Daten 610 unter Verwendung des geweißten Takts 125 als Ausgangstakt an den Ausgangstreiber 602 aus. Der Ausgangstreiber 602 gibt Daten 112 an ein Datenausgangs-Pad 606 für die integrierte Empfängerschaltung aus. Wie oben wird der Takt 405 generiert, indem ein durch den PLL (phase lock loop) 406 generiertes Oszillationssignal (OSZ) 316 durch den Teile-durch-N-Block (÷N) 404 geschickt wird. Der Geweißte-Takt-Generator 120 empfängt das Oszillationssignal (OSZ) 316 und die Fehler-Steuerparameter 312 und generiert den geweißten Takt 125, der an den Puffer 302 geliefert wird. Der geweißte Takt 125 kann auch an einen Ausgangstreiber 612 geliefert werden, und der Ausgangstreiber 612 kann den geweißten Ausgangstakt 208 an ein Taktausgangs-Pad 616 liefern.
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Es wird angemerkt, dass eine einzelne PLL 406 in 4–6 so gezeigt ist, dass sie das Oszillationssignal (OSZ) 316 liefert, das zum Generieren des Takts 405 verwendet wird und das zum Liefern eines Basistaktsignals an den Geweißte-Takt-Generator 120 verwendet wird. Es wird weiter angemerkt, dass ein oder mehrere zusätzliche und/oder verschiedene Oszillationsblöcke ebenfalls wie gewünscht benutzt werden können, um diese Oszillationssignale zu liefern. Anstatt sich einen einzelnen PLL zu teilen, könnte beispielsweise ein zweiter PLL genutzt werden, um das an den Geweißte-Takt-Generator 120 gelieferte Basistaktsignal zu generieren. Als ein weiteres Beispiel könnte der Takt 405 von einer Schaltung generiert werden, die einen anderen Fall des Geweißte-Takt-Generators 120 enthält. Es könnten auch andere Varianten implementiert werden, wie gewünscht.
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7 ist ein Blockdiagramm einer Ausführungsform 700 für einen Geweißte-Takt-Generator, der einen Randomisierer 122 und einen Taktgenerator 124 enthält. Der Randomisierer 122 enthält einen Zufallszahlengenerator 702, der konfiguriert ist zum Liefern einer Zufallszahl mit einem zufälligen Vorzeichen (d. h. positiv oder negativ) an einen Integrierer 704. Der Integrierer 704 ist konfiguriert zum zeitlichen Integrieren der Zufallszahlen und zum Liefern der resultierenden integrierten Zufallszahl 705 an einen Kombinierer 716 innerhalb des Taktgenerators 124. Ein Rückkopplungsverstellblock 706 empfängt die resultierende integrierte Zufallszahl 705 sowie Fehler-Steuerparameter 312 und arbeitet dahingehend, die integrierte Zufallszahl zu beschränken, um das Ausmaß zu begrenzen, in dem die integrierte Zufallszahl 705 variieren kann. Beispielsweise können die Fehler-Steuerparameter 312 einen Periodenbeschränkungsparameter 708 enthalten, der die Grenzen bestimmt, in denen die resultierende Zufallszahl 705 die Taktperiode für den geweißten Takt 125 variieren kann. Die Fehler-Steuerparameter 312 können auch einen Phasenbeschränkungsparameter 710 enthalten, der die Grenzen bestimmt, in denen die resultierende Zufallszahl 705 die Phase für den geweißten Takt 125 variieren kann. Es könnten auch zusätzliche und/oder verschiedene Beschränkungen und verwandte Parameter genutzt werden. Der Taktgenerator 124 enthält einen Nenntakt-Steuerblock 712, der Nenntakt-Steuerparameter 714 an den Kombinierer 716 liefert. Der Kombinierer 716 kombiniert die Nenntakt-Steuerparameter 714 mit der integrierten Zufallszahl 705, um Geweißte-Takt-Steuerparameter 718 zu generieren, die auf der Basis von Variationen bei der integrierten Zufallszahl 705 mit der Zeit variieren. Der digitale Taktgenerator 720 empfängt die Geweißte-Takt-Steuerparameter 718, empfängt das Oszillationssignal (OSZ) 316 als ein Basistaktsignal und generiert den geweißten Takt 125.
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8 ist ein Blockdiagramm einer weiteren Ausführungsform 800 für einen Geweißte-Takt-Generator, bei der der geweißte Takt 125 auf der Basis eines randomisierten Halbzyklus-Zählwerts (H) variiert wird. Der Taktgenerator 124 enthält einen deterministischen Wertgenerator 712, einen Kombinierer 716 und einen digitalen Taktgenerator 720. Der deterministische Wertgenerator 712 generiert einen Nennwert (H0) 714, der eine Funktion von zwei ganzen Zahlen N und M ist, die als Eingangsparameter geliefert werden, so dass der Nennwert (H0) 714 eine Funktion einer Division der beiden ganzen Zahlen (M/N) ist. Der Nennwert (H0) 714 wird mit einem Zufallswert (HR) 705 kombiniert, um den randomisierten Halbzyklus-Zählwert (H) 718 zu generieren, der von dem digitalen Taktgenerator 720 verwendet wird, um den geweißten Takt 125 zu generieren. Der geweißte Takt (CLK) 125 ist eine Funktion des randomisierten Halbzyklus-Zählwerts (H) 718 und des eingegebenen Oszillationssignals (OSZ) 316 (z. B. CLK = f(H, OSZ)). Der Zufallswert (HR) 705 wird durch den Zufallswertgenerator 122 als ein Zufallswert mit einem zufälligen Vorzeichen (z. B. positiv oder negativ) generiert. Der Zufallswertgenerator 122 empfängt auch Fehler-Steuerparameter 312, mit denen die beim Zufallswert (HR) 705 gestattete Variabilität beschränkt werden kann, wodurch Variationen bei dem resultierenden geweißten Takt 125 beschränkt werden. Beispielsweise können Variationen beim Zufallswert (HR) 705 so beschränkt werden, dass Fehler bei der Periode und/oder Phase des resultierenden geweißten Takts 125 innerhalb vorbestimmter Grenzen beschränkt werden.
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Es wird angemerkt, dass der digitale Taktgenerator 720 konfiguriert sein kann, alle „H” Halbzyklen des vom Oszillationssignal (OSZ) 316 gelieferten Basiseingangssignals eine Taktflanke auszugeben, wobei H der randomisierte Halbzyklus-Zählwert (H) 718 ist. Für eine derartige Ausführungsform verstellt der Zufallswert (HR) 705 den Nennwert (H0) 714 um ein variierendes Ausmaß, so dass der resultierende randomisierte Halbzyklus-Zählwert (H) 718, der die Anzahl der Halbzyklen bestimmt, Zufallsvariationen enthält. Die Fehler-Steuerparameter 312 können einen größten Taktperiodenfehler relativ zu einem idealen Ausgangstakt bezüglich gestatteter Variationen für den Zufallswert (HR) 705 und dadurch für den randomisierten Halbzyklus-Zählwert (H) 718 enthalten. Als solches kann, falls der Zufalls-H-Wert (HR) 705 einen Taktperiodenfehler bewirken würde, der den von den Fehler-Steuerparametern 312 eingestellten größten Fehler übersteigt, der Zufalls-H-Wert (HR) 705 beschränkt werden. Analog können die Fehler-Steuerparameter 312 auch einen größten Taktphasenfehler relativ zu einem idealen Ausgangstakt bezüglich zulässiger Variationen für den Zufallswert (HR) 705 und dadurch für den randomisierten Halbzyklus-Zählwert (H) 718 enthalten. Als solches kann, falls der Zufalls-H-Wert (HR) 705 einen Taktphasenfehler bewirken würde, der den von den Fehler-Steuerparametern 312 eingestellten größten Phasenfehler übersteigt, der Zufalls-H-Wert (HR) 705 beschränkt werden.
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Es wird weiter angemerkt, dass der Zufallswertgenerator 122 einen Zufallszahlengenerator verwenden kann, um den Zufallswert (HR) 705 zu generieren. Wie oben angedeutet, kann ein Zufallszahlengenerator unter Verwendung eines LSFR implementiert werden, das konfiguriert ist zum Generieren einer Zufallssequenz von Zahlen. Für eine Ausführungsform kann das niedrigstwertige Bit (LSB – least significant bit) eines 16-Bit-LSFR verwendet werden, um zu dem Zufallswert (HR) 705 in jedem Zyklus eine Eins zu addieren (z. B. LSB = 1) oder eine Eins davon zu subtrahieren (z. B. LSB = 0), um gewünschte Zufallsvariationen innerhalb des resultierenden randomisierten Halbzyklus-Zählwerts (H) 718 zu generieren. Mit den Fehler-Steuerparametern 312 können die größten positiven und negativen Werte für den Zufallswert (HR) 705 beschränkt werden. Beispielsweise kann ein größter Positiv/Negativ-Beschränkungsparameter verwendet werden, um die größten positiven und negativen Werte für den Zufallswert (HR) 705 einzustellen, und der Zufallswert (HR) 705 kann auf die größten Werte eingestellt werden, falls sie überschritten werden. Weiterhin kann ein größter Positiv-/Negativ-Phasenbeschränkungsparameter verwendet werden, um größte positive und negative Phasenwerte für den Zufallswert (HR) 705 einzustellen, und der Zufallswert (HR) 705 kann auf eine positive Eins oder eine negative Eins eingestellt werden, falls sie überschritten werden. Es wird weiter angemerkt, dass sich die von dem LFSR generierte Sequenz von Zufallszahlen nach einer gewissen Anzahl von Zyklen wiederholt. Dennoch werden weiterhin genügend Zufallsvariationen eingeführt, so dass die durch den geweißten Takt 125 generierte Störung als weißes Rauschen gesehen würde. Somit sollen, wie hier verwendet, unter „zufällig” keine idealen Zufallsvariationen verstanden werden, die sich nicht wiederholen, sondern das Wort bezieht sich auf eingeführte Variationen, die einen Effekt des weißen Rauschens generieren, obwohl sich diese Variationen möglicherweise nach einem gewissen Intervall wiederholen.
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9 ist ein Prozessflussdiagramm einer Ausführungsform 900 für geweißte digitale Verarbeitung digitaler Informationen innerhalb eines Empfängersystems. In Block 902 werden HF-Eingangssignale vom Empfängersystem empfangen. In Block 904 werden mit einem Kanal innerhalb der HF-Eingangssignale assoziierte analoge Signale in digitale Informationen umgewandelt. In Block 906 wird ein geweißter Takt generiert, der Zufallsvariationen besitzt. In Block 908 werden die digitalen Informationen unter Verwendung des geweißten Takts verarbeitet. In Block 910 werden dann mit dem Kanal assoziierte digitale Daten ausgegeben. Die digitalen Daten können dann, wie gewünscht, durch zusätzliche Verarbeitungsblöcke verarbeitet werden. Weiterhin kann das Empfängersystem, das die für die Ausführungsform 900 gezeigten Blöcke durchführt, in eine einzelne integrierte Schaltung integriert sein.
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Es wird angemerkt, dass die hierin beschriebenen Funktionsblöcke, wie gewünscht, unter Verwendung von Hardware, Software oder einer Kombination aus Hardware und Software implementiert werden können. Außerdem können auch ein oder mehrere Prozessoren oder eine Verarbeitungsschaltungsanordnung, auf der Software und/oder Firmware laufen, wie gewünscht, verwendet werden, um die offenbarte Ausführungsformen zu implementieren. Es versteht sich weiterhin, dass eine oder mehrere der hierin beschriebenen Operationen, Aufgaben, Funktionen oder Methodiken beispielsweise als Software oder Firmware und/oder andere Programmanweisungen implementiert werden können, die in einem oder mehreren nichtvorübergehenden dinglichen computerlesbaren Medien (z. B. Speicher) verkörpert sind und die von einem oder mehreren Controllern, Mikrocontrollern, Mikroprozessoren, Hardwarebeschleunigern und/oder anderen Prozessoren oder einer Verarbeitungsschaltungsanordnung ausgeführt werden, um die hierin beschriebenen Operationen und Funktionen durchzuführen.
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Weitere Modifikationen und alternative Ausführungsformen der vorliegenden Erfindung ergeben sich dem Fachmann bei der Betrachtung dieser Beschreibung. Es wird deshalb erkannt, dass die vorliegende Erfindung durch diese beispielhaften Anordnungen nicht beschränkt wird. Dementsprechend ist diese Beschreibung als nur veranschaulichend auszulegen und sie dient dem Zweck, dem Fachmann zu lehren, wie er die Erfindung ausführen kann. Es ist außerdem zu verstehen, dass hierin gezeigte und beschriebene Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen verstanden werden können. An den Implementierungen und Architekturen können verschiedene Änderungen vorgenommen werden. Beispielsweise können äquivalente Elemente für jene hier dargestellten und beschriebenen substituiert werden, und gewisse Merkmale der Erfindung können unabhängig von der Verwendung anderer Merkmale genutzt werden, wie dies alles für den Fachmann offensichtlich sein würde, nachdem er den Vorteil dieser Beschreibung der Erfindung hat.
