DE102014113321A1 - Chip und Verfahren zum Testen eines Chips - Google Patents

Chip und Verfahren zum Testen eines Chips Download PDF

Info

Publication number
DE102014113321A1
DE102014113321A1 DE102014113321.8A DE102014113321A DE102014113321A1 DE 102014113321 A1 DE102014113321 A1 DE 102014113321A1 DE 102014113321 A DE102014113321 A DE 102014113321A DE 102014113321 A1 DE102014113321 A1 DE 102014113321A1
Authority
DE
Germany
Prior art keywords
test
chip
interface
processing
test data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014113321.8A
Other languages
German (de)
English (en)
Other versions
DE102014113321B4 (de
Inventor
Ulrike Pfannkuchen
Daniel Tille
Nikolai Sefzik
Gerd Dirscherl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102014113321.8A priority Critical patent/DE102014113321B4/de
Publication of DE102014113321A1 publication Critical patent/DE102014113321A1/de
Application granted granted Critical
Publication of DE102014113321B4 publication Critical patent/DE102014113321B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544Scanning methods, algorithms and patterns
    • G01R31/318547Data generators or compressors
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318566Comparators; Diagnosing the device under test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3187Built-in tests
DE102014113321.8A 2014-09-16 2014-09-16 Chip und Verfahren zum Testen eines Chips Active DE102014113321B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102014113321.8A DE102014113321B4 (de) 2014-09-16 2014-09-16 Chip und Verfahren zum Testen eines Chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014113321.8A DE102014113321B4 (de) 2014-09-16 2014-09-16 Chip und Verfahren zum Testen eines Chips

Publications (2)

Publication Number Publication Date
DE102014113321A1 true DE102014113321A1 (de) 2016-03-17
DE102014113321B4 DE102014113321B4 (de) 2023-06-01

Family

ID=55405774

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014113321.8A Active DE102014113321B4 (de) 2014-09-16 2014-09-16 Chip und Verfahren zum Testen eines Chips

Country Status (1)

Country Link
DE (1) DE102014113321B4 (und)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10304880A1 (de) * 2002-04-18 2003-11-06 Agilent Technologies Inc Systeme und Verfahren zum Ermöglichen eines Treiberstärketestens von integrierten Schaltungen
US20050234674A1 (en) * 2004-04-19 2005-10-20 Bundy Laura M Apparatus, system and/or method for converting a serial test to a parallel test

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10304880A1 (de) * 2002-04-18 2003-11-06 Agilent Technologies Inc Systeme und Verfahren zum Ermöglichen eines Treiberstärketestens von integrierten Schaltungen
US20050234674A1 (en) * 2004-04-19 2005-10-20 Bundy Laura M Apparatus, system and/or method for converting a serial test to a parallel test

Also Published As

Publication number Publication date
DE102014113321B4 (de) 2023-06-01

Similar Documents

Publication Publication Date Title
DE19855488A1 (de) Testmustergenerator mit verbesserter Testsequenzverdichtung
DE102006059156B4 (de) Verfahren zum Testen eines integrierten Schaltkreischips mit zumindest zwei Schaltungskernen sowie integrierter Schaltkreischip und Testsystem
DE102006059158B4 (de) Integrierter Schaltkreischip mit zumindest zwei Schaltungskernen und zugehöriges Verfahren zum Testen
DE2413805C2 (de) Verfahren zum Prüfen von Halbleiter-Schaltungsplättchen und Schaltungsanordnung zur Durchführung des Verfahrens
DE102013114564B4 (de) System zur Reduzierung einer Leistungsspitze während einer Abtastverschiebung auf lokaler Ebene für abtastbasierte Prüfungen
DE602004009329T2 (de) Verfahren und system zum selektiven maskieren von testantworten
DE60025789T2 (de) Logische eingebaute Selbstprüfung (LBIST) Steuerschaltungen, Systeme und Verfahren mit automatischer Bestimmung der maximalen Abtastkettenlänge
DE112007002944T5 (de) Mustergesteuerte Vollgeschwindigkeits-ATE-Vergleichsfähigkeit für determinierte und nichtdeterminierte IC-Daten
DE3009945A1 (de) Integrierter, logischer schaltkreis mit funktionspruefung
DE102015110144B4 (de) Chip und Verfahren zum Testen einer Verarbeitungskomponente eines Chips
DE102005026403B4 (de) Verfahren zum Liefern von Abtastmustern zu einer elektronischen Vorrichtung
DE19952262A1 (de) Schaltungssystem und Verfahren zum Prüfen von Mikroprozessoren
DE10210264B4 (de) Ein Testvektorkomprimierungsverfahren
DE102005046588B4 (de) Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
DE102021128331B3 (de) Integrierte schaltung, testanordnung und verfahren zum testen einer integrierten schaltung
DE112008000937T5 (de) Prüfgerät und elektronische Vorrichtung
DE19807237A1 (de) Halbleiterbauelement-Testgerät
WO2005015249A2 (de) Elektronisches element mit einem zu testenden elektronischen schaltkreis und testsystem-anordnung zum testen des elektronischen elements
DE60007196T2 (de) Vorrichtung zur Beseitigung von "Durchgleiten" von Daten während einer Schiebeoperation mit Master-Slave Kippschaltungen
DE102009010886B4 (de) Erkennung der Verzögerungszeit in einem eingebauten Speicherselbsttest unter Anwendung eines Ping-Signals
DE102014113321B4 (de) Chip und Verfahren zum Testen eines Chips
DE102005026402A1 (de) Verfahren und Vorrichtungen zum Programmieren und Betreiben einer automatischen Testausrüstung
DE10058464B4 (de) Mustererzeugungsverfahren, dieses verwendender Mustergenerator, und diesen Mustergenerator verwendendes Speichertestgerät
EP1221097B1 (de) Schaltungszelle zur testmuster-generierung und testmuster-kompression
DE10338922B4 (de) Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final