DE102014113321A1 - Chip and method for testing a chip - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 232
- 238000000034 method Methods 0.000 title claims description 13
- 238000012545 processing Methods 0.000 claims abstract description 44
- 230000004044 response Effects 0.000 claims abstract description 41
- 241001422033 Thestylus Species 0.000 claims abstract description 16
- 230000006835 compression Effects 0.000 claims description 2
- 238000007906 compression Methods 0.000 claims description 2
- 238000010998 test method Methods 0.000 claims 1
- 230000002950 deficient Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- XGCDBGRZEKYHNV-UHFFFAOYSA-N 1,1-bis(diphenylphosphino)methane Chemical compound C=1C=CC=CC=1P(C=1C=CC=CC=1)CP(C=1C=CC=CC=1)C1=CC=CC=C1 XGCDBGRZEKYHNV-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3187—Built-in tests
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Abstract
Gemäß einer Ausführungsform wird ein Chip bereitgestellt, umfassend einen Stift, eine Schnittstelle, gekoppelt mit dem Stift, konfiguriert zum Empfangen von Testdaten über den Stift, und eine Verarbeitungskomponente, konfiguriert zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten. Die Schnittstelle ist konfiguriert die Testantwort über den Stift auszugeben.In one embodiment, a chip is provided comprising a stylus, an interface coupled to the stylus configured to receive test data via the stylus, and a processing component configured to generate a test response based on processing the test data. The interface is configured to output the test response via the stylus.
Description
Die vorliegende Erfindung betrifft Chips und Verfahren zum Testen eines Chips.The present invention relates to chips and methods for testing a chip.
Hergestellte Chips werden normalerweise getestet, um defekte Chips auszusortieren. Testen führt zu verschiedenen Kosten wie Kosten für die Hardware auf dem Chip, die zum Testen erforderlich ist, sowie die Kosten der tatsächlichen Testprozedur, die normalerweise von der Testdauer abhängen. Es ist wünschenswert diese Kosten niedrig zu halten. Andererseits ist es wünschenswert Tests zu haben, die einen großen Bereich von Fehlern, die ein Chip aufweisen kann, abdecken.Manufactured chips are usually tested to sort out defective chips. Testing results in various costs, such as the cost of the on-chip hardware required for testing, and the cost of the actual testing procedure, which typically depends on the duration of the test. It is desirable to keep these costs low. On the other hand, it is desirable to have tests covering a wide range of errors that a chip may have.
Gemäß einer Ausführungsform wird ein Chip beschrieben, enthaltend einen Stift, eine Schnittstelle, gekoppelt mit dem Stift, konfiguriert zum Empfangen von Testdaten über den Stift, und eine Verarbeitungskomponente, konfiguriert zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten. Die Schnittstelle ist konfiguriert, die Testantwort über den Stift auszugeben.In one embodiment, a chip is described including a stylus, an interface coupled to the stylus configured to receive test data via the stylus, and a processing component configured to generate a test response based on processing the test data. The interface is configured to output the test response via the stylus.
In den Zeichnungen verweisen gleiche Bezugszeichen im Allgemeinen auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen wird im Allgemeinen Betonung darauf gelegt, die Grundsätze der Erfindung zu veranschaulichen. In der folgenden Beschreibung werden verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben, von denen:In the drawings, like reference characters generally refer to the same parts throughout the several views. The drawings are not necessarily to scale, instead emphasis is generally placed on illustrating the principles of the invention. In the following description, various aspects will be described with reference to the following drawings, of which:
Die folgende ausführliche Beschreibung verweist auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Einzelheiten und Aspekte dieser Offenbarung zeigen, in denen die Erfindung praktiziert werden kann. Andere Aspekte können genutzt werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne den Rahmen der Erfindung zu verlassen. Die verschiedenen Aspekte dieser Offenbarung schließen sich nicht notwendigerweise gegenseitig aus, da einige Aspekte dieser Offenbarung mit einem oder mehreren anderen Aspekten dieser Offenbarung kombiniert werden können, um neue Aspekte zu bilden.The following detailed description refers to the accompanying drawings, which, for purposes of illustration, show specific details and aspects of this disclosure in which the invention may be practiced. Other aspects may be utilized and structural, logical, and electrical changes may be made without departing from the scope of the invention. The various aspects of this disclosure are not necessarily mutually exclusive, as some aspects of this disclosure may be combined with one or more other aspects of this disclosure to form new aspects.
Der Chip enthält eine serielle Schnittstelle
Die Vorrichtung unter Test enthält zum Beispiel eine Vielzahl von Abtastketten. Die Testdaten, auf denen basierend alle Flip-Flops einer Abtastkette einmal geladen werden, um von einer oder mehreren Erfassungsphasen verarbeitet zu werden, werden im Folgenden als ein Testmuster bezeichnet. Die Prozedur des einmaligen Ladens aller Flip-Flops aller Abtastketten, des Verarbeitens ihrer Werte durch eine Erfassungsphase (die eine oder mehrere Erfassungsiterationen enthalten kann) und des Ausgebens der Werte der Flip-Flops wird im Folgenden als ein Testzyklus bezeichnet.For example, the device under test contains a plurality of scan chains. The test data on which all the flip-flops of a scan chain are loaded once to be processed by one or more acquisition phases are hereinafter referred to as a test pattern. The procedure of once loading all the flip-flops of all scan chains, processing their values through a sense phase (which may include one or more sense iterations), and outputting the values of the flip-flops is hereafter referred to as a test cycle.
Testdaten, die dem Chip über die Schnittstelle
Nach dem Verarbeiten der in die Flip-Flops geladenen Werte mittels einer Erfassungsphase (d. h. am Ende eines Testzyklus) werden die resultierenden Werte aus der Vorrichtung unter Test
In Vorrichtungen wie Chipkarten oder anderen Produkten mit einer niedrigen Anzahl von Stiften und z. B. einer seriellen Schnittstelle mit nur einem Stift ist jedoch möglicherweise nur ein Stift für den Test verfügbar. Ferner kann, selbst wenn zwei oder mehrere Stifte verfügbar sind, die Nutzung eines einzelnen Stifts zum Testen wünschenswert sein, weil dadurch die Testparallelität erhöht und dadurch die Testkosten reduziert werden können. Dies kann zum Beispiel durch die im Folgenden beschriebenen Ausführungsformen angegangen werden.In devices such as smart cards or other products with a low number of pins and z. However, for example, a single-pin serial port may have only one pen available for testing. Further, even if two or more pins are available, the use of a single pin for testing may be desirable because it increases test parallelism and thereby reduces test cost. This can be addressed, for example, by the embodiments described below.
Der Chip
Der Chip
Gemäß einer Ausführungsform wird, in anderen Worten, ein bidirektionaler Stift anstelle eines Eingangsstifts und eines Ausgangsstifts zum Testen verwendet, d. h. ein einzelner Teststift wird verwendet. In einer Ausführungsform wird, z. B. wenn die Eingabe eines Testmusters gleichzeitig ausgeführt wird, der bidirektionale Stift während des Eingabe/Ausgabe-Prozesses eines Testzyklus ein oder mehrere Male zwischen Eingang und Ausgang umgeschaltet. Ferner werden das Testmuster oder das Testergebnis (d. h. die von der Erfassungsphase erzeugte Antwort auf das Testmuster) mindestens teilweise zwischengespeichert.In other words, in one embodiment, a bidirectional stylus is used instead of an input stylus and a stylus for testing, i. H. a single test pen is used. In one embodiment, z. For example, if the input of a test pattern is performed simultaneously, the bidirectional pin is toggled between input and output one or more times during the input / output process of a test cycle. Further, the test pattern or the test result (i.e., the response to the test pattern generated by the detection phase) is at least partially latched.
Gemäß einer Ausführungsform kann ein Abtasttest bei Geschwindigkeit unter Verwendung nur eines Stifts ausgeführt werden. Mittels der Reduktion auf einen Stift kann die Parallelität und damit die Testeffizienz erhöht werden. Bei Vorrichtungen mit einer geringen Anzahl von Stiften, bei denen nur ein Stift verfügbar ist, kann ein Abtasttest bei Geschwindigkeit trotzdem ausgeführt werden. Demgemäß können die Testabdeckung erhöht und eine bessere DPPM-Rate (defekte Teile pro Million) erreicht werden.In one embodiment, a scan test may be performed at speed using only one pen. By reducing to a pen, the parallelism and thus the test efficiency can be increased. For devices with a small number of pens, where only one pen is available, a scan test at speed can still be performed. Accordingly, the test coverage can be increased and a better DPPM rate (defective parts per million) can be achieved.
Ferner kann, gemäß einer Ausführungsform, eine Diagnose (d. h. eine Bestimmung der defekten Komponente, z. B. Gatter, im Kontrast zu der Bestimmung, ob der Chip defekt ist oder nicht) unter Verwendung nur eines Stifts ausgeführt werden.Further, according to one embodiment, a diagnosis (i.e., a determination of the defective component, eg, gate, in contrast to the determination of whether the chip is defective or not) may be performed using only one stylus.
Gemäß einer Ausführungsform ist die Schnittstelle konfiguriert, die Testdaten nur über den Stift zu empfangen.According to one embodiment, the interface is configured to receive the test data only via the stylus.
Gemäß einer Ausführungsform ist die Schnittstelle konfiguriert, ein Taktsignal über den Stift zu empfangen.In one embodiment, the interface is configured to receive a clock signal via the stylus.
Zum Beispiel ist die Verarbeitungskomponente konfiguriert, die Testdaten gemäß dem Taktsignal zu verarbeiten.For example, the processing component is configured to process the test data according to the clock signal.
Gemäß einer Ausführungsform enthält der Chip eine Schnittstellensteuerung, konfiguriert zum Schalten der Schnittstelle in einen Eingangsmodus zum Empfangen der Testdaten und zum Schalten der Schnittstelle in einen Ausgangsmodus zum Ausgeben der Testantwort.According to one embodiment, the chip includes an interface controller configured to switch the interface to an input mode for receiving the test data and switching the interface to an output mode for outputting the test response.
Der Chip kann ferner eine Teststeuerung enthalten, konfiguriert zum Steuern der Schnittstelle zum Empfangen von Testdaten über den Stift, zum Steuern der Verarbeitungskomponente zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten und zum Steuern der Schnittstelle zum Ausgeben der Testantwort über den Stift.The chip may further include a test controller configured to control the interface to receive test data via the stylus, to control the processing component to generate a test response based on processing the test data, and to control the interface to output the test response via the stylus.
Zum Beispiel ist die Teststeuerung konfiguriert, ein Steuersignal zu empfangen und die Schnittstelle und die Verarbeitungskomponente als Reaktion auf das Steuersignal zu steuern.For example, the test controller is configured to receive a control signal and to control the interface and the processing component in response to the control signal.
Gemäß einer Ausführungsform enthält die Verarbeitungskomponente eine Vielzahl von Abtastketten.According to one embodiment, the processing component includes a plurality of scan chains.
Gemäß einer Ausführungsform enthalten die Testdaten (auch als Testeingangsdaten oder Abtastdaten bezeichnet) ein Testmuster, das Testdaten für jede Abtastkette der Vielzahl von Abtastketten enthält (z. B. ein Testbit für jedes Flip-Flop jeder Abtastkette der Vielzahl von Abtastketten).In one embodiment, the test data (also referred to as test input data or sample data) includes a test pattern that includes test data for each scan chain of the plurality of scan chains (eg, one test bit for each flip-flop of each scan chain of the plurality of scan chains).
Zum Beispiel ist die Verarbeitungskomponente konfiguriert, die Testantwort basierend auf einer Verarbeitung des Testmusters in den Abtastketten zu erzeugen.For example, the processing component is configured to generate the test response based on processing the test pattern in the scan chains.
Jede Abtastkette enthält zum Beispiel eine Vielzahl von Flip-Flops und die Testantwort spezifiziert den Status jedes Flip-Flops jeder Abtastkette der Vielzahl von Abtastketten nach der Verarbeitung des Testmusters. In anderen Worten, gemäß einer Ausführungsform gestattet die Testantwort eine Diagnose, d. h. eine Bestimmung, welches Flip-Flop einer Vielzahl von Flip-Flops einer Abtastkette ein falsches Ergebnis hält (im Vergleich mit einem Referenz-Ergebnismuster). Die Testantwort kann somit im Fall eines Fehlers spezifizieren, welche Komponente (z. B. welches Gatter) fehlerhaft ist. Zum Beispiel ist jedes Flip-Flop mit einer Komponente assoziiert, die die in dem Flip-Flop gespeicherten Daten verarbeitet, und die Testantwort gestattet folglich die Identifikation der einen oder mehreren Komponenten (d. h. der Teile der kombinatorischen Logik zwischen den Flip-Flops), die bei der Verarbeitung des Testmusters fehlerhaft waren. Zum Beispiel umfasst die Testantwort das verarbeitete Testmuster, d. h. das durch eine bzw. mehrere Abtastketten verschobene und durch eine Erfassungsphase verarbeitete Testmuster).For example, each scan chain includes a plurality of flip-flops, and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern. In other words, according to one embodiment, the test response allows a diagnosis, ie, a determination, which flip-flop of a plurality of flip-flops of a scan chain holds a false result (as compared to a reference result pattern). The test response may thus specify in the event of a fault which component (eg which gate) is faulty. For example each flip-flop is associated with a component which processes the data stored in the flip-flop, and the test response thus permits the identification of the one or more components (ie, the parts of the combinatorial logic between the flip-flops) used in the processing of the test pattern were faulty. For example, the test response includes the processed test pattern, ie, the test pattern shifted by one or more scan chains and processed by a capture phase).
Gemäß einer Ausführungsform enthält die Testantwort das verarbeitete Testmuster.In one embodiment, the test response includes the processed test pattern.
Gemäß einer Ausführungsform enthält die Verarbeitungskomponente ferner einen Signaturgenerator, konfiguriert zum Erzeugen einer Signatur basierend auf dem Ergebnis der Verarbeitung einer Vielzahl von Testmustern als die Testantwort. Zum Beispiel wird jedes der Vielzahl von Testmustern in einem Testzyklus verarbeitet und das Testergebnis (in anderen Worten, das verarbeitete Testmuster oder ausgegebene Testmuster) jedes Testzyklus wird zusammen mit den Testergebnissen der anderen Testzyklen zum Erzeugen einer Signatur verwendet.According to one embodiment, the processing component further includes a signature generator configured to generate a signature based on the result of processing a plurality of test patterns as the test response. For example, each of the plurality of test patterns is processed in one test cycle, and the test result (in other words, the processed test pattern or test patterns) of each test cycle is used to generate a signature along with the test results of the other test cycles.
Der Chip kann ferner einen Zwischenspeicher enthalten, konfiguriert zum Zwischenspeichern der Testantwort.The chip may further include a latch configured to latch the test response.
Die Schnittstelle ist zum Beispiel konfiguriert, die zwischengespeicherte Testantwort auszugeben.For example, the interface is configured to output the cached test response.
Gemäß einer Ausführungsform weist die Schnittstelle einen Eingangsmodus und einen Ausgangsmodus auf und der Zwischenspeicher ist konfiguriert, die Testantwort zwischenzuspeichern, wenn die Schnittstelle im Eingangsmodus ist.In one embodiment, the interface has an input mode and an output mode, and the latch is configured to latch the test response when the interface is in the input mode.
Die Schnittstelle ist zum Beispiel eine Miller-Schnittstelle. Die Miller-Schnittstelle ist eine Hardwarekomponente, die (z. B. modifizierte) Miller-Decodierung unterstützt, d. h. die Umwandlung zwischen einem Miller-codierten (d. h. verzögerungscodierten) Datenstrom und einem NRZ-(Ohne-Rückkehr-zu-Null-)codierten Datenstrom. Die Miller-Schnittstelle kann somit als ein Miller-zu-NRZ-Wandler bezeichnet werden, der nicht nur die nützlichen Daten (die Abtastdaten in diesem Fall), sondern auch ein Taktsignal mit der richtigen Frequenz zu der Verarbeitungskomponente ausgibt.The interface is, for example, a Miller interface. The Miller interface is a hardware component that supports (for example, modified) Miller decoding, i. H. the conversion between a Miller encoded (i.e., delay encoded) data stream and an NRZ (no return to zero) coded data stream. The Miller interface may thus be referred to as a Miller to NRZ converter which outputs not only the useful data (the sample data in this case) but also a clock signal having the correct frequency to the processing component.
Gemäß einer Ausführungsform enthält die Verarbeitungskomponente einen Dekompressor zum Dekomprimieren der Testdaten und eine Verdichtungseinrichtung, die das Ergebnis einer Verarbeitung der Testdaten komprimiert.According to one embodiment, the processing component includes a decompressor for decompressing the test data, and a compressor that compresses the result of processing the test data.
Gemäß einer Ausführungsform wird ein Verfahren zum Testen eines Chips, wie in
In
In
In
In
Es ist zu beachten, dass Ausführungsformen, die im Kontext mit dem Chip
Im Folgenden werden beispielhafte Ausführungsformen ausführlicher beschrieben.Hereinafter, exemplary embodiments will be described in more detail.
Ähnlich dem Chip
Anstelle einer Verdichtungseinrichtung
Nachdem der Test (der typischerweise eine Vielzahl von Testzyklen enthält) abgeschlossen ist und das MISR
Es ist zu beachten, dass das MISR
Im Folgenden wird eine Ausführungsform beschrieben, die einen Test bei Geschwindigkeit mit nur einem Stift gestattet.In the following, an embodiment is described which allows a test at speed with only one pen.
Ähnlich dem Chip
Anstatt den Testausgangsstrom über einen zweiten Stift auszugeben, enthält der Chip
Die Schnittstelle
Wie oben erläutert, ist eine Vielzahl von Flip-Flops in der Vorrichtung unter Test
Die Vorrichtung unter Test enthält eine kombinatorische Logik
Sie enthält ferner eine Vielzahl von Flip-Flops
Jedes Abtast-Flip-Flop
Die resultierenden Status der Flip-Flops
Es ist zu beachten, dass die Verwendung von MISR-Signaturen, wie in
Ein Beispiel einer Testanordnung, die als auf die in
Die Testanordnung
Die Schnittstelle führt die Abtastdaten (Testeingangsdaten) einer Teststeuerung
Gemäß einer Ausführungsform ist die Teststeuerung
Der Speicher
Es ist zu beachten, dass, anstatt das Testergebnis zwischenzuspeichern, die Testdaten auch zwischengespeichert werden können (zumindest zum Teil).It should be noted that instead of buffering the test result, the test data can also be buffered (at least in part).
Das Schieberegister kann beliebiger Länge sein. Unter Verwendung der Länge können die Testdauer (und damit die Testkosten) und die Schaltungskomplexität (und damit die Konstruktionskosten des Chips) ausgeglichen werden: je kürzer das Schieberegister ist, desto kleiner und preisgünstiger ist die Schaltung, aber die Testdauer steigt aufgrund des häufigen Umschaltens der Schnittstelle zwischen Eingang und Ausgang. Je länger das Schieberegister ist, desto höher sind die Kosten der Hardware-Implementierung, aber die Testkosten können aufgrund des weniger häufigen Umschaltens zwischen Eingang und Ausgang reduziert werden. In dem Fall, dass das Schieberegister mit einer Länge von nur 1 Bit implementiert wird, erfolgt nach jedem Eingang (Bit) ein Umschalten zu Ausgang. In dem Fall, dass das Schieberegister die gleiche Länge wie die längste Abtastkette aufweist, muss die Richtung der Schnittstelle (und des Stifts) nur zwei Mal pro Testmuster umgeschaltet werden. Die Länge des Schieberegisters kann somit in Abhängigkeit von dem optimalen Kompromiss ausgewählt werden.The shift register can be of any length. Using the length, the test duration (and thus the cost of testing) and the circuit complexity (and thus the design cost of the chip) can be compensated: the shorter the shift register, the smaller and less expensive the circuit, but the test time increases due to frequent switching of the shift Interface between input and output. The longer the shift register, the higher the hardware implementation cost, but the cost of testing can be reduced due to the less frequent switching between input and output. In the case that the shift register is implemented with a length of only 1 bit, there is a switch to output after each input (bit). In the case where the shift register is the same length as the longest scan chain, the direction of the interface (and pen) need only be switched twice per test pattern. The length of the shift register can thus be selected as a function of the optimum compromise.
Es ist zu beachten, dass alternativ zu einem dedizierten Schieberegister ein Speicher als der Speicher
Während spezifische Aspekte beschrieben wurden, versteht es sich für Fachleute im Fachgebiet, dass verschiedene Änderungen bei Form und Detail daran vorgenommen werden können, ohne den Geist und Rahmen der Aspekte dieser Offenbarung, wie durch die beigefügten Patentansprüche definiert, zu verlassen. Der Rahmen wird demgemäß durch die beigefügten Patentansprüche angegeben, und alle Änderungen, die in die Bedeutung und den Bereich einer Äquivalenz der Patentansprüche fallen, sollen eingeschlossen sein.While specific aspects have been described, it will be understood by those skilled in the art that various changes in form and detail may be made therein without departing from the spirit and scope of the aspects of this disclosure as defined by the appended claims. The scope is accordingly indicated by the appended claims, and all changes which come within the meaning and range of equivalence of the claims are intended to be embraced.
Claims (19)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014113321.8A DE102014113321B4 (en) | 2014-09-16 | 2014-09-16 | Chip and method of testing a chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014113321.8A DE102014113321B4 (en) | 2014-09-16 | 2014-09-16 | Chip and method of testing a chip |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014113321A1 true DE102014113321A1 (en) | 2016-03-17 |
DE102014113321B4 DE102014113321B4 (en) | 2023-06-01 |
Family
ID=55405774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014113321.8A Active DE102014113321B4 (en) | 2014-09-16 | 2014-09-16 | Chip and method of testing a chip |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102014113321B4 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US20050234674A1 (en) * | 2004-04-19 | 2005-10-20 | Bundy Laura M | Apparatus, system and/or method for converting a serial test to a parallel test |
-
2014
- 2014-09-16 DE DE102014113321.8A patent/DE102014113321B4/en active Active
Patent Citations (2)
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Publication number | Publication date |
---|---|
DE102014113321B4 (en) | 2023-06-01 |
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Legal Events
Date | Code | Title | Description |
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R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative |