DE102014113321B4

DE102014113321B4 - Chip and method of testing a chip

Info

Publication number: DE102014113321B4
Application number: DE102014113321.8A
Authority: DE
Inventors: Ulrike Pfannkuchen; Daniel Tille; Nikolai Sefzik; Gerd Dirscherl
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-09-16
Filing date: 2014-09-16
Publication date: 2023-06-01
Anticipated expiration: 2034-09-17
Also published as: DE102014113321A1

Abstract

Chip, umfassend:einen Stift;eine Schnittstelle, gekoppelt mit dem Stift,konfiguriert zum Empfangen von Testdaten über den Stift; undeine Verarbeitungskomponente, konfiguriert zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten;wobei die Schnittstelle konfiguriert ist, die Testantwort über den Stift auszugeben;wobei die Verarbeitungskomponente eine Vielzahl von Abtastketten umfasst; undwobei jede Abtastkette eine Vielzahl von Flip-Flops umfasst und die Testantwort den Status jedes Flip-Flops jeder Abtastkette der Vielzahl von Abtastketten nach der Verarbeitung des Testmusters spezifiziert.A chip, comprising: a pin; an interface, coupled to the pin, configured to receive test data via the pin; anda processing component configured to generate a test response based on processing of the test data;wherein the interface is configured to output the test response via the stylus;wherein the processing component includes a plurality of scan chains; andwherein each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.

Description

Die vorliegende Erfindung betrifft Chips und Verfahren zum Testen eines Chips. Hergestellte Chips werden normalerweise getestet, um defekte Chips auszusortieren. Testen führt zu verschiedenen Kosten wie Kosten für die Hardware auf dem Chip, die zum Testen erforderlich ist, sowie die Kosten der tatsächlichen Testprozedur, die normalerweise von der Testdauer abhängen. Es ist wünschenswert diese Kosten niedrig zu halten. Andererseits ist es wünschenswert Tests zu haben, die einen großen Bereich von Fehlern, die ein Chip aufweisen kann, abdecken. DE 103 04 880 A1 beschreibt, eine Testschaltung innerhalb eines ICs zu integrieren, um Treiberstärketesten zu ermöglichen. US 2005/0234674 A1 beschreibt, Teile von Test Codes auf unabhängige Ausführbarkeit zu prüfen, um eine Anwendung der Test Code Teile in neuen Testprogrammen zu ermöglichen.The present invention relates to chips and methods of testing a chip. Manufactured chips are usually tested to eliminate defective chips. Testing entails various costs such as the cost of the on-chip hardware required for testing and the cost of the actual test procedure, which usually depends on the test duration. It is desirable to keep these costs low. On the other hand, it is desirable to have tests that cover a wide range of faults that a chip can exhibit. DE 103 04 880 A1 describes integrating test circuitry within an IC to enable driver strength testing. US 2005/0234674 A1 describes checking parts of test code for independent executability in order to enable the test code parts to be used in new test programs.

Gemäß einer Ausführungsform wird ein Chip beschrieben, enthaltend einen Stift, eine Schnittstelle, gekoppelt mit dem Stift, konfiguriert zum Empfangen von Testdaten über den Stift, und eine Verarbeitungskomponente, konfiguriert zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten. Die Schnittstelle ist konfiguriert, die Testantwort über den Stift auszugeben; wobei die Verarbeitungskomponente eine Vielzahl von Abtastketten umfasst; und wobei jede Abtastkette eine Vielzahl von Flip-Flops umfasst und die Testantwort den Status jedes Flip-Flops jeder Abtastkette der Vielzahl von Abtastketten nach der Verarbeitung des Testmusters spezifiziert.According to one embodiment, a chip is described including a pin, an interface coupled to the pin, configured to receive test data via the pin, and a processing component configured to generate a test response based on processing the test data. The interface is configured to output the test response through the pen; wherein the processing component comprises a plurality of scan chains; and wherein each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.

In den Zeichnungen verweisen gleiche Bezugszeichen im Allgemeinen auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen wird im Allgemeinen Betonung darauf gelegt, die Grundsätze der Erfindung zu veranschaulichen. In der folgenden Beschreibung werden verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben, von denen:

1 einen Chip mit zwei Teststiften zeigt.
2 einen Chip gemäß einer Ausführungsform zeigt.
3 ein Flussdiagramm zeigt, das ein Verfahren zum Testen eines Chips darstellt.
4 einen Chip gemäß einer Ausführungsform zeigt, der einen MISR enthält.
5 einen Chip gemäß einer Ausführungsform zeigt, der einen Testantwort-Zwischenspeicher enthält.
6 eine Abtastkette in einer Vorrichtung unter Test zeigt.
7 eine Testanordnung gemäß einer Ausführungsform zeigt.

In the drawings, like reference numbers generally refer to the same parts throughout the different views. The drawings are not necessarily to scale, emphasis instead generally being placed upon illustrating the principles of the invention. In the following description, various aspects are described with reference to the following drawings, of which:

1 shows a chip with two test pins.
2 Figure 12 shows a chip according to an embodiment.
3 FIG. 12 shows a flow chart depicting a method for testing a chip.
4 Figure 12 shows a chip according to an embodiment including a MISR.
5 Figure 12 shows a chip including a test response buffer according to an embodiment.
6 shows a scan chain in a device under test.
7 12 shows a test arrangement according to an embodiment.

Die folgende ausführliche Beschreibung verweist auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Einzelheiten und Aspekte dieser Offenbarung zeigen, in denen die Erfindung praktiziert werden kann. Andere Aspekte können genutzt werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne den Rahmen der Erfindung zu verlassen. Die verschiedenen Aspekte dieser Offenbarung schließen sich nicht notwendigerweise gegenseitig aus, da einige Aspekte dieser Offenbarung mit einem oder mehreren anderen Aspekten dieser Offenbarung kombiniert werden können, um neue Aspekte zu bilden.The following detailed description refers to the accompanying drawings that show by way of illustration specific details and aspects of this disclosure in which the invention may be practiced. Other aspects may be utilized and structural, logical, and electrical changes may be made without departing from the scope of the invention. The various aspects of this disclosure are not necessarily mutually exclusive, as some aspects of this disclosure can be combined with one or more other aspects of this disclosure to form new aspects.

1 zeigt einen Chip 100. 1 shows a chip 100.

Der Chip enthält eine serielle Schnittstelle 101, über die die Abtastdaten (in anderen Worten Testdaten oder eingegebene Testdaten, die zum Beispiel eine Vielzahl von Testmustern enthalten) dem Chip 100 zum Testen des Chips 100 über einen ersten Stift in der Form eines Stroms mit einer Breite von 1 Bit zugeführt werden können. Die Schnittstelle 101 führt die Testdaten einem Dekompressor 102 zu, der die Testdaten dekomprimiert und die dekomprimierten Testdaten einer Vorrichtung unter Test (DUT) 103 zuführt, d. h. einer Komponente des Chips 100, die mittels der Testdaten getestet werden soll. Die Vorrichtung unter Test 103 verarbeitet die Testdaten, z. B. durch eine Vielzahl von Abtastketten, die in einer Verschiebungsphase mit den Werten eines dekomprimierten Testmusters geladen werden.The chip includes a serial interface 101 via which the scan data (in other words test data or input test data containing, for example, a plurality of test patterns) is sent to the chip 100 for testing the chip 100 via a first pin in the form of a current having a width of 1 bit can be supplied. The interface 101 feeds the test data to a decompressor 102, which decompresses the test data and feeds the decompressed test data to a device under test (DUT) 103, i. H. a component of chip 100 to be tested using the test data. The device under test 103 processes the test data, e.g. by a plurality of scan chains loaded in a shift phase with the values of a decompressed test pattern.

Die Vorrichtung unter Test enthält zum Beispiel eine Vielzahl von Abtastketten. Die Testdaten, auf denen basierend alle Flip-Flops einer Abtastkette einmal geladen werden, um von einer oder mehreren Erfassungsphasen verarbeitet zu werden, werden im Folgenden als ein Testmuster bezeichnet. Die Prozedur des einmaligen Ladens aller Flip-Flops aller Abtastketten, des Verarbeitens ihrer Werte durch eine Erfassungsphase (die eine oder mehrere Erfassungsiterationen enthalten kann) und des Ausgebens der Werte der Flip-Flops wird im Folgenden als ein Testzyklus bezeichnet.For example, the device under test contains a plurality of scan chains. The test data, based on which all flip-flops of a scan chain are loaded once to be processed by one or more acquisition phases, is hereinafter referred to as a test pattern. The procedure of loading all the flip-flops of all scan chains once, processing their values through an acquisition phase (which may include one or more acquisition iterations), and outputting the values of the flip-flops is hereinafter referred to as a test cycle.

Testdaten, die dem Chip über die Schnittstelle 101 für einen Testzyklus zugeführt werden, enthalten typischerweise nicht explizit die Werte für die Flip-Flops aller Abtastketten. Stattdessen erzeugt der Dekompressor 102 diese Werte aus einem komprimierten Testmuster, z. B. durch Füllen der Flip-Flops mit Zufallswerten, die für den gegenwärtigen Testzyklus „egal“ sind.Test data supplied to the chip via interface 101 for a test cycle typically does not explicitly contain the values for the flip-flops of all scan chains. Instead, decompressor 102 generates these values from a compressed test pattern, e.g. B. by filling the flip-flops with random values that "don't care" for the current test cycle.

Nach dem Verarbeiten der in die Flip-Flops geladenen Werte mittels einer Erfassungsphase (d. h. am Ende eines Testzyklus) werden die resultierenden Werte aus der Vorrichtung unter Test 103 verschoben und einer Verdichtungseinrichtung 104 zugeführt. Die Verdichtungseinrichtung 104 enthält zum Beispiel die Funktionalität eines XOR-Gatters, das den Ausgang der Abtastketten empfängt (Bit für Bit in das XOR-Gatter verschoben). Die Verdichtungseinrichtung 104 erzeugt einen Abtastausgangsstrom mit einer Breite von 1 Bit, den der Chip 100 über einen zweiten Stift ausgibt.After processing the values loaded into the flip-flops by an acquisition phase (ie at the end of a test cycle), the resulting values are shifted out of the device under test 103 and fed to a compressor 104 . The compressor 104 includes, for example, the functionality of an XOR gate that receives the output of the scan chains (shifted into the XOR gate bit by bit). Compressor 104 produces a sample output stream having a width of 1 bit, which chip 100 outputs via a second pin.

In Vorrichtungen wie Chipkarten oder anderen Produkten mit einer niedrigen Anzahl von Stiften und z. B. einer seriellen Schnittstelle mit nur einem Stift ist jedoch möglicherweise nur ein Stift für den Test verfügbar. Ferner kann, selbst wenn zwei oder mehrere Stifte verfügbar sind, die Nutzung eines einzelnen Stifts zum Testen wünschenswert sein, weil dadurch die Testparallelität erhöht und dadurch die Testkosten reduziert werden können. Dies kann zum Beispiel durch die im Folgenden beschriebenen Ausführungsformen angegangen werden.In devices such as smart cards or other products with a low pin count and e.g. However, for example, a single-pin serial port may only have one pin available for testing. Furthermore, even when two or more pins are available, using a single pin for testing may be desirable because it can increase test parallelism and thereby reduce test costs. This can be addressed, for example, by the embodiments described below.

2 zeigt einen Chip 200 gemäß einer Ausführungsform. 2 12 shows a chip 200 according to an embodiment.

Der Chip 200 enthält einen Stift 201 und eine Schnittstelle 202, gekoppelt mit dem Stift 201, konfiguriert zum Empfangen von Testdaten über den Stift.The chip 200 includes a pin 201 and an interface 202 coupled to the pin 201 configured to receive test data via the pin.

Der Chip 200 enthält ferner eine Verarbeitungskomponente 202, konfiguriert zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten. Die Schnittstelle 202 ist konfiguriert, die Testantwort über den Stift auszugeben.The chip 200 further includes a processing component 202 configured to generate a test response based on processing the test data. The interface 202 is configured to output the test response via the pen.

Gemäß einer Ausführungsform wird, in anderen Worten, ein bidirektionaler Stift anstelle eines Eingangsstifts und eines Ausgangsstifts zum Testen verwendet, d. h. ein einzelner Teststift wird verwendet. In einer Ausführungsform wird, z. B. wenn die Eingabe eines Testmusters gleichzeitig ausgeführt wird, der bidirektionale Stift während des Eingabe/Ausgabe-Prozesses eines Testzyklus ein oder mehrere Male zwischen Eingang und Ausgang umgeschaltet. Ferner werden das Testmuster oder das Testergebnis (d. h. die von der Erfassungsphase erzeugte Antwort auf das Testmuster) mindestens teilweise zwischengespeichert.In other words, according to one embodiment, a bidirectional pin is used instead of an input pin and an output pin for testing, i. H. a single test pin is used. In one embodiment, e.g. B. when the input of a test pattern is performed simultaneously, the bidirectional pen toggles between input and output one or more times during the input/output process of a test cycle. Furthermore, the test pattern or the test result (i.e. the response to the test pattern generated by the acquisition phase) is at least partially cached.

Gemäß einer Ausführungsform kann ein Abtasttest bei Geschwindigkeit unter Verwendung nur eines Stifts ausgeführt werden. Mittels der Reduktion auf einen Stift kann die Parallelität und damit die Testeffizienz erhöht werden. Bei Vorrichtungen mit einer geringen Anzahl von Stiften, bei denen nur ein Stift verfügbar ist, kann ein Abtasttest bei Geschwindigkeit trotzdem ausgeführt werden. Demgemäß können die Testabdeckung erhöht und eine bessere DPPM-Rate (defekte Teile pro Million) erreicht werden.According to one embodiment, a scan test can be performed at speed using only one stylus. By reducing to one pin, the parallelism and thus the test efficiency can be increased. On devices with a small number of pins, where only one pin is available, a scan test can still be run at speed. Accordingly, test coverage can be increased and a better DPPM (parts per million defective) rate can be achieved.

Ferner kann, gemäß einer Ausführungsform, eine Diagnose (d. h. eine Bestimmung der defekten Komponente, z. B. Gatter, im Kontrast zu der Bestimmung, ob der Chip defekt ist oder nicht) unter Verwendung nur eines Stifts ausgeführt werden.Further, according to one embodiment, diagnostics (i.e., determining the defective component, e.g., gates, as opposed to determining whether or not the chip is defective) can be performed using only one pin.

Gemäß einer Ausführungsform ist die Schnittstelle konfiguriert, die Testdaten nur über den Stift zu empfangen.According to one embodiment, the interface is configured to receive the test data only via the pen.

Gemäß einer Ausführungsform ist die Schnittstelle konfiguriert, ein Taktsignal über den Stift zu empfangen.According to one embodiment, the interface is configured to receive a clock signal via the pin.

Zum Beispiel ist die Verarbeitungskomponente konfiguriert, die Testdaten gemäß dem Taktsignal zu verarbeiten.For example, the processing component is configured to process the test data according to the clock signal.

Gemäß einer Ausführungsform enthält der Chip eine Schnittstellensteuerung, konfiguriert zum Schalten der Schnittstelle in einen Eingangsmodus zum Empfangen der Testdaten und zum Schalten der Schnittstelle in einen Ausgangsmodus zum Ausgeben der Testantwort.According to one embodiment, the chip includes an interface controller configured to switch the interface to an input mode for receiving the test data and to switch the interface to an output mode to output the test response.

Der Chip kann ferner eine Teststeuerung enthalten, konfiguriert zum Steuern der Schnittstelle zum Empfangen von Testdaten über den Stift, zum Steuern der Verarbeitungskomponente zum Erzeugen einer Testantwort basierend auf einer Verarbeitung der Testdaten und zum Steuern der Schnittstelle zum Ausgeben der Testantwort über den Stift.The chip may further include a test controller configured to control the interface to receive test data via the pin, control the processing component to generate a test response based on processing the test data, and control the interface to output the test response via the pin.

Zum Beispiel ist die Teststeuerung konfiguriert, ein Steuersignal zu empfangen und die Schnittstelle und die Verarbeitungskomponente als Reaktion auf das Steuersignal zu steuern.For example, the test controller is configured to receive a control signal and to control the interface and the processing component in response to the control signal.

Die Verarbeitungskomponente enthält eine Vielzahl von Abtastketten.The processing component contains a variety of scan chains.

Gemäß einer Ausführungsform enthalten die Testdaten (auch als Testeingangsdaten oder Abtastdaten bezeichnet) ein Testmuster, das Testdaten für jede Abtastkette der Vielzahl von Abtastketten enthält (z. B. ein Testbit für jedes Flip-Flop jeder Abtastkette der Vielzahl von Abtastketten).According to one embodiment, the test data (also referred to as test input data or scan data) includes a test pattern that includes test data for each scan chain of the plurality of scan chains (e.g., a test bit for each flip-flop of each scan chain of the plurality of scan chains).

Zum Beispiel ist die Verarbeitungskomponente konfiguriert, die Testantwort basierend auf einer Verarbeitung des Testmusters in den Abtastketten zu erzeugen.For example, the processing component is configured to generate the test response based on processing of the test pattern in the scan chains.

Jede Abtastkette enthält eine Vielzahl von Flip-Flops und die Testantwort spezifiziert den Status jedes Flip-Flops jeder Abtastkette der Vielzahl von Abtastketten nach der Verarbeitung des Testmusters. In anderen Worten, gemäß einer Ausführungsform gestattet die Testantwort eine Diagnose, d. h. eine Bestimmung, welches Flip-Flop einer Vielzahl von Flip-Flops einer Abtastkette ein falsches Ergebnis hält (im Vergleich mit einem Referenz-Ergebnismuster). Die Testantwort kann somit im Fall eines Fehlers spezifizieren, welche Komponente (z. B. welches Gatter) fehlerhaft ist. Zum Beispiel ist jedes Flip-Flop mit einer Komponente assoziiert, die die in dem Flip-Flop gespeicherten Daten verarbeitet, und die Testantwort gestattet folglich die Identifikation der einen oder mehreren Komponenten (d. h. der Teile der kombinatorischen Logik zwischen den Flip-Flops), die bei der Verarbeitung des Testmusters fehlerhaft waren. Zum Beispiel umfasst die Testantwort das verarbeitete Testmuster, d. h. das durch eine bzw. mehrere Abtastketten verschobene und durch eine Erfassungsphase verarbeitete Testmuster).Each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality Scan chains after processing the test pattern. In other words, according to one embodiment, the test response allows for diagnostics, ie determination of which flip-flop of a plurality of flip-flops of a scan chain is holding an incorrect result (compared to a reference result pattern). In the event of an error, the test response can thus specify which component (e.g. which gate) is defective. For example, each flip-flop is associated with a component that processes the data stored in the flip-flop, and the test response thus allows identification of the one or more components (ie, the pieces of combinatorial logic between the flip-flops) that were faulty when processing the test pattern. For example, the test response includes the processed test pattern (ie, the test pattern shifted through one or more scan chains and processed through an acquisition phase).

Gemäß einer Ausführungsform enthält die Testantwort das verarbeitete Testmuster.According to one embodiment, the test response contains the processed test pattern.

Gemäß einer Ausführungsform enthält die Verarbeitungskomponente ferner einen Signaturgenerator, konfiguriert zum Erzeugen einer Signatur basierend auf dem Ergebnis der Verarbeitung einer Vielzahl von Testmustern als die Testantwort. Zum Beispiel wird jedes der Vielzahl von Testmustern in einem Testzyklus verarbeitet und das Testergebnis (in anderen Worten, das verarbeitete Testmuster oder ausgegebene Testmuster) jedes Testzyklus wird zusammen mit den Testergebnissen der anderen Testzyklen zum Erzeugen einer Signatur verwendet.According to an embodiment, the processing component further includes a signature generator configured to generate a signature based on the result of processing a plurality of test patterns as the test response. For example, each of the plurality of test patterns is processed in a test cycle and the test result (in other words, the processed test pattern or output test pattern) of each test cycle is used along with the test results of the other test cycles to generate a signature.

Der Chip kann ferner einen Zwischenspeicher enthalten, konfiguriert zum Zwischenspeichern der Testantwort.The chip may further include a buffer configured to buffer the test response.

Die Schnittstelle ist zum Beispiel konfiguriert, die zwischengespeicherte Testantwort auszugeben.For example, the interface is configured to output the cached test response.

Gemäß einer Ausführungsform weist die Schnittstelle einen Eingangsmodus und einen Ausgangsmodus auf und der Zwischenspeicher ist konfiguriert, die Testantwort zwischenzuspeichern, wenn die Schnittstelle im Eingangsmodus ist.According to one embodiment, the interface has an inbound mode and an outbound mode, and the latch is configured to latch the test response when the interface is in inbound mode.

Die Schnittstelle ist zum Beispiel eine Miller-Schnittstelle. Die Miller-Schnittstelle ist eine Hardwarekomponente, die (z. B. modifizierte) Miller-Decodierung unterstützt, d. h. die Umwandlung zwischen einem Miller-codierten (d. h. verzögerungscodierten) Datenstrom und einem NRZ- (Ohne-Rückkehr-zu-Null-) codierten Datenstrom. Die Miller-Schnittstelle kann somit als ein Miller-zu-NRZ-Wandler bezeichnet werden, der nicht nur die nützlichen Daten (die Abtastdaten in diesem Fall), sondern auch ein Taktsignal mit der richtigen Frequenz zu der Verarbeitungskomponente ausgibt.The interface is, for example, a Miller interface. The Miller interface is a hardware component that supports (e.g. modified) Miller decoding, i. H. the conversion between a Miller encoded (i.e. delay encoded) data stream and an NRZ (Non-return-to-zero) encoded data stream. The Miller interface can thus be described as a Miller to NRZ converter that not only outputs the useful data (the sample data in this case) but also a clock signal at the right frequency to the processing component.

Gemäß einer Ausführungsform enthält die Verarbeitungskomponente einen Dekompressor zum Dekomprimieren der Testdaten und eine Verdichtungseinrichtung, die das Ergebnis einer Verarbeitung der Testdaten komprimiert.According to one embodiment, the processing component contains a decompressor for decompressing the test data and a compression device which compresses the result of processing the test data.

Gemäß einer Ausführungsform wird ein Verfahren zum Testen eines Chips, wie in 3 dargestellt, ausgeführt.According to one embodiment, a method for testing a chip as in 3 shown, executed.

3 zeigt ein Ablaufdiagramm 300. 3 shows a flowchart 300.

In 301 werden Testdaten einem Chip über einen Stift des Chips zugeführt.In 301 test data is supplied to a chip via a pin of the chip.

In 302 verarbeitet der Chip die Testdaten.In 302, the chip processes the test data.

In 303 erzeugt der Chip die Testantwort basierend auf der Verarbeitung der Testdaten.In 303, the chip generates the test response based on processing the test data.

In 304 wird die Testantwort aus dem Chip über den Stift ausgegeben.In 304 the test response is output from the chip via the pin.

Die Verarbeitungskomponente umfasst eine Vielzahl von Abtastketten und jede Abtastkette umfasst eine Vielzahl von Flip-Flops und die Testantwort spezifiziert den Status jedes Flip-Flops jeder Abtastkette der Vielzahl von Abtastketten nach der Verarbeitung des Testmusters.The processing component includes a plurality of scan chains, and each scan chain includes a plurality of flip-flops, and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.

Es ist zu beachten, dass Ausführungsformen, die im Kontext mit dem Chip 200 beschrieben werden, gleichermaßen für das in 3 veranschaulichte Verfahren gültig sind, und umgekehrt.It should be noted that embodiments described in the context of the chip 200 apply equally to the FIG 3 illustrated methods are valid, and vice versa.

Im Folgenden werden beispielhafte Ausführungsformen ausführlicher beschrieben.Exemplary embodiments are described in more detail below.

4 zeigt einen Chip 400 gemäß einer Ausführungsform. 4 12 shows a chip 400 according to an embodiment.

Ähnlich dem Chip 100 von 1 enthält der Chip 400 eine Schnittstelle 401 zum Empfangen von eingegebenen Testdaten über einen ersten Stift, einen Dekompressor 402 und eine Vorrichtung unter Test 403.Similar to the chip 100 from 1 the chip 400 contains an interface 401 for receiving input test data via a first pin, a decompressor 402 and a device under test 403.

Anstelle einer Verdichtungseinrichtung 104, die einen Testausgangsstrom erzeugt und über einen zweiten Stift ausgibt, enthält der Chip ein MISR (Mehrfacheingang-Signaturregister) 404. Die Vorrichtung unter Test 403 gibt Testergebnisse jedes Testzyklus (z. B. den Status jedes mindestens einer Teilmenge der Flip-Flops der Abtastketten nach der Erfassungsphase) zu dem MISR (Mehrfacheingang-Signaturregister) 404, das eine Signatur erzeugt, aus. Es ist zu beachten, dass in diesem Beispiel die Vorrichtung unter Test 403 zusammen mit dem MIRS 404 als mit der Verarbeitungskomponente 203 korrespondierend angesehen werden können.Instead of a compressor 104 that generates a test output stream and outputs it via a second pin, the chip contains a MISR (multiple input signature register) 404. The device under test 403 returns test results of each test cycle (e.g. the status of each at least a subset of the flip -flops of the scan chains after the acquisition phase) to the MISR (Multiple Input Signature Register) 404, which generates a signature. It should be noted that in this Bei Thus, the device under test 403 together with the MIRS 404 can be considered as corresponding to the processing component 203.

Nachdem der Test (der typischerweise eine Vielzahl von Testzyklen enthält) abgeschlossen ist und das MISR 404 eine Signatur basierend auf den Ergebnissen aller Testzyklen erzeugt hat, gibt es die erzeugte Signatur über die Schnittstelle 101 und den ersten Stift aus. Die erzeugte Signatur kann dann mit einer Referenzsignatur verglichen werden, um zu prüfen, ob die Vorrichtung unter Test 403 den Test bestanden oder nicht bestanden hat.After the test (which typically includes multiple test cycles) is complete and MISR 404 has generated a signature based on the results of all test cycles, it outputs the generated signature via interface 101 and the first pin. The generated signature can then be compared to a reference signature to check whether the device under test 403 has passed or failed the test.

Es ist zu beachten, dass das MISR 106 typischerweise nicht X-tolerant ist und Zeitausnahmen typischerweise Xs in den Abtastketten erzeugen. Daher ist, im Gegensatz zu angehaltenen Abtasttests, die Kompression der Ergebnisse durch das MISR 106 typischerweise nicht für Abtasttests bei Geschwindigkeit verfügbar (dies wird von ATPG-(automatische Testmuster-Erzeugung)-Tools nicht unterstützt). Demgemäß muss für einen Test bei Geschwindigkeit ein Ausgangsstift bereitgestellt werden, wie oben unter Bezugnahme auf 1 beschrieben. In einer Vorrichtung, in der nur ein Stift verfügbar ist, ist ein Abtasttest bei Geschwindigkeit jedoch mit der unter Bezugnahme auf 4 beschriebenen Vorgehensweise nicht möglich.Note that the MISR 106 is typically not X-tolerant and timing exceptions typically produce Xs in the scan chains. Therefore, unlike stalled scan tests, the compression of the results by the MISR 106 is typically not available for scan tests at speed (this is not supported by ATPG (Automatic Test Pattern Generation) tools). Accordingly, for a test at speed, an output pin must be provided, as referred to above with reference to FIG 1 described. However, in a device where only one stylus is available, a scan test at speed is performed with the method referred to in FIG 4 described procedure is not possible.

Im Folgenden wird eine Ausführungsform beschrieben, die einen Test bei Geschwindigkeit mit nur einem Stift gestattet.The following describes an embodiment that allows testing at speed with only one pen.

5 zeigt einen Chip 500 gemäß einer Ausführungsform. 5 12 shows a chip 500 according to an embodiment.

Ähnlich dem Chip 100 von 1 enthält der Chip 500 eine Schnittstelle 501 zum Empfangen von Daten über einen ersten Stift, einen Dekompressor 502, eine Vorrichtung unter Test 503 und eine Verdichtungseinrichtung 504, die einen Testausgangsstrom erzeugt und ausgibt.Similar to the chip 100 from 1 the chip 500 includes an interface 501 for receiving data via a first pin, a decompressor 502, a device under test 503, and a compressor 504 that generates and outputs a test output stream.

Anstatt den Testausgangsstrom über einen zweiten Stift auszugeben, enthält der Chip 500 jedoch einen Zwischenspeicher 505 zum Zwischenspeichern des Testausgangsstroms als Testausgangsdaten. Zu einem bestimmten Zeitpunkt, z. B. wenn sämtliche der Eingangstestdaten für einen Testzyklus (d. h. ein Testmuster) dem Chip über die Schnittstelle 501 zugeführt wurden, wird die Schnittstelle 501 aus einem Eingangsmodus zu einem Ausgangsmodus umgeschaltet und gibt die zwischengespeicherten Testausgangsdaten über denselben Stift aus, der zum Zuführen der Eingangstestdaten verwendet wurde.However, instead of outputting the test output stream through a second pin, the chip 500 includes a latch 505 for latching the test output stream as test output data. At a certain point in time, e.g. B. when all of the input test data for a test cycle (i.e., a test pattern) has been supplied to the chip via interface 501, interface 501 is switched from an input mode to an output mode and outputs the latched test output data via the same pin used to supply the input test data became.

Die Schnittstelle 401, 501 ist zum Beispiel eine Miller-Schnittstelle. Die über die Schnittstelle 401, 501 zugeführten eingegebenen Testdaten können ein Taktsignal (d. h. ein Taktimpulssignal) enthalten, um dem Chip 400, 500 einen Takt für den Test bereitzustellen (z. B. zum Takten der Verschiebung durch die Abtastketten).The interface 401, 501 is a Miller interface, for example. The input test data supplied via the interface 401, 501 may include a clock signal (i.e. a clock pulse signal) to provide the chip 400, 500 with a clock for the test (e.g. for timing the shifting through the scan chains).

Wie oben erläutert, ist eine Vielzahl von Flip-Flops in der Vorrichtung unter Test 403, 503 verbunden, um eine Vielzahl von Abtastketten zu bilden. Dies ist in 6 dargestellt.As explained above, a plurality of flip-flops in the device under test 403, 503 are connected to form a plurality of scan chains. this is in 6 shown.

6 stellt eine Abtastkette in einer Vorrichtung unter Test dar. 6 represents a scan chain in a device under test.

Die Vorrichtung unter Test enthält eine kombinatorische Logik 601, die einen primären Eingang 602 und einen primären Ausgang 603 aufweist, die verwendet werden, wenn die Vorrichtung im normalen Betrieb ist, d. h. nicht im Testmodus, d. h. wenn sie zur Verarbeitung von Daten außerhalb von Tests verwendet wird.The device under test contains combinatorial logic 601, which has a primary input 602 and a primary output 603, which are used when the device is in normal operation, i. H. not in test mode, i. H. when used to process data outside of tests.

Sie enthält ferner eine Vielzahl von Flip-Flops 604, 605, die in Reihe verbunden sind, um eine Abtastkette mit einem Abtasteingang 606 zum Zuführen von Testdaten eines Testmusters zu der Abtastkette und einen Abtastausgang 607 zum Ausgeben des Status der Flip-Flops 604, 605 nach der Erfassungsphase zu bilden. Die Abtastkette arbeitet als ein Schieberegister. Ein Testzyklus enthält eine Verschiebungsphase (oder Ladephase) und eine Erfassungsphase (oder Abtastphase). Die Phasen können zum Beispiel unter Verwendung eines Signals Abtasten_freigegeben, das 1 in der Verschiebungsphase und 0 in der Erfassungsphase ist, unterschieden werden. Das Signal Abtasten_freigegeben wird zum Beispiel in jedes Flip-Flop 604, 605 über einen jeweiligen Eingangsstift jedes Flip-Flops 604, 605 eingegeben. In der Ladephase werden die Flip-Flops 604, 605 mit Testdaten eines Testmusters durch Verschieben der Testdaten in die Abtastkette (oder Abtastweg) geladen. In der Erfassungsphase, die nach der Ladephase folgt, werden die Testdaten von der kombinatorischen Logik 601 verarbeitet und das Ergebnis der Verarbeitung wird in den Flip-Flops 604, 605 gespeichert. Die Erfassungsphase kann eine Vielzahl von Verarbeitungsiterationen enthalten, d. h. erneutes Zuführen von Daten, die in den Flip-Flops 604, 605 aus einer vorhergehenden Verarbeitung in der Erfassungsphase gespeichert sind, zu der kombinatorischen Logik 601.It further includes a plurality of flip-flops 604, 605 connected in series to form a scan chain having a scan input 606 for supplying test data of a test pattern to the scan chain and a scan output 607 for outputting the status of the flip-flops 604, 605 to be formed after the acquisition phase. The scan chain operates as a shift register. A test cycle includes a shift phase (or load phase) and an acquisition phase (or sample phase). The phases can be distinguished, for example, using a sample_enabled signal that is 1 in the displacement phase and 0 in the acquisition phase. For example, the sample_enabled signal is input to each flip-flop 604,605 via a respective input pin of each flip-flop 604,605. In the load phase, the flip-flops 604, 605 are loaded with test data of a test pattern by shifting the test data into the scan chain (or scan path). In the acquisition phase, which follows the load phase, the test data is processed by the combinational logic 601 and the result of the processing is stored in the flip-flops 604,605. The acquisition phase can include a variety of processing iterations; H. resupplying data stored in the flip-flops 604, 605 from previous processing in the acquisition phase to the combinatorial logic 601.

Jedes Abtast-Flip-Flop 604, 605 kann als eine Testnadel zum Testen einer Komponente der kombinatorischen Logik, z. B. als ein Gatter, gesehen werden.Each scan flip-flop 604, 605 can be used as a test needle for testing a component of the combinatorial logic, e.g. B. be seen as a gate.

Die resultierenden Status der Flip-Flops 604, 605, die als Testausgangsdaten angesehen werden können, werden nach der Erfassungsphase über den Abtastausgang 607 aus der Abtastkette verschoben. Die Testausgangsdaten aller Abtastketten bilden zusammen ein Testausgangsmuster. Das Testausgangsmuster kann mit einem „goldenen“ Referenzmuster verglichen werden, um zu bestimmen, ob das Eingangstestmuster richtig verarbeitet wurde, d. h. ob die Vorrichtung unter Test den Test besteht oder nicht besteht. The resulting states of the flip-flops 604, 605, which can be viewed as test output data, after the acquisition phase via the Scan output 607 moved out of scan chain. The test output data of all scan chains together form a test output pattern. The test output pattern can be compared to a "golden" reference pattern to determine whether the input test pattern has been processed correctly, ie whether the device under test passes or fails the test.

Wenn die Vorrichtung unter Test den Test nicht besteht, kann das Testausgangsmuster verwendet werden, um die ausgefallene Komponente zu identifizieren. Wenn zum Beispiel der Status eines bestimmten Flip-Flops 604, 605 in der Abtastkette nicht mit dem goldenen Muster übereinstimmt, kann die Komponente (z. B. das Gatter), die den in diesem Flip-Flop 604, 605 gespeicherten Wert in der Erfassungsphase erzeugt hat, als ausgefallen identifiziert werden.If the device under test fails the test, the test output pattern can be used to identify the failed component. For example, if the state of a particular flip-flop 604, 605 in the scan chain does not match the golden pattern, the component (e.g., the gate) storing the value stored in that flip-flop 604, 605 can be used in the acquisition phase generated can be identified as failed.

Es ist zu beachten, dass die Verwendung von MISR-Signaturen, wie in 4 dargestellt, typischerweise einen großen Aufwand bei Konstruktion und Verifikation hinsichtlich des Vermeidens von X-Werten erfordert. Durchführen eines Chiptests ohne Verwendung einer MISR-Signatur an sich ist möglich unter Verwendung der in 5 dargestellten Vorgehensweise, wodurch dieser Aufwand sowie das Risiko eines Fehlers im Silizium vermieden werden können, da die Chipreaktion auf das Testmuster (d. h. die Ergebnisse des Testzyklus) direkt für eine Entscheidung bestanden/nicht bestanden verwendet werden können.It should be noted that the use of MISR signatures, as in 4 shown, typically requires a great effort in construction and verification in terms of avoiding X values. Performing a chip test without using a MISR signature per se is possible using the in 5 This approach avoids this overhead and the risk of silicon failure, since the chip's response to the test pattern (ie the results of the test cycle) can be used directly to make a pass/fail decision.

Ein Beispiel einer Testanordnung, die als auf die in 5 dargestellte Vorgehensweise basierend ersichtlich ist, ist in 7 dargestellt.An example of a test arrangement referred to in 5 based on the procedure shown is in 7 shown.

7 zeigt eine Testanordnung 700 gemäß einer Ausführungsform. 7 FIG. 7 shows a test arrangement 700 according to an embodiment.

Die Testanordnung 700 enthält eine ATE (automatische Testausrüstung) 701, verbunden über einen Stift mit einem Chip 702 (wobei in diesem Beispiel der gesamte Chip als Vorrichtung unter Test bezeichnet wird). Der Chip, ähnlich den Chips 400, 500 der 4 und 5, enthält eine Schnittstelle 703 zum Eingeben von Testdaten und einen Speicher (oder Zwischenspeicher 704) zum Zwischenspeichern von Testausgangsdaten. Der Chip umfasst eine Vielzahl von Abtastketten, wie oben beschrieben.The test assembly 700 includes an ATE (automated test equipment) 701 connected via a pin to a chip 702 (in this example the entire chip is referred to as the device under test). The chip, similar to the chips 400, 500's 4 and 5 , contains an interface 703 for inputting test data and a memory (or buffer 704) for buffering test output data. The chip includes a variety of scan chains as described above.

Die Schnittstelle führt die Abtastdaten (Testeingangsdaten) einer Teststeuerung 705 zu (z. B. eine eingebettete deterministische Teststeuerung), die die Schnittstelle zu den Abtastketten ist und zum Beispiel einen Dekompressor und/oder eine Verdichtungseinrichtung enthält. Die Ergebnisse der Verarbeitung der Abtastdaten in den Abtastketten werden im Speicher 704 zwischengespeichert und dann zu der Schnittstelle 703 übertragen. Eine Teststeuerung 706 kann die (bidirektionale) Schnittstelle als einen Sender (Ausgang) oder einen Empfänger (Eingang) einstellen. Somit benötigt die Schnittstelle nur einen Kanal zu der ATE 701.The interface feeds the scan data (test input data) to a test controller 705 (e.g., an embedded deterministic test controller) that is the interface to the scan chains and includes, for example, a decompressor and/or a compressor. The results of processing the scan data in the scan chains are latched in memory 704 and then transmitted to interface 703. A test controller 706 can set the (bidirectional) interface as a transmitter (output) or a receiver (input). The interface therefore only requires one channel to the ATE 701.

Gemäß einer Ausführungsform ist die Teststeuerung 706, die den Abtasttest steuert, mit einem Testbefehl versehen, der ein oder mehrere Bits Testdaten (z. B. eines Testmusters für eine oder mehrere Abtastketten) liest und dann die Schnittstelle 703 (oder, in anderen Worten, den E/A-Stift) zum Ausgeben eines oder mehrerer Bits des Testergebnisses der vorhergehenden Testdaten umschaltet. Demgemäß wird zum Beispiel das Testergebnis der vorhergehenden Testdaten während der Erfassungsphase für die gegenwärtigen Testdaten ausgegeben.According to one embodiment, the test controller 706 that controls the scan test is provided with a test command that reads one or more bits of test data (e.g., a test pattern for one or more scan chains) and then the interface 703 (or, in other words, the I/O pin) to output one or more bits of the test result of the previous test data. Accordingly, for example, the test result of the previous test data is output during the acquisition phase for the current test data.

Der Speicher 704 ist zum Beispiel ein Schieberegister, das einen Teil des oder das gesamte Testergebnis (d. h. Testausgangsdaten) eines Testzyklus zwischenspeichert. Die Länge des Schieberegisters korrespondiert mit der maximalen Zahl Bits, die ohne Wechsel der Kommunikationsrichtung in den obigen Testbefehl eingegeben oder daraus ausgegeben werden.Memory 704 is, for example, a shift register that temporarily stores part or all of the test result (i.e., test output data) of a test cycle. The length of the shift register corresponds to the maximum number of bits that can be input or output from the above test instruction without changing the communication direction.

Es ist zu beachten, dass, anstatt das Testergebnis zwischenzuspeichern, die Testdaten auch zwischengespeichert werden können (zumindest zum Teil).It should be noted that instead of caching the test result, the test data can also be cached (at least in part).

Das Schieberegister kann beliebiger Länge sein. Unter Verwendung der Länge können die Testdauer (und damit die Testkosten) und die Schaltungskomplexität (und damit die Konstruktionskosten des Chips) ausgeglichen werden: je kürzer das Schieberegister ist, desto kleiner und preisgünstiger ist die Schaltung, aber die Testdauer steigt aufgrund des häufigen Umschaltens der Schnittstelle zwischen Eingang und Ausgang. Je länger das Schieberegister ist, desto höher sind die Kosten der Hardware-Implementierung, aber die Testkosten können aufgrund des weniger häufigen Umschaltens zwischen Eingang und Ausgang reduziert werden. In dem Fall, dass das Schieberegister mit einer Länge von nur 1 Bit implementiert wird, erfolgt nach jedem Eingang (Bit) ein Umschalten zu Ausgang. In dem Fall, dass das Schieberegister die gleiche Länge wie die längste Abtastkette aufweist, muss die Richtung der Schnittstelle (und des Stifts) nur zwei Mal pro Testmuster umgeschaltet werden. Die Länge des Schieberegisters kann somit in Abhängigkeit von dem optimalen Kompromiss ausgewählt werden.The shift register can be of any length. Using length, test duration (and hence test cost) and circuit complexity (and hence chip design cost) can be balanced: the shorter the shift register, the smaller and cheaper the circuit, but the test duration increases due to the frequent switching of the Interface between input and output. The longer the shift register, the higher the cost of hardware implementation, but the cost of testing can be reduced due to less frequent switching between input and output. In the case that the shift register is implemented with a length of only 1 bit, after each input (bit) there is a switch to output. In the case where the shift register is the same length as the longest scan chain, the interface (and pin) direction only needs to be switched twice per test pattern. The length of the shift register can thus be chosen depending on the optimal compromise.

Es ist zu beachten, dass alternativ zu einem dedizierten Schieberegister ein Speicher als der Speicher 704 verwendet werden kann, der auf dem Chip für seinen normalen Betrieb verfügbar ist, wie ein oder mehrere Register oder ein RAM (Direktzugriffspeicher).It should be noted that, as an alternative to a dedicated shift register, a memory may be used as the memory 704 located on the chip is available for its normal operation, such as one or more registers or a RAM (random access memory).

Während spezifische Aspekte beschrieben wurden, versteht es sich für Fachleute im Fachgebiet, dass verschiedene Änderungen bei Form und Detail daran vorgenommen werden können, ohne den Geist und Rahmen der Aspekte dieser Offenbarung, wie durch die beigefügten Patentansprüche definiert, zu verlassen. Der Rahmen wird demgemäß durch die beigefügten Patentansprüche angegeben, und alle Änderungen, die in die Bedeutung und den Bereich einer Äquivalenz der Patentansprüche fallen, sollen eingeschlossen sein.While specific aspects have been described, it will be appreciated by those skilled in the art that various changes in form and detail can be made therein without departing from the spirit and scope of the aspects of this disclosure as defined by the appended claims. The scope is, accordingly, indicated by the appended claims and all changes which come within the meaning and range of equivalency of the claims are intended to be embraced.

Claims

chip, comprising: a pen; an interface, coupled with the pen, configured to receive test data through the pen; and a processing component configured to generate a test response based on processing of the test data; wherein the interface is configured to output the test response via the pen; wherein the processing component comprises a plurality of scan chains; and wherein each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.

chip after claim 1 , where the interface is configured to receive the test data only through the pin.

chip after claim 1 or 2 , wherein the interface is configured to receive a clock signal via the pin.

chip after claim 3 , wherein the processing component is configured to process the test data according to the clock signal.

chip after one of the Claims 1 until 4 comprising an interface controller configured to switch the interface to an input mode for receiving the test data and to switch the interface to an output mode to output the test response.

chip after one of the Claims 1 until 5 , further comprising a test controller configured to control the interface to receive test data via the stylus, to control the processing component to generate a test response based on processing of the test data, and to control the interface to output the test response via the stylus.

chip after claim 6 , wherein the test controller is configured to receive a control signal and to control the interface and the processing component in response to the control signal.

chip after claim 1 , wherein the test data includes a test pattern that includes test data for each scan chain of the plurality of scan chains.

chip after claim 8 , wherein the processing component is configured to generate the test response based on processing of the test pattern in the scan chains.

chip after one of the Claims 1 until 9 wherein each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.

chip after one of the Claims 8 until 10 , where the test response comprises the processed test pattern.

chip after one of the Claims 1 until 11 , wherein the processing component further comprises a signature generator configured to generate a signature based on the result of processing a plurality of test patterns as the test response.

chip after one of the Claims 1 until 12 , further comprising a buffer configured to buffer the test response.

chip after Claim 13 , wherein the interface is configured to output the cached test response.

chip after Claim 13 or 14 wherein the interface has an inbound mode and an outbound mode and the latch is configured to latch the test response when the interface is in inbound mode.

chip after one of the Claims 1 until 15 , where the interface is a Miller interface.

chip after one of the Claims 1 until 9 , wherein the processing component comprises a decompressor for decompressing the test data and a compression device which compresses the result of processing the test data.

A method of testing a chip, comprising supplying test data to a chip via a pin of the chip; processing the test data by the chip; generating, by the chip, a test response based on processing the test data; and outputting the test response from the chip via the pin; wherein the processing component comprises a plurality of scan chains; and wherein each scan chain includes a plurality of flip-flops and the test response specifies the status of each flip-flop of each scan chain of the plurality of scan chains after processing the test pattern.