DE102013223493A1 - Verfahren zum Herstellen einer Baugruppe - Google Patents
Verfahren zum Herstellen einer Baugruppe Download PDFInfo
- Publication number
- DE102013223493A1 DE102013223493A1 DE102013223493.7A DE102013223493A DE102013223493A1 DE 102013223493 A1 DE102013223493 A1 DE 102013223493A1 DE 102013223493 A DE102013223493 A DE 102013223493A DE 102013223493 A1 DE102013223493 A1 DE 102013223493A1
- Authority
- DE
- Germany
- Prior art keywords
- component
- starting material
- carrier substrate
- production step
- stacking element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims description 46
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000007858 starting material Substances 0.000 claims abstract description 39
- 230000009969 flowable effect Effects 0.000 claims abstract description 10
- 238000004377 microelectronic Methods 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 238000007639 printing Methods 0.000 claims description 17
- 238000007641 inkjet printing Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005245 sintering Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000712 assembly Effects 0.000 description 5
- 238000000429 assembly Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 229920000307 polymer substrate Polymers 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000443 aerosol Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 mold Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00261—Processes for packaging MEMS devices
- B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2207/00—Microstructural systems or auxiliary parts thereof
- B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
- B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
- H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/828—Bonding techniques
- H01L2224/8284—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
Es wird ein Verfahren zum Herstellen einer Baugruppe aus einem Trägersubstrat und wenigstens einem mikroelektronischen Bauelement vorgeschlagen, wobei in einem ersten Herstellungsschritt das Trägersubstrat bereitgestellt wird, wobei in einem zweiten Herstellungsschritt das wenigstens eine mikroelektronische Bauelement bereitgestellt wird, wobei in einem dritten Herstellungsschritt das wenigstens eine Bauelement mit dem Trägersubstrat verbunden wird, wobei in einem vierten Herstellungsschritt ein elektrisch leitfähiges, fließfähiges, Ausgangsmaterial derart auf das Trägersubstrat und auf das wenigstens eine Bauelement aufgebracht wird, dass in einem nachfolgenden fünften Herstellungsschritt, während eines Heizprozesses, aus dem aufgebrachten Ausgangsmaterial eine elektrisch leitfähige Struktur zur elektrischen Kontaktierung des wenigstens einen Bauelements gebildet wird.
Description
- Stand der Technik
- Die Erfindung geht aus von einem Verfahren zum Herstellen einer Baugruppe nach dem Oberbegriff des Anspruchs 1.
- Solche Verfahren sind allgemein bekannt. Nachteilig an den bekannten Verfahren ist jedoch, dass eine platzsparende Verdrahtung der Baugruppe nicht oder nur mit relativ hohem Aufwand möglich ist.
- Offenbarung der Erfindung
- Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Baugruppe vorzuschlagen, welches im Vergleich zum Stand der Technik flexibler und zeiteffizienter durchführbar ist und dennoch eine platzsparende Verdrahtung erlaubt.
- Das erfindungsgemäße Verfahren zum Herstellen einer Baugruppe und die erfindungsgemäße Baugruppe gemäß den nebengeordneten Ansprüchen haben gegenüber dem Stand der Technik den Vorteil, dass ein flexibles und gleichzeitig platzsparendes Verdrahtungskonzept bereitgestellt wird, um eine kostengünstige und zeiteffiziente Integration verschiedener Bauelemente zu ermöglichen. Dies wird dadurch erreicht, dass das Ausgangsmaterials in demselben Herstellungsschritt sowohl auf das Trägersubstrat als auch auf das wenigstens eine Bauelement derart aufgebracht wird, dass das mit dem Trägersubstrat verbundene wenigstens eine Bauelement über die aus dem aufgetragenen Ausgangsmaterial gebildete Struktur elektrisch kontaktierbar ist. Das Trägersubstrat ist insbesondere ein Bauelement oder ein eine Haupterstreckungsebene aufweisendes Substrat eines Wafers.
- Insbesondere ist das Ausgangsmaterial eine Tinte oder Paste, die durch ein Inkjet-Druck-Metallisierungsverfahren auf das Trägersubstrat und/oder auf das wenigstens eine Bauelement aufgedruckt wird. Insbesondere umfasst das erfindungsgemäße Verfahren ein Umverdrahtungsverfahren für verschiedenartige Trägersubstrate sowie ein Metallisierungsverfahren für Durchkontaktierungen in einem Halbleitersubstrat des wenigstens einen Bauelements, wie sie beispielsweise für Mikrobauelemente wie Sensoren und integrierte Schaltkreise (ICs) verwendet werden können.
- Bevorzugt umfasst das Verfahren zum Herstellen der Baugruppe ein topographie- und/oder substratunabhängiger Druckprozess – insbesondere Inkjet-Druckprozess – zum Herstellen einer Baugruppe mittels komplexer Multi-Chip-Fertigungsverfahren (Multi-Chip-Packaging) und/oder Gehäuse-auf-Gehäuse-Fertigungsverfahren (Package-on-Package; PoP). Besonders bevorzugt wird durch die vorliegende Erfindung mittels eines Inkjet-Verfahrens eine lokale Metallisierung bestimmter Gebiete oder Bereich der Baugruppe in demselben Herstellungsschritt bzw. in einem einzigen Prozessschritt ermöglicht, sodass eine Integration, insbesondere 3D-Integration, unterschiedlicher Bauelemente auf demselben Trägersubstrat ermöglicht wird.
- Multichipmodule werden beispielsweise mittels des Multi-Chip-Packagings (MCP) hergestellt, wobei neben dem sogenannten Waferlevel-Packaging (WLP) – d.h. der Verbindung zweier Wafer – auch das Chip-to-Wafer-Bonden eingesetzt wird. Dabei werden beispielsweise MEMS mit einem gespritzten Gehäuse ummantelt (gemoldet), sodass die elektrische Kontaktierung über Ummantelungs-Durchkontaktierungen (Through-Mold-Vias; TMV) vorteilhaft ist. Die vorliegende Erfindung ermöglicht in vorteilhafter Weise eine flexible und gleichzeitig platzsparende Verdrahtung des wenigstens einen Bauelements der Baugruppe. Die erfindungsgemäße Baugruppe kann ein oder mehrere Bauelemente aufweisen, die über eine oder mehrere in demselben Druckprozess erzeugte Strukturen elektrisch kontaktierbar sind.
- Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen, sowie der Beschreibung unter Bezugnahme auf die Zeichnungen entnehmbar.
- Gemäß einer bevorzugten Weiterbildung ist vorgesehen, dass in dem vierten Herstellungsschritt das fließfähige Ausgangsmaterial in einem Druckprozess auf das Trägersubstrat und auf das wenigstens eine Bauelement aufgedruckt wird, wobei in dem fünften Herstellungsschritt die Struktur aus dem aufgedruckten Ausgangsmaterial gebildet wird, wobei insbesondere das Ausgangsmaterial eine Tinte oder Paste ist, wobei insbesondere der Druckprozess ein Tintenstrahldruckverfahren ist.
- Hierdurch ist es vorteilhaft möglich, ein Inkjet-Druck-Metallisierungsverfahren bereitzustellen, wobei die Struktur in dem Druckprozess aufgedruckt wird. Bevorzugt umfasst die Struktur eine Verdrahtungsstruktur und eine Kontaktierungsstruktur, welche jeweils aus dem aufgedruckten Ausgangsmaterial gebildet werden. Insbesondere ist das fließfähige Ausgangsmaterial eine Metallpartikel aufweisende (metallische) und/oder elektrisch leitfähige Tinte oder Paste zum Aufdrucken auf das Trägersubstrat und/oder auf das wenigstens eine Bauelement. Insbesondere ist das Ausgangsmaterial eine Nano-Silbertinte, Nano-Kupfertinte oder Nano-Goldtinte. Insbesondere werden in dem vierten Herstellungsschritt Leiterbahnen gedruckt und/oder Durchkontaktierungen in Silizium-, Mold-, Keramik- oder Polymersubstraten gefüllt. Insbesondere werden während des Inkjet-Druckprozesses mehrere Strukturen gleichzeitig gedruckt, wobei ein Inkjet-Druckkopf bevorzugt bis zu 500 Düsen zum Aufbringen des Ausgangsmaterials aufweist. Insbesondere ist es vorteilhaft möglich, dass durch Mehrdüsendruck mehrere Baugruppen gleichzeitig bedruckt werden.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem zweiten Herstellungsschritt eine Kontaktierungsaussparung in dem wenigstens einen Bauelement ausgebildet wird, wobei in dem vierten Herstellungsschritt das Ausgangsmaterial in die Kontaktierungsaussparung eingebracht wird, wobei in dem fünften Herstellungsschritt eine elektrisch leitfähige Kontaktierung zur Kontaktierung des wenigstens einen Bauelements aus dem in die Kontaktierungsaussparung eingebrachten Ausgangsmaterial gebildet wird.
- Hierdurch ist es vorteilhaft möglich, dass das Ausgangsmaterial derart aufgedruckt wird, dass die in dem fünften Herstellungsschritt gebildete Struktur eine Verdrahtungsstruktur, eine Kontaktierungsstruktur und/oder eine weitere funktionale Struktur umfasst. Die Kontaktierungsstruktur umfasst insbesondere eine Silizium-Durchkontaktierung (Through-Silicon-Via, TSV) des wenigstens einen Bauelements, eine Ummantelungs-Durchkontaktierung (Through-Mold-Via, TMV) des wenigstens einen Bauelements. Die Verdrahtungsstruktur umfasst insbesondere eine Leiterbahnstruktur auf dem Trägersubstrat und/oder dem wenigstens einen Bauelement als Bonddrahtersatz.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem zweiten Herstellungsschritt die Kontaktierungsaussparung als Durchgangsloch in dem wenigstens einen Bauelement ausgebildet wird, wobei sich das Durchgangsloch insbesondere durch eine Bauelementummantelung und/oder ein Halbleitersubstrat des wenigstens einen Bauelements erstreckt, wobei insbesondere aus dem in die Kontaktierungsaussparung eingebrachten Ausgangsmaterial eine elektrisch leitfähige Durchkontaktierung in dem wenigstens einen Bauelement gebildet wird.
- Hierdurch ist es vorteilhaft möglich, dass der Verdrahtungsprozess und Via-Fill-Prozess in einem Verarbeitungsschritt (Back-End), der auf das Zerteilen des Wafers zur Bereitstellung des wenigstens einen Bauelements folgt, durchgeführt werden kann. Hierdurch wird in vorteilhafter Weise die Kontamination der Bauelemente verringert oder aufgehoben.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass das wenigstens eine Bauelement ein erstes Stapelelement und ein zweites Stapelelement umfasst, wobei in dem zweiten Herstellungsschritt das zweite Stapelelement entlang einer zu einer Haupterstreckungsebene des Trägersubstrats im Wesentlichen senkrechten Normalrichtung derart zwischen dem Trägersubstrat und dem ersten Stapelelement angeordnet wird, dass das erste Stapelelement und das zweite Stapelelement in einem ersten Bereich überlappen, wobei das zweite Stapelelement in einem zweiten Bereich, entlang einer zur Haupterstreckungsebene im Wesentlichen parallelen Tangentialrichtung, über das erste Stapelelement hinausragt.
- Hierdurch ist es vorteilhaft möglich, durch eine gestapelte Anordnung des wenigstens einen Bauelements eine Platzersparnis der gesamten Baugruppe im Vergleich zum Drahtbonden zu erreichen. Besonders bevorzugt umfasst das wenigstens eine Bauelement zwei Stapelelemente oder Mikrochipelemente, die über die elektrisch leitfähige Struktur miteinander verbunden sind oder unabhängig voneinander elektrisch kontaktierbar sind, wobei die elektrisch leitfähige Struktur über Kanten und Stufen verläuft (Treppenstufenform). Beispielsweise ist das erste und/oder zweite Stapelelement ein mikroelektromechanisches System (MEMS) und/oder integrierter Schaltkreis (ASIC), welche übereinander gestapelt und über die Struktur elektrisch leitfähig kontaktierbar sind.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem vierten Herstellungsschritt das Ausgangsmaterial derart auf das Trägersubstrat, auf das erste Stapelelement und/oder auf das zweite Stapelelement aufgedruckt wird, dass durch die Struktur das erste und/oder zweite Stapelelements elektrisch kontaktierbar ist, wobei insbesondere die Struktur treppenstufenförmig oder rampenförmig von dem Trägersubstrat zum ersten und/oder zweiten Stapelelement verläuft.
- Hierdurch ist es vorteilhaft möglich, eine Platzersparnis dadurch zu erreichen, dass die Struktur über Stufen gedruckt wird.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem fünften Herstellungsschritt das Ausgangsmaterial ausgehärtet und bei einer Sintertemperatur gesintert wird, wobei insbesondere die Sintertemperatur zwischen 50 ºC und 500 ºC, bevorzugt zwischen 75 ºC und 400 ºC, besonders bevorzugt zwischen 100 ºC und 300 ºC, beträgt.
- Hierdurch ist es vorteilhaft möglich, ein kostengünstiges Verfahren bereitzustellen, wobei keine Vakuumvorrichtung zur Erzeugung eines Vakuums benötigt wird, um die Struktur auszubilden. Des Weiteren kann der vierte Herstellungsschritt bei Zimmertemperatur erfolgen.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem vierten Herstellungsschritt das fließfähige Ausgangsmaterial derart auf das Trägersubstrat aufgedruckt wird, dass in dem fünften Herstellungsschritt aus dem Ausgangsmaterial eine elektrisch funktionale weitere Struktur gebildet wird, wobei insbesondere die elektrisch funktionale weitere Struktur einen Widerstand, einen Kondensator, eine Spule und/oder einen Transistor aufweist.
- Hierdurch ist es vorteilhaft möglich, zusätzlich die weitere Struktur in der Baugruppe auszubilden.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass in dem vierten Herstellungsschritt ein fließfähiges, elektrisch isolierendes, weiteres Ausgangsmaterial in dem Druckprozess verwendet wird, wobei in dem fünften Herstellungsschritt aus dem weiteren Ausgangsmaterial eine elektrisch isolierende Isolationsstruktur gebildet wird, wobei insbesondere das elektrisch isolierende Ausgangsmaterial eine Tinte oder Paste ist.
- Hierdurch ist es vorteilhaft möglich, unterschiedliche Strukturen zu drucken. Insbesondere wird zur Erzeugung der elektrisch funktionalen weiteren Struktur sowohl eine elektrisch leitfähige Tinte als auch eine elektrisch isolierende weitere Tinte bzw. dielektrische weitere Tinte verwendet.
- Gemäß einer weiteren bevorzugten Weiterbildung ist vorgesehen, dass die Baugruppe ein Multichipmodul ist, wobei ein Lab-on-Chip-Element und/oder eine Mikrobatterie und/oder eine Leuchtdiode auf dem Trägersubstrat angeordnet wird, wobei das wenigstens eine Bauelement ein mikroelektromechanisches Bauelement ist, wobei das Lab-on-Chip-Element und/oder die Mikrobatterie und/oder die Leuchtdiode und/oder das mikroelektromechanische Bauelement durch die Struktur miteinander verbunden werden.
- Hierdurch ist es vorteilhaft möglich, das Verfahren zum Herstellen einer Baugruppe für eine heterogene Integration verschiedener Komponenten einzusetzen, d.h. beispielsweise, dass ein mikroelektromechanischer Sensor mit einem Labon-Chip Substrat oder ein Polymersubstrat mit einer Halbleiterstruktur – wie Organische-LEDs, Mikrospiegel, Mikrobatterien, etc. – kombiniert bzw. elektrisch leitfähig miteinander verbunden wird.
- Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Kurze Beschreibung der Zeichnungen
- Es zeigen
-
1 bis5 verschiedene Baugruppen gemäß dem Stand der Technik und -
6 bis9 Baugruppen gemäß unterschiedlicher Ausführungsformen der vorliegenden Erfindung. - Ausführungsform(en) der Erfindung
- In den verschiedenen Figuren sind gleiche Teile stets mit den gleichen Bezugszeichen versehen und werden daher in der Regel auch jeweils nur einmal benannt bzw. erwähnt.
- In
1 bis5 sind verschiedene Baugruppen gemäß dem Stand der Technik dargestellt.1 zeigt ein Bauelement200 , welches auf einem Substrat210 angeordnet ist. Hier besteht das Bauelement200 aus einem MEMS-Element221 und einem auf dem MEMS-Element221 gestapelten ASIC-Element222 . Hier liegt eine Umverdrahtung des MEMS-Elements221 und des ASIC-Elements222 über Bonddrähte241 vor. Das Stapeln und Durchkontaktieren der einzelnen Elemente – wie beispielsweise Sensor, Sensorkappe oder ASIC – wird auch als 3D-Stacking oder 3D-Integration bezeichnet. Eine Möglichkeit der Durchkontaktierung eines mikroelektromechanischen Bauteils, welches ein Siliziumsubstrat aufweist, ist die Ausbildung einer sogenannten Silizium-Durchkontaktierung224 , welche auch als Through Silicon Via (TSV) bezeichnet wird. In2 ist eine kupfergefüllte TSV224 beispielhaft dargestellt.3 zeigt mittels Aerosol-Druck erzeugten Drahtbondersatz201 . Der Aerosol-Druck hat jedoch den Nachteil eines vergleichsweise langen Herstellungsprozesses. Weiterhin führt der ungewünschte Partikelstaub zu Kontaminationen der Bauelementoberfläche.4 zeigt eine Via-Auffüllung mittels Lotkugeln (Bezugszeichen224 ).5 zeigt eine Umverdrahtung und Via-Auffüllung mittels Kupfergalvanik. - In
6 bis9 sind Baugruppen1 gemäß unterschiedlicher Ausführungsformen der vorliegenden Erfindung dargestellt. -
6 zeigt eine Baugruppe1 als ein Multichipmodul, wobei die Baugruppe1 ein Trägersubstrat10 , ein Bauelement20 , eine aus einem aufgedruckten Ausgangsmaterial gebildete elektrisch leitfähige Struktur40 , eine elektrisch funktionale weitere Struktur40‘ , ein Lab-on-Chip-Element50 , eine Mikrobatterie60 und eine Leuchtdiode30 aufweist. Hier ist das Trägersubstrat10 beispielsweise ein Polymersubstrat. Das Bauelement20 weist hier ein Halbleitersubstrat28 – auf oder in dem beispielsweise ein MEMS-Element angeordnet ist – und ein weiteres Halbleitersubstrat28‘ – welches beispielsweise aus einem Kappenwafer gebildet ist – auf. Das Bauelement20 ist hier in einer mittels Spritzgussverfahren hergestellten Bauelementummantelung27 , welches auch als Moldgehäuse27 bezeichnet wird, angeordnet. Zur elektrischen Kontaktierung des Bauelements20 weist das Bauelement20 eine Kontaktierung24 , hier eine Ummantelungs-Durchkontaktierung (Through Mold Via, TMV)24 auf. Weiterhin ist das Bauelement über die Struktur40 elektrisch kontaktierbar – d.h. beispielsweise elektrisch leitfähig mit einem oder mehreren der anderen Bauelemente10 ,30 ,40 ,50 ,60 der Baugruppe1 verbunden. - In der in
6 dargestellten Ausführungsform weist die Struktur40 eine Verdrahtungsstruktur41 und eine Kontaktierungsstruktur42 auf, wobei die Kontaktierungsstruktur42 das TMV umfasst und an dem Bauelement20 angeordnet ist. Des Weiteren verläuft hier die Verdrahtungsstruktur41 im Wesentlichen auf dem Trägersubstrat10 . Hier ist die Verdrahtungsstruktur41 beispielhaft als Leiterbahnstruktur41 dargestellt. Die Struktur40 ist hier insbesondere aus einer mittels Inkjet-Druckprozesses aufgedruckten Tinte gebildet. Das bedeutet insbesondere, dass mittels des Druckprozesses in demselben Herstellungsschritt die Tinte derart aufgedruckt wird, dass in dem Heizprozess aus der aufgedruckten Tinte sowohl die Verdrahtungsstruktur41 als auch die Kontaktierungsstruktur42 zur Kontaktierung des Bauelements20 über die Struktur40 ausgebildet werden. Beispielsweise weist die Tinte als Metallmaterial ein Silbermaterial auf, sodass in dem Heizprozess durch Sinterung die Struktur40 als Silberstruktur ausgebildet wird. - Bevorzugt umfasst das Verfahren zum Herstellen einer Baugruppe
1 aus einem Trägersubstrat10 und wenigstens einem mikroelektronischen Bauelement20 die folgenden Schritte:
In einem ersten Herstellungsschritt wird ein Trägersubstrat10 bereitgestellt. Das Trägersubstrat ist insbesondere ein Bauelement oder ein eine Haupterstreckungsebene aufweisendes Substrat eines Wafers, bevorzugt ein Polymersubstrat. - In einem zweiten Herstellungsschritt wird das wenigstens eine mikroelektronische Bauelement
20 bereitgestellt. Hier umfasst das wenigstens eine Bauelement20 insbesondere ein mikroelektromechanisches Bauelement21 (MEMS-Element21 ) und/oder ein Lab-on-Chip-Element50 und/oder eine Mikrobatterie60 und/oder eine Leuchtdiode30 . Hier ist das MEMS-Element21 ein vereinzeltes MEMS-Element21 mit einer Bauelementummantelung27 , insbesondere mit einem Moldgehäuse27 . In dem zweiten Herstellungsschritt wird insbesondere mittels Laserdrilling ein Durchgangsloch zur Herstellung einer Ummantelungs-Durchkontaktierung (Through-Mold-Vias; TMV)24 strukturiert. - In einem dritten Herstellungsschritt wird das wenigstens eine Bauelement
20 mit dem Trägersubstrat10 verbunden. Hier wird das MEMS-Element21 auf das Trägersubstrat10 geklebt. Das Lab-on-Chip-Element50 und/oder die Mikrobatterie60 und/oder die Leuchtdiode30 werden in dem dritten Herstellungsschritt ebenfalls auf dem Trägersubstrat10 vor oder nach dem Aufkleben des MEMS-Elements21 angeordnet. - In einem vierten Herstellungsschritt wird ein Metallpartikel aufweisendes, fließfähiges, Ausgangsmaterial – hier eine elektrisch leitfähige Tinte – derart auf das Trägersubstrat
10 und auf das MEMS-Element21 und/oder das Lab-on-Chip-Element50 und/oder die Mikrobatterie60 und/oder die Leuchtdiode30 – hier mittels eine Inkjet-Druckprozesses – aufgedruckt, dass in einem nachfolgenden fünften Herstellungsschritt, während eines Heizprozesses, aus dem aufgebrachten Ausgangsmaterial eine elektrisch leitfähige Struktur40 zur elektrischen Kontaktierung des wenigstens einen Bauelements20 gebildet wird. Das bedeutet hier, dass im Druckprozess das Durchgangsloch zur Herstellung des TMV24 mit der Tinte gefüllt wird, wobei gleichzeitig auch die elektrisch leitfähige Verbindung des MEMS-Elements21 mit der Struktur40 über das TMV24 realisiert wird, wobei eine Leiterbahn der Verdrahtungsstruktur41 vom TMV24 auf das Trägersubstrat10 heruntergeführt und mit dem Lab-on-Chip-Element50 verbunden. Insbesondere verlaufen die aufgedruckten Leiterbahnen der Verdrahtungsstruktur41 schräg oder senkrecht bezüglich der Haupterstreckungsebene100 des Trägersubstrats10 über die Kanten des wenigstens einen Bauelements20 . - Die in
7 dargestellte Ausführungsform der erfindungsgemäßen Baugruppe1 entspricht im Wesentlichen der in6 dargestellten Ausführungsform, wobei hier eine mittels des Druckprozesses gebildete Verdrahtungsstruktur41 – beispielsweise eine Silberleiterbahn41 – auf einer Oberfläche des Bauelements20 angeordnet ist. Hier ist ein auf dem Bauelement20 angeordnetes Kontaktpad29 zur Kontaktierung des Bauelements20 über die Verdrahtungsstruktur41 mit einem auf dem Trägersubstrat10 angeordneten weiteren Kontaktpad29‘ elektrisch leitfähig verbunden. - Die in
8 dargestellte Ausführungsform der erfindungsgemäßen Baugruppe1 entspricht im Wesentlichen den bereits beschriebenen Ausführungsformen, wobei hier das Bauelement20 wenigstens ein erstes Stapelelement21 und ein zweites Stapelelement22 umfasst. Hier dargestellt sind insgesamt vier Stapelelemente21 ,22 , wobei die Stapelelemente beispielsweise integrierte Schaltkreise (ICs) oder andere Halbleiterchips sind. Hier ist das zweite Stapelelement22 entlang einer zu einer Haupterstreckungsebene100 des Trägersubstrats10 im Wesentlichen senkrechten Normalrichtung102 derart zwischen dem Trägersubstrat10 und dem ersten Stapelelement21 angeordnet, dass das erste Stapelelement21 und das zweite Stapelelement22 in einem ersten Bereich25 überlappen. Hierbei ist das insbesondere erste Stapelelement21 der oberste Halbleiterchip. das zweite Stapelelement22 ragt hier in einem zweiten Bereich26 , entlang einer zur Haupterstreckungsebene100 im Wesentlichen parallelen Tangentialrichtung101 , über das erste Stapelelement21 hinaus. Durch eine solche Anordnung wird in vorteilhafter Weise das Aufdrucken der Struktur40 in Form einer Treppenstufe ermöglicht, sodass mehrere gestapelte Chips21 ,22 in einem einzigen Prozessschritt miteinander elektrisch leitfähig verbunden oder über die Struktur40 elektrisch kontaktierbar sind. - In
9 ist eine Ausführungsform der Baugruppe1 dargestellt, die im Wesentlichen den bereits beschriebenen Ausführungsformen entspricht, wobei hier zusätzlich eine in dem Bauelement20 ausgebildete Durchkontaktierung24 dargestellt ist. Hier erstreckt sich die Durchkontaktierung24 des Bauelements20 durch das Moldgehäuse27 hindurch, sodass insbesondere ein innerhalb des Moldgehäuses angeordnetes weiteres Kontaktpad29‘ des Bauelements20 über die Durchkontaktierung24 mit einem auf dem Moldgehäuse27 angeordneten Kontaktpad29 elektrisch leitfähig verbunden ist. Hier ist die Durchkontaktierung24 als Teil der Kontaktierungsstruktur42 aus dem in dem Druckprozess aufgedruckten elektrisch leitfähigen Ausgangsmaterial gebildet. Hierbei verläuft insbesondere die Verdrahtungsstruktur41 zumindest teilweise auch auf dem Moldgehäuse27 des Bauelements20 . Durch das erfindungsgemäße Verfahren wird in vorteilhafter Weise eine gezielte lokale Benetzung des wenigstens einen Bauelements und/oder des Trägersubstrats erreicht.
Claims (11)
- Verfahren zum Herstellen einer Baugruppe (
1 ) aus einem Trägersubstrat (10 ) und wenigstens einem mikroelektronischen Bauelement (20 ), wobei in einem ersten Herstellungsschritt das Trägersubstrat (10 ) bereitgestellt wird, wobei in einem zweiten Herstellungsschritt das wenigstens eine mikroelektronische Bauelement (20 ) bereitgestellt wird, wobei in einem dritten Herstellungsschritt das wenigstens eine Bauelement (20 ) mit dem Trägersubstrat (10 ) verbunden wird, dadurch gekennzeichnet, dass in einem vierten Herstellungsschritt ein elektrisch leitfähiges, fließfähiges, Ausgangsmaterial derart auf das Trägersubstrat (10 ) und auf das wenigstens eine Bauelement (20 ) aufgebracht wird, dass in einem nachfolgenden fünften Herstellungsschritt, während eines Heizprozesses, aus dem aufgebrachten Ausgangsmaterial eine elektrisch leitfähige Struktur (40 ) zur elektrischen Kontaktierung des wenigstens einen Bauelements (20 ) gebildet wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in dem vierten Herstellungsschritt das fließfähige Ausgangsmaterial in einem Druckprozess auf das Trägersubstrat (
10 ) und auf das wenigstens eine Bauelement (20 ) aufgedruckt wird, wobei in dem fünften Herstellungsschritt die Struktur (40 ) aus dem aufgedruckten Ausgangsmaterial gebildet wird, wobei insbesondere das Ausgangsmaterial eine Tinte oder Paste ist, wobei insbesondere der Druckprozess ein Tintenstrahldruckverfahren ist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem zweiten Herstellungsschritt eine Kontaktierungsaussparung (
23 ) in dem wenigstens einen Bauelement (20 ) ausgebildet wird, wobei in dem vierten Herstellungsschritt das Ausgangsmaterial in die Kontaktierungsaussparung (23 ) eingebracht wird, wobei in dem fünften Herstellungsschritt eine elektrisch leitfähige Kontaktierung (24 ) zur Kontaktierung des wenigstens einen Bauelements (20 ) aus dem in die Kontaktierungsaussparung (23 ) eingebrachten Ausgangsmaterial gebildet wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem zweiten Herstellungsschritt die Kontaktierungsaussparung (
23 ) als Durchgangsloch in dem wenigstens einen Bauelement (20 ) ausgebildet wird, wobei sich das Durchgangsloch insbesondere durch ein Bauelementummantelung (27 ) und/oder ein Halbleitersubstrat (28 ,28‘ ) des wenigstens einen Bauelements (20 ) erstreckt, wobei insbesondere aus dem in die Kontaktierungsaussparung (23 ) eingebrachten Ausgangsmaterial eine elektrisch leitfähige Durchkontaktierung (24 ) in dem wenigstens einen Bauelement (20 ) gebildet wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das wenigstens eine Bauelement (
20 ) ein erstes Stapelelement (21 ) und ein zweites Stapelelement (22 ) umfasst, wobei in dem zweiten Herstellungsschritt das zweite Stapelelement (22 ) entlang einer zu einer Haupterstreckungsebene (100 ) des Trägersubstrats (10 ) im Wesentlichen senkrechten Normalrichtung (102 ) derart zwischen dem Trägersubstrat (10 ) und dem ersten Stapelelement (21 ) angeordnet wird, dass das erste Stapelelement (21 ) und das zweite Stapelelement (22 ) in einem ersten Bereich (25 ) überlappen, wobei das zweite Stapelelement (22 ) in einem zweiten Bereich (26 ), entlang einer zur Haupterstreckungsebene (100 ) im Wesentlichen parallelen Tangentialrichtung (101 ), über das erste Stapelelement (21 ) hinausragt. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem vierten Herstellungsschritt das Ausgangsmaterial derart auf das Trägersubstrat (
10 ), auf das erste Stapelelement (21 ) und/oder auf das zweite Stapelelement (22 ) aufgedruckt wird, dass durch die Struktur (40 ) das erste und/oder zweite Stapelelements (21 ,22 ) elektrisch kontaktierbar ist, wobei insbesondere die Struktur (40 ) treppenstufenförmig oder rampenförmig von dem Trägersubstrat (10 ) zum ersten und/oder zweiten Stapelelement (21 ,22 ) verläuft. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem fünften Herstellungsschritt das Ausgangsmaterial ausgehärtet und bei einer Sintertemperatur gesintert wird, wobei insbesondere die Sintertemperatur zwischen 50 ºC und 500 ºC, bevorzugt zwischen 75 ºC und 400 ºC, besonders bevorzugt zwischen 100 ºC und 300 ºC, beträgt.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem vierten Herstellungsschritt das fließfähige Ausgangsmaterial derart auf das Trägersubstrat (
10 ) aufgedruckt wird, dass in dem fünften Herstellungsschritt aus dem Ausgangsmaterial eine elektrisch funktionale weitere Struktur (40’ ) gebildet wird, wobei insbesondere die elektrisch funktionale weitere Struktur (40‘ ) einen Widerstand, einen Kondensator, eine Spule und/oder einen Transistor aufweist. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem vierten Herstellungsschritt ein fließfähiges, elektrisch isolierendes, weiteres Ausgangsmaterial in dem Druckprozess verwendet wird, wobei in dem fünften Herstellungsschritt aus dem weiteren Ausgangsmaterial eine elektrisch isolierende Isolationsstruktur gebildet wird, wobei insbesondere das elektrisch isolierende Ausgangsmaterial eine Tinte oder Paste ist.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Baugruppe (
1 ) ein Multichipmodul ist, wobei ein Lab-on-Chip-Element (50 ) und/oder eine Mikrobatterie (60 ) und/oder eine Leuchtdiode (30 ) auf dem Trägersubstrat (10 ) angeordnet wird, wobei das wenigstens eine Bauelement (20 ) ein mikroelektromechanisches Bauelement (21 ) ist, wobei das Lab-on-Chip-Element (50 ) und/oder die Mikrobatterie (60 ) und/oder die Leuchtdiode (30 ) und/oder das mikroelektromechanische Bauelement (20 ) durch die Struktur (40 ) miteinander verbunden werden. - Baugruppe (
1 ), hergestellt nach einem Verfahren gemäß einem der vorhergehenden Ansprüche, wobei die Baugruppe (1 ) ein Trägersubstrat (10 ) und wenigstens ein auf dem Trägersubstrat (10 ) angeordnetes mikroelektronisches Bauelemente (20 ) aufweist, dadurch gekennzeichnet, dass die Baugruppe (1 ) eine in einem Druckprozess erzeugte Struktur (40 ) zur elektrischen Kontaktierung des wenigstens einen Bauelements (20 ) aufweist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102013223493.7A DE102013223493A1 (de) | 2013-11-18 | 2013-11-18 | Verfahren zum Herstellen einer Baugruppe |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102013223493.7A DE102013223493A1 (de) | 2013-11-18 | 2013-11-18 | Verfahren zum Herstellen einer Baugruppe |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102013223493A1 true DE102013223493A1 (de) | 2015-05-21 |
Family
ID=53184349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013223493.7A Ceased DE102013223493A1 (de) | 2013-11-18 | 2013-11-18 | Verfahren zum Herstellen einer Baugruppe |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102013223493A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN118039460A (zh) * | 2024-04-15 | 2024-05-14 | 绵阳新能智造科技有限公司 | 一种硅晶片增厚的方法 |
-
2013
- 2013-11-18 DE DE102013223493.7A patent/DE102013223493A1/de not_active Ceased
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN118039460A (zh) * | 2024-04-15 | 2024-05-14 | 绵阳新能智造科技有限公司 | 一种硅晶片增厚的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102015105952B4 (de) | Halbleitereinrichtung und Verfahren | |
DE10201781B4 (de) | Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben | |
DE102013018192B4 (de) | Vergrabene, für Entkopplungskondensatoren verwendete TSV | |
DE102011001304B4 (de) | Bauelement und Verfahren zur Herstellung eines Bauelements | |
DE10018358B4 (de) | Halbleiter-Bauteil und dessen Herstellungsverfahren | |
DE102020108851B4 (de) | Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung | |
DE10137184B4 (de) | Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil | |
DE102009044712B4 (de) | Halbleiter-Bauelement | |
DE102011053161B4 (de) | Verfahren und system zum führen von elektrischen verbindungen von halbleiterchips | |
DE102014119230A1 (de) | Vorstehende Kontakthöckerpads für Bond-auf-Leitungs-Prozessierung | |
DE102013103140A1 (de) | Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung | |
DE102014111420A1 (de) | Gemoldetes Halbleitergehäuse mit Rückseitennacktchipmetallisierung | |
DE102005041452A1 (de) | Dreidimensional integrierte elektronische Baugruppe | |
DE102009041463A1 (de) | Halbleitervorrichtung mit mehreren Halbleitersubstraten und Verfahren zu deren Fertigung | |
EP0855090A1 (de) | Multichipmodul | |
DE102018127067A1 (de) | Elektronikkarte einschließlich Multi-Chip-Modul | |
EP3062343A1 (de) | Verfahren zum herstellen eines halbleitermoduls | |
DE102005003125A1 (de) | Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung | |
DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
DE102020108846B4 (de) | Chip-zu-chip-verbindung in der verkapselung eines vergossenen halbleitergehäuses und verfahren zu dessen herstellung | |
DE102013223493A1 (de) | Verfahren zum Herstellen einer Baugruppe | |
DE102013106438B4 (de) | Chipanordnungen | |
DE102009043520A1 (de) | Halbleiterbauelement | |
DE102008032953A1 (de) | Integrierte Schaltung, Schaltungssystem und Herstellungsverfahren | |
DE102009002376A1 (de) | Multichip-Sensormodul und Verfahren dessen Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R002 | Refusal decision in examination/registration proceedings | ||
R003 | Refusal decision now final |