DE102013111022B4

DE102013111022B4 - Transistor mit reduzierter Ladung

Info

Publication number: DE102013111022B4
Application number: DE102013111022.3A
Authority: DE
Inventors: Cedric OUVRARD; Ralf Siemieniec
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2012-10-06
Filing date: 2013-10-04
Publication date: 2018-06-14
Anticipated expiration: 2033-10-05
Also published as: US20140097478A1; CN103715239B; CN103715239A; US8946787B2; DE102013111022A1

Abstract

Transistorbauelement, aufweisend:eine Driftgebietsschicht (104), die auf einem Substrat (102) angeordnet ist, wobei die Driftgebietsschicht (104) ein erstes Gebiet (202) und ein zweites Gebiet (204) beinhaltet, wobei das Substrat (102) an ein Drain (120) gekoppelt ist;ein hinteres oder rückseitiges Gate (114), das am ersten Gebiet (202) der Driftgebietsschicht (104) gebildet ist;einen Kanal (110), der das hintere oder rückseitige Gate (114) überdeckt;ein oberes Gate (112), das den Kanal (110) überdeckt, wobei das obere Gate (112) mindestens einen Abschnitt des ersten Gebiets (202) der Driftgebietsschicht (104) überdeckt, ohne das zweite Gebiet (204) der Driftgebietsschicht (104) vollständig zu überdecken.

Description

ALLGEMEINER STAND DER TECHNIK
Innerhalb einer Transistorstruktur bildet sich während des Betriebs des Transistors, zum Beispiel basierend auf der Kapazität der Struktur, möglicherweise eine Ladung. Bei einigen Transistoren, etwa bei einigen Sperrschicht-Feldeffekttransistor(JFET)-Bauelementen, entstehen innerhalb der Bauelemente möglicherweise Gebiete mit elektrischer Ladung, wenn die Anordnung der Bauelementstruktur Elemente beinhaltet, die derart angeordnet sind, dass sie ein kapazitives Ergebnis haben. Zum Beispiel entsteht möglicherweise zwischen dem Gate und dem Drain oder dem Gate und der Source des Transistorbauelements eine Ladung.
Eine innerhalb des Transistorbauelements gebildete Ladung hat eventuell unerwünschte Auswirkungen, vor allem wenn sich der Betrag der Ladung erhöht. Zum Beispiel verlangsamt eine größere Ladung zwischen dem Gate und dem Drain eventuell die Bauelementschaltzeiten. Zusätzlich wird, wenn das Verhältnis der elektrischen Ladung zwischen dem Gate hin zum Drain und dem Gate hin zur Source zu groß wird, eventuell eine unerwartete Einschaltung des Bauelements ausgelöst. Daher ist die Leistung des Transistorbauelements basierend auf der immer größer werdenden Ladung innerhalb des Bauelements eventuell eingeschränkt.
Ein beispielhafter JFET ist in der Druckschrift US 6 522 012 B2 beschrieben.
Figurenliste
Die ausführliche Beschreibung wird mit Bezug auf die beiliegenden Figuren dargelegt. In den Figuren identifiziert/identifizieren die Stelle(n) eines Bezugszeichens ganz links die Figur, in der das Bezugszeichen zuerst erscheint. Durch die Nutzung derselben Bezugszeichen in unterschiedlichen Figuren werden ähnliche oder identische Teile angezeigt.
Für diese Erörterung werden die in den Figuren veranschaulichten Bauelemente und Systeme als eine Vielzahl von Komponenten aufweisend gezeigt. Verschiedene Implementierungen von Bauelementen und/oder Systemen, wie hierin beschrieben, beinhalten möglicherweise weniger Komponenten und liegen dennoch im Schutzbereich der Offenbarung. Alternativ beinhalten andere Implementierungen von Bauelementen und/oder Systemen möglicherweise zusätzliche Komponenten oder verschiedene Kombinationen der beschriebenen Komponenten und liegen dennoch im Schutzbereich der Offenbarung.

1 ist eine Profilansicht eines Abschnitts einer beispielhaften Transistorstruktur, die mehrere Zellen aufweist, nach einer Implementierung. Der Abschnitt der beispielhaften Transistorstruktur wird so gezeigt, dass dort Einzelheiten an Zellen der Transistorstruktur hervorgehoben werden.
2A ist eine Profilansicht eines Abschnitts der beispielhaften Transistorstruktur von 1 nach einer Implementierung. Die Abbildung von 2A stellt eine Hälfte einer Transistorzelle dar.
2B ist eine Profilansicht eines Abschnitts einer beispielhaften Transistorstruktur nach einer anderen Implementierung. Die Abbildung von 2B stellt eine Hälfte einer Transistorzelle mit reduzierter Ladung und/oder Kapazität nach der Implementierung dar.
3 zeigt zwei Graphen, die eine beispielhafte Leistung eines Transistorbauelements nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Differenz der Kapazität des Transistorbauelements mit und ohne Anwendung der hierin beschriebenen Techniken. Der untere Graph veranschaulicht die Gate-Drain-Ladung eines ersten beispielhaften Transistorbauelements für verschiedene Überlappungen des oberen Gates und drei Tiefen des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden.
4 zeigt zwei Graphen, die eine beispielhafte Leistung eines Transistorbauelements nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Gate-Drain-Ladung eines zweiten beispielhaften Transistorbauelements für verschiedene Überlappungen des oberen Gates und drei Tiefen des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden. Der untere Graph veranschaulicht den Drain-Source-Durchlasswiderstand des Transistorbauelements für verschiedene Überlappungen des oberen Gates und drei Tiefen des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden.
5 zeigt zwei Graphen, die eine beispielhafte Leistung eines Transistorbauelements nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Steuerkennlinien des Transistorbauelements mit und ohne Anwendung der hierin beschriebenen Techniken. Der untere Graph veranschaulicht die Durchbruchkennlinien des Transistorbauelements mit und ohne Anwendung der hierin beschriebenen Techniken.
6 zeigt zwei Graphen, die eine beispielhafte Leistung eines Transistorbauelements nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Durchbruchspannung eines Transistorbauelements für verschiedene Überlappungen des oberen Gates und drei Tiefen des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden. Der untere Graph veranschaulicht die Abschnürspannung des Transistorbauelements für verschiedene Überlappungen des oberen Gates und drei Tiefen des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden.
7 zeigt Profilansichten von zwei beispielhaften Transistorbauelementimplementierungen der hierin beschriebenen Techniken und Bauelemente.
8 zeigt Profilansichten von zwei weiteren beispielhaften Transistorbauelementimplementierungen der hierin beschriebenen Techniken und Bauelemente.
9 ist ein Ablaufschema, das einen beispielhaften Prozess zum Reduzieren der Kapazität und/oder der Ladung in einem Transistorbauelement nach einer Implementierung veranschaulicht.

AUSFÜHRLICHE BESCHREIBUNG
Überblick
Repräsentative Implementierungen von Bauelementen und Techniken stellen eine Transistoranordnung mit reduzierter Ladung bereit. Die Gate-Drain-Ladung zum Beispiel und/oder die Gate-Drain-Kapazität einer Transistorstruktur können durch Minimieren einer Überlappung einer Struktur eines oberen Gates mit Bezug auf einen Drain des Transistors reduziert werden.
In einer Implementierung ist ein oberes Gate zusammen mit einem hinteren Gate angeordnet, um den Kanal des Transistors zu verarmen, wenn eine voreingestellte Spannung zwischen dem Gate und der Source des Transistors angelegt ist. Das obere Gate ist möglicherweise so angeordnet, dass es mindestens einen Abschnitt des hinteren Gates überlappt, um den Kanal abzuschnüren. Jedoch ist das obere Gate in einer Implementierung möglicherweise so angeordnet, dass es ein den Drain überdeckendes Gebiet des Transistors nicht vollständig überlappt. Der Grad der Überlappung des oberen Gates über dem Draingebiet bestimmt die Gate-Drain-Kapazität des Transistors sowie die Gate-Drain-Ladung, die möglicherweise gebildet wird.
Verschiedene Implementierungen und Anordnungen eines Transistorbauelements werden in dieser Offenbarung erörtert. Techniken und Bauelemente werden mit Bezug auf beispielhafte quasivertikale Sperrschicht-Feldeffekttransistor(JFET)-Bauelemente erörtert, welche in den Figuren veranschaulicht werden. Jedoch ist dies nicht einschränkend zu verstehen und soll eine vereinfachte Erörterung und eine zweckmäßige Veranschaulichung ermöglichen. Die erörterten Techniken und Bauelemente sind anwendbar auf beliebige verschiedene Transistorbauelementaufbauten, -strukturen und dergleichen (z. B. Metall-Oxid-Halbleiter-FET (MOSFET), Metall-Isolator-Halbleiter-FET (MISFET), Metall-Halbleiter-FET (MESFET), Isolierschicht-FET (IGFET), Isolierschicht-Bipolartransistor (IGBT) usw.) sowie andere Halbleiterbauelemente (z. B. Halbleiterdioden usw.) und liegen dennoch im Schutzbereich der Offenbarung. Zur einfacheren Erörterung wird hierin für alle solchen Bauelemente der Oberbegriff „Transistor“ genutzt.
Implementierungen werden unter Nutzung mehrerer Beispiele unten ausführlicher erläutert.
Beispielhafte Transistorstruktur
1 ist eine perspektivische Ansicht eines Abschnitts einer beispielhaften Transistorstruktur 100, die mehrere Zellen aufweist, nach einer Implementierung. Die Abbildung von 1 zeigt von links nach rechts eine halbe Transistorzelle, eine ganze Transistorzelle, eine Abschlussgebietszelle und eine Sperrschichtabschlusszone (Junction Termination Extension, JTE) an einem Rand der Transistorstruktur 100. Die hierin mit Bezug auf die Transistorstruktur 100 beschriebenen Techniken, Komponenten und Bauelemente sind nicht auf die Abbildung in 1 eingeschränkt und können auch auf andere Transistorstrukturaufbauten angewendet werden, ohne vom Schutzbereich der Offenbarung abzuweichen. In einigen Fällen werden gegebenenfalls weniger, zusätzliche oder alternative Komponenten genutzt, um die hierin beschriebenen Techniken zu implementieren. Es sollte sich verstehen, dass eine Transistorstruktur 100 als selbstständiges Bauelement oder als Bestandteil eines anderen Systems (z. B. in andere Komponenten, Systeme usw. integriert) implementiert sein kann.
Die veranschaulichte Transistorstruktur 100 in 1 wird als eine oder mehrere Transistor-„Zellen“ beinhaltend gezeigt und beschrieben. Eine Transistorzelle beinhaltet abhängig von den in der Zelle beinhalteten Komponenten möglicherweise ein oder mehrere Transistorbauelemente. Es wird eine beispielhafte Zelle gezeigt, die durch gestrichelte Linien begrenzt ist, die den Mittenabstand einer beispielhaften Zelle (zum Beispiel von einem Sourcekontakt zum nächsten Sourcekontakt) beschreiben. Eine Transistorstruktur 100 enthält möglicherweise eine Zelle oder mehrere Zellen. In einigen Implementierungen werden möglicherweise mehrere Zellen zusammen in einer Transistorstruktur 100 genutzt, um die Kosten und die Chipfläche zu minimieren, während die Kanaldichte der Transistorstruktur 100 maximiert wird. In verschiedenen Implementierungen besteht eine Transistorstruktur 100 möglicherweise aus mehreren Zellen, die in Zeilen, Matrizen und dergleichen angeordnet sind. Dementsprechend können Zellen verschiedene Formen haben, einschließlich Streifen, Vielecken und so weiter. In einigen Implementierungen haben Zellen möglicherweise unregelmäßige Formen.
In verschiedenen Implementierungen beinhaltet ein in einer Zelle beinhaltetes Transistorbauelement möglicherweise eine Substratschicht 102, ein Driftgebiet 104 (auch als Masse, Bulk usw. bezeichnet), ein Wannengebiet 106, ein Sourcegebiet 108, ein Kanalgebiet 110, ein oberes Gate 112, ein hinteres oder rückseitiges Gate 114, ein Stromflussgebiet 116 des Driftgebiets 104, eine oder mehrere Metallisierungsschichten 118, ein Draingebiet 120, einen Sourcekontakt 122, einen Gate-Kontakt 124 und dergleichen. In alternativen Implementierungen beinhaltet ein Transistorbauelement möglicherweise alternative oder zusätzliche Komponenten oder weist möglicherweise andere Begrenzungen auf.
In verschiedenen Implementierungen bestehen viele der Komponenten einer Transistorstruktur 100 zum Beispiel möglicherweise aus einem p-Typ- oder einem n-Typ-Halbleitermaterial. In den Implementierungen bestehen das Sourcegebiet 108, das Kanal gebiet 110, das Driftgebiet 104 und das Substrat 102 möglicherweise aus einem Halbleitermaterial von demselben Typ (gegebenenfalls mit unterschiedlichen Dotierungsstärken). Das obere Gate 112 und das hintere Gate 106 bestehen möglicherweise aus einem Halbleitermaterial vom entgegengesetzten Typ (gegebenenfalls mit unterschiedlichen Dotierungsstärken). Die Halbleitermaterialien beinhalten zum Beispiel möglicherweise Gebiete mit Silicium, Germanium, Siliciumcarbid, Galliumnitrid oder einem anderen Material mit Halbleitereigenschaften. In einigen Implementierungen sind der Sourcekontakt 122 und der Gatekontakt 124 aus einem leitfähigen Material wie zum Beispiel einem Metall.
2A ist eine Profilansicht eines Abschnitts der beispielhaften Transistorstruktur 100 von 1 nach einer Implementierung. Die Abbildung von 2A stellt zum Beispiel eine Hälfte einer Transistorzelle dar, die vergrößert ist, um einige Einzelheiten zu zeigen. Der Übersichtlichkeit und Einfachheit der Erörterung halber werden in 2A nicht alle Komponenten aus 1 veranschaulicht. Die beispielhafte Transistorstruktur 100 der 1 und 2A zeigt eine quasivertikale Anordnung. Zum Beispiel sind einige der Komponenten der Transistorstruktur 100 vertikal angeordnet (z. B. der Drain 120, das Substrat 102, das Driftgebiet 104, die Wanne 106, das Sourcegebiet 108 und das Gate 124) und andere Komponenten sind eher lateral angeordnet (z. B. der Kanal 110 und der Sourcekontakt 122). Dies ist ein Beispiel und ist nicht einschränkend zu verstehen. In alternativen Implementierungen ist die Transistorstruktur 100 möglicherweise in verschiedenen unterschiedlichen Konfigurationen angeordnet und liegt dennoch im Schutzbereich der Offenbarung.
Falls die Substratschicht 102 beinhaltet ist, ist sie möglicherweise in elektrischem Kontakt mit dem Drain 120 und dem Driftgebiet 104. Zum Beispiel weist die Substratschicht 102 möglicherweise denselben Dotierungstyp auf wie das Driftgebiet 104. In der Zeichnung von 1 handelt es sich beim Substrat 102 um ein n-Typ-Substrat und beim Driftgebiet 104 um eine n-Typ-Schicht. In alternativen Implementierungen weisen das Substrat 102 und das Driftgebiet 104 stattdessen möglicherweise eine p-Typ-Dotierung auf.
In einer Implementierung weist das Wannengebiet 106 einen zum Driftgebiet 104 (zum Beispiel n-Typ) entgegengesetzten Dotierungstyp (zum Beispiel p-Typ) auf. In verschiedenen Implementierungen beinhaltet die Wanne 106 auch das hintere Gate 114. In einer Implementierung umfasst das hintere Gate 114 ein an den Kanal 110 angrenzendes Gebiet, das angeordnet ist, um das Schließen oder Öffnen des Kanals 110 entsprechend einer angelegten Spannung an der Source 122 und/oder dem Gate 124 zu unterstützen. In einer Implementierung beinhaltet die Schicht über dem hinteren Gate 114 das Kanalgebiet 110. Das Kanalgebiet 110 weist möglicherweise denselben Dotierungstyp auf wie das Driftgebiet 104 und geht möglicherweise in das Driftgebiet 104 über.
Zum Beispiel zeigt die Abbildung von 1 einen beispielhaften Stromfluss durch die Transistorstruktur 100. In verschiedenen Implementierungen fließt Strom basierend auf einem Potenzial zwischen der Source 122 und dem Drain 120 durch den Transistor. Der Strom fließt vom Drain 120 durch das Substrat 102 und das Driftgebiet 104 zum Stromflussgebiet 116 des Driftgebiets 104. Der Strom fließt dann zum Kanalgebiet 110, das sich allgemein über dem hinteren Gate 114 befindet. Falls der Kanal 110 offen ist, fließt der Strom vom Kanalgebiet 110 zum Sourcegebiet 108 und dann zum Sourcekontakt 122.
In einer Implementierung, wie in den 1 und 2A gezeigt, befindet sich das obere Gate 112 allgemein über dem Kanalgebiet 110. Das obere Gate 112 ist elektrisch an den Gatekontakt 124 gekoppelt und weist denselben Dotierungstyp auf wie das hintere Gate 114 (und den zum Kanal 110 und zum Driftgebiet 104 entgegengesetzten Dotierungstyp). In einer Implementierung schnürt das obere Gate 112 zusammen mit dem hinteren Gate 114, indem zwischen dem Sourcekontakt 122 und dem Gatekontakt 124 eine vorausgewählte Spannung angelegt wird, den Kanal 110 ab und beendet Stromfluss durch den Kanal 110 (oder reduziert Stromfluss oder verhindert Stromfluss durch den Kanal 110). Wenn die vorausgewählte Spannung von zwischen dem Sourcekontakt 122 und dem Gatekontakt 124 abgenommen wird, öffnet sich der Kanal 110 und stellt Stromfluss durch den Kanal 110 wieder her (oder erhöht Stromfluss oder lässt Fließen von Strom durch den Kanal 110 zu).
In einer alternativen Implementierung ist die Transistorstruktur 100 möglicherweise so angeordnet, dass der Kanal 110 für Stromfluss geschlossen ist, es sei denn, an den Sourcekontakt 122 und den Gatekontakt 124 der Transistorstruktur 100 ist eine vorausgewählte Spannung angelegt. In anderen Implementierungen ist die Transistorstruktur 100 möglicherweise so angeordnet, dass an einen oder mehrere Kontakte (z. B. 120, 122, 124) der Transistorstruktur 100 andere Potenziale oder Ströme angelegt sind, damit durch die Transistorstruktur 100 Strom fließt.
Wie in den 1 und 2A gezeigt, befindet sich das obere Gate 112 allgemein möglicherweise über dem Kanalgebiet 110 und erstreckt sich möglicherweise über das Kanalgebiet 110 um eine Distanz („Xgate“) hinaus, um das Stromflussgebiet 116 und das Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, zu überlappen. In 2A wird die Überlappungsdistanz Xgate durch die gestrichelten Linien angezeigt. In verschiedenen Implementierungen basieren die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 100 auf der Distanz, um die sich das obere Gate 112 über das hintere Gate 114 hinaus erstreckt. Mit anderen Worten, die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 100 basieren auf der Überlappungsdistanz Xgate des oberen Gates 112 über dem Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt.
Beispielhafte Struktur eines Transistors mit reduzierter Ladung
In verschiedenen Implementierungen ist eine Transistorstruktur 100 möglicherweise so aufgebaut, dass die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 100 reduziert sind (woraus verbesserte Schaltzeiten und reduziertes oder eliminiertes unbeabsichtigtes Schalten resultieren), während die Leistungsmerkmale (z. B. Steuerkennlinie, Durchbruchspannung usw.) der Transistorstruktur 100 aufrechterhalten werden.
2B ist eine Profilansicht eines Abschnitts einer beispielhaften Transistorstruktur 200 nach einer Implementierung. In der Implementierung umfasst die Transistorstruktur 200 die Transistorstruktur 100, wie oben beschrieben, außer mit angeglichenen Dimensionen des oberen Gates 112. In einer Implementierung werden durch Angleichen einer oder mehrerer Dimensionen des oberen Gates 112 die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 100 reduziert. Die Transistorstruktur 200 wird in 2B mit einer Skala veranschaulicht, die beispielhafte Dimensionen der Transistorstruktur 200 in Mikrometern (µm) zeigt. Dies ist ein Beispiel und ist nicht einschränkend zu verstehen. In verschiedenen Implementierungen weist eine Transistorstruktur 200 möglicherweise andere Dimensionen auf und liegt dennoch im Schutzbereich der Offenbarung.
Die mit Bezug auf eine Transistorstruktur 200 beschriebenen Techniken und Bauelemente sind auch auf ein einzelnes Transistorbauelement und dergleichen anwendbar. Zum Beispiel zeigt die Abbildung von 2B eine halbe Transistorzelle einer Transistorstruktur 200. Dies ist nicht einschränkend zu verstehen, und die offenbarten Techniken und Bauelemente sind auch auf andere einzelne Transistoren oder Kombinationen von mehreren Transistoren anwendbar.
Wie in 2B gezeigt, wird eine Transistorstruktur 200 oder ein einzelnes Transistorbauelement gegebenenfalls bezüglich eines ersten Gebiets 202 und eines zweiten Gebiets 204 erörtert. Die Abgrenzung des ersten Gebiets 202 und des zweiten Gebiets 204, wie in 2B veranschaulicht, ist zu Erörterungszwecken verallgemeinert. Allgemein ist vorgesehen, dass das erste Gebiet 202 die Wanne 106 und das hintere Gate 114 beinhaltet, und es ist vorgesehen, dass das zweite Gebiet 204 das Stromflussgebiet 116 des Driftgebiets 104 und den Abschnitt des Draingebiets 120, der unterhalb des Stromflussgebiets 116 liegt, beinhaltet. In verschiedenen Implementierungen beinhalten das erste Gebiet 202 und/oder das zweite Gebiet 204 möglicherweise mehr oder weniger der Transistorstruktur 200. Weiter überlappen sich die Gebiete (202, 204) in alternativen Implementierungen möglicherweise an einer oder mehreren Stellen.
Mit Bezug auf 2B beinhaltet eine Transistorstruktur 200 in einer Implementierung eine auf einem Substrat 102 angeordnete Driftgebietsschicht 104 (wie in 1 gezeigt). Die Driftgebietsschicht 104 beinhaltet ein erstes Gebiet 202 und ein zweites Gebiet 204, und das Substrat 102 ist an einen Drain 120 gekoppelt. Ein hinteres Gate 114 wird am ersten Gebiet 202 der Driftgebietsschicht 104 gebildet. In einer Implementierung, wie oben erörtert, weisen das hintere Gate 114 und das obere Gate 112 einen ersten Dotierungstyp auf und die Driftgebietsschicht 104 und der Kanal 110 weisen einen zweiten Dotierungstyp auf.
In der Implementierung ist ein Kanal 110 so angeordnet, dass er das hintere Gate 114 überdeckt. In einem Beispiel ist der Kanal 110 elektrisch an das zweite Gebiet 204 der Driftgebietsschicht 104 gekoppelt, die an das Substrat 102 gekoppelt ist. Der Kanal 110 ist auch elektrisch an den Sourcekontakt 122 gekoppelt.
Ein oberes Gate 112 überdeckt den Kanal 110 und mindestens einen Abschnitt des ersten Gebiets 202 der Driftgebietsschicht 104, ohne das zweite Gebiet 204 der Driftgebietsschicht 104 vollständig zu überdecken. Wie oben erörtert, ist das obere Gate 112, wie in 2B gezeigt, möglicherweise so angeordnet, dass es das Kanalgebiet 110 und das hintere Gate 114 überdeckt. In einer Implementierung ist das obere Gate 112 elektrisch an den Gatekontakt 124 gekoppelt und das hintere Gate 114 ist elektrisch an den Sourcekontakt 122 gekoppelt.
Das obere Gate 112 ist mit dem hinteren Gate 114 möglicherweise angeordnet, um das Kanalgebiet 110 abzuschnüren (d. h. den Kanal 110 zu verarmen), wenn zum Beispiel eine voreingestellte Spannung zwischen dem Sourcekontakt 122 und dem Gatekontakt 124 angelegt ist. Dementsprechend sind das obere Gate 112 und das hintere Gate 114 möglicherweise im Wesentlichen aneinander ausgerichtet, wobei der Kanal 110 zwischen ihnen positioniert ist. In verschiedenen Implementierungen muss sich das obere Gate 112 nicht über das hintere Gate 114 hinaus erstrecken (d.h. in das zweite Gebiet 204 hinein erstrecken), um den Kanal 110 mit dem hinteren Gate 114 abzuschnüren.
Wie in 2B gezeigt, überlappt das obere Gate 112 das Stromflussgebiet 116 und einen Abschnitt des Draingebiets 120, der unterhalb des Stromflussgebiets 116 liegt, um eine Distanz Xgate. Mit anderen Worten, das obere Gate 112 überlappt das zweite Gebiet 204 um eine Distanz Xgate. In einer Implementierung ist die Distanz Xgate minimiert, um die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 200 zu reduzieren. Mit anderen Worten, das zweite Gebiet 204, das den Abschnitt des Draingebiets 120 beinhaltet, der unterhalb des Stromflussgebiets 116 liegt, wird nicht vollständig durch das obere Gate 112 überlappt. Je kleiner in einer Implementierung die Distanz Xgate, desto geringer die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 200.
In einer Implementierung, für welche auf die in 2B gezeigte Anordnung Bezug genommen wird, liegt die Überlappung Xgate des oberen Gates 112, das sich über das hintere Gate 114 hinaus erstreckt, im Bereich zwischen -10% und +50% der Breite des Stromflussgebiets 116. In alternativen Implementierungen und/oder Anordnungen weicht der Prozentanteil oder das Verhältnis der Überlappung Xgate des oberen Gates 112 möglicherweise von der Breite des Stromflussgebiets 116 ab.
In einer Implementierung beinhaltet das Transistorbauelement 200 auch ein Sourcegebiet 108, das mindestens einen Abschnitt des hinteren Gates 114 überdeckt. Das Sourcegebiet 108 ist an den Kanal 110 gekoppelt, das Sourcegebiet 108 ist an den Sourcekontakt 122 gekoppelt und der Kanal 110 ist an den Sourcekontakt 122 oder an das Sourcegebiet 108 oder an beide Gebiete gekoppelt. In einer Implementierung ist das Sourcegebiet 108 höher dotiert als das Driftgebiet 104 oder das Substrat 102. In einer Implementierung wird dadurch das Fließen von Strom vom Substrat 102, durch das Driftgebiet 104 und zum Sourcegebiet 108 begünstigt. In alternativen Implementierungen weist das Sourcegebiet 108 möglicherweise ein anderes Dotierungsmerkmal relativ zum Driftgebiet 104 und/oder zum Substrat 102 auf.
In verschiedenen Implementierungen beinhaltet eine Transistorstruktur 200 möglicherweise zusätzliche oder alternative Komponenten, um die offenbarten Ladungsreduzierungstechniken und -anordnungen zu erzielen.
Beispielhafte Leistungsmerkmale
Wie zuvor erwähnt, ist eine Transistorstruktur 200 (die ein einzelnes Transistorbauelement beinhaltet) möglicherweise so aufgebaut, dass die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorstruktur 200 (relativ zu einer Transistorstruktur 100) reduziert werden, während gewünschte Leistungsmerkmale (z. B. Steuerkennlinie, Durchbruchspannung usw.) aufrechterhalten werden. Diverse Graphen finden sich hierin, um dies zu veranschaulichen. Die meisten Graphen in den Figuren beinhalten zur einfacheren Erörterung und zur besseren Veranschaulichung der relativen Merkmale normierte Werte.
3 zeigt zwei Graphen, die eine beispielhafte Leistung einer Transistorstruktur 200 nach einer Implementierung veranschaulichen. Der obere Graph von 3 veranschaulicht die Differenz der Gate-Drain-Kapazität Cgd der Transistorstruktur 200 mit („verbessert“) und ohne („Standard“) Anwendung der hierin beschriebenen Techniken. Die x-Achse stellt die Drain-Source-Spannung Vds eines Bauelements mit einer beispielhaften Transistorstruktur 200 dar, das für ungefähr 650 V ausgelegt ist.
Wie im oberen Graphen von 3 gezeigt, ist die Gate-Drain-Kapazität Cgd des Bauelements mit der beispielhaften Transistorstruktur 200 im Wesentlichen reduziert, wenn das obere Gate 112 angeglichen (z.B. verkürzt usw.) ist, um die Überlappung des oberen Gates 112 auf das Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, zu minimieren.
In einer Implementierung resultiert aus der Reduzierung der Gate-Drain-Kapazität Cgd eine Reduzierung der Gate-Drain-Ladung Qgd innerhalb der Transistorstruktur 200. Dies wird für diverse Werte von Xgate (Überlappungsdistanz) und Ygate (Versenkungstiefe oder Schichtdicke des oberen Gates 112) im unteren Graphen von 3 veranschaulicht. In einer Implementierung wird die Versenkungstiefe Ygate des oberen Gates 112 bestimmt, indem ein Abschnitt (der Abschnitt, der das Draingebiet 120 überlappt, das unterhalb des Stromflussgebiets 116 liegt) des oberen Gates 112 bis zu einer gewünschten Dicke entfernt wird. In alternativen Implementierungen wird die Versenkungstiefe Ygate des oberen Gates 112 durch andere Techniken bestimmt, einschließlich Auftragung einer oder mehrerer Schichten oder eines oder mehrerer Gebiete über dem Kanalgebiet 110, Kombinationen von Auftragung und Entfernung und dergleichen.
Der untere Graph von 3 veranschaulicht die Gate-Drain-Ladung Qgd (in Nanocoulomb) einer beispielhaften Transistorstruktur 200 (ausgelegt für 1200 V) bei Anwendung der hierin beschriebenen Techniken. Der Graph zeigt die Gate-Drain-Ladung Qgd für verschiedene Überlappungen Xgate des oberen Gates 112 (in Mikrometer) und für drei beispielhafte Werte der Versenkungstiefe oder der Dicke Ygate des oberen Gates 112 (Soll -10 %, Soll und Soll +10 %). Wie im unteren Graphen von 3 gezeigt, ist die Gate-Drain-Ladung Qgd des Bauelements der beispielhaften Transistorstruktur 200 im Wesentlichen reduziert, wenn die Überlappung Xgate des oberen Gates 112 über dem Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, reduziert ist. Diese Auswirkung ist für jeden der beispielhaften Werte der Versenkungstiefe oder der Dicke des oberen Gates 112 ersichtlich. Je kürzer die Überlappung Xgate, desto geringer die Gate-Drain-Ladung Qgd der beispielhaften Transistorstruktur 200. Weiter kann die Gate-Drain-Ladung Qgd auf fast null reduziert werden, indem ein oberes Gate 112, das eine leichte negative Überlappung Xgate aufweist, genutzt wird.
Der obere Graph von 4 veranschaulicht die Gate-Drain-Ladung Qgd (in Nanocoulomb) einer beispielhaften Transistorstruktur 200 (ausgelegt für 600 V) bei Anwendung der hierin beschriebenen Techniken. Der Graph zeigt die Gate-Drain-Ladung Qgd für verschiedene Überlappungen Xgate des oberen Gates 112 (in Mikrometer) und für drei beispielhafte Werte der Versenkungstiefe oder der Dicke Ygate des oberen Gates 112 (Soll -10 %, Soll und Soll +10 %). Wie im oberen Graphen von 4 gezeigt, ist die Gate-Drain-Ladung Qgd des Bauelements der beispielhaften Transistorstruktur 200 im Wesentlichen reduziert, wenn die Überlappung Xgate des oberen Gates 112 über dem Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, reduziert ist. Diese Auswirkung ist für jeden der beispielhaften Werte der Versenkungstiefe oder der Dicke des oberen Gates 112 ersichtlich. Je kürzer die Überlappung Xgate, desto geringer die Gate-Drain-Ladung Qgd der beispielhaften Transistorstruktur 200.
Die übrigen Graphen veranschaulichen die Auswirkungen auf Leistungsmerkmale einer Transistorstruktur 200 bei Anwendung der hierin beschriebenen Techniken. Der untere Graph von 4 veranschaulicht den Drain-Source-Durchlasswiderstand Rds des Transistorbauelements für verschiedene Überlappungen Xgate des oberen Gates 112 und drei Versenkungstiefen oder Dicken Ygate des oberen Gates. Wie aus dem Graphen ersichtlich, ist der Durchlasswiderstand im Wesentlichen konstant und für verschiedene Werte von Xgate und Ygate niedrig.
5 zeigt zwei Graphen, die eine beispielhafte Leistung eines Transistorbauelements mit („verbessert“) und ohne („Standard“) Anwendung der hierin beschriebenen Techniken nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Steuerkennlinie des Transistorbauelements. Die y-Achse stellt den Drainstrom Id dar und die x-Achse stellt die Gate-Source-Spannung Vgs dar. Der untere Graph veranschaulicht die Durchbruchkennlinien des Transistorbauelements. Die y-Achse stellt den Drainstrom Id dar und die x-Achse stellt die Drain-Source-Spannung Vds dar. Wie in den Graphen gezeigt, sind diese Steuerkennlinien im Wesentlichen unbeeinflusst durch Angleichen (z. B. Reduzieren einer Länge) der Überlappung Xgate des oberen Gates 112 mit Bezug auf das Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt.
6 zeigt zwei Graphen, die eine beispielhafte Leistung einer Transistorstruktur 200 nach einer Implementierung veranschaulichen. Der obere Graph veranschaulicht die Durchbruchspannung BVDSS der Transistorstruktur 200 für verschiedene Überlappungen Xgate des oberen Gates 112 bei drei beispielhaften Versenkungstiefen oder Dicken Ygate des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden. Der untere Graph veranschaulicht die Abschnürspannung Vpi der Transistorstruktur 200 für verschiedene Überlappungen Xgate des oberen Gates 112 und drei beispielhafte Versenkungstiefen oder Dicken Ygate des oberen Gates, wenn die hierin beschriebenen Techniken angewendet werden. Wie in den Graphen von 6 gezeigt, sind die Durchbruchspannung und die Abschnürspannung der Transistorstruktur 200 für positive Werte von Xgate (und leicht negative Werte von Xgate) im Wesentlichen unbeeinflusst durch Angleichen (z. B. Reduzieren einer Länge) der Überlappung Xgate des oberen Gates 112 mit Bezug auf das Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt.
In verschiedenen alternativen Implementierungen können andere Ergebnisse erreicht werden, indem die Überlappung Xgate des oberen Gates 112 relativ zum Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, angeglichen wird. Weiter können auch noch andere Ergebnisse erreicht werden, indem andere Komponenten der Transistorstruktur 200 (z.B. die Länge und/oder die Position des hinteren Gates 114, die Breite des Stromflussgebiets 116 usw.) angeglichen werden.
Beispielhafte Implementierungen
In verschiedenen Implementierungen können an einer Transistorstruktur 200 zusätzliche oder alternative Angleichungen vorgenommen werden, um Merkmale des Bauelements und dergleichen zu verbessern. In den 7 und 8 werden vier beispielhafte Implementierungen gezeigt. Die beispielhaften Implementierungen werden der Zweckmäßigkeit halber als Transistorzellen 700 gezeigt. Die Transistorzellen 700 sind im Wesentlichen äquivalent zu zwei Transistorstrukturen 200, die rückseitig aneinander platziert sind. Die beschriebenen Techniken sind allein oder als Bestandteil von Mehrfachanordnungen auch auf einzelne oder mehrere Transistorbauelemente anwendbar. In anderen Implementierungen liegen noch andere Variationen und Techniken im Schutzumfang der Offenbarung.
In den beispielhaften Implementierungen, wie in den 7 und 8 gezeigt, beinhaltet eine Transistorzelle 700 ein Driftgebiet 104, das einen ersten Dotierungstyp aufweist. Ein Paar von Wannen 106 von einem zweiten Dotierungstyp wird innerhalb des Driftgebiets 104 gebildet. Jede der Wannen 106 beinhaltet ein hinteres Gate (702, 704) und jede der Wannen 106 ist elektrisch an einen Sourcekontakt 122 gekoppelt.
In den beispielhaften Implementierungen beinhaltet die Transistorzelle 700 ein Gebiet eines ersten hinteren Gates (erstes hinteres Gategebiet) 702, das an einem ersten Teil 706 des Driftgebiets 104 gebildet wird, und ein Gebiet eines zweiten hinteren Gates (zweites hinteres Gategebiet) 704, das an einem zweiten Teil 708 des Driftgebiets 104 gebildet wird. Ein dritter Teil des Driftgebiets 710 befindet sich zwischen dem Gebiet des ersten hinteren Gates 702 und dem Gebiet des zweiten hinteren Gates 704. In verschiedenen Implementierungen sind die Gebiete des ersten 702 und des zweiten 704 hinteren Gates äquivalent zum oben erörterten hinteren Gate 114. In einer Implementierung überdeckt der dritte Teil 710 des Driftgebiets 104 ein Draingebiet 120.
In einer Implementierung beinhaltet die Transistorzelle 700 einen ersten Kanal 712, der das Gebiet des ersten hinteren Gates 702 überdeckt, und einen zweiten Kanal 714, der das Gebiet des zweiten hinteren Gates 704 überdeckt. In verschiedenen Implementierungen sind der erste 712 und der zweite 714 Kanal äquivalent zum oben erörterten Kanal 110. In einem Beispiel weisen die Kanäle (712, 714) den ersten Dotierungstyp auf und sind elektrisch an die Sourcekontakte 122 gekoppelt.
In einer Implementierung beinhaltet die Transistorzelle 700 ein erstes oberes Gate 716, das den ersten Kanal 712 überdeckt und mindestens einen Abschnitt des Gebiets des ersten hinteren Gates 702 überdeckt, und ein zweites oberes Gate 718, das den zweiten Kanal 714 überdeckt und mindestens einen Abschnitt des Gebiets des zweiten hinteren Gates 704 überdeckt. In einer Implementierung wird mindestens ein Abschnitt des dritten Teils 710 des Driftgebiets 104 durch weder das erste obere Gate 716 noch das zweite obere Gate 718 überdeckt. In einer Implementierung weisen das erste 716 und das zweite 718 obere Gate den zweiten Dotierungstyp auf und sind elektrisch an einen Gatekontakt gekoppelt. In verschiedenen Implementierungen, wie unten erörtert, weist der Gatekontakt möglicherweise unterschiedliche Konfigurationen auf. Zusätzlich besteht der Gatekontakt in verschiedenen Implementierungen (auch dann, wenn der Gatekontakt als „Metallisierungsschicht“ implementiert ist) möglicherweise aus einem leitfähigen Material wie einem metallischen Material, einem Halbleitermaterial (etwa einem hoch dotierten Polysilicium, Metallsilicid usw.) oder dergleichen.
In einer Implementierung sind die hinteren Gates (702, 704) mit den oberen Gates (716, 718) so angeordnet, dass sie das Paar von Kanälen (712, 714) abschnüren, mindestens in einem Gebiet, in dem die oberen Gates (716, 718) die hinteren Gates (702, 704) überdecken, wenn an die oberen Gates (716, 718) mit Bezug auf die hinteren Gates (702, 704) ein Potenzial angelegt ist. Zum Beispiel wird in einer Implementierung ein Kanal (712, 714) abgeschnürt, wenn eine voreingestellte Spannung zwischen dem Gatekontakt (722, 724) und dem Sourcekontakt 122, der mit dem Kanal (712, 714) assoziiert ist, angelegt ist.
In einer Implementierung beinhaltet die Transistorzelle 700 ein an das Driftgebiet 104 gekoppeltes Draingebiet 120, wobei mindestens ein Abschnitt des Drains 120 durch keines des Paars von oberen Gates (716, 718) überdeckt wird. Mit anderen Worten, die oberen Gates (716, 718) des Paars überdecken zusammen das Draingebiet 120 nicht vollständig.
In verschiedenen Implementierungen reduziert die Anordnung des ersten oberen Gates 716 und des zweiten oberen Gates 718 relativ zum Draingebiet 120 eine Kapazität (z. B. die Gate-Drain-Kapazität Cgd) der Transistorzelle 700, wie oben mit Bezug auf die Transistorstrukturen 100 und 200 erörtert. Weiter basiert die Gate-Drain-Ladung Qgd der Transistorzelle 700 auf einer Überlappung des ersten oberen Gates 716 über dem dritten Teil 710 des Driftgebiets 104 und/oder einer Überlappung des zweiten oberen Gates 718 über dem dritten Teil 710 des Driftgebiets 104, wie ebenfalls oben erörtert. Zum Beispiel wird die Gate-Drain-Kapazität Cgd und/oder die Gate-Drain-Ladung Qgd der Transistorzelle 700 reduziert, weil die Überlappung des ersten oberen Gates 716 und/oder die Überlappung des zweiten oberen Gates 718 relativ zum dritten Teil 710 des Driftgebiets 104 reduziert wird. In einer Implementierung basieren die Überlappung des ersten oberen Gates 716 relativ zum Gebiet des ersten hinteren Gates 702 und die Überlappung des zweiten oberen Gates 718 relativ zum Gebiet des zweiten hinteren Gates 704 auf einem vorausgewählten Bruchteil einer Trägerpfadbreite (d. h. der Breite des Stromflussgebiets 116) am dritten Teil 710 des Driftgebiets 104.
In einer Implementierung weist die Transistorzelle 700 eine im Wesentlichen vertikale Konfiguration auf, und der erste 712 und der zweite 714 Kanal weisen eine im Wesentlichen laterale Konfiguration auf, wie oben mit Bezug auf die Transistorstrukturen 100 und 200 erörtert.
In einer Implementierung, wie in 7 oben gezeigt, beinhaltet die Transistorzelle 700 eine erste Metallisierungsschicht 722, die das erste obere Gate 716 überdeckt, ohne den dritten Teil 710 des Driftgebiets 104 zu überlappen, und eine zweite Metallisierungsschicht 724, die das zweite obere Gate 718 überdeckt, ohne den dritten Teil 710 des Driftgebiets 104 zu überlappen. Mit anderen Worten, das obere Gate 112 und der Gatekontakt 124, wie oben erörtert, sind je in zwei Teilabschnitte (716 und 718) bzw. (722 und 724) unterteilt. Weiter ist ein Gatekontaktteilabschnitt (d. h. eine Metallisierungsschicht) (722 oder 724) an einen Teilabschnitt des oberen Gates (716 bzw. 718) gekoppelt, ohne den dritten Teil 710 des Driftgebiets 104 vollständig zu überdecken (wobei das Draingebiet 120, das unterhalb des Stromflussgebiets 116 liegt, nicht vollständig überdeckt wird).
In einer Implementierung kann der mittlere Abschnitt des oberen Gates entfernt (z. B. weggeätzt usw.) werden, um die zwei getrennten oberen Gates (716, 718) zu bilden. In einem Beispiel ist das Loch zwischen den übrigen zwei oberen Gates mit einem Isolatormaterial gefüllt.
In der Implementierung, wie in 7 oben gezeigt, beinhaltet die Transistorzelle 700 eine Isolierschicht 720, die das erste obere Gate 716, das zweite obere Gate 718 und den dritten Teil 710 des Driftgebiets 104 überdeckt. Zum Beispiel deckt die Isolierschicht 720 möglicherweise die oberen Komponenten der Transistorzelle 700 ab. In verschiedenen Implementierungen besteht die Isolierschicht 720 aus einem Isolatormaterial, etwa einem Siliciumoxid, einem Siliciumdioxid, einem Siliciumoxinitrid oder irgendeinem anderen Material, das elektrisch isoliert.
In einer anderen Implementierung, wie in 7 unten gezeigt, beinhaltet die Transistorzelle 700 eine Isolierschicht 730, die den dritten Teil 710 des Driftgebiets 104 überdeckt. Zum Beispiel füllt die Isolierschicht 730 mindestens teilweise einen Bereich zwischen dem ersten oberen Gate 716 und dem zweiten oberen Gate 718. In der Implementierung deckt die Isolierschicht 730 die oberen Komponenten der Transistorzelle 700 wie das erste 716 und das zweite 718 obere Gate nicht ab. In einer Implementierung weist der Isolator 730 eine geringere Dicke auf als das erste 716 und/oder das zweite 718 obere Gate. In einem Beispiel ist der Isolator 730 mit Bezug auf das erste 716 und/oder das zweite obere Gate 718 versenkt. Dementsprechend ist die Gesamtdicke oder -höhe der Transistorzelle 700 mit Bezug auf die vorherige, in 7 oben gezeigte Implementierung reduziert.
In der Implementierung beinhaltet die Transistorzelle 700 eine Metallisierungsschicht 732, die das erste obere Gate 716, die Isolierschicht 730 und das zweite obere Gate 718 überdeckt. In einer Implementierung ist die Metallisierungsschicht 732 der Gatekontakt und verläuft kontinuierlich über das erste obere Gate 716, die Isolierschicht 730 und das zweite obere Gate 718.
In einer anderen Implementierung, wie in 8 oben gezeigt, beinhaltet die Transistorzelle 700 die Isolierschicht 730, und die Dicke der Isolierschicht 730 ist größer als die Dicke des ersten oberen Gates 716 und größer als die Dicke des zweiten oberen Gates 718. In der Implementierung richtet sich die Metallisierungsschicht 732 nach der größeren Dicke der Isolierschicht 730 mit Bezug auf das erste obere Gate 716 und das zweite obere Gate 718. Weil zum Beispiel die Dicke der Isolierschicht 730 größer als diejenige der oberen Gates (716, 718) ist, ist die Metallisierungsschicht (d. h. der Gatekontakt) 732 über das erste obere Gate 716, die Isolierschicht 730 und das zweite obere Gate 718 nicht eben. Stattdessen beinhaltet die Metallisierungsschicht 732 einen „Höhepunkt“, wie in 8 oben gezeigt.
In einer anderen Implementierung, wie in 8 unten gezeigt, beinhaltet die Transistorzelle 700 keine Isolierung zwischen dem ersten 716 und dem zweiten 718 oberen Gate. Stattdessen erstreckt sich eine Dicke des dritten Teils 710 des Driftgebiets 104 so, dass der Bereich zwischen dem ersten oberen Gate 716 und dem zweiten oberen Gate 718 mindestens teilweise gefüllt wird. Zum Beispiel füllt das Halbleitermaterial, welches das Driftgebiet 104 umfasst, den Bereich zwischen dem ersten oberen Gate 716 und dem zweiten oberen Gate 718.
In einer Implementierung werden die oberen Gates (716, 718) dadurch gebildet, dass das Gebiet über den Kanälen (712, 714) mit einem entgegengesetzten Dotierungstyp (d. h. p-Typ-Dotierung an einem n-Typ-Kanalgebiet) maskiert und implantiert wird. Dadurch können die zwei individuellen oberen Gates (716, 718) gebildet werden und es ist kein Ätzen eines einzelnen oberen Gates erforderlich.
In der Implementierung beinhaltet die Transistorzelle 700 die erste Metallisierungsschicht 722, die das erste obere Gate 716 überdeckt, ohne den dritten Teil 710 des Driftgebiets 104 zu überlappen, und eine zweite Metallisierungsschicht 724, die das zweite obere Gate 718 überdeckt, ohne den dritten Teil 710 des Driftgebiets 104 zu überlappen. In der Implementierung umfassen die erste 722 und die zweite 724 Metallisierungsschicht die Gatekontakte für die zwei Hälften der Transistorzelle 700.
Repräsentativer Prozess
9 veranschaulicht einen repräsentativen Prozess 900 zum Reduzieren der Kapazität und/oder der Ladung an einer Transistorstruktur (wie zum Beispiel der Transistorstruktur 200) nach einer Implementierung. Ein beispielhafter Prozess 900 beinhaltet Angleichen einer oder mehrerer Dimensionen eines oberen Gates (wie zum Beispiel des oberen Gates 122) einer Transistorstruktur. In verschiedenen Implementierungen wird die Länge oder die Überlappung des oberen Gates angeglichen. Der Prozess 900 wird mit Bezug auf die 1-8 beschrieben.
Die Reihenfolge, in welcher der Prozess beschrieben wird, ist nicht einschränkend auszulegen, und die beschriebenen Prozessblöcke können in beliebiger Anzahl und beliebiger Reihenfolge kombiniert werden, um den Prozess oder alternative Prozesse zu implementieren. Zusätzlich können individuelle Blöcke im Prozess entfallen, ohne vom Gedanken und vom Schutzbereich des hierin beschriebenen Gegenstands abzuweichen. Des Weiteren kann der Prozess in beliebigen geeigneten Materialien oder Kombinationen davon implementiert werden, ohne vom Schutzbereich des hierin beschriebenen Gegenstands abzuweichen.
Bei Block 902 beinhaltet der Prozess Anordnen einer Driftgebietsschicht (wie zum Beispiel des Driftgebiets 104) auf einem Substrat (wie zum Beispiel dem Substrat 102), wo das Substrat an einen Drain (wie zum Beispiel den Drain 120) gekoppelt wird.
Bei Block 904 beinhaltet der Prozess Bilden eines hinteren Gates (wie zum Beispiel des hinteren Gates 114) auf einem Abschnitt der Driftgebietsschicht. In einer Implementierung beinhaltet der Prozess Bilden einer Wanne (wie zum Beispiel der Wanne 106) auf dem Abschnitt der Driftgebietsschicht, wo die Wanne das hintere Gate beinhaltet. In einer Implementierung weist die Wanne einen zum Driftgebiet und zum Substrat entgegengesetzten Dotierungstyp (zum Beispiel p-Typ, n-Typ) auf.
Bei Block 906 beinhaltet der Prozess Bilden einer Kanalschicht (wie zum Beispiel des Kanals 110), die das hintere Gate überdeckt, z. B. durch epitaxiales Aufwachsen, Implantation oder dergleichen. In einer Implementierung weist die Kanalschicht einen selben Dotierungstyp auf wie das Driftgebiet und das Substrat.
Bei Block 908 beinhaltet der Prozess Bilden eines oberen Gates (wie zum Beispiel des oberen Gates 112) über einem Abschnitt der Kanalschicht, sodass das obere Gate das hintere Gate überdeckt, ohne die Driftgebietsschicht vollständig zu überdecken und ohne den Drain vollständig zu überdecken. In einer Implementierung beinhaltet der Prozess Minimieren einer Überlappung des oberen Gates über das hintere Gate hinaus. Zum Beispiel ist das obere Gate am hinteren Gate im Wesentlichen ausgerichtet. Der Prozess beinhaltet Minimieren einer Distanz (d. h. der Überlappung), über die sich das obere Gate über das hintere Gate hinaus erstreckt.
In einer Implementierung beinhaltet der Prozess Entfernen eines Teils des oberen Gates, der sich über das hintere Gate hinaus erstreckt und den Drain überlappt. Zum Beispiel kann der sich erstreckende Teil des oberen Gates durch nass- oder trockenchemisches Ätzen oder dergleichen entfernt werden. Je mehr sich vom erstreckenden Teil des oberen Gates entfernt wird, desto geringer sind die Gate-Drain-Ladung und die Gate-Drain-Kapazität des Transistors.
In einem Beispiel beinhaltet der Prozess Verarmen der Kanalschicht unter Nutzung des oberen Gates und des hinteren Gates, indem eine voreingestellte Spannung zwischen einem Gate und einer Source des Transistors angelegt wird. Beispielsweise ist das obere Gate in einer Implementierung elektrisch an das Gate gekoppelt und das hintere Gate ist elektrisch an die Source gekoppelt. Indem die voreingestellte Spannung zwischen dem Gate und der Source angelegt wird, wird der Kanal, der zwischen dem oberen Gate und dem hinteren Gate liegt, abgeschnürt.
In einer Implementierung beinhaltet der Prozess Reduzieren einer Gate-Drain-Ladung und/oder einer Gate-Drain-Kapazität des Transistors durch Minimieren eines Bereichs des oberen Gates. Je geringer in einer Implementierung zum Beispiel die Distanz der Überlappung des oberen Gates über dem Draingebiet, desto geringer die Gate-Drain-Ladung und die Gate-Drain-Kapazität des Transistors. Dementsprechend kann der Bereich des oberen Gates minimiert werden, um die Überlappung des oberen Gates über dem Draingebiet zu reduzieren.
In einer Implementierung beinhaltet der Prozess Modifizieren eines Verhältnisses einer Gate-Drain-Ladung zu einer Gate-Source-Ladung durch Angleichen eines Bereichs des oberen Gates. Wie oben erörtert, je geringer die Distanz der Überlappung des oberen Gates über dem Draingebiet, desto geringer die Gate-Drain-Ladung des Transistors. Dementsprechend wird durch Reduzieren der Länge des oberen Gates das Verhältnis der Gate-Drain-Ladung zur Gate-Source-Ladung reduziert und durch Erhöhen der Länge des oberen Gates das Verhältnis der Gate-Drain-Ladung zur Gate-Source-Ladung des Transistors erhöht.
In alternativen Implementierungen sind im Prozess 900 möglicherweise noch andere Techniken in verschiedenen Kombinationen beinhaltet und liegen im Schutzbereich der Offenbarung.

Claims

Transistorbauelement, aufweisend: eine Driftgebietsschicht (104), die auf einem Substrat (102) angeordnet ist, wobei die Driftgebietsschicht (104) ein erstes Gebiet (202) und ein zweites Gebiet (204) beinhaltet, wobei das Substrat (102) an ein Drain (120) gekoppelt ist; ein hinteres oder rückseitiges Gate (114), das am ersten Gebiet (202) der Driftgebietsschicht (104) gebildet ist; einen Kanal (110), der das hintere oder rückseitige Gate (114) überdeckt; ein oberes Gate (112), das den Kanal (110) überdeckt, wobei das obere Gate (112) mindestens einen Abschnitt des ersten Gebiets (202) der Driftgebietsschicht (104) überdeckt, ohne das zweite Gebiet (204) der Driftgebietsschicht (104) vollständig zu überdecken.
Transistorbauelement nach Anspruch 1, das weiter ein Sourcegebiet (108) aufweist, das mindestens einen Abschnitt des hinteren Gates (114) überdeckt und an den Kanal (110) gekoppelt ist, wobei das Sourcegebiet (108) und der Kanal (110) an einen Sourcekontakt (122) gekoppelt sind.
Transistorbauelement nach einem der Ansprüche 1 oder 2, wobei der Kanal (110) elektrisch an das zweite Gebiet (204) der Driftgebietsschicht (104) gekoppelt ist, der Kanal (110) elektrisch an einen Sourcekontakt (122) gekoppelt ist und das zweite Gebiet (204) der Driftgebietsschicht (104) an das Substrat (102) gekoppelt ist.
Transistorbauelement nach einem der Ansprüche 1 bis 3, wobei das obere Gate (112) elektrisch an einen Gatekontakt (124) gekoppelt ist, das hintere Gate (114) elektrisch an einen Sourcekontakt (122) gekoppelt ist und das obere Gate (112) und das hintere Gate (114) so angeordnet sind, um den Kanal (110) zu verarmen, wenn eine voreingestellte Spannung zwischen dem Gatekontakt (124) und dem Sourcekontakt (122) angelegt ist.
Transistorbauelement nach einem der Ansprüche 1 bis 4, wobei das hintere Gate (114) und das obere Gate (112) einen ersten Dotierungstyp aufweisen und die Driftgebietsschicht (104) und der Kanal (110) einen zweiten Dotierungstyp aufweisen.
Transistorzelle, aufweisend: ein Driftgebiet (104), das auf einem Substrat (102) angeordnet ist; ein erstes hinteres Gategebiet (702), das an einem ersten Teil des Driftgebiets (104) gebildet ist, und ein zweites hinteres Gategebiet (704), das an einem zweiten Teil des Driftgebiets (104) gebildet ist, einen dritten Teil (710) des Driftgebiets (104), der sich zwischen dem ersten hinteren Gategebiet (702) und dem zweiten hinteren Gategebiet befindet, wobei der dritte Teil (710) des Driftgebiets (104) ein Draingebiet (120) überdeckt; einen ersten Kanal (712), der das erste hintere Gategebiet (702) überdeckt, und einen zweiten Kanal (714), der das zweite hintere Gategebiet überdeckt; ein erstes oberes Gate (716), das den ersten Kanal (712) überdeckt und mindestens einen Abschnitt des ersten hinteren Gategebiets (702) überdeckt, und ein zweites oberes Gate (718), das den zweiten Kanal (714) überdeckt und mindestens einen Abschnitt des zweiten hinteren Gategebiets überdeckt, wobei mindestens ein Abschnitt des dritten Teils (710) des Driftgebiets (104) durch weder das erste obere Gate (716) noch das zweite obere Gate (718) überdeckt ist.
Transistorzelle nach Anspruch 6, die weiter eine Isolierschicht (720, 730) aufweist, die das erste obere Gate (716), das zweite obere Gate (718) und den dritten Teil (710) des Driftgebiets (104) überdeckt.
Transistorzelle nach Anspruch 6 oder 7, die weiter eine Isolierschicht (720, 730) aufweist, die den dritten Teil (710) des Driftgebiets (104) überdeckt, wobei die Isolierschicht (720, 730) einen Bereich zwischen dem ersten oberen Gate (716) und dem zweiten oberen Gate (718) mindestens teilweise füllt.
Transistorzelle nach Anspruch 8, die weiter eine leitfähige Schicht aufweist, die das erste obere Gate (716), die Isolierschicht und das zweite obere Gate (718) überdeckt.
Transistorzelle nach Anspruch 9, wobei eine Dicke der Isolierschicht größer als eine Dicke des ersten oberen Gates (716) und größer als eine Dicke des zweiten oberen Gates (718) ist, wobei die Metallisierungsschicht der größeren Dicke der Isolierschicht mit Bezug auf das erste obere Gate (716) und das zweite obere Gate (718) folgt.
Transistorzelle nach einem der Ansprüche 6 bis 10, wobei sich eine Dicke des dritten Teils (710) des Driftgebiets (104) so erstreckt, dass ein Bereich zwischen dem ersten oberen Gate (716) und dem zweiten oberen Gate (718) mindestens teilweise gefüllt wird.
Transistorzelle nach Anspruch 11, die weiter eine erste Metallisierungsschicht (722), die das erste obere Gate (716) überdeckt, ohne den dritten Teil (710) des Driftgebiets (104) zu überlappen, und eine zweite Metallisierungsschicht (724), die das zweite obere Gate (718) überdeckt, ohne den dritten Teil (710) des Driftgebiets (104) zu überlappen, aufweist.
Transistorzelle nach einem der Ansprüche 6 bis 12, wobei die Transistorzelle eine im Wesentlichen vertikale Konfiguration aufweist und der erste und der zweite Kanal (712, 714) eine im Wesentlichen laterale Konfiguration aufweisen.
Transistorzelle nach einem der Ansprüche 6 bis 13, wobei eine Anordnung des ersten oberen Gates (716) und des zweiten oberen Gates (718) relativ zum Draingebiet (120) eine Kapazität der Transistorzelle reduziert.
Transistorzelle nach einem der Ansprüche 6 bis 14, wobei eine Überlappung des ersten oberen Gates (716) relativ zum ersten hinteren Gategebiet (702) und eine Überlappung des zweiten oberen Gates (718) relativ zum zweiten hinteren Gategebiet (704) auf einem vorausgewählten Bruchteil einer Trägerpfadbreite am dritten Teil (710) des Driftgebiets (104) basieren.
Transistorzelle nach einem der Ansprüche 6 bis 15, wobei eine Gate-Drain-Ladung der Transistorzelle auf einer Überlappung des ersten oberen Gates (716) über dem dritten Teil (710) des Driftgebiets (104) und/oder des zweiten oberen Gates (718) über dem dritten Teil (710) des Driftgebiets (104) basiert.
Verfahren zum Bilden eines Transistors, wobei das Verfahren umfasst: Anordnen einer Driftgebietsschicht (104) auf einem Substrat (102), wobei das Substrat (102) an einen Drain (120) gekoppelt ist; Bilden eines hinteren oder rückseitigen Gates (114) auf einem Abschnitt der Driftgebietsschicht (104); Bilden einer Kanalschicht (110), die das hintere oder rückseitige Gate (114) überdeckt; und Bilden eines oberen Gates (112) über einem Abschnitt der Kanalschicht (110), sodass das obere Gate (112) das hintere oder rückseitige Gate (114) überdeckt, ohne die Driftgebietsschicht (104) vollständig zu überdecken und ohne den Drain vollständig zu überdecken.
Verfahren nach Anspruch 17, weiter umfassend: Entfernen eines Teils des oberen Gates (112), der sich über das hintere Gate (114) hinaus erstreckt und den Drain (120) überlappt.
Verfahren nach Anspruch 17 oder 19, weiter umfassend: Minimieren einer Überlappung des oberen Gates (112) über das hintere Gate (114) hinaus.
Verfahren nach einem der Ansprüche 17 bis 19, weiter umfassend: Reduzieren einer Gate-Drain-Ladung und/oder einer Gate-Drain-Kapazität des Transistors durch Minimieren eines Bereichs des oberen Gates (112).
Verfahren nach einem der Ansprüche 17 bis 20, weiter umfassend: Modifizieren eines Verhältnisses einer Gate-Drain-Ladung zu einer Gate-Source-Ladung durch Angleichen eines Bereichs des oberen Gates (112).
Verfahren nach einem der Ansprüche 17 bis 21, weiter umfassend: Verarmen der Kanalschicht (110) unter Nutzung des oberen Gates (112) und des hinteren Gates (114) durch Anlegen einer Spannung zwischen einem Gate und einer Source des Transistors.
Transistorbauelement, aufweisend: ein Driftgebiet (104), das einen ersten Dotierungstyp aufweist; ein Paar von Wannen von einem zweiten Dotierungstyp, die innerhalb des Driftgebiets (104) gebildet werden, wobei jede der Wannen ein hinteres oder rückseitiges Gate beinhaltet und jede der Wannen elektrisch an einen Sourcekontakt (122) gekoppelt ist; ein Paar von oberen Gates (716, 718), die den zweiten Dotierungstyp aufweisen und elektrisch an einen Gatekontakt gekoppelt sind, wobei die oberen Gates (716, 718) über Abschnitten des Driftgebiets (104), welche die hinteren oder rückseitigen Gates überdecken, geschichtet sind und ein Paar von Kanälen (712, 714) vom ersten Dotierungstyp bilden, wobei die Kanäle (712, 714) zwischen den hinteren oder rückseitigen Gates und den oberen Gates (716, 718) gebildet sind und elektrisch an den Sourcekontakt (122) gekoppelt sind, wobei ein Abschnitt des Driftgebiets (104) zwischen dem Paar von Wannen durch keines des Paars von oberen Gates (716, 718) überdeckt ist.
Transistorbauelement nach Anspruch 23, das weiter einen an das Driftgebiet (104) gekoppeltes Drain (120) aufweist, wobei mindestens ein Abschnitt des Drains (120) durch keines des Paars von oberen Gates (716, 718) überdeckt ist.
Transistorbauelement nach Anspruch 23 oder 24, wobei die hinteren oder rückseitigen Gates mit den oberen Gates (716, 718) so angeordnet sind, um das Paar von Kanälen (712, 714) abzuschnüren, zumindest in einem Gebiet, in dem die oberen Gates (716, 718) die hinteren oder rückseitigen Gates überdecken, wenn an die oberen Gates (716, 718) mit Bezug auf die hinteren Gates ein Potenzial angelegt ist.