JP2014165250A - 絶縁ゲート型電界効果トランジスタおよびこのトランジスタの製造方法 - Google Patents

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Abstract

【課題】ショート故障の発生を抑制することのできる絶縁ゲート型電界効果トランジスタ、およびこのトランジスタの製造方法を提供する。
【解決手段】ＦＥＴ１は、半導体基板１０、ゲート絶縁膜２０、ゲート電極３０、および導電部材６０を有する。半導体基板１０は、チャネル領域１４をドレイン領域１２側の第１チャネル領域１４Ａと、ソース領域１３側の第２チャネル領域１４Ｂに分割する絶縁溝１１を有する。導電部材６０は、絶縁溝１１のドレイン側端面１１Ａと、ソース側端面１１Ｂとにより支持される。導電部材６０は、所定の温度以上のとき切断される。
【選択図】図１

Description

本発明は、絶縁ゲート型電界効果トランジスタおよびこのトランジスタの製造方法に関する。
特許文献１の絶縁ゲート型電界効果トランジスタは、Ｐ型の半導体基板を有する。半導体基板は、表面にＮ型のドレイン領域およびＮ型のソース領域が形成されている。ドレイン領域とソース領域との間に形成されるチャネル領域の表面には、ゲート絶縁膜を介してゲート電極が形成されている。
特開２００７−９６０３４号公報
絶縁ゲート型電界効果トランジスタは、例えば過度に大きい電流や電圧が供給されるなどして異常が生じた場合、ドレイン端子とソース端子との間が短絡する、いわゆるショート故障になるおそれがある。絶縁ゲート型電界効果トランジスタにショート故障が生じると、トランジスタを通じて他の機器に常時電力が供給されてしまう。このため、他の機器への影響が大きくなる。
本発明は、以上の背景をもとに創作されたものであり、その目的は、ショート故障の発生を抑制することのできる絶縁ゲート型電界効果トランジスタ、およびこのトランジスタの製造方法を提供する。
（１）本手段は、「ドレイン領域、ソース領域、チャネル領域、および前記チャネル領域を前記ドレイン領域側の第１チャネル領域および前記ソース領域側の第２チャネル領域に分割する絶縁溝を有する半導体基板と、前記半導体基板に前記第１チャネル領域を形成する第１ゲート電極部、および前記半導体基板に前記第２チャネル領域を形成する第２ゲート電極部を有するゲート電極と、前記半導体基板と前記ゲート電極との間に位置し、前記ドレイン領域および前記ソース領域と前記ゲート電極とを絶縁するゲート絶縁膜と、前記絶縁溝の前記ドレイン領域側の端面であるドレイン側端面と、前記絶縁溝の前記ソース領域側の端面であるソース側端面とにより支持され、所定の温度以上になるとき切断される導電部材とを備える絶縁ゲート型電界効果トランジスタ」を含む。
上記絶縁ゲート型電界効果トランジスタは、導電部材がドレイン側端面およびソース側端面により支持されている。すなわち、導電部材により、第１チャネル領域と第２チャネル領域とが接続される。このため、絶縁ゲート型電界効果トランジスタに異常等が生じることにより導電部材が所定の温度以上になるとき、ドレイン端子とソース端子との間の導通が遮断される。このため、ショート故障の発生を抑制することができる。
（２）上記手段の一形態は、「前記第１ゲート電極部は、前記ソース領域側において前記ドレイン側端面の位置まで形成され、前記第２ゲート電極部は、前記ドレイン領域側において前記ソース側端面の位置まで形成される絶縁ゲート型電界効果トランジスタ」を含む。
上記絶縁ゲート型電界効果トランジスタは、第１ゲート電極部がソース領域側においてドレイン側端面の位置まで形成される。このため、第１チャネル領域が、ドレイン側端面まで形成される。また、第２ゲート電極部がドレイン領域側においてソース側端面の位置まで形成される。このため、第２チャネル領域が、ソース側端面まで形成される。このため、チャネル領域が安定して形成される。
（３）上記手段の一形態は、「前記導電部材は、前記ドレイン側端面の前記ゲート絶縁膜側である開口部と、前記ソース側端面の前記ゲート絶縁膜側である開口部とにより支持されている絶縁ゲート型電界効果トランジスタ」を含む。
（４）上記手段の一形態は、「前記絶縁ゲート型電界効果トランジスタは、樹脂部を有し、前記ゲート絶縁膜は、膜分割部を有し、前記膜分割部は、前記導電部材を底面とし、前記ゲート絶縁膜の前記第１ゲート電極部側の部分と前記第２ゲート電極部側の部分とを分割する溝として形成され、前記樹脂部は、前記膜分割部の前記ソース領域側の端面および前記膜分割部の前記ドレイン領域側の端面により支持され、前記導電部材が前記所定の温度以上になるとき融解し、前記導電部材は、融解した前記樹脂部により切断される絶縁ゲート型電界効果トランジスタ」を含む。
上記絶縁ゲート型電界効果トランジスタは、樹脂部を有する。樹脂部は、導電部材が所定の温度以上になるときに融解する。樹脂部が融解したとき、導電部材にかかる樹脂部の荷重は増大する。このため、導電部材は樹脂部により切断される。このため、絶縁ゲート型電界効果トランジスタに異常が生じたとき、ドレイン端子とソース端子との間の導通を遮断することができる。
（５）上記手段の一形態は、「前記導電部材は、前記ドレイン側端面側の端部および前記ソース側端面側の端部の厚さよりも、前記ドレイン側端面側の端部および前記ソース側端面側の端部との間の中間部の厚さが小さい絶縁ゲート型電界効果トランジスタ」を含む。
上記導電部材は、ドレイン側端面側の端部およびソース側端面側の端部の厚さよりも、中間部の厚さが小さい。このため、ドレイン側端面側の端部およびソース側端面側の端部の厚さが中間部の厚さ以下の場合と比較して、樹脂部が融解したとき、導電部材の中間部が切断されやすい。
（６）本手段は、「前記絶縁ゲート型電界効果トランジスタの製造方法であって、前記半導体基板の基板材料に凹部を形成する工程と、前記凹部の内部に前記凹部の開口部よりも低い位置まで位置決め部を形成する工程と、前記位置決め部の表面に前記導電部材を形成する工程と、前記基板材料に前記ドレイン領域および前記ソース領域を形成する工程と、前記ドレイン領域、前記ソース領域、および前記導電部材の表面に前記ゲート絶縁膜を形成し、前記半導体基板を形成する工程と、前記位置決め部を前記半導体基板から除去する工程とを備える絶縁ゲート型電界効果トランジスタの製造方法」を含む。
上記製造方法により製造される絶縁ゲート型電界効果トランジスタは、導電部材がドレイン側端面およびソース側端面により支持されている。すなわち、導電部材により、第１チャネル領域と第２チャネル領域とが接続される。このため、絶縁ゲート型電界効果トランジスタに異常等が生じることにより導電部材が所定の温度以上になるとき、ドレイン端子とソース端子との間の導通が遮断される。このため、ショート故障の発生を抑制することができる。
本絶縁ゲート型電界効果トランジスタ、およびこのトランジスタの製造方法は、ショート故障の発生を抑制することができる。
第１実施形態の絶縁ゲート型電界効果トランジスタの断面構造を示す断面図。 第１実施形態の絶縁ゲート型電界効果トランジスタについて、（ａ）は導電部材が所定の温度以上となったときの絶縁ゲート型電界効果トランジスタの断面構造を示す断面図、（ｂ）は、図２（ａ）の後に導電部材の温度が低下したときの絶縁ゲート型電界効果トランジスタの断面構造を示す断面図。 仮想の絶縁ゲート型電界効果トランジスタの断面構造を示す断面図。 第１実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、基板材料に絶縁溝および位置決め部を形成する工程を示す工程図。 第１実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、導電部材を形成する工程を示す工程図。 第１実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、半導体基板、ゲート絶縁膜、ゲート電極、ドレイン端子、およびソース端子を形成する工程を示す工程図。 第１実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、シリコンウェハを切断する工程を示す工程図。 第１実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、（ａ）は位置決め部を破砕する工程を示す工程図、（ｂ）はバイメタルを取り付ける工程を示す工程図。 第２実施形態の絶縁ゲート型電界効果トランジスタについて、（ａ）は断面構造を示す断面図、（ｂ）は導電部材が所定の温度以上となったときの絶縁ゲート型電界効果トランジスタの断面構造を示す断面図、（ｃ）は、図９（ｂ）の後に導電部材の温度が低下したときの絶縁ゲート型電界効果トランジスタの断面構造を示す断面図。 第２実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、導電部材、半導体基板、ゲート絶縁膜、ゲート電極、ドレイン端子、およびソース端子を形成する工程を示す工程図。 第２実施形態の絶縁ゲート型電界効果トランジスタの製造方法について、樹脂部２８０を形成する工程を示す工程図。
図１に示すように、絶縁ゲート型電界効果トランジスタ（以下、「ＦＥＴ」）１は、Ｐ型のシリコン半導体からなる半導体基板１０を備えている。
ＦＥＴ１は、半導体基板１０、ゲート絶縁膜２０、ゲート電極３０、ドレイン端子４０、ソース端子５０、導電部材６０、およびバイメタル７０を有する。
半導体基板１０は、絶縁溝１１を有する。半導体基板１０は、Ｎ型のドレイン領域１２、Ｎ型のソース領域１３、およびチャネル領域１４を有する。
絶縁溝１１は、半導体基板１０の図中における奥行方向に延びる溝として形成されている。絶縁溝１１は、奥行方向と直交する断面において、ドレイン側端面１１Ａ、ソース側端面１１Ｂ、底面１１Ｃ、および開口部１１Ｄを有する。
ドレイン側端面１１Ａは、絶縁溝１１の図中における横方向Ｘのドレイン領域１２側の端面として形成されている。ソース側端面１１Ｂは、絶縁溝１１の図中における横方向Ｘのソース領域１３側の端面として形成されている。
ドレイン領域１２は、半導体基板１０の表面側かつ横方向Ｘにおいて絶縁溝１１よりも図中左方に形成されている。
ソース領域１３は、半導体基板１０の表面側かつ横方向Ｘにおいて絶縁溝１１を挟んでドレイン領域１２とは反対側に形成されている。
チャネル領域１４は、横方向Ｘにおいてドレイン領域１２とソース領域１３との間に形成されている。チャネル領域１４は、第１チャネル領域１４Ａおよび第２チャネル領域１４Ｂを有する。
第１チャネル領域１４Ａは、横方向Ｘにおいてドレイン領域１２とドレイン側端面１１Ａとの間に位置する。第２チャネル領域１４Ｂは、横方向Ｘにおいてソース領域１３とソース側端面１１Ｂとの間に位置する。
ゲート絶縁膜２０は、半導体基板１０の表面に形成されている。ゲート絶縁膜２０は、膜分割部２１を有する。ゲート絶縁膜２０は、酸化膜として構成される。ゲート絶縁膜２０は、膜分割部２１により横方向Ｘにおいて２つに分割される。
膜分割部２１は、横方向Ｘにおいて絶縁溝１１と対応する位置に形成されている。膜分割部２１は、バイメタル７０および導電部材６０を底面とし、ゲート絶縁膜２０の第１ゲート電極部３１Ａ側の部分と第２ゲート電極部３１Ｂ側の部分とを分割する溝として形成される。膜分割部２１は、第１端面２１Ａおよび第２端面２１Ｂを有する。
第１端面２１Ａは、横方向Ｘにおいてドレイン側端面１１Ａよりもソース領域１３側に位置する。第２端面２１Ｂは、横方向Ｘにおいてソース側端面１１Ｂよりもドレイン領域１２側に位置する。
ゲート電極３０は、第１ゲート電極部３１Ａおよび第２ゲート電極部３１Ｂを有する。ゲート電極３０は、横方向Ｘにおいてゲート絶縁膜２０の表面側かつドレイン領域１２とソース領域１３との間に形成されている。ゲート電極３０は、半導体基板１０と接触していない。
第１ゲート電極部３１Ａは、横方向Ｘにおいてドレイン領域１２とドレイン側端面１１Ａとの間に形成されている。第１ゲート電極部３１Ａは、ソース領域１３側の端部がドレイン側端面１１Ａの位置まで形成されている。第１ゲート電極部３１Ａのソース領域１３側の端部は、ドレイン側端面１１Ａと一致している。
第２ゲート電極部３１Ｂは、横方向Ｘにおいてソース領域１３とソース側端面１１Ｂとの間に形成されている。第２ゲート電極部３１Ｂは、ドレイン領域１２側の端部がソース側端面１１Ｂの位置まで形成されている。第２ゲート電極部３１Ｂのドレイン領域１２側の端部は、ソース側端面１１Ｂと一致している。
ドレイン端子４０は、ゲート絶縁膜２０に埋め込まれている。ドレイン端子４０は、ドレイン領域１２と接触する位置に形成されている。ドレイン端子４０は、ドレイン電極（図示略）に接続されている。
ソース端子５０は、ゲート絶縁膜２０に埋め込まれている。ソース端子５０は、ソース領域１３と接触する位置に形成されている。ソース端子５０は、ソース電極（図示略）に接続されている。
導電部材６０は、横方向Ｘの両方の端部６１、および両方の端部６１の間の中間部６２を有する。導電部材６０の表面は、半導体基板１０の表面と一致する。導電部材６０は、例えばアルミニウム膜として形成されている。
ドレイン領域１２側の端部６１は、ドレイン側端面１１Ａの開口部１１Ｄに支持されている。ソース領域１３側の端部６１は、ソース側端面１１Ｂの開口部１１Ｄに支持されている。
バイメタル７０は、中間部６２の表面に配置されている。バイメタル７０は、横方向Ｘにおいて２つに分割されている。ドレイン領域１２側のバイメタル７０は、膜分割部２１の第１端面２１Ａに支持されている。ソース領域１３側のバイメタル７０は、膜分割部２１の第２端面２１Ｂに支持されている。
ＦＥＴ１の機能について説明する。
ゲート電極３０に電圧が加えられたとき、ドレイン端子４０およびソース端子５０は、ドレイン領域１２、第１チャネル領域１４Ａ、導電部材６０、第２チャネル領域１４Ｂ、およびソース領域１３により電気的に接続される。
ＦＥＴ１は、その異常に際して、ドレイン端子４０とソース端子５０との導通が遮断された状態の故障（オープン故障）になる。図２を参照して、ＦＥＴ１がオープン故障に至る過程について説明する。
図２（ａ）に示されるように、過度に大きい電流や電圧が供給される等して導電部材６０の温度が高くなるとき、バイメタル７０の温度も高まる。バイメタル７０は、高い温度になったとき、中央側の端部が導電部材６０に向かって曲がる。バイメタル７０の中央側の端部は、導電部材６０を押し付ける。このため、導電部材６０は、変形する。そして、導電部材６０が所定の温度よりも高い温度になったとき、バイメタル７０の変形量の増大により、導電部材６０が押し切られる態様で切断される。これにより、第１チャネル領域１４Ａと第２チャネル領域１４Ｂとの導通が遮断される。このため、ドレイン領域１２とソース領域１３との導通が遮断される。すなわち、ドレイン端子４０とソース端子５０との導通が遮断される。
図２（ｂ）に示されるように、バイメタル７０は、導電部材６０が切断されることにより所定の温度よりも高い温度から低い温度になったとき、中央側の端部が元の位置に戻る。このとき、導電部材６０は、切断された状態が維持される。このため、ドレイン端子４０とソース端子５０との導通遮断状態が保持される。
なお、導電部材６０が切断される所定の温度よりも高い温度として、ＦＥＴ１のジャンクション温度が動作保証範囲の上限温度になる温度領域が設定されている。換言すると、ＦＥＴ１のジャンクション温度が上限温度となる温度領域になるとき、導電部材６０が切断されるように、バイメタル７０の形状や導電部材６０の材質および厚さが予め設定されている。
図１および図３を参照して、ＦＥＴ１の作用について説明する。
図３は、仮想のＦＥＴ３００を示している。仮想のＦＥＴ３００は、ＦＥＴ１と比較して次の部分において異なる構成を有し、その他の部分において同一の構成を有する。すなわち、仮想のＦＥＴ３００は、導電部材３６０が半導体基板１０の表面に支持されている。なお、仮想のＦＥＴ３００の説明は、ＦＥＴ１と共通の部材に対して、ＦＥＴ１と同一の符号を付している。
仮想のＦＥＴ３００の導電部材３６０は、導電部材３６０の両方の端部３６１が半導体基板１０の上面に配置されている。このため、膜分割部３２１の第１端面３２１Ａが、ドレイン側端面１１Ａよりもドレイン領域１２側に形成されている。このため、第１ゲート電極部３３１Ａのドレイン領域１２側の端部は、ドレイン側端面１１Ａよりもドレイン領域１２側に形成されている。また、膜分割部３２１の第２端面３２１Ｂが、ソース側端面１１Ｂよりもソース領域１３側に形成されている。このため、第２ゲート電極部３３１Ｂのソース領域１３側の端部は、ソース側端面１１Ｂよりもソース領域１３側に形成されている。
第１チャネル領域３１４Ａは、第１ゲート電極部３３１Ａの下方に形成される。第２チャネル領域３１４Ｂは、第２ゲート電極部３３１Ｂの下方に形成される。このため、第１チャネル領域３１４Ａおよび第２チャネル領域３１４Ｂが導電部材３６０に達しないおそれがある。また、第１チャネル領域３１４Ａおよび第２チャネル領域３１４Ｂを導電部材３６０に達させるために導電部材３６０の端部を延長すると、導電部材３６０とゲート電極３３１Ａ，３３１Ｂとが互いに接触する。この場合、仮想のＦＥＴ３００は、ＦＥＴとして機能しなくなる。このため、仮想のＦＥＴ３００においては、ドレイン領域１２と導電部材３６０とが安定して導通しないおそれがある。また、ソース領域１３と導電部材３６０とが安定して導通しないおそれがある。
一方、図１に示されるように、ＦＥＴ１は、以下の構造を有している。
第１ゲート電極部３１Ａは、ソース領域１３側の端部がドレイン側端面１１Ａの位置まで形成されている。また、第２ゲート電極部３１Ｂは、ドレイン領域１２側の端部がソース側端面１１Ｂの位置まで形成されている。このため、第１チャネル領域３１４Ａおよび第２チャネル領域３１４Ｂが導電部材３６０に達する。すなわち、ゲート電極３０に電圧を加えたとき、チャネル領域１４が安定して形成される。このため、ＦＥＴ１においては、ドレイン領域１２と導電部材６０とが安定して導通する。また、ソース領域１３と導電部材６０とが安定して導通する。
図４〜図８を参照して、ＦＥＴ１の製造方法について説明する。
図４（ａ）に示されるように、Ｐ型のシリコン半導体としての基板材料１００を用意する。基板材料１００は、シリコンウェハＳ（図７参照）の各素子Ｓ１が形成される部分と対応する。
図４（ｂ）に示されるように、基板材料１００に奥行方向に向かう凹部としての絶縁溝１１を形成する。具体的には、絶縁溝１１を形成する部分が露出するパターンのレジスト膜が基板材料１００の表面に形成される。そして、レジスト膜をマスクとして、基板材料１００がエッチングされる。
図４（ｃ）に示されるように、絶縁溝１１に位置決め部１１０が形成される。位置決め部１１０の表面は、基板材料１００の表面よりも底面１１Ｃ側に位置する。位置決め部１１０は、例えばＣＶＤ法により絶縁溝１１にガラス材料を充填したガラス膜として形成される。
図５（ａ）に示されるように、基板材料１００の表面および位置決め部１１０の表面に金属膜１２０が形成される。具体的には、基板材料１００の表面および位置決め部１１０に蒸着法により金属膜１２０を形成する。位置決め部１１０の表面に形成される金属膜１２０の表面は、基板材料１００の表面と一致する。
図５（ｂ）に示されるように、絶縁溝１１の表面以外に形成されている金属膜１２０を除去する。具体的には、金属膜１２０の表面に絶縁溝１１を形成する部分以外の部分が露出するパターンのレジスト膜を形成する。そして、このレジスト膜をマスクとして、余分な金属膜１２０をエッチングする。
図５（ｃ）に示されるように、金属膜１２０を研磨加工する。金属膜１２０の表面が半導体基板１０の表面と一致する。この作業により、開口部１１Ｄに支持される導電部材６０が形成される。
図６（ａ）に示されるように、基板材料１００にＮ型のドレイン領域１２およびＮ型のソース領域１３が形成される。具体的には、基板材料１００に、ドレイン領域１２が形成される部分とソース領域１３が形成される部分とが露出するパターンのレジスト膜を形成する。その後、レジスト膜をマスクとして、基板材料１００にＮ型の不純物をイオン注入法によりドーピングする。そして、基板材料１００に熱処理を行うことによって基板材料１００にＮ型半導体領域であるドレイン領域１２とソース領域１３とを形成する。
図６（ｂ）に示されるように、基板材料１００を高温の酸化性雰囲気の下で高温にすることにより、基板材料１００および導電部材６０の表面に酸化膜１３０を形成する。なお、この作業により、半導体基板１０が形成される。
図６（ｃ）に示されるように、酸化膜１３０にゲート電極３０、ドレイン端子４０、およびソース端子５０を形成する。
ゲート電極３０は具体的には次のように形成される。まず、酸化膜１３０の表面に第１ゲート電極部３１Ａおよび第２ゲート電極部３１Ｂが形成される部分が露出するパターンのレジスト膜を形成する。その後、レジスト膜をマスクとして、酸化膜１３０をエッチングすることにより、第１ゲート電極部３１Ａおよび第２ゲート電極部３１Ｂが形成される部分に凹部を形成する。そして、この凹部にＣＶＤ法により、第１ゲート電極部３１Ａおよび第２ゲート電極部３１Ｂとなる多結晶シリコンの膜を形成する。なお、シリコン膜の厚さとしては、０．４ｍｍ以下が好ましい。
ドレイン端子４０およびソース端子５０は具体的には次のように形成される。まず、酸化膜１３０の表面にドレイン端子４０が形成される部分とソース端子５０が形成される部分とが露出するパターンのレジスト膜を形成する。その後、このレジスト膜をマスクとして、酸化膜１３０をエッチングすることにより、ドレイン端子４０が形成される部分とソース端子５０が形成される部分とに凹部を形成する。そして、それら凹部にスパッタ法によりドレイン端子４０およびソース端子５０となるアルミニウム膜を形成する。
図６（ｄ）に示されるように、酸化膜１３０に膜分割部２１が形成される。具体的には、酸化膜１３０の表面にレジスト膜を形成する。そして、このレジスト膜をマスクとして酸化膜１３０をエッチングすることにより、導電部材６０を底部とする溝としての膜分割部２１が形成される。この作業により、ゲート絶縁膜２０が形成される。
図７に示されるように、半導体基板１０、ゲート絶縁膜２０、ゲート電極３０、ドレイン端子４０、ソース端子５０、および導電部材６０を有する素子Ｓ１は、同一のシリコンウェハＳに多数形成されている。素子Ｓ１は、シリコンウェハＳをダイシングによって切断することにより、各素子Ｓ１を分離して個々の素子Ｓ１を形成する。
図８（ａ）に示されるように、個々の素子Ｓ１について、レーザー照射装置によるレーザー光の照射を通じて位置決め部１１０を破砕する。なお、レーザー照射装置から照射するレーザー光の焦点を位置決め部１１０としてのガラス膜に合わせることにより、ガラス膜のみを破壊することができるため、ガラス膜の破砕に際して導電部材６０や半導体基板１０等の他の部分への影響を小さく抑えることができる。その後、ガラス膜の破片を絶縁溝１１から除去する。ガラス膜の破片は、Ｓ１を洗浄液によって洗浄する。これにより図８に示すように、位置決め部１１０を有していないＦＥＴ１が形成される。
図８（ｂ）に示されるように、バイメタル７０が素子Ｓ１に取り付けられる。バイメタル７０の一方は、第１端面２１Ａの下端部に固定される。バイメタル７０の他方は、第２端面２１Ｂの下端部に固定される。
ＦＥＴ１は、以下の効果を奏する。
（１）ＦＥＴ１は、導電部材６０がドレイン側端面１１Ａおよびソース側端面１１Ｂにより支持されている。すなわち、導電部材６０により、第１チャネル領域１４Ａと第２チャネル領域１４Ｂとが接続される。このため、ＦＥＴ１に異常等が生じることにより導電部材６０が所定の温度以上になるとき、ドレイン端子４０とソース端子５０との間の導通が遮断される。このため、ショート故障の発生を抑制することができる。
（２）ＦＥＴ１は、第１ゲート電極部３１Ａのソース領域１３側の端部がドレイン側端面１１Ａの位置まで形成される。このため、第１チャネル領域１４Ａが、ドレイン側端面１１Ａまで形成される。また、第２ゲート電極部３１Ｂのドレイン領域１２側の端部がソース側端面１１Ｂの位置まで形成される。このため、第２チャネル領域１４Ｂが、ソース側端面１１Ｂまで形成される。このため、チャネル領域１４が安定して形成される。
（３）ＦＥＴ１のショート故障の発生を抑制し、他の機器への影響を防ぐための方法として、リレー等を設ける方法がある。しかし、リレー等を設ける場合、ＦＥＴ１の構成が複雑になり大型化する。ＦＥＴ１は、導電部材６０によりショート故障の発生が抑制される。このため、リレー等を設ける構成と比較して、ＦＥＴ１をコンパクトにすることができる。
（４）シリコンウェハＳは、位置決め部１１０を有する状態で個々の素子Ｓ１に分離するべく切断される。そして、切断した個々の素子Ｓ１から位置決め部１１０が除去される。このため、位置決め部１１０により各素子Ｓ１の強度が補強された状態でシリコンウェハＳの切断が行われる。このため、シリコンウェハＳの切断に際して素子Ｓ１に変形や破損が生じることを抑えることができる。このため、素子Ｓ１の強度不足に起因する歩留まりの低下を抑えることができる。
（５）位置決め部１１０は、ＦＥＴ１の各部に用いられる材料と比較して脆弱な材料であるガラス材料を用いて形成される。このため、位置決め部１１０としてのガラス膜の除去によるＦＥＴ１への影響を小さく抑えることができる。
（第２実施形態）
本実施形態のＦＥＴ２００は、第１実施形態のＦＥＴ１と比較して次の部分において異なる構成を有し、その他の部分において同一の構成を有する。すなわち、ＦＥＴ２００は、バイメタル７０に代えて樹脂部２８０を有している。なお、第２実施形態のＦＥＴ２００の説明は、第１実施形態のＦＥＴ１と共通する構成に対して、第１実施形態のＦＥＴ１と同一の符号を付している。
図９（ａ）に示すように、ＦＥＴ２００は、半導体基板１０、ゲート絶縁膜２０、ゲート電極３０、ドレイン端子４０、ソース端子５０、導電部材２６０、および樹脂部２８０を有する。
膜分割部２１は、導電部材２６０を底面とし、ゲート絶縁膜２０の第１ゲート電極部３１Ａ側の部分と第２ゲート電極部３１Ｂ側の部分とを分割する溝として形成される。
導電部材６０は、横方向Ｘの両方の端部６１、および両方の端部６１の間の中間部６２を有する。導電部材６０の表面は、半導体基板１０の表面と一致する。
ドレイン領域１２側の端部６１は、ドレイン側端面１１Ａの開口部１１Ｄに支持されている。ソース領域１３側の端部６１は、ソース側端面１１Ｂの開口部１１Ｄに支持されている。
樹脂部２８０は、中間部６２の表面に配置されている。樹脂部２８０は、膜分割部２１の第１端面２１Ａおよび第２端面２１Ｂに支持されている。樹脂部２８０の体積は、絶縁溝１１により形成される空間の体積よりも大きい。樹脂部２８０はフッ素樹脂により形成されている。フッ素樹脂としては、四フッ化エチレンが挙げられる。
ＦＥＴ２００がオープン故障に至る過程について説明する。
図９（ｂ）に示されるように、過度に大きい電流や電圧が供給される等して導電部材２６０の温度が高くなるとき、樹脂部２８０の温度も高まる。樹脂部２８０は、高い温度になったとき、融解する。このため、第１端面２１Ａおよび第２端面２１Ｂにより支持されていた荷重が、導電部材２６０にかかるようになる。このため、導電部材２６０の中間部２６２が下方に向かって曲がる。
図９（ｃ）に示されるように、導電部材６０が所定の温度よりも高い温度になったとき、導電部材２６０の中間部２６２にかかる荷重が、中間部２６２の耐容量を超える。このとき、導電部材２６０は、融解した樹脂部２８０により切断される。融解した樹脂部２８０は、絶縁溝１１内に移動する。これにより第１チャネル領域１４Ａと第２チャネル領域１４Ｂとの導通が遮断される。このため、ドレイン領域１２とソース領域１３との導通が遮断される。すなわち、ドレイン端子４０とソース端子５０との導通が遮断される。
導電部材２６０が切断されることにより所定の温度よりも高い温度から低い温度になったとき、樹脂部２８０は絶縁溝１１の内部において再び凝固する。このとき、導電部材６０は、切断された状態が維持される。このため、ドレイン端子４０とソース端子５０との導通遮断状態が保持される。
なお、導電部材６０が切断される所定の温度よりも高い温度として、ＦＥＴ２００のジャンクション温度が動作保証範囲の上限温度になる温度領域が設定されている。換言すると、ＦＥＴ２００のジャンクション温度が上限温度となる温度領域になるとき、導電部材２６０が切断されるように、樹脂部２８０の材料、樹脂部２８０の重量、導電部材２６０の材質、および導電部材２６０の厚さ等が予め設定されている。
ＦＥＴ２００の製造方法について説明する。
図４（ａ）〜図５（ｃ）に示される作業を通じて、Ｐ型のシリコン半導体としての基板材料１００に、絶縁溝１１、位置決め部１１０、および導電部材２６０が形成される。
図１０（ａ）に示されるように、導電部材２６０の中間部２６２が両方の端部２６１よりも薄く形成される。具体的には、導電部材２６０の表面に中間部２６２が露出するパターンのレジスト膜を形成する。そして、このレジスト膜をマスクとして、中間部２６２をエッチングする。そして、基板材料１００にＮ型のドレイン領域１２およびＮ型のソース領域１３が形成される。
図１０（ｂ）に示されるように、基板材料１００を高温の酸化性雰囲気の下で高温にすることにより、基板材料１００および導電部材２６０の表面に酸化膜１３０を形成する。なお、この作業により、半導体基板１０が形成される。
図１０（ｃ）に示されるように、酸化膜１３０にゲート電極３０、ドレイン端子４０、およびソース端子５０を形成する。
図１０（ｄ）に示されるように、酸化膜１３０に膜分割部２１が形成される。
図１１に示されるように、樹脂部２８０が形成される。具体的には、例えば四フッ化エチレン等の融解したフッ素樹脂を膜分割部２１に充填する。フッ素樹脂は、凝固することにより樹脂部２８０を形成する。
図７に示されるように、半導体基板１０、ゲート絶縁膜２０、ゲート電極３０、ドレイン端子４０、ソース端子５０、および導電部材６０を有する素子Ｓ１は、同一のシリコンウェハＳに多数形成されている。素子Ｓ１は、シリコンウェハＳをダイシングによって切断することにより、各素子Ｓ１を分離して個々の素子Ｓ１を形成する。
個々の素子Ｓ１は、レーザー照射装置によるレーザー光の照射を通じて位置決め部１１０が破砕される。その後、ガラス膜の破片を絶縁溝１１から除去する。ガラス膜の破片は、Ｓ１を洗浄液によって洗浄する。これにより図９（ａ）に示すように、位置決め部１１０を有していないＦＥＴ２００が形成される。
ＦＥＴ２００は、第１実施形態の（１）〜（５）の効果に加えて以下の効果を奏する。
（６）ＦＥＴ２００は、樹脂部２８０を有する。樹脂部２８０は、導電部材２６０が所定の温度以上になるときに融解する。樹脂部２８０が融解したとき、導電部材２６０にかかる樹脂部２８０の荷重は増大する。このため、導電部材２６０は樹脂部２８０により切断される。このため、ＦＥＴ２００に異常が生じたとき、ドレイン端子４０とソース端子５０との間の導通を遮断することができる。
（７）導電部材２６０は、各端部２６１の厚さよりも、中間部２６２の厚さが小さい。このため、各端部２６１の厚さが中間部２６２の厚さ以下の場合と比較して、樹脂部２８０が融解したとき、導電部材２６０の中間部２６２が切断されやすい。
また、各端部２６１の厚さは、中間部２６２の厚さよりも大きい。このため、各端部２６１の厚さが、中間部２６２の厚さよりも小さい場合と比較して、樹脂部２８０が融解しない状態において、導電部材２６０がドレイン側端面１１Ａおよびソース側端面１１Ｂから脱落するおそれが低い。
（８）樹脂部２８０の体積は、絶縁溝１１により形成される空間の体積よりも大きい。このため、樹脂部２８０が融解することにより絶縁溝１１の内部に移動したとき、切断された導電部材２６０が凝固した樹脂部２８０に固定される。このため、導電部材２６０が再び接触することが抑制される。
（９）ＦＥＴ２００は、シリコンウェハＳを各素子Ｓ１に切断する前に樹脂部２８０が形成される。このため、樹脂部２８０は、シリコンウェハＳの切断時において、各素子Ｓ１を補強する。このため、シリコンウェハＳの切断に際して素子Ｓ１に変形や破損が生じることを抑えることができる。このため、素子Ｓ１の強度不足に起因する歩留まりの低下を抑えることができる。
（その他の実施形態）
本発明は、上記各実施形態以外の実施形態を含む。以下、本発明のその他の実施形態としての上記各実施形態の変形例を示す。なお、以下の各変形例は、互いに組み合わせることもできる。
・第１実施形態のＦＥＴ１は、バイメタル７０を有する。ただし、ＦＥＴ１の構成はこれに限られない。要するに、温度上昇に伴い変形する材料であれば、形状記憶合金や超弾性合金などといったバイメタル以外をバイメタル７０の代わりに用いることができる。
・第２実施形態のＦＥＴ２００は、フッ素樹脂の樹脂部２８０を有する。ただし、ＦＥＴ２００の構成はこれに限られない。要するに、絶縁性を有し、所定の温度以上で融解する樹脂材料であれば、いずれの樹脂を採用することもできる。
・第２実施形態のＦＥＴ２００は、樹脂部２８０の体積が絶縁溝１１の内部に形成される空間の体積よりも大きい。ただし、ＦＥＴ２００の構成はこれに限られない。例えば、変形例のＦＥＴ２００は、樹脂部２８０の体積が絶縁溝１１の内部に形成される空間の体積以下である。
・第１実施形態の導電部材６０は、バイメタル７０の変形により切断される。また、第２実施形態の導電部材２６０は、樹脂部２８０の荷重により切断される。ただし、導電部材２６０を切断する構成は、これらの構成に限られない。要するに、導電部材６０，２６０が所定の温度以上となったときに切断される構成であれば、いずれの構成を採用することもできる。
・各実施形態のＦＥＴ１は、第１ゲート電極部３１Ａのソース領域１３側の端部がドレイン側端面１１Ａと一致する。ただし、ＦＥＴ１の構成はこれに限られない。例えば、変形例のＦＥＴ１は、第１ゲート電極部３１Ａのソース領域１３側の端部がドレイン側端面１１Ａとドレイン領域１２との間に位置する。
・各実施形態のＦＥＴ１は、第２ゲート電極部３１Ｂのドレイン領域１２側の端部がソース側端面１１Ｂと一致する。ただし、ＦＥＴ１の構成はこれに限られない。例えば、変形例のＦＥＴ１は、第２ゲート電極部３１Ｂのドレイン領域１２側の端部がソース側端面１１Ｂとソース領域１３との間に位置する。
・各実施形態の導電部材６０，２６０は、各端部６１，２６１が開口部１１Ｄに支持される。ただし、導電部材６０，２６０の構成は、これに限られない。例えば、変形例の導電部材６０，２６０は、各端部６１，２６１が、端面１１Ａ，１１Ｂにおいて開口部１１Ｄよりも底面１１Ｃ側の部分に支持される。
・各実施形態の導電部材６０，２６０は、表面が半導体基板１０の表面と一致する。ただし、導電部材６０，２６０の構成は、これに限られない。例えば、変形例の導電部材６０，２６０は、導電部材６０，２６０の表面の一部または表面の全部が半導体基板１０の表面よりもゲート電極３０側、または、底面１１Ｃ側に位置する。
・各実施形態の導電部材６０，２６０は、アルミニウムにより形成される。ただし、導電部材６０，２６０の材料はこれに限られない。要するに、導電性を有する材料であれば、いずれの材料を採用することもできる。
・各実施形態のＦＥＴ１，２００は、導電部材６０，２６０が切断される高温領域として、ＦＥＴ１，２００のジャンクション温度が動作保証範囲の上限温度になる温度領域を設定している。しかし、導電部材６０，２６０が切断される高温領域は、ＦＥＴ１，２００にショート故障が発生することを抑制できる温度であれば、任意の高温領域を設定することができる。
・各実施形態の位置決め部１１０は、ガラス材料により形成される。ただし、位置決め部１１０の構成はこれに限られない。例えば、比較的低い温度で溶ける樹脂材料など、他の材料を採用することもできる。この場合、低温環境下においてダイシングを行った後に個々の素子Ｓ１を高温雰囲気下に放置し、位置決め部１１０を融解する。そして、融解した樹脂材料を絶縁溝１１の内部から流出させることによって除去する。なお、ＦＥＴ２００において位置決め部１１０を樹脂材料とする場合は、樹脂部２８０よりも融解温度の低い樹脂材料が採用される。
・各実施形態のＦＥＴ１，２００は、絶縁溝１１が底面１１Ｃを有する。ただし、ＦＥＴ１，２００の構成はこれに限られない。例えば、変形例のＦＥＴ１，２００は、絶縁溝１１の底部が開口している。この場合、ＦＥＴ１，２００の製造時において、シリコンウェハＳの裏面に別のウェハを貼り合わせることにより半導体基板１０が分離することを抑制することもできる。
・各実施形態のＦＥＴ１，２００の製造方法は、シリコンウェハＳをダイシングにより切断する。ただし、ＦＥＴ１，２００の製造方法はこの構成に限られない。例えば、変形例のＦＥＴ１，２００の製造方法は、シリコンウェハＳをスクライブにより切断する。
・各実施形態のＦＥＴ１，２００は、Ｐチャネル型の絶縁ゲート型電界効果トランジスタに適用したが、Ｎチャネル型の絶縁ゲート型電界効果トランジスタに適用することができる。
１，２００…ＦＥＴ、１０…半導体基板、１１…絶縁溝、１１Ａ…ドレイン側端面、１１Ｂ…ソース側端面、１１Ｃ…底面、１１Ｄ…開口部、１２…ドレイン領域、１３…ソース領域、１４…チャネル領域、１４Ａ…第１チャネル領域、１４Ｂ…第２チャネル領域、２０…ゲート絶縁膜、２１…膜分割部、２１Ａ…第１端面、２１Ｂ…第２端面、３０…ゲート電極、３１Ａ…第１ゲート電極部、３１Ｂ…第２ゲート電極部、４０…ドレイン端子、５０…ソース端子、６０，２６０…導電部材、６１，２６１…端部、６２，２６２…中間部、７０…バイメタル、１００…基板材料、１１０…位置決め部、１２０…金属膜、１３０…酸化膜、２８０…樹脂部。

Claims (6)

  1. ドレイン領域、ソース領域、チャネル領域、および前記チャネル領域を前記ドレイン領域側の第１チャネル領域および前記ソース領域側の第２チャネル領域に分割する絶縁溝を有する半導体基板と、
    前記半導体基板に前記第１チャネル領域を形成する第１ゲート電極部、および前記半導体基板に前記第２チャネル領域を形成する第２ゲート電極部を有するゲート電極と、
    前記半導体基板と前記ゲート電極との間に位置し、前記ドレイン領域および前記ソース領域と前記ゲート電極とを絶縁するゲート絶縁膜と、
    前記絶縁溝の前記ドレイン領域側の端面であるドレイン側端面と、前記絶縁溝の前記ソース領域側の端面であるソース側端面とにより支持され、所定の温度以上になるとき切断される導電部材と
    を備える絶縁ゲート型電界効果トランジスタ。
  2. 前記第１ゲート電極部は、前記ソース領域側において前記ドレイン側端面の位置まで形成され、
    前記第２ゲート電極部は、前記ドレイン領域側において前記ソース側端面の位置まで形成される
    請求項１に記載の絶縁ゲート型電界効果トランジスタ。
  3. 前記導電部材は、前記ドレイン側端面の前記ゲート絶縁膜側である開口部と、前記ソース側端面の前記ゲート絶縁膜側である開口部とにより支持されている
    請求項１または２に記載の絶縁ゲート型電界効果トランジスタ。
  4. 前記絶縁ゲート型電界効果トランジスタは、樹脂部を有し、
    前記ゲート絶縁膜は、膜分割部を有し、
    前記膜分割部は、前記導電部材を底面とし、前記ゲート絶縁膜の前記第１ゲート電極部側の部分と前記第２ゲート電極部側の部分とを分割する溝として形成され、
    前記樹脂部は、前記膜分割部の前記ソース領域側の端面および前記膜分割部の前記ドレイン領域側の端面により支持され、前記導電部材が前記所定の温度以上になるとき融解し、
    前記導電部材は、融解した前記樹脂部により切断される
    請求項１〜３のいずれか一項に記載の絶縁ゲート型電界効果トランジスタ。
  5. 前記導電部材は、前記ドレイン側端面側の端部および前記ソース側端面側の端部の厚さよりも、前記ドレイン側端面側の端部および前記ソース側端面側の端部との間の中間部の厚さが小さい
    請求項４に記載の絶縁ゲート型電界効果トランジスタ。
  6. 請求項１〜５のいずれか一項に記載の絶縁ゲート型電界効果トランジスタの製造方法であって、
    前記半導体基板の基板材料に凹部を形成する工程と、
    前記凹部の内部に前記凹部の開口部よりも低い位置まで位置決め部を形成する工程と、
    前記位置決め部の表面に前記導電部材を形成する工程と、
    前記基板材料に前記ドレイン領域および前記ソース領域を形成する工程と、
    前記ドレイン領域、前記ソース領域、および前記導電部材の表面に前記ゲート絶縁膜を形成し、前記半導体基板を形成する工程と、
    前記位置決め部を前記半導体基板から除去する工程と
    を備える絶縁ゲート型電界効果トランジスタの製造方法。
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