DE102013012338A1

DE102013012338A1 - Phasenregelkreis

Info

Publication number: DE102013012338A1
Application number: DE102013012338.0A
Authority: DE
Inventors: Pasquale Lamanna; Davide Orifiamma
Original assignee: Cambridge Silicon Radio Ltd
Current assignee: Qualcomm Technologies International Ltd
Priority date: 2012-07-31
Filing date: 2013-07-25
Publication date: 2014-02-06
Also published as: US8508271B1; GB2505254B; GB201217954D0; GB2505254A

Abstract

Es wird ein Phasenregelkreis bereitgestellt, der umfasst: einen Signalgenerator, der zum Ausgeben eines Rückkopplungssignals ausgelegt ist, einen ersten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einem Referenzsignal sowie zum Ausgeben eines ersten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist, einen zweiten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals oder zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals sowie zum Ausgeben eines zweiten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist, und ein Stellglied, das ausgelegt ist zu bestimmen, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, und die Frequenz des oszillierenden Signals in Abhängigkeit vom Resultat der Bestimmung zu wandeln.

Description

Die vorliegende Erfindung betrifft Phasenregelkreise. Die vorliegende Erfindung ist insbesondere nützlich, wenn sie in einem Hochfrequenz-Phasenregelkreis eingesetzt wird, d. h. bei mehr als 10 GHz.
Ein Phasenregelkreis (PLL, Phase Locked Loop) ist eine Schaltung, die ein Ausgangssignal erzeugt, das ein vorbestimmtes Frequenz- und/oder Phasenverhältnis gegenüber einem Referenzsignal aufweist. Ein PLL kann in einer Kommunikationsvorrichtung als Teil eines Frequenzvervielfachers, eines Demodulators, eines Trackinggenerators oder einer Taktrückgewinnungsschaltung verwendet werden. Ein typischer PLL ist in 1 gezeigt.
Der in 1 gezeigte PLL umfasst einen Phasendetektor 1, der zum Empfangen eines Referenzsignals a(t) und eines Rückkopplungssignal e(t) ausgelegt ist. Der Phasendetektor 1 gibt ein Signal b(t) an das Filter 2 aus. Das Filter 2 gibt das Signal c(t) an einen Oszillator 3 aus. Der Oszillator gibt das Rückkopplungssignal e(t) an die Rückkopplungsschleife 5 und an weitere Prozessschaltkreise (nicht dargestellt) aus.
Ein PLL kann ein analoger PLL oder ein digitaler PLL sein. Bei analogen PLLs kann das Filter 2 ein herkömmliches analoges Schleifenfilter sein. Bei digitalen PLLs kann das Filter 2 ein digitaler Signalprozessor (DSP, digital signal processor) sein, der ausgelegt ist, ein digitales Signal zu empfangen, das die Phasendifferenz zwischen zwei Signalen quantifiziert, und ein Steuersignal an einen Signalgenerator auszugeben. Im Folgenden wird der Begriff ”Filter” durchweg verwendet, um DSPs (oder ihre funktionalen Entsprechungen) in einem digitalen PLL zu umfassen.
Der Phasendetektor ist ausgelegt, eine Frequenz- oder Phasendifferenz zwischen dem Referenzsignal a(t) und dem Rückkopplungssignal e(t) zu bestimmen. In Abhängigkeit von dieser bestimmten Differenz gibt der Phasendetektor ein Signal b(t) an das Filter 2 aus.
Falls die Schaltung ein analoges Filtern ausführt, wird das Signal b(t) üblicherweise unter Verwendung von Ladungspumpen erzeugt und umfasst eine Reihe von Impulsen. Jeder Impuls weist einen Fläche auf, die der bestimmten Phasendifferenz entspricht und so auch die vom Phasendetektor 1 detektierte Phasendifferenz quantifiziert. Dieser analoge Fall wird in den 2A und 2B veranschaulicht.
2A zeigt die Signale a(t), b(t) und e(t) in einer ersten Ausführungsform des herkömmlichen Falls, bei dem es einen kleinen Phasen-Offset zwischen dem Rückkopplungssignal e(t) und dem Referenzsignal a(t) gibt. In dieser Ausführungsform wird das vom Phasendetektor 1 ausgegebene Signal b(t) aus einer Reihe von schmalen Impulsen gebildet, von denen jeder eine Fläche A aufweist.
2B zeigt die Signale a(t), b(t) und e(t) in einer zweiten Ausführungsform des herkömmlichen Falls, bei dem es einen größeren Phasen-Offset zwischen dem Rückkopplungssignal e(t) und dem Referenzsignal a(t) als in der ersten Ausführungsform gibt. In dieser zweiten Ausführungsform wird das vom Phasendetektor 1 ausgegebene Signal b(t) wiederum aus einer Reihe von Impulsen gebildet. Da allerdings im Vergleich zur ersten, oben beschriebenen Ausführungsform in dieser Ausführungsform ein größerer Offset der Phasendifferenz vorliegt, sind diese Impulse breiter, als die in 2A gezeigten. Deswegen weisen die in 2B gezeigten Impulse von b(t) eine Fläche A auf, wobei A' > A.
Die Impulse b(t) werden zum Filter 2 weitergeleitet. Das Filter 2 ist in dieser analogen Ausführungsform üblicherweise ein Schleifenfilter. Das Filter 2 ist zum Integrieren des Signals b(t) angeordnet, woraus ein Signal c(t) resultiert, das proportional zur Fläche A, A' der Impulse ist. Das integrierte Signal c(t) kann zum Steuern des Oszillators 3 verwendet werden.
Falls die Schaltung ein digitales Filtern ausführt, dann ist das Signal b(t) üblicherweise ein Stream-Code (aus 1 Bit und/oder aus n Bits), das die vom Phasendetektor 1 detektierte Phasendifferenz quantifiziert. Der Stream-Code b(t), der vom Phasendetektor 1 ausgegeben wird, wird an ein Filter 2 ausgegeben. Obwohl der Begriff ”Filter” verwendet wird, wird das Filter 2 im digitalen Fall genauer als eine Signalverarbeitungsschaltung beschrieben. Um allerdings zum analogen Fall konsistent zu bleiben, wird der Begriff ”Filter” im Folgenden durchweg eingesetzt. Das Filter 2 erzeugt ein Ausgangssignal c(t) für einen Oszillator 3. Das Ausgangssignal c(t) weist den Oszillator 3 an, wie er seine Frequenz in Abhängigkeit von der detektierten Phasendifferenz wandeln soll.
Ein übliches Ziel einer PLL ist es, einen ”verriegelten” Zustand zu erreichen. In diesem Zustand ist die bestimmte Phasendifferenz zwischen dem Rückkopplungssignal e(t) und dem Referenzsignal a(t) im Wesentlichen konstant (innerhalb der Toleranzen des PLL). Abhängig vom PLL-Typ kann die konstante Phasendifferenz einen Null- oder einen Nicht-Null-Wert aufweisen. In der Praxis ist es schwierig, einen perfekt verriegelten Zustand zu erreichen, da die Toleranz des Phasendetektors 1 die Genauigkeit des Verriegelungsmechanismus begrenzt.
Ein PLL kann unter Verwendung einer Rückkopplungsschleife, die einen Integer-N-Teiler umfasst, unterschiedliche Ausgangsfrequenzen synthetisieren. Ein Beispiel für einen Integer-N-Teiler-PLL ist in 3 gezeigt.
In 3 ist ein Phasendetektor 1 zum Empfangen eines Referenzsignals a(t) und eines geteilten Oszillatorsignals e(t) ausgelegt. Der Phasendetektor 1 gibt ein Signal b(t) an das Filter 2 aus. Nach dem Filtern des Signals b(t) gibt das Filter 2 das Signal c(t) an einen Oszillator 3 aus. Der Oszillator gibt das Signal d(t) aus. Das Signal d(t) wird an einen Teller 4 in einer Rückkopplungsschleife 5 und an weitere Prozessschaltkreise (nicht dargestellt) weitergeleitet. Der Teiler 4 leitet das Rückkopplungssignal e(t) an den Phasendetektor 1 weiter.
Der Phasendetektor 1 ist zum Vergleichen des Referenzsignals a(t) mit einem Rückkopplungssignal e(t) ausgelegt. In diesem Fall wird das Rückkopplungssignal e(t) vom Teiler 4 ausgegeben, der in der Rückkopplungsschleife 5 positioniert ist. Das Referenzsignal a(t) kann von einem Oszillator ausgegeben werden. Das vom Phasendetektor 1 ausgegebene Signal b(t) ist ein Abbild der Phasendifferenz zwischen dem Rückkopplungssignal e(t) und dem Referenzsignal a(t). Wie oben erwähnt, quantifiziert das Signal b(t) die Phasendifferenz zwischen zwei Signalen, die Eingänge für den Phasendetektor sind. In Abhängigkeit davon, ob der Phasendetektor 1 ein digitaler oder ein analoger Phasendetektor ist, kann das Signal b(t) die Form eines Stream-Code bzw. die eines breitenmodulierten Impulses annehmen. Das Signal b(t) wird zum Filter 2 weitergeleitet. Das Filter 2 gibt ein Signal c(t) aus, das anzeigt, ob die Frequenz des Oszillators 3 erhöht oder verringert werden muss.
Da sie den Teiler 4 in der Rückkopplungsschleife 5 aufweist, ist der PLL in der Lage, ohne Wandeln des Referenzsignals eine Reihe unterschiedlicher Frequenzen zu synthetisieren. Um eine unterschiedliche Frequenz zu erzeugen, ändert der Teiler 4 den Wert der ganzen Zahl N, durch die er das Signal d(t) teilt. Auf diese Weise kann der gleiche PLL genutzt werden, um unterschiedliche Frequenzen zum Übertragen und Empfangen eines Signals in einem Transceiver zu synthetisieren.
Ein PLL kann einen verriegelten Zustand erreichen, indem er die Frequenz des von Oszillator 3 ausgegebenen Signals misst und um einen Offset gegenüber einer Sollfrequenz unter Verwendung digitaler Informationen korrigiert. Allerdings erfordert dies entweder einen Teiler im Erfassungspfad, der vom Teiler in der Rückkopplungsschleife verschieden ist, oder einen dem Teiler nachgeschalteten Frequenzdetektor in der Rückkopplungsschleife. Ebenso erfordert das Messen der Frequenz des von Oszillator 3 ausgegebenen Signals eine lange Messzeit, um eine gute Auflösung sicherzustellen. Ferner muss die Verstärkung des Oszillators 3 in Betracht gezogen werden, um den Offset zu minimieren. Dies kann noch zu der Zeit hinzukommen, die gebraucht wird, um einen verriegelten Zustand zu erreichen.
Daher besteht Bedarf an einem PLL, der sich mit wenigstens einem dieser Probleme befasst.
Kurzfassung
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Phasenregelkreis bereitgestellt, umfassend: einen Signalgenerator, der zum Ausgeben eines Rückkopplungssignals ausgelegt ist, einen ersten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einem Referenzsignal sowie zum Ausgeben eines ersten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist, einen zweiten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals oder zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals sowie zum Ausgeben eines zweiten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist, und ein Stellglied, das ausgelegt ist, zu bestimmen, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, und die Frequenz des oszillierenden Signals in Abhängigkeit vom Resultat der Bestimmung zu wandeln.
Wenn das zweite Phasendetektorsignal eine Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals anzeigt, kann das Stellglied so ausgelegt sein, dass es die Frequenz des oszillierenden Signals erhöht, wenn das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert, und die Frequenz des oszillierenden Signals zu verringern, wenn das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Wenn das zweite Phasendetektorsignal eine Phasendifferenz zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals anzeigt, kann das Stellglied ausgelegt sein, die Frequenz des oszillierenden Signals zu verringern, wenn das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert, und die Frequenz des oszillierenden Signals zu erhöhen, wenn das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Das Stellglied kann zum Bestimmen ausgelegt sein, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, indem es einen Zustand identifiziert, in dem das erste und das zweite Phasendetektorsignal gleich sind, und indem es identifiziert, welches der Phasendetektorsignale, das erste oder das zweite, zuerst aus diesem Zustand kommutiert. Das Stellglied kann ausgelegt sein, eine entsprechende Wertesequenz abzutasten, die vom ersten und zweiten Phasendetektor ausgegeben wird, um zu identifizieren, wann das erste und das zweite Phasendetektorsignal gleich sind.
Das Stellglied kann zum Bestimmen ausgelegt sein, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, indem es jeweilige Kommutierungssequenzen des ersten und des zweiten Phasendetektorsignals untersucht.
Das Stellglied kann ferner ausgelegt sein, ein Verriegelungssignal zu aktivieren, um den Phasenregelkreis zu verriegeln, wenn das Stellglied bestimmt, dass sich die Frequenz des oszillierenden Signals um eine vorbestimmte Anzahl von Malen sequentiell erhöht und verringert hat.
Der Phasenregelkreis kann ferner einen integrierten Filterpfad umfassen, der ausgelegt ist, die Frequenz des oszillierenden Signals in Abhängigkeit einer Ausgabe aus dem Stellglied entweder zu erhöhen oder zu verringern. Der integrierte Filterpfad kann ferner zum Empfangen des Verriegelungssignals ausgelegt sein. Die Ausgabe aus dem Stellglied kann davon abhängig sein, welches Phasensignal zuerst kommutiert hat.
Der Phasenregelkreis kann ferner einen proportionalen Filterpfad (proportional filter path) umfassen, der zum Empfangen des ersten Phasendetektorsignals und zum Steuern der Frequenz des oszillierenden Signals in Abhängigkeit davon ausgelegt ist.
Die Phase der verzögerten Version des Referenzsignals kann einen Offset gegenüber der Phase des Rückkopplungssignals um weniger als 180 Grad aufweisen.
Das Stellglied kann ferner Speicherzellen umfassen, die zum Detektieren ausgelegt sind, wann das erste und das zweite Phasendetektorsignal kommutieren.
Der Phasenregelkreis kann ferner ausgelegt sein, bei einer Frequenz von mehr als 10 GHz betrieben zu werden.
Der erste Phasendetektor kann ein binärer Phasendetektor sein.
Der zweite Phasendetektor kann ein binärer Phasendetektor sein.
Der Signalgenerator kann ein spannungsgesteuerter Oszillator oder ein digital gesteuerter Oszillator sein.
Der Phasenregelkreis kann ferner einen Rückkopplungspfad umfassen, der einen Integer-N-Teiler aufweist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Wandeln der Frequenz eines Rückkopplungssignals bereitgestellt, das die Schritte umfasst: Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einem Referenzsignal und Ausgeben eines ersten Phasendetektorsignals in Abhängigkeit von dieser Detektion, Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals oder zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals und Ausgeben eines zweiten Phasendetektorsignals in Abhängigkeit von dieser Detektion, Bestimmen, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert sowie Wandeln der Frequenz des Rückkopplungssignal in Abhängigkeit vom Resultat des Bestimmungsschritts.
Das Verfahren kann ferner die Schritte umfassen: Verringern der Frequenz des Rückkopplungssignals, falls das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert, und Erhöhen der Frequenz des Rückkopplungssignals, falls das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Das Verfahren kann ferner die Schritte umfassen des Bestimmens, dass die Frequenz des Rückkopplungssignals sich sequentiell um eine vorbestimmte Anzahl von Malen erhöht und dann verringert hat, und des Aktivierens eines Verriegelungssignals als ein Resultat dieser Bestimmung.
Das Verfahren kann so ausgelegt sein, dass die Frequenz des Rückkopplungssignals nur dann gewandelt wird, wenn kein Verriegelungssignal aktiviert ist.
Der Schritt des Bestimmens, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, kann die Schritte umfassen des Identifizierens eines Zustands, in dem das erste und zweite Phasendetektorsignal gleich sind, und des Identifizierens, welches der Phasendetektorsignale, das erste oder das zweite, zuerst aus diesem Zustand kommutiert.
Zeichnungen
1 zeigt einen herkömmlichen PLL.
Die 2A und 2B zeigen den Unterschied der Ausgaben eines analogen Phasendetektors auf, wenn das Rückkopplungssignal e(t) dem Referenzsignal a(t) um unterschiedliche Beträge nacheilt.
3 zeigt einen Integer-PL.
4 zeigt das Rückkopplungssignal, das Referenzsignal, das verzögerte Referenzsignal und die Ausgaben aus zwei Phasendetektoren, wenn das oszillierende Signal dem Referenzsignal nacheilt.
5 zeigt das Rückkopplungssignal, das Referenzsignal, das verzögerte Referenzsignal und die Ausgaben aus zwei Phasendetektoren, wenn das oszillierende Signal dem Referenzsignal voreilt.
6 zeigt eine bevorzugte Ausführungsform der vorliegenden Erfindung.
7 zeigt ein bevorzugtes Zustandsdiagramm, das von einem Stellglied in einer bevorzugten Ausführungsform der vorliegenden Erfindung genutzt wird.
Die 8A und 8B zeigen den Unterschied in der Ausgabe eines Phasendetektors auf, wenn das Rückkopplungssignal e(t) dem Referenzsignal a(t) nacheilt und wenn das Rückkopplungssignal e(t) dem Referenzsignal voreilt.
Beschreibung
Die vorliegende Erfindung bezieht sich auf einen PLL, der einen Signalgenerator umfasst, der zum Ausgeben eines Rückkopplungssignals ausgelegt ist. Der Signalgenerator kann einen Oszillator umfassen, wie zum Beispiel einen digital gesteuerten Oszillator oder einen spannungsgesteuerten Oszillator. Alternativ kann der Signalgenerator sowohl einen Oszillator als auch einen Teiler im Rückkopplungspfad umfassen. Der PLL umfasst ferner zwei Phasendetektoren. Einer der Phasendetektoren ist ausgelegt, ein Referenzsignal und das Rückkopplungssignal zu empfangen und eine Phasendifferenz zwischen diesen beiden Signalen zu detektieren. Der andere Phasendetektor ist ausgelegt, das Rückkopplungssignal und eine verzögerte Version des Referenzsignals zu empfangen oder das Referenzsignal und eine verzögerte Version des Rückkopplungssignals zu empfangen und eine Phasendifferenz zwischen diesen beiden Signalen zu detektieren, die vom anderen Phasendetektor empfangen werden.
Jeder Phasendetektor gibt ein Phasendetektorsignal an ein Stellglied in Abhängigkeit von seiner jeweils detektierten Phasendifferenz aus. Das Phasendetektorsignal, das von einem Phasendetektor ausgegeben wird, zeigt wenigstens eine Eigenschaft einer detektierten Phasendifferenz zwischen den beiden Signalen an, die Eingänge dieses Phasendetektors sind. Das Stellglied ist zum Bestimmen ausgelegt, welches Phasendetektorsignal zuerst kommutiert und die Frequenz des Rückkopplungssignals in Abhängigkeit dieser Bestimmung zu wandeln.
Um zu detektieren, welches Phasendetektorsignal zuerst kommutiert, kann das Stellglied jeweilige Kommutierungssequenzen in jedem Phasendetektorsignal untersuchen. Im Anschluss an eine solche Untersuchung kann das Stellglied jede detektierte Sequenz mit einer Entscheidungstabelle vergleichen, die mehrere vorab gespeicherte Sequenzen umfasst. Die Entscheidungstabelle kann vom Stellglied verwendet werden, um zu entscheiden, ob es die Frequenz des Rückkopplungssignals erhöht oder verringert.
Der oben beschriebene PLL kann ausgelegt sein, einen verriegelten Zustand zu erreichen, ohne dass er entweder einen Frequenzzähler oder einen Schnellstufen-Zeit-Digital-Wandler benötigt, um die Amplitude der Phasenschwankung des Eingangssignals bei hohen Frequenzen zu detektieren. Dies reduziert die Komplexität der Schaltung gegenüber bekannten PLLs nach dem Stand der Technik. Ebenso ermöglicht der beschriebene PLL eine Architektur, die nicht direkt einen hochfrequenten Rückkopplungstakt verwendet, um fehlerhafte Frequenzeingänge zu detektieren. Somit kann die Ausgangstaktleistung verbessert werden. Ferner ermöglicht es der beschriebene PLL, dass ein verriegelter Zustand schneller erreicht wird, als mit dem im Hintergrundteil erwähnten Szenario nach dem Stand der Technik, bei dem die Frequenz des Rückkopplungssignals über der Zeit gemessen wird.
Zur Verdeutlichung: Im Folgenden werden verschiedene Ausführungsformen der vorliegenden Erfindung im Sinne solcher Fälle beschrieben, bei denen der zweite Phasendetektor zum Empfangen des Rückkopplungssignals und der verzögerten Version des Referenzsignals ausgelegt ist. Ähnlich können allerdings dazugehörige Ausführungsformen für solche Fälle beschrieben werden, bei denen der zweite Phasendetektor stattdessen zum Empfangen des Referenzsignals und der verzögerten Version des Referenzsignals ausgelegt ist. Somit sollte das Folgende so gelesen werden, dass es diese beiden Ausführungsformen abdeckt.
Die verzögerte Version des Referenzsignals kann auf wenigstens zwei unterschiedliche Arten gebildet werden. Das Referenzsignal kann durch ein Verzögerungsglied weitergeleitet werden, um eine verzögerte Version seiner selbst zu bilden. Alternativ kann der PLL zusätzliche Schaltkreise umfassen, die ausgelegt sind, eine verzögerte Version des Referenzschaltkreises zu erzeugen. Die verzögerte Version des Referenzsignals ist ein Signal, das im Wesentlichen identisch mit dem Referenzsignal ist, bis auf einen zeitlichen Offset um eine Zeit t₂. Da die verzögerte Version des Referenzsignals eine Version des Referenzsignals ist, weist es dieselben Identifikationscharakteristika wie das Referenzsignal auf (bis auf den zeitlichen Offset).
Das Stellglied kann ausgelegt sein, die Frequenz des Rückkopplungssignals zu wandeln, indem es ein Frequenzsteuersignal ausgibt, das anzeigt, ob die Frequenz des Rückkopplungssignals erhöht oder verringert werden sollte. Das Frequenzsteuersignal kann zwei Zustände aufweisen, die Herauf- bzw. Heruntersetzen abbilden. In diesem Fall kann das Frequenzsteuersignal um einen vorbestimmten Betrag erhöht oder verringert werden. Alternativ kann das Frequenzsteuersignal mehrere Zustände aufweisen, um sowohl anzuzeigen, ob die Frequenz des Rückkopplungssignals erhöht oder verringert werden muss, als auch den Betrag, um den das Rückkopplungssignal erhöht oder verringert werden muss.
Vorzugsweise sind die Phasendetektoren sehr einfache Phasendetektoren, die zwei Zustände aufweisen: einen frühen Detektierzustand und einen späten Detektierzustand. Es ist unüblich, solche Phasendetektoren in digitalen Hochfrequenz-PLLs umzusetzen (d. h. bei denen die Frequenz des Ausgangssignals > 10 GHz ist), weil Takt- und Datenrückgewinnung in digitalen PLLs sehr einfach ist und hinsichtlich der Phasenentkopplung begrenzt ist. Da solche Detektoren hinsichtlich der Phasenentkopplung begrenzt sind, begrenzt dies den Frequenzfangbereich der PLL. Die vorliegend beschriebenen Techniken können in einem PLL umgesetzt werden, der einen niederfrequenten Referenztakt aufweist. Die vorliegend beschriebenen Techniken können in einem PLL umgesetzt werden, der einen hochfrequenten Referenztakt aufweist.
Vorzugsweise sind die Phasendetektoren binäre Phasendetektoren (BPDs, binary phase detectors). BPDs sind einfach und kostengünstig in der PLL-Schaltung umzusetzen. Zum Beispiel kann jeder BPD unter Verwendung von Flipflops umgesetzt werden.
Die Kommutierungen in den Phasendetektorsignalen können unter Verwendung von zwei Speicherzellen für jedes Phasendetektorsignal detektiert werden. Eine Speicherzelle weist zwei Zustände auf, 0 und 1. Die Verwendung von Speicherzellen zum Detektieren von Kommutierungen ist insbesondere nützlich, wenn BPDs für die Phasendetektoren verwendet werden, da eine Speicherzelle in einen von zwei unterschiedlichen Zuständen kippt, wenn sie durch ein vorbestimmtes Ereignis getriggert wird, d. h. Herauf- oder Heruntersetzen. Allerdings können alle bekannten Mittel zum Detektieren von Kommutierungen verwendet werden, um Kommutationen im Phasendetektorsignal zu detektieren.
Die Ausgabe jedes BPD kann bei jeder ansteigenden Flanke der entsprechenden BPD-Version des Referenzsignals gelesen werden.
Das Stellglied ist vorzugsweise ausgelegt, ein Verriegelungssignal zu aktivieren, sobald der PLL sich in einem verriegelten Zustand befindet. Wenn das Verriegelungssignal aktiviert ist, wird die Frequenz des Rückkopplungssignals in Reaktion auf detektierte Kommutierungen in den von den Phasendetektoren ausgegebenen Phasendetektorsignalen nicht mehr gewandelt. Das Verriegelungssignal kann aktiviert werden, wenn das Stellglied versucht, sequentiell die Frequenz des Signals um eine vorbestimmte Anzahl von Malen in Folge zu erhöhen und dann zu verringern. Falls das Frequenzsteuersignal zum Beispiel zwei Zustände aufweist, 1 oder 0, dann könnte ”1” einen Befehl zum Erhöhen der Frequenz abbilden, und ”0” könnte einen Befehl zum Verringern der Frequenz abbilden. Falls das Frequenzsteuersignal FREQ_CTRL ein Muster 01010101 aufweist, d. h. 8 benachbarte Werte sind unterschiedlich, dann soll das Frequenzsteuersignal die Frequenz des Rückkopplungssignals 7 Mal sequentiell erhöht und verringert haben. Auch hat es sieben Anweisungen an den Signalgenerator gegeben, sich aus einem Zustand ”Frequenzerhöhung” in einen Zustand ”Frequenzverringerung” und umgekehrt zu ändern, d. h. von ”1” nach ”0” und umgekehrt. Falls das Frequenzsteuersignal FREQ_CTRL ein Muster 0111010 aufweist, d. h. 4 benachbarte Werte sind unterschiedlich, dann soll das Frequenzsteuersignal die Frequenz des Rückkopplungssignals 3 Mal sequentiell erhöht und verringert haben. In diesem späteren Fall hat es allerdings vier Anweisungen an den Signalgenerator gegeben, sich aus einem Zustand ”Frequenzerhöhung” in einen Zustand ”Frequenzverringerung” und umgekehrt zu ändern, d. h. von ”1” nach ”0” und umgekehrt.
Das Verriegelungssignal kann nur intern im Stellglied vorliegen. Alternativ kann das Verriegelungssignal an weitere Schaltkreise im PLL ausgegeben werden.
Wenn ein verriegeltes Signal aktiviert worden ist, ist der PLL so ausgelegt, dass nur der Phasendetektor, der zum Empfangen des Rückkopplungssignals und des Referenzsignals ausgelegt ist, die Frequenz des Signalgenerators steuert.
Beim Einsatz in PLLs, die zum Synthetisieren eines hochfrequenten Rückkopplungssignals ausgelegt sind, erfordert der oben beschriebene PLL keinen hochpräzisen Zeit-Digital-Wandler und Verzögerungspuffer, die normalerweise für Hochfrequenz-PLLs erforderlich sind. Geeigneterweise weist das Rückkopplungssignal eine Frequenz von über 10 GHz auf. Vorzugsweise weist das Rückkopplungssignal eine Frequenz von 12 GHz auf.
Ein Integer-PLL ist ein PLL, der keinen Fractional-N-Teiler in der Rückkopplungsschleife umfasst. Die oben beschriebene Anordnung kann in einem PLL eingesetzt werden, der überhaupt keinen Teiler in der Rückkopplungsschleife umfasst. Die oben beschriebene Anordnung kann auch in einem PLL eingesetzt werden, der einen Teiler in der Rückkopplungsschleife umfasst.
Eine Ausführungsform der vorliegenden Erfindung umfasst zwei binäre Phasendetektoren (BPDs). Einer der BPDs ist ausgelegt, das Referenzsignal und das Rückkopplungssignal zu empfangen und ein Phasendetektorsignal auszugeben, das einen Wert aufweist, der von einer detektierten Phasendifferenz zwischen diesen beiden Signalen abhängig ist. Der andere der BPDs ist ausgelegt, das Rückkopplungssignal und eine verzögerte Version des Referenzsignals zu empfangen und ein Phasendetektorsignal auszugeben, das einen Wert aufweist, der von einer detektierten Phasendifferenz zwischen diesen beiden Signalen abhängig ist. Der Wert des vom BPD ausgegebenen Signals kann ”0” oder ”1” sein. Diese Werte bilden ab, ob die detektierte Phasendifferenz zwischen zwei Signalen, die Eingänge eines BPD sind, positiv oder negativ ist. Im Folgenden bildet ”0” durchweg eine negative Phasendifferenz zwischen den beiden Signalen ab, wohingegen ”1” eine positive Phasendifferenz zwischen den beiden Signalen abbildet. Allerdings kann der BPD auch so ausgelegt werden, dass das Gegenteil zutrifft.
Die Entscheidung darüber, ob die Frequenz des vom Signalgenerator ausgegebenen Signals erhöht oder verringert werden muss, um einen verriegelten Zustand zu erreichen, kann in Abhängigkeit von der Sequenz getroffen werden, in der die von den BPDs ausgegebenen Werte kommutieren. Im Einzelnen: Falls das Rückkopplungssignal dem Referenzsignal nacheilt (d. h. die Frequenz des vom Signalgenerator ausgegebenen Signals muss erhöht werden), dann ändern sich die von den beiden BPDs ausgegebenen Signale wie folgt:

Taktwert BPD1 (Rückkopplungssignal und Referenzsignal) BPD2 (Rückkopplungssignal und verzögertes Referenzsignal)

1 1 0

2 1 1

3 0 1

4 0 0

5 1 0
Mit anderen Worten: Wenn die Frequenz des vom Signalgenerator ausgegebenen Signals erhöht werden muss, gibt der BPD1 einen Wert aus, der einen Zustandsübergang zwischen positiven und negativen Phasendifferenzen anzeigt, bevor der BPD2 einen Wert ausgibt, der einen dazugehörigen Zustandsübergang anzeigt.
Im Gegensatz dazu: Wenn das Rückkopplungssignal dem Referenzsignal voreilt (d. h. die Frequenz des vom Signalgenerator ausgegebenen Signals muss verringert werden), dann ändern sich die von den beiden BPDs ausgegebenen Signale wie folgt:

Taktwert BPD1 (Rückkopplungssignal und Referenzsignal) BPD2 (Rückkopplungssignal und verzögertes Referenzsignal)

1 0 1

2 1 1

3 1 0

4 0 0

5 0 1
Mit anderen Worten: Wenn die Frequenz des vom Signalgenerator ausgegebenen Signals verringert werden muss, gibt der BPD2 einen Wert aus, der einen Zustandsübergang zwischen positiven und negativen Phasendifferenzen anzeigt, bevor der BPD1 einen Wert ausgibt, der einen dazugehörigen Zustandsübergang anzeigt.
Somit kann ein Zustandsautomat durch Untersuchen der vom BPD1 und BPD2 ausgegebenen Wertesequenz bestimmen, ob die Frequenz des vom Signalgenerator ausgegebenen Wertes erhöht oder verringert werden muss, um einen verriegelten Zustand zu erreichen.
Die 4 und 5 veranschaulichen mögliche Formen des Rückkopplungssignals, des Referenzsignals, des verzögerten Referenzsignals und der Ausgänge von BPD1 und BPD2.
In 4 ist die Frequenz des Rückkopplungssignals 401 mehr als doppelt so groß wie die des Referenzsignals 402. Das Rückkopplungssignal 401 eilt dem Referenzsignal 402 vor, und also sollte die Frequenz des Rückkopplungssignals 401 verringert werden. BPD1 und BPD2 sind beide ausgelegt, entweder ”1” oder ”0” auszugeben, abhängig davon, ob eine positive oder negative Phasendifferenz gemessen wird. Der Einfachheit halber sind das Referenzfrequenzsignal 402 und das verzögerte Referenzfrequenzsignal 403 als eine Reihe von Delta-Impulsen dargestellt. Jeder Delta-Impuls bildet die Zeit einer ansteigenden Flanke dieses Signals ab. Die Ausgänge von BPD1 und BPD2 werden an ihren entsprechenden Delta-Impulsen abgetastet.
Der BPD1-Ausgang 404 zeigt den Ausgang eines BPD an, der ausgelegt ist, das Rückkopplungssignal 401 und das Referenzsignal 402 zu empfangen und entweder ”1” oder ”0” auszugeben, abhängig von der detektierten Phasendifferenz zwischen diesen beiden Signalen.
Der BPD2-Ausgang 405 zeigt den Ausgang eines BPD an, der ausgelegt ist, das Rückkopplungssignal 401 und das verzögerte Referenzsignal 403 zu empfangen und entweder ”1” oder ”0” auszugeben, abhängig von der detektierten Phasendifferenz zwischen diesen beiden Signalen.
Wie aus dem BPD1-Ausgang 404 und dem BPD2-Ausgang 405 ersichtlich ist, kommutiert der BPD2-Ausgang 405 vor dem BPD1-Ausgang 404. Mit anderen Worten: Wenn der BPD1 und der BPD2 beide denselben Zustand ausgeben (entweder ”0” oder ”1”), ändert der BPD2 seinen Wert zuerst (d. h. von ”0” auf ”1” oder von ”1” auf ”0”). Dass der BPD2 zuerst kommutiert, zeigt an, dass das Rückkopplungssignal dem Referenzsignal 402 voreilt, und also muss die Frequenz des Rückkopplungssignals 401 verringert werden.
Im Gegensatz dazu ist in 5 die Frequenz des Rückkopplungssignals 501 weniger als doppelt so groß wie die des Referenzsignals 502. Das Rückkopplungssignal 501 eilt dem Referenzsignal 502 nach, und also sollte die Frequenz des Rückkopplungssignals 501 erhöht werden. BPD1 und BPD2 sind beide ausgelegt, entweder ”1” oder ”0” auszugeben, abhängig davon, ob eine positive oder negative Phasendifferenz gemessen wird. Der Einfachheit halber sind das Referenzfrequenzsignal 502 und das verzögerte Referenzfrequenzsignal 503 als eine Reihe von Delta-Impulsen dargestellt. Jeder Delta-Impuls bildet die Zeit einer ansteigenden Flanke dieses Signals ab. Die Ausgänge von BPD1 und BPD2 werden an ihren entsprechenden Delta-Impulsen abgetastet.
Der BPD1-Ausgang 504 zeigt den Ausgang eines BPD an, der ausgelegt ist, das Rückkopplungssignal 501 und das Referenzsignal 502 zu empfangen und entweder ”1” oder ”0” auszugeben, abhängig von der detektierten Phasendifferenz zwischen diesen beiden Signalen.
Der BPD2-Ausgang 505 zeigt den Ausgang eines BPD an, der ausgelegt ist, das Rückkopplungssignal 501 und das verzögerte Referenzsignal 503 zu empfangen und entweder ”1” oder ”0” auszugeben, abhängig von der detektierten Phasendifferenz zwischen diesen beiden Signalen.
Wie aus dem BPD1-Ausgang 504 und dem BPD2-Ausgang 505 ersichtlich ist, kommutiert der BPD1-Ausgang 504 vor dem BPD2-Ausgang 505. Mit anderen Worten: Wenn der BPD1 und der BPD2 beide denselben Zustand ausgeben (entweder ”0” oder ”1”), ändert der BPD1 seinen Wert zuerst (d. h. von ”0” auf ”1” oder von ”1” auf ”0”). Dass der BPD1 zuerst kommutiert, zeigt an, dass das Rückkopplungssignal dem Referenzsignal 502 nacheilt, und also muss die Frequenz des Rückkopplungssignals 501 erhöht werden.
Ein ähnliches Diagramm kann für den Fall gezeichnet werden, dass der BPD2 ausgelegt ist, das Referenzsignal und eine verzögerte Version des Rückkopplungssignals anstelle des Rückkopplungssignals und einer verzögerten Version des Referenzsignals zu empfangen. Der einzige Unterschied zwischen diesem Fall und den oben in Bezug auf die 4 und 5 beschriebenen Ausführungsformen ist, dass die Entscheidung umgekehrt ist, die Frequenz des Rückkopplungssignals zu erhöhen oder zu verringern. Im Fall, dass der BPD2 ausgelegt ist, das Referenzsignal und eine verzögerte Version des Rückkopplungssignals zu empfangen, und dass das Rückkopplungssignal dem Referenzsignal voreilt, kommutiert der BPD1 zuerst. Diese Kommutierung zeigt somit an, dass die Frequenz des Rückkopplungssignals 401 verringert werden muss. Auch im Fall, dass der BPD2 ausgelegt ist, das Referenzsignal und eine verzögerte Version des Rückkopplungssignals zu empfangen, und dass das Rückkopplungssignal dem Referenzsignal nacheilt, kommutiert der BPD2 zuerst. Diese Kommutierung zeigt somit an, dass die Frequenz des Rückkopplungssignals 501 erhöht werden muss.
Die 8A und 8B veranschaulichen ebenfalls den Fall, dass die Phasendetektoren beide BPDs sind. Kommutierungen in den Phasendetektorsignalen können detektiert werden, indem die Zeit beobachtet wird, zu der die Phasendifferenz zwischen dem Rückkopplungssignal und dem entsprechenden Referenzsignal null ist.
Das in 801 in 8A gezeigte Signal ist ein Abbild der Phasendifferenz zwischen der verzögerten Version des Referenzsignals und dem Rückkopplungssignal, wie von einem binären Phasendetektor ausgegeben. Das in 803 gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Rückkopplungssignal und der verzögerten Version des Referenzsignals. Das in 802 in 8A gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal, wie von einem binären Phasendetektor ausgegeben. Das in 804 gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal.
In dem in 8A gezeigten Beispiel kommutiert die Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal vor der Phasendifferenz zwischen der verzögerten Version des Referenzsignals und dem Rückkopplungssignal. Demzufolge eilt das Rückkopplungssignal dem Referenzsignal vor, und also muss die Frequenz des Rückkopplungssignals verringert werden.
Das in 805 in 8B gezeigte Signal ist ein Abbild der Phasendifferenz zwischen der verzögerten Version des Referenzsignals und dem Referenzsignal, wie von einem binären Phasendetektor ausgegeben. Das in 808 gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Rückkopplungssignal und der verzögerten Version des Referenzsignals. Das in 806 in 8A gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal, wie von einem binären Phasendetektor ausgegeben. Das in 807 gezeigte Signal ist ein Abbild der Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal.
In dem in 8B gezeigten Beispiel kommutiert die Phasendifferenz zwischen der verzögerten Version des Referenzsignals und dem Rückkopplungssignal vor der Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal. Demzufolge eilt das Rückkopplungssignal dem Referenzsignal nach, und also muss die Frequenz des Rückkopplungssignals erhöht werden.
Die Erfindung wird jetzt weiter unter Bezugnahme auf spezielle Ausführungsformen ausgearbeitet.
6 veranschaulicht eine bevorzugte Ausführungsform der vorliegenden Erfindung. Der Phasendetektor 601 empfängt das Rückkopplungssignal FEED1 und das Referenzsignal REF1 und gibt das Phasendetektorsignal PD1 aus. Das Phasendetektorsignal PD1 wird an die Speicherzelle 605 weitergeleitet. Die Speicherzelle 605 gibt das Signal s1 an das Stellglied 603 und die Speicherzelle 606 aus. Die Speicherzelle 606 gibt das Signal s2 an das Stellglied 603, einen proportionalen Filterpfad 608 und den Zustandsautomaten 607 aus. Das Referenzsignal REF1 wird auch an das Verzögerungsglied 602 und das Stellglied 603 gespeist. Das Verzögerungsglied 602 gibt das Signal REF1_del aus. Der Phasendetektor 604 empfängt REF1_del und das Rückkopplungssignal FEED1 und gibt das Phasendetektorsignal PD2 aus. Das Phasendetektorsignal PD2 wird an die Speicherzelle 609 weitergeleitet. Die Speicherzelle 609 gibt das Signal s3 an das Stellglied 603 und die Speicherzelle 610 aus. Die Speicherzelle 610 gibt das Signal s4 an das Stellglied 603 aus. Das Stellglied 603 gibt das Frequenzsteuersignal FREQ_CTRL an den Zustandsautomaten 607 aus. Der Zustandsautomat 607 gibt das Signal INT an einen integrierten Filterpfad (integral filter path) aus.
Der Zustandsautomat 607 kann als ein einfacher Multiplexer umgesetzt sein.
Der Phasendetektor 601 empfängt ein Rückkopplungssignal FEED1 und das Referenzsignal REF1 und detektiert eine Phasendifferenz zwischen FEED1 und REF1. Auf Basis dieses detektierten Unterschieds gibt der Phasendetektor 601 ein Phasendetektorsignal PD1 an die Speicherzelle 605 aus. Die Speicherzelle 605 gibt das Signal s1 an die Speicherzelle 606 aus. Gemeinsam geben die Speicherzellen 605 und 606 die Signale s1 und s2 aus, die anzeigen, wann das Phasendetektorsignal PD1 seinen Wert geändert hat. Die Speicherzellen 605 und 606 führen die Funktionalität eines zweistufigen digitalen Filters mit endlicher Impulsantwort aus. Die Signale s1 und s2 werden vom Stellglied 603 empfangen und zum Bestimmen, wann das Phasendetektorsignal PD1 kommutiert hat, verwendet.
Der Phasendetektor 604 empfängt ebenfalls das Rückkopplungssignal FEED1. Anstatt allerdings das Referenzsignal REF1 zu empfangen, empfängt der Phasendetektor 604 eine verzögerte Version des Referenzsignals REF1_del, das gebildet wird, indem das Referenzsignal REF1 durch ein Verzögerungsglied 602 geleitet wird. Der Phasendetektor 604 ist ausgelegt, eine Phasendifferenz zwischen FEED und REF1_del zu detektieren. Auf Basis dieses detektierten Unterschieds gibt der Phasendetektor 604 ein Phasendetektorsignal PD2 an die Speicherzelle 609 aus. Die Speicherzelle 609 gibt ein Signal s3 an die Speicherzelle 610 aus. Gemeinsam geben die Speicherzellen 609 und 610 die Signale s3 und s4 aus, die anzeigen, wann das Phasendetektorsignal PD2 seinen Wert geändert hat. Die Signale s3 und s4 werden vom Stellglied 603 empfangen und zum Bestimmen, wann das Phasendetektorsignal PD2 kommutiert hat, verwendet.
Das Stellglied 603 ist ausgelegt, das Referenzsignal REF1 und die Signale s1, s2, s3 und s4 aus den Speicherzellen 605, 606, 609 bzw. 610 zu empfangen und zu bestimmen, welches Phasendetektorsignal, PD1 oder PD2, zuerst kommutiert. Abhängig von dieser Bestimmung wird das Stellglied 603 ein Frequenzsteuersignal FREQ_CTRL aktivieren. Geeigneterweise zeigt das Frequenzsteuersignal FREQ_CTRL an, ob die Frequenz des Rückkopplungssignals erhöht oder verringert werden sollte, um die Sollfrequenz zu erreichen. Vorzugsweise weist das Frequenzsteuersignal einen Wert 1 auf, wenn die Frequenz des Rückkopplungssignals erhöht wird, und es weist einen Wert 0 auf, wenn die Frequenz des Rückkopplungssignals verringert wird. Das Frequenzsteuersignal FREQ_CTRL wird vom Zustandsautomaten 607 empfangen. Der Zustandsautomat 607 empfängt ebenfalls das von der Speicherzelle 606 ausgegebene Signal s2. Das Signal s2 zeigt eine Kommutierung im Wert des Phasendetektorsignals PD1 an. Der Zustandsautomat 607 gibt ein Signal INT an einen integrierten Filterpfad der Schaltung aus (nicht dargestellt). Das vom Zustandsautomaten ausgegebene Signal INT wird verwendet, um die Frequenz des Rückkopplungssignals um einen positiven oder negativen ganzzahligen Betrag zu ändern. Der ganzzahlige Betrag kann vorbestimmt sein. Der ganzzahlige Betrag kann vom Zustandsautomaten 603 bestimmt sein.
Vorzugsweise, wie in 6 gezeigt wird, umfasst der PLL einen Verriegelungsmechanismus, um in einen verriegelten Zustand zu gelangen. In 6 wird dies durch das Stellglied umgesetzt. Das Stellglied ist ausgelegt, zu bestimmen, ob oder ob nicht das Frequenzsteuersignal FREQ_CTRL seinen Wert sequentiell um eine vorbestimmte Anzahl von Malen geändert hat, wie oben beschrieben wurde.
Falls das Stellglied bestimmt, dass das Frequenzsteuersignal FREQ_CTRL seinen Wert sequentiell um eine vorbestimmte Anzahl von Malen oder häufiger geändert hat, aktiviert das Stellglied ein Verriegelungssignal LOCK, das vom Zustandsautomaten 603 empfangen wird. Beim Empfang des Verriegelungssignals LOCK ist der Zustandsautomat 603 so ausgelegt, dass er aufhört, den integrierten Filterpfad anzuweisen, die Frequenz des Rückkopplungssignals um einen vorbestimmten Betrag zu erhöhen oder zu verringern. Dies kann auf mehrere Weisen vorgenommen werden. Zum Beispiel kann der Zustandsautomat 603 ausgelegt sein, ein Signal auszugeben, das wenigstens drei unterschiedliche Zustände aufweist. Ein Zustand kann einen Befehl abbilden, die Frequenz des Rückkopplungssignals zu erhöhen. Ein anderer Zustand kann einen Befehl abbilden, die Frequenz des Rückkopplungssignals zu verringern. Schließlich kann ein dritter Zustand einen Befehl abbilden, aufzuhören, die Frequenz des Rückkopplungssignals zu wandeln.
Das Stellglied kann ebenfalls ausgelegt sein, ein Verriegelungs-Rücksetzsignal RESET zu empfangen. Angenommen, das Stellglied zählt, wie oben beschrieben, die Anzahl der sequentiellen Änderungen des Wertes des Frequenzsteuersignals FREQ_CTRL, kann das Verriegelungs-Rücksetzsignal RESET dazu verwendet werden, die gezählte Anzahl sequentieller Änderungen des Wertes des Frequenzsteuersignals FREQ_CTRL auf null rückzusetzen.
Wenn ein Verriegelungssignal aktiviert ist, ist der PLL ausgelegt, nur Informationen aus dem Phasendetektor 601 zu verwenden, um die Frequenz des Rückkopplungssignals zu steuern. Mit anderen Worten: Der Phasendetektor 604, der das Rückkopplungssignal und eine verzögerte Version des Referenzsignals empfängt, bewirkt nicht länger eine Änderung der Frequenz des Rückkopplungssignals. Stattdessen kann die Frequenz des Rückkopplungssignals durch Übertragen des Signals s2 aus der Speicherzelle 606 an einen proportionalen Filterpfad gesteuert werden.
Das Stellglied 603 kann ausgelegt sein, das in 7 veranschaulichte Zustandsdiagramm einzusetzen. Das in 7 gezeigte Beispiel veranschaulicht den Fall, dass zwei binäre Phasendetektoren verwendet werden, um Unterschiede in der Phase zwischen dem Rückkopplungssignal und einem Referenzsignal zu detektieren (verzögert bzw. nicht verzögert). In 701 befindet sich das Stellglied in einem Initialzustand. Das Stellglied bleibt im Initialzustand, bis beide Phasendetektorsignale PD1 und PD2 den gleichen Wert aufweisen (entweder 00 oder 11). Wenn das Stellglied detektiert, dass die Phasendetektorsignale PD1 und PD2 den gleichen Wert aufweisen, dann tritt das Stellglied in einen Vor-Warte-Zustand 702 ein. Falls im Vor-Warte-Zustand das Stellglied beim nächsten Taktwert detektiert, dass beide Phasendetektorsignale PD1 und PD2 den gleichen Wert aufweisen, tritt das Stellglied in einen Zustand 703, 704 ein, in dem es auf das Detektieren einer Kommutierung in einem der Signale wartet. Wenn alternativ im Vor-Warte-Zustand 702 das Stellglied detektiert, dass die beiden Phasendetektorsignale PD1 und PD2 unterschiedliche Werte aufweisen (d. h. 01 oder 10), kehrt das Stellglied in den Initialzustand 701 zurück.
Falls die beiden Phasendetektorsignale PD1 und PD2 beide einen Wert von 0 aufweisen, tritt das Stellglied in den Warten-0-Zustand 703 ein. Im Warten-0-Zustand 703 ist das Stellglied ausgelegt, bis zum Auftreten einer Kommutierung in den Phasendetektorsignalen zu warten. Solange die Phasendetektorsignale PD1 und PD2 beide einen Wert von 0 aufweisen, bleibt das Stellglied 603 im Warten-0-Zustand 703. Falls das Phasendetektorsignal PD1 sich zuerst ändert, d. h. das Stellglied bemerkt, dass die Phasendetektorsignale PD1, PD2 sich von 00 auf 10 geändert haben, dann tritt das Stellglied 603 in einen Frequenz heruntersetzenden Zustand 706 ein, in dem es die Ausgabe eines Frequenz heruntersetzenden Frequenzsteuersignals FREQ_CTRL aktiviert. Falls das Phasendetektorsignal PD2 sich zuerst ändert, d. h. das Stellglied bemerkt, dass die Phasendetektorsignale PD1, PD2 sich von 00 auf 01 geändert haben, dann tritt das Stellglied 603 in einen Frequenz heraufsetzenden Zustand 705 ein, in dem es die Ausgabe eines Frequenz heraufsetzenden Frequenzsteuersignals FREQ_CTRL aktiviert. Falls beide Phasendetektorsignale PD1 und PD2 ihren Wert zur gleichen Zeit ändern, d. h. von 00 auf 11, dann tritt das Stellglied 603 in den Warten-1-Zustand 704 ein (wird unten beschrieben).
Falls die beiden Phasendetektorsignale PD1 und PD2 beide einen Wert von 1 im Vor-Warte-Zustand 702 aufweisen, tritt das Stellglied in den Warten-1-Zustand 704 ein. Im Warten-1-Zustand 704 ist das Stellglied ausgelegt, bis zum Auftreten einer Kommutierung in den Phasendetektorsignalen zu warten. Solange die Phasendetektorsignale PD1 und PD2 einen Wert von 1 aufweisen, bleibt das Stellglied 603 im Warten-1-Zustand 704. Falls das Phasendetektorsignal PD1 sich zuerst ändert, d. h. das Stellglied bemerkt, dass die Phasendetektorsignale PD1, PD2 sich von 11 auf 01 geändert haben, dann tritt das Stellglied 603 in einen Frequenz heruntersetzenden Zustand 706 ein, in dem es die Ausgabe eines Frequenz heruntersetzenden Frequenzsteuersignals FREQ_CTRL aktiviert. Falls das Phasendetektorsignal PD2 sich zuerst ändert, d. h. das Stellglied bemerkt, dass die Phasendetektorsignale PD1, PD2 sich von 11 auf 10 geändert haben, dann tritt das Stellglied 603 in einen Frequenz heraufsetzenden Zustand 705 ein, in dem es die Ausgabe eines Frequenz heraufsetzenden Frequenzsteuersignals FREQ_CTRL aktiviert. Falls beide Phasendetektorsignale PD1 und PD2 ihren Wert zur gleichen Zeit ändern, d. h. von 11 auf 00, dann tritt das Stellglied 603 in den Warten-0-Zustand 703 ein (oben beschrieben).
Die herauf- und heruntersetzenden Frequenzsteuersignale FREQ_CTRL können von weiteren Schaltkreisen im PLL empfangen werden, wie zum Beispiel dem Zustandsautomaten 607. Alternativ können die herauf- und heruntersetzenden Frequenzsteuersignale FREQ_CTRL völlig intern im Stellglied 603 vorhanden sein.
Im Frequenz heraufsetzenden Zustand 705 wird das Stellglied weiter das Frequenz heraufsetzende Frequenzsteuersignal FREQ_CTRL ausgeben, bis beide Phasendetektorsignale PD1, PD2 den gleichen Wert aufweisen. Falls die Phasendetektorsignale PD1 und PD2 beide einen Wert von 1 aufweisen, kehrt das Stellglied 603 in den Initialzustand 701 zurück. Falls die Phasendetektorsignale PD1 und PD2 beide einen Wert von 0 aufweisen, tritt das Stellglied wieder in den Warten-0-Zustand 703 ein.
Im Frequenz heruntersetzenden Zustand 706 wird das Stellglied weiter das Frequenz heruntersetzende Frequenzsteuersignal FREQ_CTRL ausgeben, bis beide Phasendetektorsignale PD1, PD2 den gleichen Wert aufweisen. Falls die Phasendetektorsignale PD1 und PD2 beide einen Wert von 0 aufweisen, kehrt das Stellglied 603 in den Initialzustand 701 zurück. Falls die Phasendetektorsignale PD1 und PD2 beide einen Wert von 1 aufweisen, tritt das Stellglied wieder in den Warten-1-Zustand 703 ein.
Andere Zustandsautomaten können durch das Stellglied mit dem gleichen Ziel umgesetzt werden, die Frequenz des Rückkopplungssignals als Reaktion auf eine detektierte Kommutierung in den Phasendetektorsignalen PD1, PD2 zu steuern.
Die Anmelderin offenbart hiermit jedes einzelne hier beschriebene Merkmal isoliert für sich, sowie jede Kombination von zwei oder mehreren solcher Merkmale in dem Umfang, dass solche Merkmale oder Kombinationen auf Basis der vorliegenden Beschreibung als Ganzes angesichts des allgemeinen Fachwissens ausgeführt werden können, ungeachtet dessen, ob solche Merkmale oder Kombinationen von Merkmalen irgendwelche hier offenbarten Probleme lösen, und ohne Beschränkung auf den Schutzbereich der Ansprüche. Die Anmelderin gibt an, dass Aspekte der vorliegenden Erfindung aus irgendwelchen solchen einzelnen Merkmalen oder Kombinationen von Merkmalen bestehen können. In Hinsicht auf die vorhergehende Beschreibung wird es für Fachleute offensichtlich sein, dass verschiedene Modifikationen innerhalb des Schutzbereichs der Erfindung vorgenommen werden können.

Claims

Phasenregelkreis, umfassend: einen Signalgenerator, der zum Ausgeben eines Rückkopplungssignals ausgelegt ist; einen ersten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einem Referenzsignal sowie zum Ausgeben eines ersten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist; einen zweiten Phasendetektor, der zum Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals oder zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals sowie zum Ausgeben eines zweiten Phasendetektorsignals in Abhängigkeit von dieser Detektion ausgelegt ist; und ein Stellglied, das ausgelegt ist zu bestimmen, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, und die Frequenz des oszillierenden Signals in Abhängigkeit vom Resultat der Bestimmung zu wandeln.
Phasenregelkreis nach Anspruch 1, wobei das zweite Phasendetektorsignal eine Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals anzeigt und das Stellglied ausgelegt ist zum: Erhöhen der Frequenz des oszillierenden Signals, wenn das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert; und Verringern der Frequenz des oszillierenden Signals, wenn das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Phasenregelkreis nach Anspruch 1, wobei das zweite Phasendetektorsignal eine Phasendifferenz zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals anzeigt und das Stellglied ausgelegt ist zum: Verringern der Frequenz des oszillierenden Signals, wenn das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert; und Erhöhen der Frequenz des oszillierenden Signals, wenn das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei das Stellglied zum Bestimmen ausgelegt ist, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, indem es einen Zustand identifiziert, in dem das erste und zweite Phasendetektorsignal gleich sind, und indem es identifiziert, welches der Phasendetektorsignale, das erste oder das zweite, zuerst aus diesem Zustand kommutiert.
Phasenregelkreis nach Anspruch 4, wobei das Stellglied ausgelegt ist, eine entsprechende Wertesequenz abzutasten, die vom ersten und zweiten Phasendetektor ausgegeben wird, um zu identifizieren, wann das erste und das zweite Phasendetektorsignal gleich sind.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei das Stellglied zum Bestimmen ausgelegt ist, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, indem es entsprechende Kommutierungssequenzen des ersten und zweiten Phasendetektorsignals untersucht.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei das Stellglied ferner ausgelegt ist, ein Verriegelungssignal zu aktivieren, um den Phasenregelkreis zu verriegeln, wenn das Stellglied bestimmt, dass sich die Frequenz des oszillierenden Signals um eine vorbestimmte Anzahl von Malen sequentiell erhöht und verringert hat.
Phasenregelkreis nach einem vorhergehenden Anspruch, der ferner einen integrierten Filterpfad umfasst, der ausgelegt ist, die Frequenz des oszillierenden Signals in Abhängigkeit von einer Ausgabe aus dem Stellglied entweder zu erhöhen oder zu verringern.
Phasenregelkreis nach Anspruch 8, soweit auf Anspruch 7 rückbezogen, wobei der integrierte Filterpfad zum Empfangen des Verriegelungssignals ausgelegt ist.
Phasenregelkreis nach Anspruch 8 oder 9, wobei der Ausgang aus dem Stellglied davon abhängig ist, welches Phasensignal zuerst kommutiert.
Phasenregelkreis nach einem vorhergehenden Anspruch, der ferner einen proportionalen Filterpfad umfasst, der zum Empfangen des ersten Phasendetektorsignals und zum Steuern der Frequenz des oszillierenden Signals in Abhängigkeit davon ausgelegt ist.
Phasenregelkreis nach einem vorhergehenden Anspruch, soweit auf Anspruch 2 rückbezogen, wobei die Phase der verzögerten Version des Referenzsignals einen Offset gegenüber der Phase des Rückkopplungssignals um weniger als 180 Grad aufweist.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei das Stellglied ferner Speicherzellen umfasst, die zum Detektieren ausgelegt sind, wann das erste und das zweite Phasendetektorsignal kommutieren.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei der Phasenregelkreis ausgelegt ist, bei einer Frequenz über 10 GHz betrieben zu werden.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei der erste Phasendetektor ein binärer Phasendetektor ist.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei der zweite Phasendetektor ein binärer Phasendetektor ist.
Phasenregelkreis nach einem vorhergehenden Anspruch, wobei der Signalgenerator ein spannungsgesteuerter Oszillator oder ein digital gesteuerter Oszillator ist.
Phasenregelkreis nach einem vorhergehenden Anspruch, der ferner einen Rückkopplungspfad umfasst, der einen Integer-N-Teiler aufweist.
Verfahren zum Wandeln der Frequenz eines Rückkopplungssignals, das die Schritte umfasst: Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einem Referenzsignal und Ausgeben eines ersten Phasendetektorsignals in Abhängigkeit von dieser Detektion; Detektieren einer Phasendifferenz zwischen dem Rückkopplungssignal und einer verzögerten Version des Referenzsignals oder zwischen dem Referenzsignal und einer verzögerten Version des Rückkopplungssignals und Ausgeben eines zweiten Phasendetektorsignals in Abhängigkeit von dieser Detektion; Bestimmen, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert; und Wandeln der Frequenz des Rückkopplungssignals in Abhängigkeit vom Resultat des Bestimmungsschritts.
Verfahren nach Anspruch 19, das ferner die Schritte umfasst: Verringern der Frequenz des Rückkopplungssignals, falls das Stellglied bestimmt, dass das erste Phasendetektorsignal zuerst kommutiert; und Erhöhen der Frequenz des Rückkopplungssignals, falls das Stellglied bestimmt, dass das zweite Phasendetektorsignal zuerst kommutiert.
Verfahren nach Anspruch 19 oder 20, das ferner die Schritte umfasst: Bestimmen, dass sich die Frequenz des Rückkopplungssignals um eine vorbestimmte Anzahl von Malen sequentiell erhöht und dann verringert hat; und Aktivieren eines Verriegelungssignals als ein Resultat dieser Bestimmung.
Verfahren nach Anspruch 21, wobei die Frequenz des Rückkopplungssignals nur dann gewandelt wird, wenn kein Verriegelungssignal aktiviert ist.
Verfahren nach einem Anspruch 19 bis 22, wobei der Schritt des Bestimmens, welches der Phasendetektorsignale, das erste oder das zweite, zuerst kommutiert, die Schritte umfasst: Identifizieren eines Zustands, in dem das erste und das zweite Phasendetektorsignal gleich sind; und Identifizieren, welches der Phasendetektorsignale, das erste oder das zweite, zuerst aus diesem Zustand kommutiert.
Vorrichtung, wie sie im Wesentlichen hierin unter Bezugnahme auf die 6 und 7 beschrieben worden ist.