DE102011051670A1 - Ein Verfahren zum Schützen eines Halbleiterbauelements gegenüber Degradierung, ein vor heissen Ladungsträgern geschütztes Halbleiterbauelement und ein Herstellungsverfahren dafür - Google Patents

Ein Verfahren zum Schützen eines Halbleiterbauelements gegenüber Degradierung, ein vor heissen Ladungsträgern geschütztes Halbleiterbauelement und ein Herstellungsverfahren dafür Download PDF

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Anton Mauder
Franz Hirler
Wolfgang Lehnert
Rudolf Berger
Klemens Pruegl
Hans-Joachim Schulze
Helmut Strack
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Infineon Technologies Austria AG
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es wird ein Verfahren zum Schützen eines Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) vor einer Verschlechterung seiner elektrischen Charakteristika bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) mit einem ersten Halbleitergebiet und einer geladenen Dielektrikumsschicht, die eine Dielektrikums-Halbleiter-Grenzfläche (25) bilden. Die Majoritätsladungsträger des ersten Halbleitergebiets sind von einem ersten Ladungstyp. Die geladene Dielektrikumsschicht (30, 31, 32, 33) enthält feste Ladungen vom ersten Ladungstyp. Die Ladungsträgerdichte pro Fläche der festen Ladungen ist derart konfiguriert, dass die geladene Dielektrikumsschicht (30, 31, 32, 33) gegenüber einem Einbau von in dem ersten Halbleitergebiet generierten heißen Majoritätsladungsträgern abgeschirmt ist. Weiterhin werden ein Halbleiterbauelement (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), das vor heißen Ladungsträgern geschützt ist, und ein Verfahren zum Ausbilden eines Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) bereitgestellt. Außerdem werden ein Leistungshalbleiterbauelement (307) und ein vertikaler Halbleitertransistor (407) mit jeweils einer dielektrische Schicht (30) mit festen negativen Ladungen, sowie ein Herstellungsverfahren mittels Atomlagenabscheidung für derartige Bauelemente angegeben.

Description

  • ERFINDUNGSGEBIET
  • Diese Spezifikation bezieht sich auf Ausführungsformen von Verfahren zum Schützen eines Halbleiterbauelements vor einer durch heiße Ladungsträger induzierten Degradierung. Weiterhin bezieht sich diese Spezifikation auf Ausführungsformen von Halbleiterbauelementen, insbesondere auf Feldeffektleistungshalbleiterbauelemente, die vor der Injektion von heißen Ladungsträgern in ein Dielektrikumsgebiet geschützt werden, und ein Herstellungsverfahren dafür.
  • HINTERGRUND
  • Viele Funktionen von modernen Vorrichtungen in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen wie etwa das Umwandeln elektrischer Energie und das Ansteuern eines Elektromotors oder einer elektrischen Maschine basieren auf Halbleiterbauelementen. Es ist oftmals wünschenswert, dass die Halbleiterbauelemente über eine lange Periode zuverlässig arbeiten. Eine langfristige hohe Zuverlässigkeit von Halbleiterbauelementen wird auch oftmals bei Konsumgütern erwartet, zum Beispiel bei HiFi-Audioverstärkerschaltungen. Die Charakteristika von Leistungshalbleiterbauelementen wie etwa von in der Verstärkerschaltung verwendeten Leistungstransistoren beeinflussen die Leistung der Schaltung. Es ist oftmals deshalb erwünscht, eine etwaige Verschlechterung der Charakteristika wie etwa Schwellwertspannung, Sperrspannung, Schaltzeit, Schaltcharakteristika oder Verstärkung zu verhindern oder zumindest zu verzögern.
  • Insbesondere Leistungshalbleiterbauelemente werden während des Betriebs typischerweise hohen Belastungen ausgesetzt. Beispielsweise kann ein Leistungshalbleiterbauelement, wie etwa ein Leistungs-IGBT (Insulated Gate Bipolar Transistor), der in einem Leistungswandler oder als ein Treiber oder Schalter eines Elektromotors arbeitet, hohen Strömen ausgesetzt sein, während die Überschwemmungsladung und/oder die Überspannungsspitze während des Schaltens oder eines Arbeitszyklus abgebaut werden. In einem derartigen Fall können in Gebieten mit starkem elektrischem Feld heiße Ladungsträger, typischerweise heiße Elektronen, generiert werden. Wenn die heißen Träger jedoch in eine Dielektrikumsschicht oder ein Felddielektrikum des IGBT injiziert werden, kann es zu einer Verschlechterung von Transistorcharakteristika oder sogar zu einem vollständigen Bauelementausfall kommen.
  • Diese Effekte können auch außerhalb des aktiven Bereichs von Leistungshalbleiterbauelementen auftreten. Es hat sich auch herausgestellt, dass die Injektion von heißen Trägern ein Zuverlässigkeitsrisiko für Randabschlussstrukturen bei Leistungshalbleiterbauelementen darstellt. Die beobachtete Drift der Blockierfähigkeit bzw. Sperrfähigkeit wurde heißen Elektronen zugeschrieben, die in das dielektrische Gebiet von Randabschlussfeldplatten injiziert werden. Da die Wahrscheinlichkeit einer durch heiße Träger induzierten Degradierung bzw. Verschlechterung von Bauelementeigenschaften mit abnehmender Bauelementabmessung zunimmt, erlegt eine durch heiße Elektronen induzierte Degradierung der Skalierung von Dielektrika ebenfalls Grenzen auf.
  • Zudem kann eine durch heiße Elektronen induzierte Degradierung von Halbleiterbauelementen oftmals nur in komplizierten langfristigen Zuverlässigkeitstests wie etwa Hochtemperatur-Sperrlagerung (HTRB – High Temperature Reverse Bias) detektiert werden.
  • Mit entsprechend gepolten Feldplatten und/oder dotierten Gebieten kann die Feldstärke nahe den Dielektrikumsgebieten reduziert werden. Diese Maßnahmen sind jedoch nicht immer durchführbar und erlegen Designbeschränkungen auf. Beispielsweise führt die Verwendung eines zusätzlichen n-dotierten Halbleitergebiets unter einem p-dotierten Bodygebiet eines MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) oder eines IGBT zu einer reduzierten Sperrspannung.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform wird ein Verfahren zum Schützen eines Halbleiterbauelements vor einer Verschlechterung seiner elektrischen Charakteristika bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleiterbauelements mit einem ersten Halbleitergebiet und einer geladenen Dielektrikumsschicht, die eine Dielektrikums-Halbleiter-Grenzfläche bilden. Die Majoritätsladungsträger des ersten Halbleitergebiets sind von einem ersten Ladungstyp. Die geladene Dielektrikumsschicht enthält feste Ladungen vom ersten Ladungstyp. Die Ladungsträgerdichte pro Fläche der festen Ladungen ist derart konfiguriert, dass die geladene Dielektrikumsschicht vor dem Einbau von in dem ersten Halbleitergebiet generierten heißen Majoritätsladungsträgern abgeschirmt wird.
  • Gemäß einer Ausführungsform wird ein Halbleitertransistor mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper enthält ein Dielektrikumsgebiet und ein erstes Halbleitergebiet mit Majoritätsladungsträgern von einem ersten Ladungstyp. Das Dielektrikumsgebiet enthält einen ersten geladenen dielektrischen Abschnitt und einen zweiten geladenen dielektrischen Abschnitt mit festen Ladungen von dem ersten Ladungstyp. Der erste geladene dielektrische Abschnitt weist eine erste maximale Ladungsträgerdichte pro Fläche auf. Der zweite geladene dielektrische Abschnitt weist eine zweite maximale Ladungsträgerdichte pro Fläche der festen Ladungen auf. Die zweite maximale Ladungsträgerdichte pro Fläche ist größer als die erste maximale Ladungsträgerdichte pro Fläche. Das erste Halbleitergebiet bildet eine Isolator-Halbleiter-Grenzfläche mindestens mit dem zweiten geladenen dielektrischen Abschnitt.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleiterkörpers mit einem ersten Halbleitergebiet. Die Majoritätsladungsträger des ersten Halbleitergebiets sind von einem ersten Ladungstyp. Das Verfahren beinhaltet weiterhin das Ausbilden eines dielektrischen Gebiets mit festen Ladungen vom ersten Ladungstyp und das Ausbilden einer Elektrodenstruktur bei dem Dielektrikumsgebiet, so dass die Elektrodenstruktur von dem Halbleiterkörper isoliert ist. Das erste Halbleitergebiet bildet ein Driftgebiet. Die Elektrodenstruktur bildet eine Feldplatte und/oder eine Gateelektrode mit einem Abschnitt, der bei dem Dielektrikumsgebiet angeordnet und konfiguriert ist, als eine Feldplatte zu arbeiten. Das Ausbilden des Dielektrikumsgebiets beinhaltet das Ausbilden einer ersten Dielektrikumsschicht auf dem ersten Halbleitergebiet, das Ausbilden einer zweiten Schicht auf der ersten Dielektrikumsschicht durch Atomlagenabscheidung (ALD, engl.: ”atomic layer deposition”) und das Ausbilden einer zweiten Dielektrikumsschicht auf der zweiten Schicht. Das Dielektrikumsgebiet ist derart ausgebildet, dass das Dielektrikumsgebiet und das erste Halbleitergebiet eine Isolator-Halbleiter-Grenzfläche bilden.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Schützen eines Halbleiterbauelements vor einer Verschlechterung seiner elektrischen Charakteristika bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleiterbauelements mit einem ersten Halbleitergebiet und einer geladenen Dielektrikumsschicht, die eine Dielektrikums-Halbleiter-Grenzfläche bilden. Die Majoritätsladungsträger des ersten Halbleitergebiets sind von einem ersten Ladungstyp. Die geladene Dielektrikumsschicht enthält feste Ladungen vom ersten Ladungstyp. Das Verfahren umfasst außerdem vor dem Bereitstellen des Halbleiterbauelements das Konfigurieren einer Ladungsträgerdichte pro Fläche der festen Ladungen, so dass die geladene Dielektrikumsschicht vor einem Einbau von in dem ersten Halbleitergebiet generierten heißen Majoritätsladungsträgern abgeschirmt wird.
  • Gemäß einer Ausführungsform wird ein Leistungshalbleiterbauelement mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper umfasst einen aktiven Bereich und einen Peripheriebereich, die beide eine horizontale Hauptoberfläche des Halbleiterkörpers definieren. Außerdem umfasst der Halbleiterkörper eine Halbleiterschicht vom n-Typ, einen pn-Übergang und mindestens einen Graben. Die Halbleiterschicht vom n-Typ ist in den Halbleiterkörper eingebettet und erstreckt sich bis zu der Hauptoberfläche in dem Peripheriebereich. Der pn-Übergang ist zwischen der Halbleiterschicht vom n-Typ und der Hauptoberfläche in dem aktiven Bereich angeordnet. Der mindestens eine Graben erstreckt sich in dem Peripheriebereich von der Hauptoberfläche in die Halbleiterschicht vom n-Typ und umfasst eine dielektrische Schicht mit festen negativen Ladungen. Die dielektrische Schicht ist, in vertikaler Richtung, sowohl unterhalb als auch oberhalb des pn-Übergangs angeordnet. Typischerweise weist die dielektrische Schicht mit festen negativen Ladungen eine negative Nettoladung auf.
  • Gemäß einer Ausführungsform wird ein vertikaler Halbleitertransistor mit einem Halbleiterkörper bereitgestellt. Der Halbleiterkörper umfasst ein erstes Halbleitergebiet von n-Typ, ein zweites Halbleitergebiet, das einen pn-Übergang mit dem ersten Halbleitergebiet bildet, und ein drittes Halbleitergebiet. Außerdem umfasst der Halbleiterkörper eine dielektrische Schicht, die zumindest in einem Abschnitt feste negative Ladungen umfasst, die an das zweite Halbleitergebiet angrenzt und die zwischen dem ersten Halbleitergebiet und dem dritten Halbleitergebiet angeordnet ist. Der vertikale Halbleitertransistor umfasst weiterhin eine isolierte Gateelektrode, die an das erstes Halbleitergebiet und das zweite Halbleitergebiet angrenzt.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers, der ein erstes Halbleitergebiet von n-Typ umfasst. Es wird ein Graben ausgebildet, der sich von einer Hauptoberfläche des Halbleiterkörpers in das erste Halbleitergebiet erstreckt. Eine dielektrische Schicht mit festen negativen Ladungen wird auf einer Oberfläche des Grabens ausgebildet. Das Ausbilden der dielektrischen Schicht umfasst mindestens eine Atomlagenabscheidung unter Verwendung eines metallorganischen Präkursors.
  • Der Fachmann erkennt bei Lektüre der folgenden ausführlichen Beschreibung und bei Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Weitere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne weiteres, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 2 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 3 zeigt schematisch vertikale Querschnitte eines Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 4 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 5 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 6 zeigt schematisch einen vertikalen Querschnitt eines lateralen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 7 zeigt schematisch einen vertikalen Querschnitt eines lateralen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 8 zeigt schematisch einen vertikalen Querschnitt eines lateralen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 9 zeigt schematisch einen vertikalen Querschnitt eines lateralen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 10 zeigt schematisch einen vertikalen Querschnitt eines lateralen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 11–19 zeigen Herstellungsprozesse gemäß einer oder mehrerer Ausführungsformen.
  • 20 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 21 zeigt schematisch einen vertikalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 22-28 zeigen Herstellungsprozesse gemäß einer oder mehrerer Ausführungsformen.
  • 29–35 zeigen Herstellungsprozesse gemäß einer oder mehrerer Ausführungsformen.
  • 36 zeigt die Abhängigkeit der Durchbruchspannung in Abhängigkeit von der Nettoladung eines Dielektrikums zweier Hochvoltbauelemente gemäß einer oder mehrerer Ausführungsformen.
  • 37 zeigt schematisch einen horizontalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 38 zeigt schematisch einen horizontalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 39 zeigt schematisch einen horizontalen Querschnitt eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • 40 zeigt schematisch eine Aufsicht eines vertikalen Halbleiterbauelements gemäß einer oder mehrerer Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel wird als Erläuterung bereitgestellt und soll keine Beschränkung der Erfindung darstellen. Beispielsweise können als Teil einer Ausführungsform dargestellte oder beschriebene Merkmale mit oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen beinhaltet. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht so ausgelegt sein sollte, als wenn sie den Schutzbereich der beigefügten Ansprüche beschränkt. Die Zeichnungen sind nicht skaliert und sind nur zu veranschaulichenden Zwecken. Der Übersichtlichkeit halber wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Referenzen bezeichnet, falls nicht etwas anderes angegeben ist.
  • Der Ausdruck „horizontal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Chips sein.
  • Der Ausdruck „vertikal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche angeordnet ist, d. h. parallel zu der normalen Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers.
  • In dieser Spezifikation wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Die Majoritätsladungsträger eines n-dotierten Gebiets und eines p-dotierten Gebiets sind Elektronen bzw. Löcher. In dieser Spezifikation wird ein negativer Ladungstyp als ein erster Ladungstyp bezeichnet, während ein positiver Ladungstyp als ein zweiter Ladungstyp bezeichnet wird. Natürlich können die Halbleiterbauelemente mit entgegengesetzten Dotierbeziehungen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Dementsprechend kann der erste Ladungstyp auch den Ladungstyp von Löchern bezeichnen. Weiterhin veranschaulichen einige Figuren relative Dotierkonzentrationen durch Angeben von „–” oder „+” bei dem Dotiertyp. Beispielsweise bedeutet „n–” eine Dotierkonzentration, die kleiner ist als die Dotierkonzentration eines „n”-Dotierungsgebiets, während ein „n+”-Dotierungsgebiet eine größere Dotierkonzentration als das „n”-Dotierungsgebiet aufweist. Das Angeben der relativen Dotierkonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierkonzentrationen besitzen. Das Gleiche gilt beispielsweise für ein n+- und ein p+-Gebiet.
  • In dieser Spezifikation beschriebene spezifische Ausführungsformen betreffen unter anderem Feldeffekttransistoren, insbesondere Leistungsfeldeffekttransistoren. Der Ausdruck „Feldeffekt”, wie er in dieser Spezifikation verwendet wird, soll das durch ein elektrisches Feld vermittelte Ausbilden eines leitenden „Kanals” von einem ersten Leitfähigkeitstyp und/oder einer Steuerung der Leitfähigkeit und/oder einer Form des Kanals in einem Halbleitergebiet von einem zweiten Leitfähigkeitstyp, typischerweise einem Bodygebiet vom zweiten Leitfähigkeitstyp, beschreiben. Auf Grund des Feldeffekts wird ein unipolarer Strompfad durch das Kanalgebiet zwischen einem Sourcegebiet vom ersten Leitfähigkeitstyp in ohmschem Kontakt mit einer Sourceelektrode und einem Draingebiet vom ersten Leitfähigkeitstyp, der mit einer Drainelektrode in ohmschem Kontakt steht, durch das elektrische Feld ausgebildet und/oder gesteuert. Ohne Anlegen einer externen Spannung zwischen der Gateelektrode und der Sourceelektrode ist der ohmsche Strompfad zwischen der Sourceelektrode und der Drainelektrode durch das Halbleiterbauelement bei normalerweise ausgeschalteten (engl.: normally-off) Feldeffektbauelementen unter-brochen oder weist zumindest einen hohen Widerstand auf. Bei normalerweise eingeschalteten (engl.: normally-on) Feldeffektbauelementen wie etwa HEMTs (High Electron Mobility Transistors) und normalerweise eingeschalteten JFETs (Junction-FETs) ist der Strompfad zwischen der Sourceelektrode und der Drainelektrode durch das Halbleiterbauelement typischerweise niederohmig bereits ohne Anlegen einer externen Spannung zwischen der Gateelektrode und der Sourceelektrode.
  • Im Kontext der vorliegenden Spezifikation soll der Ausdruck „Feldeffektstruktur” eine in einem Halbleitersubstrat oder einem Halbleiterbauelement mit einer Gateelektrode ausgebildete Struktur zum Ausbilden und/oder Formen eines leitenden Kanals in dem Kanalgebiet beschreiben. Die Gateelektrode ist durch ein Dielektrikumsgebiet oder eine Dielektrikumsschicht zumindest von dem Kanalgebiet isoliert. In dem Kontext der vorliegenden Spezifikation soll der Ausdruck „Feldplatte” eine Elektrode beschreiben, die bei einem Halbleitergebiet angeordnet ist, typischerweise einem Driftgebiet, von dem Halbleitergebiet isoliert ist, und konfiguriert ist, einen ausgeräumten Abschnitt in dem Halbleitergebiet durch Anlegen einer entsprechenden Spannung, in der Regel einer positiven Spannung für ein Driftgebiet vom n-Typ, zu erweitern. Die Ausdrücke „ausgeräumt” und „vollständig ausgeräumt” sollen beschreiben, dass ein Halbleitergebiet im Wesentlichen keine freien Ladungsträger umfasst. Typischerweise sind isolierte Feldplatten nahe pn-Übergängen angeordnet, die z. B. zwischen einem Driftgebiet und einem Bodygebiet ausgebildet sind. Dementsprechend kann die Sperrspannung des pn-Übergangs bzw. des Halbleiterbauelements erhöht werden. Die Dielektrikumsschicht oder das Dielektrikumsgebiet, die oder das die Feldplatte von dem Driftgebiet isoliert, wird nachfolgend auch als eine Felddielektrikumsschicht oder ein Felddielektrikumsgebiet bezeichnet. Die Gateelektrode und die Feldplatte können sich auf dem gleichen elektrischen Potential befinden. Weiterhin kann ein Abschnitt der Gateelektrode als Feldelektrode betrieben werden. Zu Beispielen für Dielektrikumsmaterialien zum Ausbilden eines Dielektrikumsgebiets oder einer Dielektrikumsschicht zwischen der Gateelektrode oder einer Feldplatte und dem Driftgebiet zählen unter anderem SiO2, Si3N4, SiOxNy, Al2O3, ZrO2, Ta2O5, TiO2 und HfO2. Der Ausdruck „Leistungsfeldeffekttransistor”, wie in dieser Spezifikation verwendet, soll einen Feldeffekttransistor auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromschaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungsfeldeffekttransistoren für einen starken Strom typischerweise im Amperebereich und/oder hohe Spannungen von typischerweise über 20 V, besonders über 400 V, bestimmt. Der Ausdruck „Leistungsfeldeffekttransistor”, wie er hierin verwendet wird, soll sowohl einen unipolaren Leistungsfeldeffekttransistor wie etwa Leistungs-MOSFETs als auch einen bipolaren Leistungsfeldeffekttransistor wie etwa Leistungs-IGBTs einschließen.
  • 1 zeigt eine Ausführungsform eines Halbleiterbauelements 100 in einem Ausschnitt eines vertikalen Querschnitts. Das Halbleiterbauelement 100 enthält einen Halbleiterkörper 40 mit einer ersten oder Hauptoberfläche 15 und einer gegenüber der ersten Oberfläche 15 angeordneten zweiten Oberfläche 16 oder unteren Oberfläche 16. Die Normalenrichtung en der ersten Oberfläche 15 verläuft im Wesentlichen parallel zu der vertikalen Richtung, d. h. definiert sie.
  • Nachfolgend werden Ausführungsformen, die Halbleiterbauelemente bzw. Herstellungsverfahren dafür betreffen, hauptsächlich unter Bezugnahme auf Halbleiterbauelemente aus Silizium (Si) beschrieben. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht typischerweise ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht. Es versteht sich jedoch, dass der Halbleiterkörper 40 aus einem beliebigen Halbleitermaterial hergestellt sein kann, das sich zum Herstellen eines Halbleiterbauelements eignet. Zu Beispielen für solche Materialien zählen unter anderem elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge) und ihre Mischformen (SixGev), Gruppe-IV-Verbundhalbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Galliumphosphid (InGaP) oder Indium-Galliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die obenerwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialien zählen unter anderem Aluminiumgalliumnitrid (AlGaN) und Galliumnitrid (GaN) oder Silizium-Siliziumcarbid (SixC1-x) und SiGe-Heteroübergangshalbleitermaterial. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich die Materialien Si, SiC und GaN verwendet. Falls der Halbleiterkörper ein Material mit großem Bandabstand wie etwa SiC oder GaN umfasst, das eine hohe Durchbruchspannung bzw. eine hohe kritische elektrische Feldstärke aufweist, ab der Lawinenmultiplikation einsetzt, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, was den Einschaltwiderstand Ron reduziert.
  • Der Halbleiterkörper 40 ist typischerweise ein Wafer 40 oder ein Chip 40. Typischerweise enthält der Halbleiterkörper 40 ein erstes Halbleitergebiet 1 vom n-Typ, ein fünftes Halbleitergebiet 5 vom n-Typ und ein viertes Halbleitergebiet 4 vom p-Typ, das zwischen dem fünften Halbleitergebiet 5 und dem ersten Halbleitergebiet 1 angeordnet ist. Die Majoritätsladungsträger des ersten Halbleitergebiets 1 vom n-Typ sind negativ geladene Elektronen. Die Majoritätsladungsträger des vierten Halbleitergebiets 4 vom p-Typ sind positiv geladene Löcher. Zwischen dem vierten Halbleitergebiet 4 und dem fünften Halbleitergebiet 5 und zwischen dem vierten Halbleitergebiet 4 und dem ersten Halbleitergebiet 1 sind jeweilige pn-Übergänge ausgebildet.
  • Bei dem Ausführungsbeispiel von 1 erstrecken sich drei vertikale Gräben 60, 61 und 62 von der Hauptoberfläche 15 durch das fünfte Halbleitergebiet 5, das vierte Halbleitergebiet 4 und teilweise in das erste Halbleitergebiet 1. Typischerweise bilden das erste Halbleitergebiet 1, das vierte Halbleitergebiet 4 und das fünfte Halbleitergebiet 5 ein Driftgebiet 1, ein Bodygebiet 4 bzw. ein Sourcegebiet 5. Jeder der Gräben 60 bis 62 enthält eine jeweilige Elektrodenstruktur mit einer Gateelektrode 11, die durch ein jeweiliges Dielektrikumsgebiet gegenüber dem Halbleiterkörper 40 isoliert ist.
  • Jedes Dielektrikumsgebiet enthält typischerweise einen dielektrischen Verschluss 82 (engl.: „dielectric plug”), der die Gateelektrode 11 von einer Sourcemetallisierung 90 isoliert, und eine Gatedielektrikumsschicht 81, die bei dem Bodygebiet 4 angeordnet ist. Das Driftgebiet 1 steht in ohmschem Kontakt mit einer Drainelektrode 91 an der Rückseite 16 über eine optionale Feldstoppschicht 2 und eine Driftkontaktschicht 3 vom n+-Typ. Im Kontext der vorliegenden Spezifikation sollen die Ausdrücke „in ohmschem Kontakt”, „in elektrischem Kontakt”, „in Kontakt” und „elektrisch verbunden” beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements eine elektrisch leitende Verbindung oder ein ohmscher Strompfad vorliegt, insbesondere eine Verbindung mit einem niederohmigen Widerstand, selbst wenn keine Spannungen an das Halbleiterbauelement angelegt sind. Typischerweise ist das Bodygebiet 4 elektrisch über ein Bodykontaktgebiet 6 vom p+-Typ mit der Sourceelektrode 90 verbunden. Die Dotierkonzentration des Sourcegebiets 5 und des Bodykontaktgebiets 6 sind in der Regel höher als die Dotierkonzentration des Driftgebiets 1.
  • Wegen des Kurzschließens des Sourcegebiets 5 und des Bodygebiets 4 blockiert bzw. sperrt das Halbleiterbauelement 100 Strom nur in einer Stromrichtung. Im Durchlassmodus bzw. im Sperrbetrieb ist die Spannungsdifferenz VDS zwischen der Drainelektrode 91 und der Sourceelektrode 90 positiv. Weiterhin kann ein nichtgezeigtes Kanalgebiet vom n-Typ im Bodygebiet 4 ausgebildet werden, indem die Gateelektroden 11 relativ zum Bodygebiet 4 positiv angesteuert werden. Dementsprechend kann das Halbleiterbauelement 100 als ein Feldeffekthalbleiterbauelement betrieben werden.
  • Im Gegensatz dazu ist die Spannungsdifferenz VDS im Rückwärtsmodus negativ. Nachfolgend wird das Betreiben eines Halbleiterbauelements im Rückwärtsmodus auch als Betreiben des Halbleiterbauelements im Diodenbetrieb bezeichnet. Im Rückwärtsmodus ist der zwischen Driftgebiet 1 und Bodygebiet 4 ausgebildete pn-Übergang, der auch als Bodydiode bezeichnet wird, in Vorwärtsstromrichtung geschaltet und kann einen Rückwärtsstrom führen. Dementsprechend kann das Halbleiterbauelement 100 als ein MOSFET mit einer integrierten Freilaufdiode betrieben werden. Dies kann z. B. zum Schalten von induktiven Lasten wie etwa einem Elektromotor verwendet werden. Bei einer hohen positiven Spannungsdifferenz VDS können heiße Elektronen e– im Driftgebiet 1 in einem Lawinenmodus des Halbleiterbauelements 100 generiert werden. Der Lawinenmodus kann erwünscht sein, kann aber im Laufe der Zeit zu einer Bauelementverschlechterung führen. Im Rückwärtsmodus ist die Spannungsdifferenz VDS negativ und die Bodydiode ist in Durchlassrichtung geschaltet. Dementsprechend liegt der Spannungsabfall an dem Halbleiterbauelement im Bereich von der Schwellwertspannung (0,7 V für Silizium) bei niedrigen Stromdichten bis zu mehreren Volt bei hohen Stromdichten. In diesem Fall werden Elektronen und Löcher aus dem Drainkontaktgebiet 3 bzw. dem Bodygebiet 4 in das Driftgebiet 1 injiziert.
  • Dementsprechend sind die Elektronendichte und die Löcherdichte im Driftgebiet 1 im Wesentlichen gleich und in der Regel viel höher als die Dotierkonzentration. Dies bedeutet, dass das Driftgebiet 1 mit Ladungsträgern geflutet wird. Wenn das Halbleiterbauelement 100 kommutiert wird, d. h. in den Durchlassmodus bzw. den Sperrbetrieb zurückgeschaltet wird, in dem die Bodydiode in Sperrrichtung geschaltet ist, werden die akkumulierten Ladungsträger im Driftgebiet 1 bevor und während des Ausbildens eines Raumladungsgebiets am pn-Übergang der Bodydiode abgeleitet. Wegen der niedrigeren Dotierung des Driftgebiets 1 im Vergleich zum Bodygebiet 4 fällt der Hauptteil der Sperrspannung in der Regel am Driftgebiet 1 ab. Die elektrische Feldstärke in dem Raumladungsgebiet hängt hauptsächlich von der Ladungsverteilung ab. Während des Kommutierens tragen nicht nur die positiven Dotierstoffionen, sondern auch die positive Ladung der Löcher, die durch das Raumladungsgebiet zum Bodygebiet 4 fließen, zu der Feldstärkenverteilung im Driftgebiet 1 bei. Dementsprechend ist der Gradient der elektrischen Feldstärke bei fließenden Löchern höher. Folglich kann eine Lawinenmultiplikation von Elektronen bei niedrigeren Spannungen im Vergleich zu statischen Lawinenbedingungen im Sperrbetrieb auftreten. Somit können heiße Elektronen durch eine Lawinenmultiplikation beim Sperrbetrieb bei hohen Spannungen und/oder während des Kommutierens in den Sperrbetrieb generiert werden. Der Ausdruck „Lawinenbedingung”, wie er in dieser Spezifikation verwendet wird, soll sowohl statische Lawinenbedingungen während des Sperrbetriebs eines Halbleiterbauelements als auch dynamische Lawinenbedingungen während des Kommutierens eines Halbleiterbauelements in den Sperrbetrieb einschließen.
  • Gemäß einer Ausführungsform sind die Elektrodenstrukturen der Gräben 60, 61, 62 in jeweiligen unteren Grabenabschnitten 601, 611, 621 durch jeweilige negativ geladene dielektrische Abschnitte 30 vom Driftgebiet 4 isoliert. Dementsprechend werden heiße Elektronen e–, die während des Sperrbetriebs des Halbleiterbauelements 100 und/oder während des Kommutierens des Halbleiterbauelements 100 in den Sperrbetrieb generiert werden, von den negativ geladenen dielektrischen Abschnitten 30 abgestoßen. Heiße Elektronen, die in einem ähnlichen Bauelement generiert werden, aber ohne negativ geladene dielektrische Abschnitte, können zu einer Bauelementdegradierung führen. Insbesondere können heiße Elektronen, die nahe einer Grenzfläche zwischen dem Driftgebiet und der Isolation der Gräben generiert werden, mit ausreichend hoher Energie in die Isolation eintreten, und Schäden an der Isolation bewirken. Dieser Prozess wird durch die negativ geladenen dielektrischen Abschnitte 30 des Halbleiterbauelements 100 vermieden oder zumindest reduziert.
  • Der Ausdruck „heißer Ladungsträger”, wie er in dieser Spezifikation verwendet wird, soll einen Ladungsträger bezeichnen, der mit dem Gitter nicht in thermischem Gleichgewicht steht. Der Ausdruck „heißer Ladungsträger”, wie er in dieser Spezifikation verwendet wird, schließt einen Ladungsträger mit einer Energie ein, die hoch genug ist, dass er in das Leitungsband des Dielektrikumsgebiets eindringt. Innerhalb dieser Spezifikation wird das Schützen von Halbleiterbauelementen gegenüber einer Degradierung durch heiße Ladungsträger hauptsächlich bezüglich heißer Elektronen erläutert, die die Majoritätsladungsträger eines n-dotierten Halbleitergebiets bilden. Selbstverständlich können die heißen Ladungsträger auch heiße Löcher sein. Die Injektion von heißen Elektronen und von heißen Löchern kann dabei in ein Dielektrikum erfolgen, das sowohl an einem p-dotierten oder einem n-dotierten Halbleitergebiet angrenzen kann. Heiße Ladungsträger werden in der Regel in Gebieten des Halbleiterbauelements mit starkem elektrischem Feld ausgebildet. Sie können aber auch thermisch generiert werden und z. B. in einem elektrischen Feld beschleunigt werden. Die negativ geladenen dielektrischen Abschnitte 30 enthalten feste Ladungen vom gleichen Ladungstyp wie die Majoritätsladungsträger des Driftgebiets 1, d. h. feste negative Ladungen für das gezeigte n-dotierte Driftgebiet 1 in 1. Im Fall eines angrenzenden p-dotierten Halbleitergebiets sind feste positive Ladungen in die geladenen dielektrischen Abschnitte 30 eingebettet. Dementsprechend bildet der geladene dielektrische Abschnitt 30 eine Coulomb-Abschirmumg gegenüber heißen Majoritätsladungsträgern des angrenzenden Driftgebiets 1. Wie in 1 durch die gestrichelten Pfeile gezeigt, werden heiße Elektronen e– von dem Coulomb-Schirm daran gehindert, den geladenen dielektrischen Abschnitt 30 zu erreichen, und werden innerhalb des Driftgebiets 1 zur Drainelektrode 91 geführt. In der Regel werden heiße Elektronen e– von den in dem unteren Abschnitt 601, 611, 621 der jeweiligen Gräben 60, 61, 62 ausgebildeten Halbleiter-Isolator-Grenzflächen zumindest abgelenkt. Dies bedeutet, dass heiße Elektronen e– im Lawinenmodus von Gebieten höchster elektrischer Feldstärke, die sich nahe der Halbleiter-Isolator-Grenzfläche befinden, mindestens abgelenkt werden. Dementsprechend werden dielektrische Abschnitte 30 und typischerweise auch der dielektrische Abschnitt 81 vor einem Einbau bzw. Einschluss von heißen Elektronen geschützt. Somit wird eine Änderung von Eigenschaften der Dielektrikumsschicht in der Regel vermieden. Dementsprechend werden das Schaltverhalten und/oder die Transistorcharakteristika des Halbleiterbauelements 100 durch die Injektion von heißen Trägern in der Regel nicht oder fast nicht beeinflusst. Dadurch wird wiederum zum Beispiel die Zerstörung von anderen Teilen der Schaltung und/oder EMV-Probleme (elektromagnetische Verträglichkeit) vermieden, zu denen es in Halbleiterbauelementen im Laufe der Zeit ohne geladenen dielektrischen Abschnitt 30 kommen kann. Weiterhin kann die Injektion von heißen Elektronen in Dielektrikumsgebiete ihre Schädigung und/oder die Ausbildung von eingeschlossenen positiven Ladungen bewirken. Der Einbau von positiven Ladungen kann eine selbstverstärkte Änderung von Transistorcharakteristika und/oder des Schaltverhaltens verursachen. In diesem Fall werden heiße Elektronen, die in einem nachfolgenden Prozess erzeugt werden, durch die eingeschlossenen positiven Ladungen angezogen. Wegen des negativ geladenen dielektrischen Abschnitts 30 wird eine selbstverstärkte Änderung des Schaltverhaltens, was sogar eine Bauelementzerstörung verursachen kann, in der Regel vermieden. Somit ist das Halbleiterbauelement 100 gegenüber einer durch heiße Träger induzierten Degradierung geschützt.
  • Bei der Darstellung von 1 sind drei mögliche Varianten von verschiedenen Grabenstrukturen 60, 61, 62 mit jeweiligen geladenen dielektrischen Abschnitten 30 gezeigt. Jede Variante kann für eine gegebene Ausführungsform verwendet werden. Jede der drei Grabenstrukturen 60 bis 62 kann eine Einheitszelle in einem aktiven Bereich eines Leistungshalbleiterbauelements bilden. Somit sind typischerweise mehrere gleiche Einheitszellen in dem aktiven Bereich des Leistungshalbleiterbauelements 100 angeordnet. Mit anderen Worten enthält das Halbleiterbauelement 100 einen Halbleiterkörper 40 mit einem Sourcegebiet 5 vom n-Typ, ein Driftgebiet 1 vom n-Typ, ein Bodygebiet 4 vom p-Typ, das zwischen Sourcegebiet 5 und Driftgebiet 1 angeordnet ist, und mindestens einen Graben 60, 61, 62. Der mindestens eine Graben 60, 61, 62 erstreckt sich vom Sourcegebiet 5 durch das Bodygebiet 4 und in das Driftgebiet 1 und enthält eine Elektrodenstruktur, die durch ein Dielektrikumsgebiet gegenüber dem Halbleiterkörper 40 isoliert ist. Das Dielektrikumsgebiet enthält einen negativ geladenen dielektrischen Abschnitt 30. Selbstverständlich können die Dotierbeziehungen und der Ladungstyp des geladenen dielektrischen Abschnitts auch vertauscht sein.
  • In dem unteren Abschnitt 601 des Grabens 60 ist eine Feldplatte 12 angeordnet, die durch einen weiteren dielektrischen Verschluss 83 und das negativ geladene Gebiet 30 gegenüber der Gateelektrode 11 bzw. dem Driftgebiet 1 isoliert ist. In den unteren Abschnitten 611 und 621 der Gräben 61 bzw. 62 kann ein unterer Teil der jeweiligen Gateelektrode 11 unter dem Bodygebiet 4 als Feldplatte betrieben werden. Dementsprechend bilden das negativ geladene Gebiet 30 und der untere Teil des Gateoxids 81 typischerweise ein Felddielektrikumsgebiet. Typischerweise ist der negativ geladene dielektrische Abschnitt 30 in einem Abschnitt des Felddielektrikumsgebiets angeordnet, der sich bei einem Gebiet mit dem höchsten Elektronenstrom in einem Lawinenmodus befindet, um mindestens die Teile des Felddielektrikumsgebiets zu schützen, bei denen das Risiko einer Injektion von heißen Ladungsträgern am größten ist. Die Feldplatte 12 und die unteren Teile der Gateelektroden 11 können weiter als Kompensationsstrukturen verwendet werden. Dementsprechend kann das Driftgebiet 1 höher dotiert sein als die optionale Schicht 2. Beispielsweise kann das Driftgebiet n-dotiert sein und die optionale Schicht 2 kann n–-dotiert sein. In diesem Fall kann eine weitere n-dotierte Halbleiterschicht mit einer höheren Dotierkonzentration als das Driftgebiet 1 zwischen der optionalen Schicht 2 und der Driftkontaktschicht 3 angeordnet sein.
  • Das Halbleiterbauelement 100 kann auch als Halbleiterbauelement 100 mit einem Halbleiterkörper 40 mit einem ersten Halbleitergebiet 1 von einem ersten Leitfähigkeitstyp und einem Dielektrikumsgebiet mit einem geladenen dielektrischen Abschnitt 30 mit festen Ladungen und einem dielektrischen Abschnitt 81 beschrieben werden. Der Ladungstyp der festen Ladungen ist gleich dem Ladungstyp der Majoritätsladungsträger des ersten Halbleitergebiets 1. Der dielektrische Abschnitt 81 kann ungeladen sein oder auch feste Ladungen mit einer ersten maximalen Ladungsträgerdichte pro Fläche umfassen. Der geladene dielektrische Abschnitt 30 weist eine zweite maximale Ladungsträgerdichte pro Fläche auf, die größer ist als die erste maximale Ladungsträgerdichte pro Fläche. Typischerweise ist die zweite maximale Ladungsträgerdichte pro Fläche größer als etwa das Zehnfache der ersten maximalen Ladungsträgerdichte pro Fläche. Nachfolgend werden der dielektrische Abschnitt 81 und der geladene dielektrische Abschnitt 30 auch als ein erster geladener dielektrischer Abschnitt 81 bzw. ein zweiter geladener dielektrischer Abschnitt 30 bezeichnet.
  • Gemäß einer Ausführungsform bildet das Dielektrikumsgebiet mit dem ersten Halbleitergebiet 1 eine Dielektrikums-Halbleiter-Grenzfläche. Typischerweise ist das Dielektrikumsgebiet zwischen dem ersten Halbleitergebiet 1 und einer Gateelektrode 11 und/oder zwischen dem ersten Halbleitergebiet 1 und einer Feldplatte 12 und/oder entlang einem durch das erste Halbleitergebiet 1 ausgebildeten Driftgebiet 1 ausgebildet. Wie in den Gräben 61 und 62 gezeigt, kann der geladene dielektrische Abschnitt 30 zwischen Gateelektrode 11 und Driftgebiet 1 angeordnet sein. Der geladene dielektrische Abschnitt 30 ist jedoch in der Regel nicht zwischen der Gateelektrode 11 und einem Bodygebiet 4 angeordnet. Dies bedeutet, dass der geladene dielektrische Abschnitt 30 in der Regel kein Teil einer Gatedielektrikumsschicht bei einem Kanalgebiet im Bodygebiet 4 ist. Dies soll das Ändern der Schwellwertspannung der Gateelektrode 11 vermeiden. Mit anderen Worten ist eine Gateelektrode 11, die sich in das Driftgebiet 1 erstreckt, in der Regel durch einen geladenen dielektrischen Abschnitt 30 in einem unteren Teil unter dem Bodygebiet 4, wo die Gateelektrode 11 als Feldplatte betrieben werden kann, vom Driftgebiet 1 isoliert. Dementsprechend ist der geladene dielektrische Abschnitt, der nachfolgend auch als geladenes Dielektrikumsgebiet 30 und geladene Dielektrikumsschicht 30 bezeichnet wird, in der Regel entlang des Driftgebiets 1 des Halbleiterbauelements 100 angeordnet und bildet mit dem Driftgebiet 1 eine Dielektrikums-Halbleiter-Grenzfläche. Typischerweise ist die geladene Dielektrikumsschicht 30 nahe Gebieten mit stärkstem elektrischem Feld im Sperrbetrieb des Halbleiterbauelements 100 angeordnet.
  • Gemäß Ausführungsformen wird das Drainkontaktgebiet 3 vom n-Typ durch ein Kollektorgebiet vom p-Typ ersetzt, um eine IGBT auszubilden, oder durch eine horizontal abwechselnde Anordnung von Gebieten vom n-Typ und p-Typ ersetzt, um ein IGBT mit integrierter Freilaufdiode auszubilden. Dementsprechend bilden die Elektroden 90 und 91 eine Emitterelektrode 90 bzw. eine Kollektorelektrode 91. Wegen der geladenen Dielektrikumsschichten 30 werden in einem Lawinenmodus des IGBT generierte heiße Elektronen von den unteren Grabenabschnitten mindestens abgelenkt. Dementsprechend ist der IGBT gegenüber einer durch heiße Ladungsträger induzierten Degradierung geschützt.
  • 2 zeigt eine Ausführungsform eines vertikalen Leistungshalbleiterbauelements 200 in einem Ausschnitt eines vertikalen Querschnitts. In dem Ausschnitt von 2 ist nur ein peripherer Bereich bzw. Randbereich 220 mit einem beispielhaften Randabschluss im Detail dargestellt. Der angrenzende aktive Bereich 210 des Halbleiterkörper 40 enthält typischerweise mehrere Transistorstrukturen, beispielsweise mehrere Feldeffekttransistorzellen, wie unter Bezugnahme auf 1 erläutert. Typischerweise erreicht ein erstes Halbleitergebiet 1 vom n-Typ, das typischerweise ein Driftgebiet 1 im aktiven Bereich 210 bildet, die Hauptoberfläche 15 im peripheren Bereich 220. Um eine hohe Sperrspannung sicherzustellen, ist ein Randabschluss mit einer isolierten Feldplatte 10 auf der Hauptoberfläche 15 angeordnet. Die Feldplatte 10 ist durch ein Feldisoliergebiet gegenüber dem Halbleiterkörper 40 isoliert. Die Feldplatte 10 kann elektrisch potentialfrei oder mit einer Spannung verbunden sein. Bei dem Ausführungsbeispiel von 2 ist die Feldplatte 10 an die Spannung des vierten Halbleitergebiets 4 vom p-Typ angeschlossen. Das vierte Halbleitergebiet 4 bildet mit dem ersten Halbleitergebiet 1 den sperrenden pn-Übergang des Halbleiterbauelements 200, der zum Aufbau einer Sperrfähigkeit erforderlich ist.
  • Gemäß einer Ausführungsform enthält das Feldisoliergebiet einen ersten dielektrischen Abschnitt 80 und einen negativ geladenen dielektrischen Abschnitt 30. Der erste dielektrische Abschnitt 80 kann geringfügig positiv geladen, typischerweise ungeladen oder mit negativen Ladungsträgern bis zu einer ersten maximalen Ladungsträgerdichte pro Fläche geladen sein. Der negativ geladene dielektrische Abschnitt 30 ist bei einer Kante 71 der Feldplatte 10 angeordnet und mit negativen Ladungsträgern bis zu einer maximalen Ladungsträgerdichte pro Fläche geladen, die größer ist als die erste maximale Ladungsträgerdichte pro Fläche. 2 zeigt das Halbleiterbauelement 200 während eines Blockiermodus bzw. Sperrbetriebs, bei dem das erste Halbleitergebiet 1 ganz oder teilweise ausgeräumt ist. Während des Blockiermodus ist die Spannungsdifferenz zwischen der Spannung VS zwischen dem vierten Halbleitergebiet 4 und der Spannung VD der Drainelektrode 91 negativ, d. h. VS < VD. Die Feldplatte 10 ist typischerweise mit einem vierten Halbleitergebiet 4 vom p-Typ verbunden, das ein Bodygebiet 4 im aktiven Bereich 210 eines MOSFET oder eines IGBT bilden kann. Je nach realisiertem Halbleiterbauelement können zusätzlich zum vierten Halbeleitergebiet 4 oder anstelle des vierten Halbleitergebiets 4 auch planare Transistorzellen (nicht dargestellt) oder Transistorzellen mit in vertikalen Gräben angeordneten Elektrodenstrukturen, wie z. B. in 1 gezeigt, anschließen. Alternativ kann das vierte Halbleitergebiet 4 vom p-Typ eine Anode einer Diode bilden. Die Feldplatte 10 liefert eine Äquipotentialoberfläche. Nahe der Feldplatte 21 verlaufen beispielhafte Äquipotentiallinien 20, 21 im Wesentlichen parallel zur Feldplatte 10. Somit kreuzt die Äquipotentiallinie 20 in 2 die Hauptoberfläche 15 des Halbleiterkörpers 40 nahe der Kante 71. Wegen des negativ geladenen dielektrischen Abschnitts 30 werden die Äquipotentiallinien im Blockiermodus des Halbleiterbauelements 200 derart umverteilt, dass ein Gebiet 17 mit stärkstem elektrischem Feld im Halbleitergebiet 1 bei der Kante 71 der Feldplatte 10 vermieden wird. Dementsprechend wird das Risiko der Erzeugung heißer Elektronen reduziert. Weiterhin werden heiße Elektronen durch den Coulomb-Schirm des negativ geladenen dielektrischen Abschnitts 30 abgelenkt. Dementsprechend ist das Feldisoliergebiet vor einer durch heiße Ladungsträger induzierten Degradierung geschützt. Selbstverständlich kann der geladene dielektrische Abschnitt 30 auch positiv geladen sein, wenn die Dotierarten der Halbleitergebiete des Halbleiterbauelements 200 vertauscht werden.
  • Typischerweise nimmt die Ladungsträgerdichte pro Fläche des geladenen Abschnitts 30 stufenweise oder kontinuierlich zu dem äußeren Rand der Randabschlussstruktur ab. Dementsprechend kann die maximale Feldstärke im Halbleitergebiet 1 während des Blockiermodus weiter reduziert werden. In anderen Ausführungsformen ist die Ladungsträgerdichte pro Fläche des geladenen Abschnitts 30 im Wesentlichen konstant. In 2 sind die Ladungen im geladenen dielektrischen Abschnitt 30 als kondensierte Ladungen q dargestellt. Typischerweise ist die Ladung in einer horizontalen Ebene im geladenen dielektrischen Abschnitt 30 von 2 im Wesentlichen kontinuierlich verteilt.
  • Der erste dielektrische Abschnitt 80 kann auch negativ geladen werden, um vor einem Einbau von thermisch generierten heißen Majoritätsladungsträgern besser abgeschirmt zu sein, wenn sich das Halbleiterbauelement im Blockiermodus befindet.
  • Bei anderen Ausführungsformen wird nur ein gleichförmig geladenes Feldisoliergebiet 30 verwendet, um die Feldplatte 10 und das erste Halbleitergebiet 1 zu isolieren.
  • 3 zeigt eine Ausführungsform eines vertikalen Leistungshalbleiterbauelements 201 in einem Ausschnitt eines vertikalen Querschnitts. Das Leistungshalbleiterbauelement 210 ist ähnlich dem Leistungshalbleiterbauelement 200 von 2. Der Ausschnitt von 3 zeigt jedoch nur den peripheren Bereich 221. Weiterhin enthält die Randabschlussstruktur von 3 eine Feldplatte 10 mit einer zusätzlichen Stufe 72. Gemäß einer Ausführungsform ist ein weiterer negativ geladener dielektrischer Abschnitt 31 mit vergrößerter Ladungsträgerdichte pro Fläche zusätzlich bei der Stufe 72 angeordnet. Dementsprechend kann ein elektrisches Feldmaximum 17a im Halbleitergebiet 1 und nahe der Stufe 72 reduziert oder sogar vermieden werden. Bei der Ausführungsform von 3 ändert sich die negative Ladungsträgerdichte pro Fläche des durch die Abschnitte 30, 31 und die beiden weniger oder nichtgeladenen Abschnitte 80 ausgebildeten Feldisoliergebiets stufenweise in horizontaler Richtung. Bei anderen Ausführungsformen ändert sich die Ladungsträgerdichte pro Fläche der geladenen Abschnitte stetig. Beispielsweise kann die Ladungsträgerdichte pro Fläche mit dem horizontalen Abstand zu der Kante 71 und/oder Stufe 72 der Feldelektrode 10 kontinuierlich abnehmen. Alternativ dazu kann die Ladungsträgerdichte pro Fläche lateral im Wesentlichen auch konstant sein.
  • Bezüglich 4 werden weitere Ausführungsformen erläutert. 4 zeigt drei Halbleiterbauelemente 101, 102 und 103 in einem Ausschnitt eines vertikalen Querschnitts. Die Halbleiterbauelemente 101 bis 103 können Schnitten der Halbleiterbauelemente 100, 200 und 201 entsprechen, die bezüglich der 1 bis 3 erläutert sind. Dies bedeutet, dass die Strukturen 101 bis 103 Teil der Feldplattenstruktur oder einer Randabschlussstruktur sein können. Sie können jedoch auch entlang eines Driftgebiets 1 angeordnet sein, aber weiter weg von Elektroden, die als Feldplatten betrieben werden können. Dies wird unten unter Bezugnahme auf die 6 bis 9 ausführlicher erläutert. Dementsprechend sind die gezeigten Elektroden 10 bis 12 in 4 nur optional.
  • Die Halbleiterbauelemente 101, 102, 103 besitzen ein erstes Halbleitergebiet 1 und eine geladene Dielektrikumsschicht 30, die bei dem ersten Halbleitergebiet 1 angeordnet ist und feste Ladungen q enthält. Typischerweise bildet die geladene Dielektrikumsschicht 30 eine Grenzfläche 25 mit dem ersten Halbleitergebiet 1. Die Grenzfläche 25 kann eine Hauptoberfläche eines Halbleiterkörpers, eine Grenzfläche in einem sich in das erste Halbleitergebiet erstreckenden Graben oder eine Grenzfläche einer vergrabenen Oxidschicht sein. Der Ladungstyp der festen Ladungen q ist gleich dem Ladungstyp der Majoritätsladungsträger des ersten Halbleitergebiets 1. Bei den Ausführungsformen von 4 ist die geladene Dielektrikumsschicht 30 negativ geladen. Die Ladungsträgerdichte pro Fläche der geladenen Dielektrikumsschicht 30 wird so gewählt, dass die geladene Dielektrikumsschicht 30 gegenüber einem Einbau von in dem ersten Halbleitergebiet 1 generierten heißen Majoritätsladungsträgern abgeschirmt ist. Mit anderen Worten wird eine entsprechend geladene Dielektrikumsschicht 30 verwendet, um das Halbleiterbauelement 101 bis 103 gegenüber einer durch heiße Ladungsträger induzierten Degradierung zu schützen. Wegen der durch die festen Ladungen q in der geladenen Dielektrikumsschicht 30 ausgebildeten Coulomb-Abschirmung wird die Injektion von heißen Elektronen e– in die geladene Dielektrikumsschicht 30 verhindert oder zumindest reduziert. Die heißen Elektronen e– werden typischerweise im Halbleitergebiet 1 in einem sicheren Abstand von der geladenen Dielektrikumsschicht 30 geführt, bis sie thermalisieren, an einem pn-Übergang rekombinieren, an einer Elektrode entladen oder in ein unkritisches Dielektrikumsgebiet injiziert werden, in dem feste Ladungen die Charakteristika des Halbleiterbauelements nicht oder fast nicht beeinflussen. Dementsprechend wird die Degradierung der geladenen Dielektrikumsschicht 30 verhindert oder zumindest reduziert. Dies ist durch den gestrichelten Pfeil für das Halbleiterbauelement 101 gezeigt.
  • Die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 101 wird von einer Dielektrikumsschicht 8 gebildet, die feste Ladungen q enthält. Aus Gründen der Übersichtlichkeit sind in der Dielektrikumsschicht 8 nur einige wenige negative Ladungen q gezeigt. Die Dielektrikumsschicht 8 weist eine Ladungsträgerdichte pro Fläche von festen Ladungen q auf, die als die integrierte Ladungsträgerdichte von festen Ladungen pro Volumen entlang einer Linie r durch die Dielektrikumsschicht 8 definiert werden kann. Die Ladungsdichte pro Volumen kann je nach dem zum Generieren von Ladung in der Schicht 30 verwendeten Prozess auf dem Weg senkrecht zu der Grenzfläche 25 variieren oder homogen verteilt sein. Insbesondere könnten sich entlang einer Linie r durch die Dielektrikumsschicht 8 auch Abschnitte mit Bereichen positiver und negativer Ladung in der Dielektrikumsschicht 8 abwechseln, deren Netto-Ladung, also deren vorzeichenrichtige Integration aller Ladungsträger entlang der Linie r, den beschriebenen Abschirmeffekt gegen die Injektion heißer Ladungsträger bewirkt. In der Regel verläuft die Linie r senkrecht zu der Grenzfläche 25 zwischen der geladenen Dielektrikumsschicht 8 und dem ersten Halbleitergebiet 1. Die Ladungsträgerdichte pro Fläche von fixierten Ladungen q kann mindestens in Sektionen konstant sein oder entlang eines Pfads s variieren, der im Wesentlichen parallel zu der Grenzfläche 25 verläuft.
  • Gemäß einer Ausführungsform wird die geladene Dielektrikumsschicht 8 als ein dotiertes Dielektrikumsgebiet mit festen Ladungen ausgebildet. Die geladene Dielektrikumsschicht 8 kann z. B. aus mit Aluminium, Stickstoff oder Cäsium dotiertem Siliziumdioxid ausgebildet sein. Aluminiumdotiertes und stickstoffdotiertes Siliziumdioxid ist in der Regel negativ geladen, wohingegen cäsiumdotiertes Siliziumdioxid in der Regel positiv geladen ist.
  • Die Ladungsträgerdichte pro Fläche an festen Ladungen q hängt von der Dotierstoffkonzentration ab. Der Betrag der Ladungsträgerdichte pro Fläche ist typischerweise größer als etwa 1011/cm2, ganz besonders größer als etwa 1012/cm2. Höhere Beträge der Ladungsträgerdichte pro Fläche stellen eine bessere Abschirmung gegenüber heißen Ladungsträgern sicher. Die Obergrenze der Ladungsträgerdichte pro Fläche ist typischerweise durch die Ladungsdichte pro Fläche gegeben, die eine Lawinenvervielfachung in dem angrenzenden Halbleitermaterial des Halbleitergebiets 1 verursacht. Die Obergrenze der Ladungsträgerdichte pro Fläche beträgt je nach der Dotierkonzentration etwa 2·1012/cm2 bis etwa 4·1012/cm2 für Silizium. Für SiC und GaN beträgt die Obergrenze der Ladungsträgerdichte pro Fläche etwa 2·1013/cm2.
  • Die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 102 besitzt ähnliche Eigenschaften bezüglich der festen Ladungsträgerdichte pro Fläche wie die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 101. Die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 102 ist jedoch als ein Stapel aus verschiedenen Dielektrikumsschichten 8, 9 mit festen Ladungen q ausgebildet, die dazwischen als Oberflächenladungen q angeordnet sind. Eine erste Dielektrikumsschicht 8, z. B. eine Schicht aus SiO2, ist auf dem ersten Halbleitergebiet 1 angeordnet, und eine zweite Gatedielektrikumsschicht 9, z. B. eine Si3N4-Schicht, ist auf der ersten Gatedielektrikumsschicht 8 angeordnet. Die geladene Schicht 30 enthält eine zwischen der ersten und zweiten Gatedielektrikumsschicht 8, 9 ausgebildete Grenzfläche 35. Si3N4 besitzt einen niedrigeren Bandabstand als SiO2. Dementsprechend werden negative Ladungen q üblicherweise in Si3N4 an der oder nahe an der Grenzfläche mit SiO2 eingefangen. Die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 102 kann auch eine Schicht mit einer höheren Dielektrizitätskonstante wie etwa Aluminiumoxid, Hafniumdioxid, Hafniumsilikat oder Zirconiumdioxid enthalten. Diese Materialien können unter Verwendung einer chemischen Abscheidung aus der Dampfphase (CVD) oder einer Atomlagenabscheidung (ALD) abgeschieden werden und gestatten Dielektrizitätskonstanten von über etwa 7 oder sogar über etwa 20.
  • Die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 103 besitzt ähnliche Eigenschaften bezüglich der festen Ladungsträgerdichte pro Fläche wie die geladene Dielektrikumsschicht 30 des Halbleiterbauelements 101 bzw. des Halbleiterbauelements 102. Sie kann entweder aus einer dotierten Schicht 8 oder einem Stapel von Schichten ausgebildet sein. Da die Grenzfläche 25 zwischen dem Halbleitergebiet 1 und der geladenen dotierten Schicht 8 gekrümmt ist, wird die Ladungsträgerdichte pro Fläche von festen Ladungen typischerweise für einen gekrümmten Pfad s bestimmt, der im Wesentlichen parallel zu der Grenzfläche 25 verläuft. Die Ladungsträgerdichte pro Fläche an festen Ladungen q wird typischerweise ebenfalls als die integrierte Ladungsträgerdichte von festen Ladungen pro Volumen entlang einer Linie r durch die Dielektrikumsschicht 8 definiert, wobei r im Wesentlichen senkrecht zu der Grenzfläche 25 zwischen der geladenen Dielektrikumsschicht 8 und dem ersten Halbleitergebiet 1 verläuft. Dementsprechend kann sich die Ladungsträgerdichte pro Fläche der festen Ladungen stufenweise oder kontinuierlich entlang des gekrümmten Pfads s in der geladenen Dielektrikumsschicht ändern, wobei der gekrümmte Pfad s im Wesentlichen parallel zu der Grenzfläche 25 verläuft.
  • Typischerweise ist die geladene Dielektrikumsschicht 30 zwischen einer Feldplatte 10, 12 und einem Driftgebiet 1 oder zwischen dem Driftgebiet 1 und einem Abschnitt einer Gateelektrode 11 angeordnet, die als Feldplatte betrieben werden kann, und/oder entlang dem Driftgebiet an einer Hauptoberfläche eines Halbleiterbauelements.
  • 5 zeigt eine Ausführungsform eines vertikalen Leistungshalbleiterbauelements 250 in einem Ausschnitt eines vertikalen Querschnitts. Das Leistungshalbleiterbauelement 250 ist ebenfalls ein vertikales n-Kanal-Leistungshalbleiterbauelement, typischerweise ein DMOSFET (engl.: Double-Diffused Metal-Oxide Semiconductor Field Effect Transistor). Als solches entspricht der Ausschnitt von 5 typischerweise einer Einheitszelle eines aktiven Bereichs des Halbleiterbauelements 250. Das Leistungshalbleiterbauelement 250 enthält einen Halbleiterkörper 40 zwischen einer Hauptoberfläche 15 und einer unteren Oberfläche 16. Ein Driftgebiet 1 vom n-Typ erstreckt sich bis zur Hauptoberfläche 15 und enthält ein teilweise eingebettetes Bodygebiet 4 vom p-Typ oder eine Wanne 4, das oder die sich ebenfalls zu der Hauptoberfläche 15 erstreckt und über ein Bodykontaktgebiet 6 vom p+-Typ zu einer auf der Hauptoberfläche 15 angeordneten Sourceelektrode 90 in Kontakt steht. Eine Gateelektrode 11 ist auf der Hauptoberfläche 15 angeordnet und durch eine Gatedielektrikumsschicht 81 und eine geladene Dielektrikumsschicht 30 gegenüber dem Halbleiterkörper 40 isoliert. Die Gatedielektrikumsschicht 81 und die geladene Dielektrikumsschicht 30 sind Seite an Seite in einer Richtung angeordnet, die parallel zu dem Stromfluss im Kanalgebiet 50 verläuft, d. h. in einer horizontalen Richtung in der Ausführungsform von 5. Über einer ausreichend hohen positiven Schwellwertspannung zwischen der Gateelektrode 11 und der Sourceelektrode 90 ist ein n-Kanal-Gebiet 50 im Bodygebiet 4 ausgebildet. Dementsprechend kann ein Strom zwischen einem Sourcegebiet 5 vom n+-Typ, das mit der Sourceelektrode 90 verbunden ist, und einer Drainelektrode 91 auf der unteren Oberfläche 16 in einem Durchlassstrommodus fließen. Die Drainelektrode 91 steht typischerweise über ein Drainkontaktgebiet 3 vom n+-Typ in ohmschem Kontakt mit dem Driftgebiet 1.
  • Die Gatedielektrikumsschicht 81 grenzt typischerweise an das Kanalgebiet 50 an und besitzt eine niedrigere maximale Ladungsträgerdichte pro Fläche als die negativ geladene Dielektrikumsschicht 30, die typischerweise von dem Kanalgebiet 50 beabstandet ist. Die maximale Ladungsträgerdichte pro Fläche der Gatedielektrikumsschicht 81 liegt typischerweise unter 1011/cm2, insbesondere unter 1010/cm2. Weiterhin ist die geladene Dielektrikumsschicht 30 in horizontaler Richtung vom Bodygebiet 4 beabstandet. Dementsprechend wird eine niedrige Schwellwertspannung Vth = VG – VS zum Ausbilden des Kanals 50 vom n-Typ im Kanalgebiet 5 sichergestellt.
  • Im Gegensatz dazu beträgt die maximale Ladungsträgerdichte pro Fläche der negativ geladenen Dielektrikumsschicht 30 typischerweise mehr als 1011/cm2, insbesondere mehr als 1012/cm2, um eine ausreichend starke Coulomb-Abschirmung für heiße Majoritätsladungsträger sicherzustellen, die im Sperrbetrieb im Driftgebiet 1 generiert werden können.
  • Gemäß einer Ausführungsform sind die Halbleiterbauelemente wie hierin beschrieben n-Kanal-Feldeffekthalbleiterbauelemente, die jeweils einen Halbleiterkörper 40 mit einem aktiven Bereich enthalten. Der aktive Bereich enthält ein Halbleitergebiet 1 vom n-Typ und ein negativ geladenes Dielektrikums-gebiet 30, das bei dem Halbleitergebiet 1 vom n-Typ angeordnet ist. Das negativ geladene Gebiet 30 besitzt negative Ladungen mit einer maximalen Ladungsträgerdichte pro Fläche, die größer als etwa 1011/cm2 ist, insbesondere größer als etwa 1012/cm2. Dies gilt nicht nur für vertikale, sondern auch für laterale Halbleiterbauelemente, wie bezüglich der folgenden 6 bis 9 dargestellt ist.
  • 6 zeigt eine Ausführungsform eines lateralen MOSFETs 300 in einem Ausschnitt eines vertikalen Querschnitts. Der laterale MOSFET 300 enthält eine Gateelektrode 11, eine Sourceelektrode 90 und eine Drainelektrode 91, die auf einer Hauptoberfläche 15 eines Halbleiterkörper 40 angeordnet sind. Der MOSFET 300 ist typischerweise ebenfalls ein Leistungshalbleiterbauelement. Bei der Ausführungsform von 6 ist ein Driftgebiet 1 vom n-Typ teilweise in ein Bodygebiet 4 vom p-Typ eingebettet, das sich zwischen der Hauptoberfläche 15 und einer unteren Oberfläche 16 erstreckt. Das Bodygebiet 4 steht durch ein Bodykontaktgebiet vom p+-Typ mit der Sourceelektrode 90 in Kontakt. Das Driftgebiet 1 steht über ein Drainkontaktgebiet 3 vom n+-Typ mit der Drainelektrode 91 und über ein Sourcegebiet 5 vom n+-Typ mit der Source-elektrode 90 in Kontakt. Das Driftgebiet 1 erstreckt sich bis zur Hauptoberfläche 15.
  • Gemäß einer Ausführungsform ist eine negativ geladene Dielektrikumsschicht 30 auf dem Driftgebiet 1 angeordnet. Dementsprechend ist eine Gateoxidschicht 81, die die Gateelektrode 11 gegenüber dem Halbleiterkörper 40 isoliert, vor einer Injektion heißer Elektronen in einem Sperrbetrieb des Halbleiterbauelements 300 geschützt. Dies ist durch den gestrichelten Pfeil gezeigt. Im Lawinenzustand beginnt eine Trägervervielfachung nicht nahe an der Hauptoberfläche 15, sondern vergraben in dem Kristall z. B. auf der Ebene des in 6 gezeigten Elektronenpfads. Mit anderen Worten ist eine negativ geladene Dielektrikums-schicht 30 entlang mindestens eines Teils des Driftgebiets 1 angeordnet, um eine durch heiße Träger induzierte Bauelementdegradierung zu vermeiden oder zumindest zu reduzieren. Die geladene Dielektrikumsschicht 30 reduziert die effektive spezifische Leitfähigkeit im Driftgebiet 1 an der Oberfläche, was zu einem höheren und unerwünschten Einschaltwiderstand des Bauelements führt. Durch leichtes Vergrößern der Dotierung des Driftgebiets 1 kann dies leicht überwunden werden.
  • 7 zeigt eine Ausführungsform eines lateralen IGBT 400 in einem Ausschnitt eines vertikalen Querschnitts. Der laterale IGBT 400 ist ähnlich dem lateralen MOSFET 300 von 6. Anstelle des Drainkontaktgebiets vom n+-Typ ist jedoch ein Kollektorgebiet 3 vom p+-Typ mit der Elektrode 91 des Halbleiterbauelements 400 verbunden. Außerdem sind das Bodygebiet 4 und das Driftgebiet 1 auf einem gemeinsamen Substrat 7 vom p-Typ angeordnet, das ebenfalls mit der Elektrode 90 durch das Kontaktgebiet 6 vom p+-Typ verbunden ist. Weiterhin werden die Elektroden 90 und 91 typischerweise als Emitterelektrode 90 bzw. Kollektorelektrode 91 bezeichnet. Alternativ können nichtgezeigte Kontaktgebiete vom p+-Typ und n+-Typ mit der Elektrode 90 verbunden sein, um einen umgekehrten Diodenbetrieb sicherzustellen. Alternativ können dem Kontaktgebiet 3 vom p+-Typ und/oder n+-Typ vorgelagert bzw. um das Kontaktgebiet 3 vom p+-Typ und/oder n+-Typ nicht dargestellte n-Gebiete vorhanden sein, welche höher als das Driftgebiet 1 dotiert sind, und im Sperrbetrieb als Feldstopp fungieren.
  • Gemäß einer Ausführungsform ist eine negativ geladene Dielektrikumsschicht 30 entlang mindestens eines Teils des Driftgebiets 1 angeordnet, um eine durch heiße Träger induzierte Degradierung der Gatedielektrikumsschicht 81 zu vermeiden oder zumindest zu reduzieren.
  • 8 zeigt eine Ausführungsform eines lateralen IGBT 401 in einem Ausschnitt eines vertikalen Querschnitts. Der laterale IGBT 401 ist ähnlich dem lateralen IGBT 400 von 7. Das Halbleiterbauelement 401 ist jedoch ein SOI-(engl.: Silicon an Insulator)Bauelement. Dementsprechend ist eine vergrabene Oxidschicht („BOX”) 35 zwischen dem gemeinsamen Substrat 7 und den anderen Halbleitergebieten des Halbleiterkörpers 40 angeordnet. Weiterhin ist eine optionale Wanne 2a vom n-Typ zwischen dem Kollektorgebiet 3 und dem Driftgebiet 1 angeordnet.
  • Gemäß einer Ausführungsform wird ein weiteres negativ geladenes Dielektrikumsgebiet oder eine weitere negativ geladene Dielektrikumsschicht 32 durch die vergrabene Oxidschicht 35 („BOX”) des SOI-Bauelements 401 gebildet. Wegen der durch die festen Ladungen der geladenen Dielektrikumsgebietsschichten 30 und 32 generierten Coulomb-Abschirmung kann eine durch heiße Elektronen induzierte Bauelementdegradierung zumindest reduziert werden. Die vergrabene Oxidschicht 35 enthält typischerweise feste negative Ladungen mit einer Ladungsträgerdichte pro Fläche von über etwa 1011/cm2 oder sogar über 1012/cm2.
  • 9 zeigt eine Ausführungsform eines lateralen IGBTs 402 in einem Ausschnitt eines vertikalen Querschnitts. Der laterale IGBT 402 ist ähnlich dem lateralen IGBT 401 von 8. Jedoch ist nur ein Abschnitt 32 der BOX-Schicht 35 negativ geladen. Typischerweise erstreckt sich ein Abschnitt 32 in horizontaler Richtung mindestens zwischen dem Bodygebiet 4 und der Wanne 2a vom n-Typ.
  • 10 zeigt eine Ausführungsform eines lateralen IGBT 403 in einem Ausschnitt eines vertikalen Querschnitts. Der laterale IGBT 403 ist ähnlich dem lateralen IGBT 402 von 9. Der IGBT 403 ist jedoch auf einem teilweisen SOI-Wafer (engl.: partial silicon an insulator Wafer) mit einer geladenen teilweisen BOX-Schicht 33 ausgebildet.
  • Selbstverständlich können die geladenen Dielektrikumsschichten der 7 bis 10 kombiniert werden.
  • Bezüglich der 11 bis 19 werden Verfahren zum Ausbilden eines Halbleiterbauelements 207 gemäß mehreren Ausführungsformen dargestellt. Dabei liegt der Schwerpunkt bei der Schichterzeugung auf der horizontalen Hauptoberfläche 15. Ohne weitere Beschreibung können Dotierungsgebiete im Halbleiter vor und/oder während und/oder nach der dargestellten Ausbildung der geladenen Schicht hergestellt werden. In einem ersten Prozess wird ein Wafer oder Substrat 40, der oder das eine horizontale Hauptoberfläche 15 und eine Halbleiter-schicht 1 von einem ersten Leitfähigkeitstyp (n-Typ) umfasst, bereitgestellt. Die Halbleiterschicht 1 erstreckt sich bis zur horizontalen Hauptoberfläche 15. Das Substrat 40 kann aus einem beliebigen geeigneten Halbleitermaterial wie etwa Si oder GaN oder SiC hergestellt sein. Eine stark dotierte Kontaktschicht 2 vom n+-Typ kann sich von der Halbleiterschicht 1 zu einer gegenüber der Hauptoberfläche 15 angeordneten unteren Oberfläche 16 erstrecken, um später eine ohmsche Verbindung zu einer Drainmetallisierung auszubilden. Weiterhin kann das Substrat 40 bereits eingebettete Bodygebiete von einem zweiten Leitfähigkeitstyp (p-Typ) enthalten.
  • Danach wird eine erste Dielektrikumsschicht 8a auf der horizontalen Hauptoberfläche 15 ausgebildet. Die Dielektrikumsschicht 8a enthält typischerweise SiO2 und kann durch Abscheidung und/oder thermische Oxidation ausgebildet werden. SiO2 kann in einem CVD-Prozess (engl: „chemical vapour deposition”, chemische Abscheidung aus der Gas- bzw. Dampfphase) abgeschieden werden. Alternativ kann Silizium auf dem Halbleiterkörper 40 vor dem thermischen Oxidieren abgeschieden werden. Im Fall eines Si-Halbleiterkörper 40 wird die Schicht 8a typischerweise durch thermische Oxidation ausgebildet, kann aber auch durch einen CVD-Prozess ausgebildet werden.
  • In einem nachfolgenden Prozess wird eine zweite Schicht 8b auf der ersten Dielektrikumsschicht 8a ausgebildet. Gemäß einer Ausführungsform wird die zweite Schicht 8b durch Atomlagenabscheidung (ALD) ausgebildet. Die Dicke der Schicht 8b hängt von der einzufangenden Menge von Ladungen ab.
  • Typischerweise wird weniger als eine Molekül- oder eine Atomschicht in einem ALD-Zyklus abgeschieden. Zum Ausbilden einer dünnen Schicht 8b werden typischerweise einer bis mehrere ALD-Zyklen verwendet. Die resultierende Halbleiterstruktur 207 ist in 12 gezeigt.
  • Danach wird eine zweite Dielektrikumsschicht 8c, z. B. eine SiO2-Schicht, auf der zweiten Schicht 8b ausgebildet. Die resultierende Halbleiterstruktur 207 ist in 13 gezeigt.
  • Typischerweise werden nach dem Abscheiden der Schichten 8b und 8c thermische Schritte mit Temperaturen von etwa 700°C bis etwa 1250°C, besonders von etwa 800°C bis etwa 1000°C, ausgeführt. Dementsprechend wird eine Dielektrikumsschicht 8 mit festen Ladungen auf der Hauptoberfläche 15 und in Kontakt mit der Schicht 1 ausgebildet. Je nach dem gewünschten Ladungstyp enthält die zweite Schicht 8b typischerweise Aluminium oder Aluminiumoxid zum Ausbilden einer negativ geladenen Schicht 8 oder Cäsium oder Cäsiumoxid zum Ausbilden einer positiv geladenen Schicht 8. Der Ladungstyp der festen Ladungen ist gleich dem Ladungstyp der Majoritätsladungsträger des ersten Halbleitergebiets 1. Die resultierende Struktur 207 ist in 14 gezeigt. Die geladene Dielektrikumsschicht 8 und das erste Halbleitergebiet 1 bilden eine Dielektrikums-Halbleiter-Grenzfläche an der Hauptoberfläche 15.
  • Die geladene Schicht 8 enthält typischerweise eine Netto-Ladungsträgerdichte pro Fläche von über etwa 1011/cm2 und besonders über etwa 1012/cm2.
  • Bei einer weiteren Ausführungsform bilden die Schichten 8a, 8b und 8c eine SiO2-Si3N4-SiO2-Sandwichstruktur mit festen negativen Ladungen. Bei dieser Ausführungsform werden typischerweise keine zusätzlichen thermischen Temperungsschritte zum Ausbilden einer gemeinsamen Schicht 8 ausgeführt. Die Sandwichstruktur oder Stapelstruktur kann Schichten mit einer relativen Dielektrizitätskonstante enthalten, die über etwa 7 oder sogar 20 liegt. Die einzelnen Schichten können dabei auch feste Ladungen mit unterschiedlicher Höhe und/oder mit unterschiedlichen Vorzeichen besitzen.
  • Bei einer weiteren Ausführungsform wird die Schicht 8b nur in einem Teil auf der Schicht 8a gebildet. Dies kann dadurch erreicht werden, dass eine strukturierte Antihaftschicht vor dem Abscheiden der Schicht 8b abgeschieden wird und/oder durch maskiertes Ätzen der geladenen Schicht 8 und/oder durch teilweises Ätzen der geladenen Schicht 8. Beispielsweise kann die geladene Schicht 8 durch eine Maske zur Hauptoberfläche 15 geätzt werden. Dementsprechend können verschiedene geladene Gebiete 30 durch den maskierten Ätzprozess ausgebildet werden, wie in 15 gezeigt. Dementsprechend kann die Ladungsträgerdichte pro Fläche in horizontaler Richtung variieren. Bei einer weiteren Ausführungsform stoppt das maskierte Ätzen der geladenen Schicht 8, bevor die Hauptoberfläche 15 erreicht wird. Dies kann auch dazu verwendet werden, die Ladungsträgerdichte pro Fläche in horizontaler Richtung zu variieren.
  • Danach wird ein Dielektrikumsgebiet 80 auf der Hauptoberfläche 15 ausgebildet, zum Beispiel in einem CVD-Prozess oder durch thermisches Oxidieren. Das Dielektrikumsgebiet 80 besitzt typischerweise eine niedrigere Ladungsträgerdichte pro Fläche als die geladene Schicht 8, insbesondere unter etwa 1011/cm2 oder unter etwa 1010/cm2.
  • Danach wird eine Drainelektrode 91 auf der unteren Oberfläche 16 ausgebildet, und eine Feldplatte 10 wird auf dem Dielektrikumsgebiet 80 ausgebildet z. B. durch Abscheiden eines Metalls oder eines hochdotierten Polysiliziums. Die Feldplatte 10 ist gegenüber dem Halbleiterkörper 40 isoliert. Die resultierende Halbleiterstruktur 207 ist in 16 gezeigt. Typischerweise bildet die Halbleiterstruktur 207 eine Randabschlussstruktur, die in einem peripheren Bereich 127 eines Leistungshalbleiterbauelements angeordnet ist. Die Herstellungsprozesse werden in der Regel derart ausgeführt, dass die geladenen Gebiete 30 und/oder das Dielektrikumsgebiet 80 gegenüber einem Einbau von in dem ersten Halbleitergebiet 1 generierten heißen Majoritätsladungsträgern abgeschirmt sind. 16 beschreibt von den Anschlussbezeichnungen exemplarisch einen MOSFET. Im Fall eines IGBTs oder einer Diode kann die auf der unteren Oberfläche 16 ausgebildete Metallisierung 91 als eine Kollektor- bzw. Kathodenelektrode betrieben werden.
  • Das in der Ausführungsform von 17 gezeigte Halbleiterbauelement 207 ist ähnlich dem Halbleiterbauelement 207 von 13. Jedoch ist die Schicht 8b nur teilweise auf der Schicht 8a abgeschieden. Dies kann z. B. dadurch erreicht werden, dass eine strukturierte Antihaftschicht für das Material der Schicht 8b vor dem ALD-Prozess des Ausbildens der Schicht 8b abgeschieden wird.
  • Danach werden thermische Schritte ausgeführt, wie unter Bezugnahme auf 14 erläutert wurde. Dabei werden zwei Dielektrikumsgebiete 30, 80 mit einer anderen Ladungsträgerdichte pro Fläche auf der Hauptoberfläche 15 ausgebildet. Das geladene Dielektrikumsgebiet 30 weist typischerweise eine größere Ladungsträgerdichte pro Fläche auf als das Dielektrikumsgebiet 80. Die resultierende Struktur 207 ist in 18 gezeigt.
  • Danach wird eine Feldplatte 10 auf dem Dielektrikumsgebiet 80 und eine Drainelektrode 91 auf der unteren Oberfläche 16 ausgebildet. Die Feldplatte 10 ist gegenüber dem Halbleiterkörper 40 isoliert. Die resultierende Halbleiterstruktur 207 ist in 19 gezeigt. Typischerweise bildet die Halbleiterstruktur 207 eine Randabschlussstruktur, die in einem peripheren Bereich eines Leistungshalbleiterbauelements angeordnet ist.
  • Bei anderen Ausführungsformen wird das geladene Dielektrikumsgebiet 30 in einem unteren Abschnitt eines Grabens und ein Dielektrikumsgebiet 80 in einem oberen Abschnitt des Grabens ausgebildet. Die Prozesse des Ausbildens des geladenen Dielektrikumsgebiets 30 und des Dielektrikumsgebiets 80 können ähnlich, wie unter Bezugnahme auf 11 bis 19 erläutert, aber auf einer Grabenoberfläche ausgeführt werden. Nach dem Ausbilden eines Grabens durch Ätzen im Halbleitergebiet 1 wird eine konforme erste Dielektrikumsschicht auf dem Halbleitergebiet 1 mindestens im Graben ausgebildet. Danach wird eine zweite Schicht durch Atomlagenabscheidung in einem unteren Abschnitt des Grabens auf der ersten Dielektrikumsschicht ausgebildet. Daraufhin wird eine zweite Dielektrikumsschicht auf der zweiten Schicht derart ausgebildet, dass der Ladungstyp der festen Ladungen gleich dem Ladungstyp der Majoritätsladungsträger des ersten Halbleitergebiets 1 ist. Danach werden thermische Prozesse ausgeführt, um ein geladenes Dielektrikumsgebiet 30 und ein Dielektrikumsgebiet 80 im unteren bzw. oberen Abschnitt des Grabens auszubilden.
  • Danach wird eine Elektrodenstruktur mindestens im unteren Abschnitt des Grabens derart ausgebildet, dass die Elektrodenstruktur durch das geladene Dielektrikumsgebiet 30 gegenüber dem Halbleiterkörper isoliert ist. Die Elektrodenstruktur kann eine Feldplatte oder eine Gateelektrode mit einem unteren Abschnitt sein, der konfiguriert ist, als Feldplatte zu arbeiten.
  • Typischerweise wird der Graben in einem aktiven Bereich eines Leistungshalbleiterbauelements ausgebildet. Die Ladungsträgerdichte pro Fläche wird derart gewählt, dass mindestens das geladene Dielektrikumsgebiet 30 gegenüber einem Einbau von im ersten Halbleitergebiet generierten heißen Majoritätsladungsträgern abgeschirmt ist, wenn das Halbleiterbauelement in einem Lawinenmodus betrieben wird. Dementsprechend ist das Halbleiterbauelement vor einer durch heiße Ladungsträger induzierten Bauelementdegradierung geschützt.
  • Selbstverständlich kann das geladene Dielektrikumsgebiet 30 auf dem Graben auch als ein Stapel aus verschiedenen Dielektrikumsschichten ausgebildet sein, die feste Ladungen an oder nahe bei einer Grenzfläche zwischen dem Stapel aus verschiedenen Dielektrikumsschichten enthalten.
  • Weiterhin können Bodykontaktgebiete vom p-Typ, Bodygebiete vom p-Typ, Sourcegebiete vom n-Typ nach oder vor dem Ausbilden der geladenen Schicht 8 ausgebildet werden.
  • Danach wird eine mit den Sourcegebieten und den Bodykontaktgebieten in Kontakt stehende Sourcemetallisierung typischerweise durch physikalische Abscheidung aus der Dampfphase (PVD) und/oder durch Elektroplattieren ausgebildet.
  • 20 zeigt eine Ausführungsform eines vertikalen Leistungshalbleiterbauelements 307 in einem Ausschnitt eines vertikalen Querschnitts. In dem Ausschnitt von 20 ist nur ein peripherer Bereich bzw. Randbereich 320 mit einem beispielhaften Randabschluss und einem angrenzenden aktive Bereich 310 dargestellt. Typischerweise ist ein weiterer Randbereich 320 auch links des aktiven Bereichs 310 vorgesehen. Beispielsweise kann der Randbereich 320 umlaufend um den aktiven Bereich angeordnet sein. Der angrenzende aktive Bereich 310 des Halbleiterkörper 40 enthält typischerweise mehrere Transistorstrukturen und/oder Diodenstrukturen, beispielsweise mehrere Feldeffekttransistorzellen, wie unter Bezugnahme zu 1 erläutert. Typischerweise erreicht ein erstes Halbleitergebiet 1 vom n-Typ, das ein Driftgebiet 1 im aktiven Bereich 310 bilden kann, die Hauptoberfläche 15 im peripheren Bereich 320. Zumindest im aktiven Bereich 310 ist zwischen dem ersten Halbleitergebiet 1 und der Hauptoberfläche 15 ein pn-Übergang 14 angeordnet. Der pn-Übergang 14 des Halbleiterbauelements 307 ist zwischen dem ersten Halbleitergebiet 1 und einem vierten Halbleitergebiet 4 vom p-Typ gebildet. Das Halbleitergebiet 4 kann in aktiven Bereich 310 z. B. ein Bodygebiet oder ein Anodengebiet bilden. Typischerweise ist das vierte Halbleitergebiet 4 in Ohmschen Kontakt mit einer Metallisierung 90, die eine Sourceelektrode oder eine Anodenmetallisierung bilden kann. Die Metallisierung 90 kann auf der Hauptoberfläche 15 angeordnet sein und dort einen Ohmschen Kontakt mit dem vierten Halbleitergebiet 4 bilden.
  • Wie 20 weiterhin illustriert, kann sich der pn-Übergang 14 parallel zur Hauptoberfläche 15 erstrecken. Analog wie mit Bezug zu 2 erläutert, ist auch beim Halbleiterbauelement 307 während eines Blockiermodus bzw. Sperrbetriebs das erste Halbleitergebiet 1 ganz oder teilweise ausgeräumt. Um eine hohe Sperrspannung im Sperrbetrieb sicherzustellen, ist im peripheren Bereich 320 eine Randabschlussstruktur vorgesehen.
  • Gemäß einer Ausführungsform umfasst die Randabschlussstruktur einen vertikalen Graben 62, der sich im Peripheriebereich 320 von der Hauptoberfläche 15 in das erste Halbleitergebiet 1 erstreckt und der eine dielektrische Schicht 30 mit festen negativen Ladungen enthält, die in vertikaler Richtung sowohl unterhalb als auch oberhalb des pn-Übergangs 14 angeordnet ist. Typischerweise grenzt der Graben 62 an den pn-Übergang 14 an. Die Konzentration der festen negativen Ladungsträger kann z. B. im Wesentlichen unabhängig vom vertikalen Abstand zur Hauptoberfläche 15 gewählt werden. Beispielsweise kann, wie in 20 illustriert, die dielektrische Schicht 30 entlang der Seitenwände des Grabens 62 und des Grabenbodens als im Wesentlichen gleichdicke Schicht mit einer konstanten negativen Ladungsträgerdichte pro Fläche ausgeführt sein.
  • Im Vergleich zu lateralen Randabschlüssen wie z. B. Feldringen, Feldplatten oder Randabschlüssen, die mit einer lateralen Variation einer Dotierstoffkonzentration arbeiten (VLD, von engl.: ”variation of lateral doping”), kommt die Randabschlussstruktur des Halbleiterbauelements 307 wie andere Randabschlüsse mit vertikalem Graben mit einem wesentlich geringeren Platzbedarf aus.
  • Typischerweise lässt sich der Platzbedarf bei gegebener Sperrfähigkeit um mehr als einen Faktor 2 oder sogar 5 gegenüber lateralen Randabschlüssen mit Feldplatten oder Feldringen bzw. VLD-Randabschlüssen verringern. Im Vergleich mit bekannten als Randabschluss verwendeten vertikalen Gräben, die mit einem Isolator, z. B. mit Siliziumoxid, gefüllt sind, ist die Randabschlussstruktur des Halbleiterbauelements 307 jedoch wesentlich robuster gegenüber positiven Oberflächenladungen, da diese durch die festen negativen Ladungen bei Bedarf zumindest teilweise kompensiert werden können. Positive Oberflächenladungen können prinzipiell zwar auch durch eine zusätzliche p-dotierte Schicht im Bereich des vertikalen Grabens kompensiert werden. Die hierbei eingebrachte Dotierungsdosis muss allerdings relativ genau eingestellt werden und kann Oberflächenladungen nur bis zu einem gewissen Grad kompensieren, da diese von Scheibe zu Scheibe und auch über die Scheibe bzw. den Wafer schwanken. Nachteilig kann es außerdem sein, dass dieses p-dotierte Gebiet freie Ladungs-träger injizieren kann, wenn es an das Kathodenpotential angeschlossen ist. Damit kann die Robustheit beim Abschalten des Bauelements negativ beeinflusst werden.
  • Gemäß einer Ausführungsform ist der vertikale Graben 62 mit einer dielektrischen Abdeckung 84, z. B. einer Siliziumnitridabdeckung, vollständig abgedeckt. Dadurch kann eine Kontamination des Grabens 63 von außen vermieden werden. Dies ermöglicht eine hohe Langzeitstabilität der Randabschlussstruktur des Halbleiterbauelements 307.
  • Gemäß einer weiteren Ausführungsform, nimmt eine Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht 30 stufenweise oder kontinuierlich mit zunehmendem vertikalen Abstand zur Hauptoberfläche 15 ab. Dadurch wird eine Randabschlussstruktur mit einer in vertikaler Richtung variierenden Ladungsträgerkonzentration der festen negativen Ladungen bereitgestellt. Diese wirkt vergleichbar wie ein in die Tiefe geklappter VLD-Randabschluss. Damit führt selbst eine relativ breite Streuung oder eine gewisse Drift der Oberflächenladung während des Betriebs des Halbleiterbauelements 307 zu keiner oder nur einer geringen Reduzierung der Sperrfähigkeit. Der Gradient der festen negativen Ladung in vertikaler Richtung wird hierbei typischerweise der erwarteten Streuung der Oberflächenladung angepasst. Zusätzlich kann – im Gegensatz zu Randabschlüssen, bei denen Dotierstoffe in den Halbleiterbereich des Grabens eingebracht wurden – eine Injektion von freien Ladungsträgern aus dem Graben 62 heraus ausgeschlossen werden und somit die Robustheit des Randabschlusses während Abschaltvorgängen gesteigert werden.
  • Typischerweise besteht die dielektrische Schicht 30 aus einem aluminiumdotierten Siliziumoxid oder einem aluminiumdotierten Siliziumoxinitrid. Die Konzentration der festen negativen Ladungen kann über die Aluminiumdotierung genau und in weiten Bereichen eingestellt und/oder variiert werden. Dies wird mit Bezug zu den 29 bis 32 detailliert erläutert. Es ist aber auch möglich dass mehrere Schichten mit festen negativen Ladungsträgern übereinander verwendet werden, die optional durch ungeladene dielektrische Schichten voneinander getrennt sind.
  • In weiteren Ausführungsformen besteht die dielektrische Schicht 30 aus mindestens zwei aneinandergrenzenden Schichten verschiedener Dielektrika, z. B. einer Siliziumoxidschicht und einer Siliziumnitridschicht, mit festen negativen Grenzflächenladungen an den jeweiligen Grenzflächen zwischen den aneinandergrenzenden Schichten.
  • Gemäß einer weiteren Ausführungsform ist ein Hohlraum 83, z. B. in horizontaler Richtung mittig, im Graben 62 angeordnet. Dadurch kann eine mechanische Spannung auf Grund der Halbleiter-Dilektrikumsgrenzfläche 25 zumindest reduziert werden.
  • 21 zeigt eine Ausführungsform eines vertikalen Halbleiterbauelements 407 in einem Ausschnitt eines vertikalen Querschnitts. Typischerweise ist das Halbleiterbauelement 407 ein Leistungshalbleiterbauelement. Für diese Ausführungsformen entspricht der Ausschnitt von 21 nur einer Einheitszelle einer Vielzahl von Einheitszellen im aktiven Bereich des Halbleiterbauelements 407 dargestellt. Das in 21 exemplarisch dargestellte Halbleiterbauelement kann als sogenannter TEDFET (engl. „Trench Extended Drain Field-Effect Transistor”) betrieben werden. Das Halbleiterbauelement 407 umfasst dazu eine in der linken Hälfte dargestellte herkömmliche MOS-Transistorstruktur mit einem Driftgebiet 1, das zwischen einem Draingebiet 3 und einem Bodygebiet 4 angeordnet ist. Das Bodygebiet 4 ist zwischen dem Driftgebiet 1 und einem Sourcegebiet 6 angeordnet. Die MOS-Transistorstruktur umfasst außerdem eine Gateelektrode 11, die benachbart zum Bodygebiet 4 angeordnet ist und die vom Bodygebiet 4 und vom Driftgebiet 1 durch ein Gatedielektrikum 81 getrennt ist. Die Gateelektrode 11 erstreckt sich im Bodygebiet 4 – getrennt durch das Gatedielektrikum 81 – vom Sourcegebiet 6 zumindest bis an das Driftgebiet 1 und dient zum Steuern eines leitenden Kanals (nicht gezeigt in 21) im Bodygebiet 4 zwischen dem Source-gebiet 6 und dem Driftgebiet 1. In dem Beispiel gemäß 21 ist die MOS-Transistorstruktur eine vertikale Trench-Transistorstruktur, bei der die Gate-elektrode 11 in einem Graben angeordnet ist, der sich in einer vertikalen Richtung des Halbleiterkörpers 40, in dem die MOS-Transistorstruktur integriert ist, erstreckt. Dies ist allerdings lediglich ein Beispiel. Die MOS-Transistorstruktur kann auch mit einer planaren Gateelektrode realisiert werden. Außer der MOS-Transistorstruktur umfasst das Halbleiterbauelement 407 ein Driftsteuergebiet 1', das horizontal benachbart zum Driftgebiet 1 angeordnet ist und das vom Driftgebiet 1 dielektrisch isoliert ist.
  • Gemäß einem Ausführungsbeispiel umfasst das Halbleiterbauelement eine dielektrische Schicht 30 mit festen Ladungen vom Ladungstyp der Majoritätsladungsträger des angrenzenden Driftgebiets 1. Die dielektrische Schicht 30 mit festen Ladungsträgern grenzt außerdem an das Bodygebiet 4 und das Driftsteuergebiet 1'. Typischerweise bildet die dielektrische Schicht 30 ein sogenanntes Driftsteuergebietsdielektrikum bzw. Akkumulationsdielektrikum 30.
  • Aufgabe des Driftsteuergebiets 1' ist die Steuerung eines leitenden Kanals im Driftgebiet 1 entlang des Akkumulationsdielektrikums 30, wenn sich die MOS-Transistorstruktur in einem Ein-Zustand befindet bzw. leitend angesteuert ist. Das Driftsteuergebiet 1' dient daher zur Reduzierung des Einschaltwiderstandes RON (engl.: „on-resistance”) des gesamten Transistorbauelements.
  • Anders als bei herkömmlichen MOS-Transistoren kann das Driftgebiet 1 bei diesem Halbleiterbauelement (unabhängig von der Art der MOS-Transistorstruktur) n-dotiert oder p-dotiert sein. Wenn beispielsweise bei einer n-leitenden MOS-Transistorstruktur das Driftgebiet 1 n-dotiert ist, bildet sich ein Akkumulationskanal entlang des Driftsteuergebiets-dielektrikums 30 aus, der durch das Driftsteuergebiet 1' gesteuert ist. Wenn bei einer n-leitenden MOS-Transistorstruktur das Driftgebiet 1 p-dotiert ist, dann bildet sich ein Inversionskanal entlang des Akkumulationsdielektrikums 30 im Driftgebiet 1 aus, wenn sich das Bauelement im Ein-Zustand befindet. Wie ein herkömmlicher MOS-Transistor ist dieses Bauelement im Ein-Zustand, wenn eine Spannung (VS, VD) zwischen die Source- und Draingebiete 6, 3 bzw. die Source- und Drainanschlüsse S, D angelegt wird, und wenn ein geeigneten elektrisches Potential (VG) an die Gateelektrode 11 angelegt wird, das einen leitenden Kanal im Bodygebiet 4 zwischen dem Sourcegebiet 6 und dem Driftgebiet 1 bewirkt. Bei einer n-leitenden MOS-Transistorstruktur ist die zwischen Drain D und Source S anzulegende Spannung (VD – VS), um das Bauelement in seinen Ein-Zustand zu überführen, eine positive Spannung und das Gatepotential VG ist ein positives Potential bezogen auf das Sourcepotential VS. Wenn sich das Transistorbauelement 407 in seinem Ein-Zustand befindet, werden im Driftgebiet 1 Ladungsträger benötigt, um den Akkumulations- oder Inversionskanal entlang des Akkumulationsdielektrikums 30 in dem Driftgebiet 1 zu bewirken. In einem Transistorbauelement 407 mit einer n-leitenden MOS-Transistorstruktur werden p-Ladungsträger (Löcher) im Driftsteuergebiet 1' benötigt, um diesen leitenden Kanal zu bewirken. Diese Ladungsträger werden im Driftsteuergebiet 1' nur dann benötigt, wenn sich das Bauelement in seinem Ein-Zustand befindet. Wenn sich das Bauelement in seinem sperrenden Zustand befindet, werden die Ladungsträger aus dem Driftsteuergebiet 1' entfernt, und – entsprechend wie im Driftgebiet 1 – bildet sich eine Raumladungszone bzw. Verarmungszone im Driftsteuergebiet 1' aus. In diesem Zusammenhang sei darauf hingewiesen, dass das Driftsteuergebiet 1' vom selben Leitungstyp wie das Driftgebiet 1 oder von einem komplementären Leitungstyp sein kann.
  • Das Driftsteuergebiet 1' kann über ein Gleichrichterelement 54, wie beispielsweise eine Diode, an das Draingebiet 3 gekoppelt sein. Das Gleichrichterelement 54 ist dabei so gepolt, dass ein Entladen des Driftsteuergebiets 1' auf das elektrische Potential VD des Draingebiets 3 verhindert wird, wenn sich das Bauelement in seinem Ein-Zustand befindet. Bei einem n-leitenden Transistorbauelement 407 ist ein Anodenanschluss des Gleichrichterelements 54 an das Driftsteuergebiet 1' gekoppelt, während ein Kathodenanschluss an das Draingebiet 3 angeschlossen ist. Ein weiteres Verbindungsgebiet 3', das zwischen dem Driftsteuergebiet 1' und dem Gleichrichterelement 54 angeordnet ist, ist optional und ist vom gleichen Leitungstyp wie das Driftsteuergebiet 1, aber typischerweise höher dotiert.
  • In anderen Ausführungsformen, ist anstelle des Verbindungsgebiets 3' oder zusätzlich zum Verbindungsgebiet 3' ein weiteres Isoliergebiet vorgesehen, so dass das Driftsteuergebiet 1' vollständig dielektrisch von dem Driftgebiet 1 isoliert ist. Das Gleichrichterelement 54 ist logisch zwischen der Drainelektrode D und dem unteren Verbindungsgebiet 3' geschaltet und kann sich in der Realisierung auch an bzw. nahe der oberen Hauptoberfläche 15 befinden, insbesondere außerhalb eines Randabschlussgebietes. In diesem Fall sind entsprechende elektrisch leitfähige Verbindungen vorzusehen (nicht dargestellt).
  • Zum Bereitstellen von Ladungsträgern im Driftsteuergebiet 51, wenn das Bauelement zum ersten Mal eingeschaltet wird, kann das Driftsteuergebiet 1' ein Anschlussgebiet 4', das bei einem n-leitenden Bauelement 407 p-dotiert ist, an den Gateanschluss G gekoppelt sein. In diesem Fall werden Ladungsträger aus einer Gatetreiberschaltung bereitgestellt, die im Betrieb des Transistorbauelements 407 an den Gateanschluss G gekoppelt ist. Eine Diode 55, die zwischen den Gateanschluss G und die Verbindungszone 53 gekoppelt ist, dient dazu, zu verhindern, dass das Driftsteuergebiet 51 in Richtung des Gateanschlusses G entladen wird. Die Ladungsträger, die aus der Driftsteuergebiet 1 entfernt werden, wenn das Bauelement sperrt, werden typischerweise in einer kapazitiven Struktur mit einer über ein Dielektrikum 81' vom Driftsteuergebiet 1' und dem Anschlussgebiet 4' getrennten und mit Source S kontaktierten Elektrode 11' gespeichert, bis das Bauelement das nächste mal eingeschaltet wird, wobei die kapazitive Struktur zwischen Source S und dem Driftsteuergebiet 1' geschaltet ist. Alternativ und nicht dargestellt können die Ladungsträger im Driftsteuergebiet 1' auch über andere Maßnahmen, z. B. über einen weiteren Kontakt von außen oder über eine andere Ladeschaltung z. B. aus dem Lastkreis eingekoppelt werden. In diesen Fällen kann auf die Diode 55 verzichtet werden. Alternativ oder zusätzlich kann auch eine Diode 56 zwischen das Anschlussgebiet 4' und die Sourceelektrode S geschaltet werden, wobei die Anode der Diode 56 mit der Sourceelektrode S in elektrisch leitfähiger Verbindung steht. Diese weitere Diode 56 kann dazu dienen, im Sperrfall thermisch generierten Leckstrom aus dem Driftsteuergebiet 1' abzuführen, sobald das Potential im Anschlussgebiet 4' die Sperrfähigkeit der optionalen Diode 56 übersteigt.
  • Um einen möglichst geringen Durchlasswiderstand RON des Halbleiterbauelements zu ermöglichen ist das Raster p der Zellen möglichst klein zu wählen. Dies führt typischerweise aber bei gegebener Dichte der festen positiven Grenzflächenladungen QOX zu einer entsprechenden Verringerung der Sperrfähigkeit, wie im Folgenden gezeigt wird.
  • Typischerweise wird das Akkumulationsdielektrikum als thermisches SiO2 gebildet. Diese Oxidation des Siliziumhalbleiterkörpers 40 führt typischerweise allerdings zu einer gewissen Dichte fester positiver Grenzflächenladungen QOX in den an das Silizium angrenzenden unteren wenigen Nanometern des thermischen Oxids. Bei guten thermischen Oxiden kann die Dichte fester positiver Grenzflächenladungen QOX im Bereich von etwa 1...10·1010 Elementarladungen pro cm2 liegen. Im Folgenden werden die Konzentration von Elementarladungen in einem Volumen bzw. die Flächenladungsdichte vereinfacht auch als Ladungen pro cm2 bzw. Ladungen pro cm3 bezeichnet.
  • Bei kleinem Raster der Akkumulationsdielektrika, z. B. bei Leistungshalbleiterbauelementen mit vielen Zellen, wird die Sperrspannung des Bauelements durch die Oxidladungen stark beeinflusst. Die flächenspezifische Ladung nur durch die Akkumulationsdielektrika Qeff beträgt etwa Qeff = QOX·4· t / p, wobei t die vertikale Ausdehnung der Akkumulationsdielektrika bzw. die Tiefe der die Akkumulationsdielektrika enthaltenden vertikalen Gräben 64 und p das Raster (engl. „pitch”) der Zellen darstellt. Die vertikalen Gräben 64 sind typischerweise nur etwa 30 nm bis etwa 60 nm breit, erstrecken sich aber bis zu etwa 50 μm tief in den Halbleiterkörper 40. Sie haben daher typischerweise ein hohes Aspektverhältnis von bis zu 1000 oder mehr.
  • Innerhalb einer Zelle befinden sich jeweils 2 Akkumulationsdielektrika, d. h. 4 Grenzflächen, woher der Faktor 4 in vorstehender Formel kommt. Sobald der Wert Qeff die sogenannte Durchbruchsladung QBR von etwa 1,5 1012/cm2 für Silizium erreicht, kann das Bauelement ohne weitere Maßnahmen nicht mehr eine durch die vertikale Ausdehnung t definierte Sperrspannung erreichen.
  • Gemäß einem Ausführungsbeispiel ist das Driftgebiet 1 von n-Typ und in die dielektrische Schicht 30, die als Akkumulationsdielektrikum betrieben werden kann, sind feste negative Ladungen eingebaut. Dadurch können positiven Ladungen, die bei der thermischen Oxidation eingebaut werden bei Bedarf kompensiert werden und so eine hohe Sperrfähigkeit des Halbleiterbauelements bei gleichzeitig geringen Durchlasswiderstand RON durch eine geringes Raster der vertikalen Gräben 64 gewährleistet werden.
  • Typischerweise besteht die dielektrische Schicht 30 aus einem aluminiumdotierten Siliziumoxid oder einem aluminiumdotierten Siliziumoxinitrid, dessen Konzentration der festen negativen Ladungen über die Aluminiumdotierung genau und in weiten Bereichen eingestellt und/oder variiert werden kann.
  • Beispielsweise kann mittels einer oder mehrerer Atomlagenabscheidungen Aluminium, z. B. in Form von Al2O3 oder AlN, auf ein thermisches Oxid und anschließender thermischer Prozesse zumindest an den Seitenwänden der vertikalen Gräben 64, die sich typischerweise von der Hauptoberfläche 15 bis zur Rückfläche 16 erstrecken, aufgebracht werden, was zu festen negativen Ladungen führt. Die Konzentration der festen negativen Ladungen kann über die Anzahl der Atomlagenabscheidungszyklen und ggf. bei zu hoher Ladungsdichte durch zusätzliches Abdecken einer definierten Anzahl von Gräben 64 während einer oder mehrerer Atomlagenabscheidungen sehr genau eingestellt werden.
  • Die festen negativen Ladungen sitzen nach der Atomlagenabscheidung an der Oberfläche des thermischen Oxids. Durch weitere anschließende thermische Oxidation werden die festen negativen Ladungen weiter vom Halbleitermaterial entfernt, bleiben aber stabil erhalten. Typischerweise wird die thermische Oxidation so lange durchgeführt, bis die dielektrische Schicht 30 mit den festen negativen Ladungen zusammengewachsen ist, d. h. der Graben 64 gefüllt ist. Dementsprechend wird die Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht 30 in einer horizontalen Ebene einen höchsten Wert etwa in der Mitte zwischen dem dritten Halbleitergebiet 1' und dem ersten Halbleitergebiet 1 aufweisen. Die thermische Oxidation kann aber auch noch verlängert werden, um an der Chipvorderseite bzw. Hauptoberfläche 15 eine höhere Oxiddicke herzustellen. Dabei werden die vergrabenen Oxidbereiche typischerweise nicht mehr dicker.
  • Außerdem kann z. B. über die Wahl der Präkursormoleküle, d. h. des Ausgangsmaterials der Atomlagenabscheidungsprozesse, auch die Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht 30 so eingestellt werden, dass sie stufenweise oder kontinuierlich mit zunehmendem Abstand zur Hauptoberfläche 15 abnimmt.
  • 22–28 zeigen exemplarische Prozesse zur Herstellung eines Halbleiterbauelements 307, wie es mit Bezug zu 21 erläutert wurde, gemäß einer oder mehrerer Ausführungsformen in vertikalen Schnitten. Dabei zeigt 22 einen Halbleiterkörper 40, typischerweise ein Siliziumhalbleiterkörper 40, der sich von einer Hauptoberfläche 15 bis zu einer gegenüberliegenden Oberfläche 16 erstreckt. In den Halbleiterkörper 40 sind Oxidstege 85 eingebettet. Die in 22 gezeigte Struktur kann beispielsweise durch Erzeugen von LOCOS-Strukturen 85 auf einem Substrat 1a und anschließendes laterales Überwachsen mittels eines selektiven Epitaxieschritts und weiterer optionaler Epitaxieschichten zur Bildung eines Epitaxigebietes 1b bereitgestellt werden. Dabei kann die Dotierung der Epitaxieschichten bereits geeignet an das herzustellende Halbleiterbauelement angepasst werden.
  • Anschließend, werden über eine Hartmaske 17 tiefe Gräben 65 geätzt, welche die Oxidstege 85 umlaufend umgeben. Die resultierende Halbleiterstruktur 307 ist in 23 gezeigt.
  • In den tiefen Gräben 65 wird ein Seitenwandoxid 18, z. B. mittels thermischer Oxidation und anschließender anisotroper Ätzung am Boden der tiefen Gräben erzeugt, und auf der Halbleitermesa, welche nicht an die vergrabenen Oxidstege 85 grenzt, z. B. mittels einer Kohlenstoff-Hartmaske wieder entfernt. Nun werden zusätzlich auf den Halbleitermesas, welche über den vergrabenen Oxidstegen 85 liegen, Haltemarken 95 in die verbliebene Hartmaske geätzt und die dünnen Oxidschichten auf der freistehenden Mesa nasschemisch entfernt. Die resultierende Halbleiterstruktur 307 ist in 24 gezeigt.
  • Die in 24 gestrichelt dargestellten Haltemarken 95 sind nur lokale Öffnungen in der Hartmaske und sollen eine direkte Verbindungen zwischen der Halbleiterschicht 1b über den Oxidstegen 85 und einer später erzeugten Halbleiterfüllung herstellen.
  • Ausgehend von den oxidfreien Halbleitermesas werden die tiefen Gräben 65 lateral mit einem Epitaxie-Prozess gefüllt. Die Prozessbedingungen sind dabei typischerweise ähnlich wie beim lateralen Überwachsen. Gleichzeitig werden von den Haltemarken 95 die Hartmaskenreste epitaktisch überwachsen, um eine Halbleiterfüllung 1c zu erzeugen. Die resultierende Halbleiterstruktur 307 ist in 25 gezeigt.
  • Danach kann die überstehende Halbleiterschicht 1c, z. B. mittels CMP, auf die Höhe der Hartmaske 17 rückpoliert werden. Die resultierende Halbleiterstruktur 307 ist in 26 gezeigt. Damit liegt die vorzugsweise aus SiO2 bestehende Hartmaske 17, welche eine direkte Verbindung mit dem darunterliegenden Seitenwandoxid 18 und dem vergrabenen Oxidstegen 85 besitzt, frei.
  • Durch eine nasschemische Ätzung z. B. in HF-haltigen Lösungen, insbesondere hochkonzentrierter (ca. 50%iger) HF-Lösung, lässt sich die Hartmaske 17, das Seitenwandoxid 18 und die vergrabenen Oxidstege 85 entfernen. Die resultierende Halbleiterstruktur 307 ist in 27 gezeigt. Die Halbleitergebiete oberhalb der ursprünglichen vergrabenen Oxidstege werden durch die von den Haltemarken 95 ausgehenden Si-Stege ausreichend stabil gehalten.
  • Anschließend kann durch thermische Oxidationen und Atomlagenabscheidungsprozesse eine dielektrische Schicht 30 mit festen negativen Ladungen erzeugt werden. Die resultierende Halbleiterstruktur 307 ist in 27 gezeigt. Die Erzeugung der dielektrische Schicht 30 mit festen negativen Ladungen wird mit Bezug zu den 29–35 detailliert erläutert und kann die Erzeugung einer Aluminumoxid- oder Aluminiumnitridschicht auf einem thermisch erzeugten dünnen Oxid, im Folgenden auch als Padoxid bzw. Startoxid bezeichnet, sowie weitere thermische Oxidationsprozesse umfassen. Dabei können Hohlräume 86 im Bereich der ursprünglichen vergrabenen Oxidstege 85 verbleiben um mechanische Spannungen zu reduzieren. Die Hauptoberfläche 15 kann über einen weiteren, nicht dargestellten, CMP-Schritt eingeebnet werden, so dass die Gebiete 1b und 1c sowie die dielektrischen Schichten 30 eine durchgängige Oberfläche bilden.
  • Anschließend können Dotierschritte zur Erzeugung von weiteren Halbleitergebieten erfolgen. Typischerweise wird dabei zumindest ein pn-Übergang gebildet, der an den Graben 62 angrenzen kann. Beispielsweise können von der Hauptoberfläche 15 aus p-dotierte Bodygebiete, Bodykontaktgebiete oder Anodengebiete und/oder n+-dotierte Sourcegebiete gebildet werden. Selbstverständlich können diese weiteren Halbleitergebiete auch zumindest teilweise vor der Bildung des Grabens 62 bzw. der Siliziumoxidschicht 30 mit festen negativen Ladungen gebildet werden.
  • Anschließend können Elektrodenstrukturen wie Gateelektrodenstrukturen und Sourceelektroden auf bzw. bei der Hauptoberfläche 15 sowie eine Drainelektrode auf der gegenüberliegenden Oberfläche 16 erzeugt werden, um z. B. ein Halbleiterbauelement 307 herzustellen, das als TEDFET betrieben werden kann.
  • Ein besonderer Vorteil ist dabei, dass sich die als Akkumulationsdielektrikum fungierende dielektrische Schicht 30 mit festen negativen Ladungen im Halbleiterbauelement 307 ohne Nahtstelle um den Boden der Driftsteuergebiete 1' zieht und somit dort keine Schwachstellen für elektrische Durchbrüche vorliegen.
  • 29–34 zeigen Herstellungsprozesse für vertikale Gräben 62, die ein Dielektrikum mit festen negativen Ladungen enthalten, gemäß einer oder mehrerer Ausführungsformen in vertikalen Schnitten. Diese Herstellungsprozesse können sowohl für die Herstellung von Randabschlussstrukturen, wie exemplarisch mit Bezug zu 20 erläutert, für die Herstellung von TEDFET-Strukturen, wie exemplarisch mit Bezug zu 21 erläutert, als auch für die Herstellung von Halbleiterbauelementen mit Grabenelektroden, wie exemplarisch mit Bezug zu 1 erläutert, verwendet werden. Außerdem können die Herstellungsprozesse auch für die mit Bezug zu den 2 bis 10 erläuterten Halbleiterbauelemente verwendet werden, wobei die im Folgenden erläuterten Atomlagenabscheidungsprozesse dann nicht auf Grabenoberflächen sondern typischerweise auf der Hauptoberfläche des Halbleiterkörpers ausgeführt werden.
  • Zunächst wird ein Halbleiterkörper 40, typischerweise ein Siliziumhalbleiterkörper 40, mit einer Hauptoberfläche 15 und einem ersten Halbleitergebiet 1 von n-Typ bereitgestellt. Das erste Halbleitergebiet 1 kann sich von der Hauptoberfläche 15 bis zu einer gegenüberliegenden Rückfläche 16 erstrecken.
  • Nachfolgend wird zumindest ein Graben 62, der sich von der Hauptoberfläche 15 in das erste Halbleitergebiet 1 erstreckt, erzeugt. Typischerweise wird der zumindest eine Graben 62 durch maskiertes Ätzen erzeugt. Die resultierende Halbleiterstruktur 507 ist in 29 gezeigt. Typischerweise handelt es sich bei dem Graben 62 um einen vertikalen Graben. Je nach herzustellendem Halbleiterbauelement können parallel eine Vielzahl von Gräben 62, z. B. im aktiven Bereich eines TEDFETs, erzeugt werden. Die Gräben 62 können außerdem ein hohes Aspektverhältnis von bis zu 1000 oder sogar mehr aufweisen. Es kann aber auch nur ein, z. B. ein umlaufender Graben 62 in einem Peripheriebereich zur Herstellung einer Randabschlussstruktur erzeugt werden. In einem weiteren Ausführungsbeispiel werden sowohl ein Graben 62 im Peripheriebereich als auch einer oder mehrere Gräben 62 im aktiven Bereich in den Halbleiterkörper 40 geätzt.
  • Nachfolgend wird typischerweise ein optionales dünnes thermisches Padoxid 30a zumindest auf der Oberfläche des Grabens 62 erzeugt, um definierte und gute Grenzflächenzustände zu erzeugen. Die resultierende Halbleiterstruktur 507 ist in 30 gezeigt.
  • Nachfolgend erfolgt eine Atomlagenabscheidung unter Verwendung eines metallorganischen Präkursors bzw. metallorganischen Ausgangsmaterials auf der Oberfläche des Grabens 62 bzw. des Padoxids 30a. Dadurch wird eine oder auch mehrere Monolage 30b von Metallorganylen gebildet. Die resultierende Halbleiterstruktur 507 ist in 31 gezeigt. Typischerweise wird als Präkursor ein Aluminiumorganyl, z. B. TMA (Trimethyl-Aluminium), verwendet.
  • Durch die Atomlagenabscheidung wird ermöglicht, dass der Präkursor durch einen ersten Reaktionsschritt eine Belegung der Oberfläche ergibt, auf der weitere Präkursor-Moleküle nicht mehr anhaften können. Im Fall von TMA reagiert der Präkursor durch Abspalten eines Liganden (hier: einer Methyl-Gruppe) und Anhaften einer Bindung des Zentralatoms (Al-Atoms) an der Oberfläche. Das Abspalten der Liganden kann z. B. thermisch erfolgen. Die beiden restlichen abstehenden Methyl-Gruppen verhindern sterisch das weitere Andocken von TMA-Molekülen an der Oberfläche. Dies ermöglicht eine definierte Einstellung der Dotierung und damit der Dichte der festen negativen Ladungen.
  • Nach einem Spülschritt zur Entfernung nicht gebundener Präkursor-Moleküle können die restlichen Liganden z. B. thermisch abgespalten werden. Je nach umgebenden Medium und Temperatur kann dabei eine Alumiumoxidschicht (in sauerstoffhaltiger Umgebung) oder eine Aluminiumnitrid-schicht (bei Stickstoffbegasung) erzeugt werden. Die Temperaturen liegen dabei typischerweise in einem Bereich von etwa 700°C bis etwa 1250°C, besonders von etwa 800°C bis etwa 1100°C. Auf diese Weise wird ein selbstlimitierter Einbau einer kontrollierten Al-Dotierung ermöglicht. Die Dotierungsdosis kann durch die Anzahl von Atomlagenabscheidungszyklen im Fall von TMA in Schritten von etwa 2...3·1011/cm2 eingestellt werden.
  • Anschließend kann durch weitere thermische Oxidation die Schichtdicke weiter erhöht werden und dabei eine metalldotierte (aluminiumdotierte) Siliziumoxidschicht 30 mit festen negativen Ladungen gebildet werden, wobei Temperaturen typischerweise in einem Bereich von etwa 700°C bis etwa 1250°C, besonders von etwa 800°C bis etwa 1100°C liegen. Die resultierende Halbleiterstruktur 507 ist in 32 gezeigt.
  • Die Dosis der eingebauten Ladung liegt typischerweise im Bereich der Durchbruchsladung von Silizium. Dies korrespondiert bei Verwendung von TMA als Präkursor zu etwa 5 bis etwa 25 Atomlagenabscheidungszyklen. TMA als Präkursor eignet sich besonders gut wenn eine homogene Ladungsverteilung über die Grabentiefe angestrebt wird, weil es sich um ein relativ kleines Molekül handelt. Gräben 62 mit einer nicht zu geringer Breite bzw. einem nicht zu hohen Aspektverhältnis, d. h. Verhältnis Tiefe zu Breite des Grabens 26 sind für diesen Zweck ebenfalls günstig.
  • Gemäß einem weitern Ausführungsbeispiel wird eine in vertikaler Richtung abnehmende Dichte der festen negativen Ladungen im Graben 62 mittels einer Atomlagenabscheidung mit variierender Dotierung eingestellt. Zur Realisierung dieser vertikal variierten Dotierung (VVD) wird beispielsweise der oben beschriebene Atomlagenabscheidungsprozess in einem möglichst schmalen Graben 62, z. B. im peripheren Bereich des Halbleiterbauelements, ausgeführt. Der Graben 62 hat dabei ein hohes Aspektverhältnis von z. B. größer als etwa 50. Insbesondere die Verwendung eines größeren Präkursormoleküls anstelle des relativ kleinen TMA kann auf Grund einer Diffusionslimitierung zu einer Verarmung des Präkursors mit zunehmender Grabentiefe führen. Damit kann die Abscheidemenge von Aluminium über die Grabentiefe durch Verarmung variiert werden. Alternative und etwas voluminösere Präkursoren für die Aluminiumdotierung sind z. B. Materialien der Gattung Tris(dialkylamino)Aluminum wie TDEAA (Tris(diethylamino)Aluminium) oder Tris(diisopropylamino)Aluminum (Al(DIA)3, 2) und Tris(bis(trimethylsilyl)amino)Aluminum (Al(TMSA)3).
  • Die thermische Oxidation kann soweit fortgesetzt werden, bis der Graben 62 zumindest vollständig gefüllt ist. Die resultierende exemplarische Halbleiterstruktur 507 ist in 33 gezeigt. Bei einer vollständigen Oxidation des Grabens 62 sind die festen negativen Ladungen im Graben 62 symmetrisch angeordnet, was durch die gepunktete Kurve s in 33 dargestellt wird. Die festen negativen Ladungen wirken gleichmäßig auf beide Grenzflächen zwischen dem Oxid zum Halbleitermaterial. Somit wird eine sehr gute Kompensation positiver fester Ladungen ermöglicht.
  • Bei der Herstellung eines TEDFETs ist die Ladungskompensation im Bereich des niedrig dotierten Driftgebiets bzw. Driftsteuergebiets wichtig. Im Bereich eines optionalen des hochdotierten Feldstoppgebiets, d. h. auch unterhalb des Driftsteuergebiets ist die Grenzflächenladung des Oxids unkritisch, da hier im Sperrbetrieb kein hohes elektrisches Feld mehr anliegt.
  • Nachfolgend kann die Siliziumoxidschicht 30 mit festen negativen Ladungen durch Planarisieren oder Ätzen auf der Hauptoberfläche 15 entfernt werden. Die resultierende Halbleiterstruktur 507 ist in 34 gezeigt.
  • Der Graben 62 kann nun mit einer Passivierungsschicht versehen werden, z. B. aus einem Polyimid oder Benzocyclobutan (BCB), um eine externe Kontamination mit Ladungsträgern zu verhindern.
  • Alternativ zur vollständigen Füllung des Grabens 62 durch thermische Oxidation kann, kann der Graben 62 auch durch einen CVD-Prozess ganz oder teilweise gefüllt werden, wobei ggf. im Graben 62 verbleibende Lunker zur Reduzierung von mechanischen Spannungen beitragen können.
  • Gemäß einer weiteren Ausführungsform wird ausgehend von der in 30 illustrierten Halbleiterstruktur 507 einer oder mehrere weitere Atomlagenabscheidungsprozesse mit anschließender thermischer Oxidation zur Erzeugung einer oder mehrerer zusätzlicher Siliziumoxidschicht 31 mit festen negativen Ladungen auf der der Siliziumoxidschicht 30 mit festen negativen Ladungen ausgeführt. Eine resultierende exemplarische Halbleiterstruktur 507 ist in 35 gezeigt. Auf diese Weise kann erreicht werden, dass die Ladungsträgerdichte pro Fläche der festen negativen Ladungen im Graben 62 stufenweise mit zunehmendem Abstand zur Hauptoberfläche 15 bzw. Grabentiefe abnimmt.
  • Anschließend kann der Graben 62 beispielsweise durch thermische Oxidation vollständig gefüllt und/oder die die Schichten 30, 31 von der Hauptoberfläche wieder entfernt werden.
  • Anschließend können, wie mit Bezug zu 28 detailliert erläutert, Dotierschritte zur Erzeugung von Bodygebieten und Sourcegebieten sowie die Erzeugung von Elektrodenstrukturen folgen, um beispielsweise ein TEDFET mit einer als Akkumulationsoxid fungierenden dielektrische Schicht 30 mit festen negative Ladungen und/oder einen vertikalen Randabschluss mit einer im vertikalen Graben 62 angeordneten dielektrischen Schicht 30 mit festen negative Ladungen herzustellen. Für diese Anwendungen wird die Ladungsträgerdichte pro Fläche der festen negativen Ladungen parallel zur Hauptoberfläche 15 über die Atomlagenabscheidung typischerweise so eingestellt, dass positive feste Ladungen bspw. durch thermische Oxidationsprozesse kompensiert werden können. Typischerweise ist die Ladungsträgerdichte pro Fläche der festen negativen Ladungen für diese Anwendungen etwa 1011/cm2 oder sogar etwas geringer. Beispielsweise kann ein gutes thermisches Oxid etwa 3...7·1010/cm2 positive Ladungen pro Grenzfläche zum Siliziumhalbleiter aufweisen, welche mit den entsprechenden festen negativen Ladungen nahezu kompensiert, vollständig kompensiert, oder sogar leicht überkompensiert werden. Beispielsweise, kann die dielektrische Schicht 30 auch eine negative Nettoladung aufweisen.
  • Andererseits ermöglichen die mit Bezug zu den 29 bis 35 erläuterten Verfahren auch die Herstellung von Halbleiterbauelementen, deren Dielektrika durch den Einbau von festen negativen Ladungen gegenüber einer Degradation auf Grund heißer Ladungsträger während des Bauelementbetriebs geschützt sind. Diese Bauelemente wurden mit Bezug zu den 1 bis 10 erläutert. Für diese Anwendungen wird die Ladungsträgerdichte pro Fläche der festen negativen Ladungen typischerweise größer als 1011/cm2 eingestellt, um einen hinreichend guten Schutz vor der Degradation der Dielektrika zu gewährleisten, wobei die Gesamtladung in Verbindung mit der Dotierstoffladung nicht zu hoch werden sollte, um die Sperrfähigkeit des Bauelements nicht zu gefährden.
  • Wie dem in 36 dargestellten Zusammenhang zwischen Durchbruchspannung Vbr und Ladungsträgerdichte pro Fläche der Nettoladung QOX des Akkumulationsoxids für zwei exemplarische Leistungs-TEDFETs mit einem Rastermaß des Akkumulationsoxids von etwa 6 μm entnommen werden kann, erreichen diese Bauelemente eine maximale Durchbruchspannung bei etwa einer negativen Nettoladung mit einer Ladungsdichte pro Fläche und Grenzfläche Akkumulationsoxid – Halbleiter von etwa 2·1010/cm2 bis etwa 4·1010/cm2, wobei in diesem Beispiel eine Donator-Grunddotierung von etwa 1·1014/cm3 angenommen wurde. Das laterale Integral der Donator-Grunddotierung und damit die Flächenladung im Halbleiter im Sperrfall liegen mit diesen Zahlenwerten bei etwa 6·1010/cm2, welcher zwei Grenzflächen Akkumulationsoxid – Halbleiter gegenüberstehen. Die negative Ladung des Akkumulationsoxids kompensiert im Sperrfall die positive Donatorladung und führt zu einer netto reduzierten, im Idealfall intrinsischen Ladungsmenge im sperrenden Halbleitervolumen. Die in 36 gezeigten Kurven wurden nummerisch für ein Akkumulationsoxid mit einfach geladenen festen Ladungen für zwei unterschiedliche aktive Dicken von Bauelementen ermittelt, wobei nur das Halbleitervolumen berücksichtigt und eine etwaige Reduktion des Sperrvermögens z. B. auf Grund eines lateralen Randabschlusses vernachlässigt wurde. Die Kurve mit den Dreiecken gibt das Sperrvermögen für eine Dicke der niedrig dotierten Driftzone von 33 μm an, während die Kurve mit den Kreisen das Sperrvermögen bei einer Dicke der Driftzone von 50 μm beschreibt. Je dicker die Driftzone gewählt wird, desto höher ist das Maximum des erreichbaren Sperrvermögens, umso steiler fällt es aber auch mit zunehmender Netto-Ladung im Halbleiter unter Berücksichtigung der festen Grenzflächenladungen zum Akkumulationsoxid ab. In dem Beispiel von 36 kann bei einer Dicke der Driftzone und üblichen Sicherheitsaufschlägen das garantierte Sperrvermögen von 600 V für Ladungen des Akkumulationsoxids zwischen etwa –1·1011/cm2 und etwa +8·1010/cm2 erreicht werden, Für geringere Dicken der Driftzone und/oder höhere geforderte Sperrvermögen reduziert sich das zulässige Fenster der Netto-Ladung des Akkumulationsoxids.
  • 37 zeigt eine Ausführungsform eines vertikalen Halbleiterbauelements 408 in einem Ausschnitt eines horizontalen Querschnitts. Bei dem vertikalen Halbleiterbauelement 408 handelt es sich typischerweise um einen TEDFET. Beispielsweise kann der in 37 gezeigte Ausschnitt einem zentralen horizontalen Querschnitt durch einen aktiven Bereich eines TEDFETs mit mehreren Zellen wie in 21 dargestellt entsprechen.
  • Im exemplarischen Ausführungsbeispiel von 37 mit fünf Zellen sind fünf Driftgebiete 1 durch in burggrabenförmigen vertikalen Gräben angeordnete Akkumulationsoxide 30, 35 von einem gemeinsamen Driftsteuergebiet 1' getrennt. In anderen Ausführungsformen werden mehrere Driftsteuergebiete durch entsprechende Akkumulationsoxide 30, 35 von einem gemeinsamen Driftgebiet 1 getrennt. Je nach Spezifikation kann das Halbleiterbauelement 408 weniger oder mehr als fünf Zellen aufweisen.
  • Gemäß einer Weiterbildung ist nur ein Teil der Akkumulationsoxide 30, 35 als dielektrische Schicht 30 mit festen negativen Ladungen ausgeführt. Im exemplarischen Ausführungsbeispiel von 37 ist dies nur für das zentrale Akkumulationsoxid 30 der Fall, das typischerweise eine negative Nettoladung aufweist, die über Atomladungsabscheidungsprozesse eingestellt werden kann. Im Folgenden werden die Akkumulationsoxide 35 ohne bzw. mit einer positiven Nettoladung auch als weitere Akkumulationsoxide 35 bzw. weitere dielektrische Schichten bezeichnet.
  • Typischerweise werden zur Herstellung über einen Atomlagenabscheidungszyklus, bspw. mit TMA als Präkursor, einfach geladene negative Ladungen mit einer Ladungsdichte pro Fläche von etwa 2 1011/cm2 aufgebracht. Für eine Kompensation positiver Oxidladungen wird jedoch häufig lediglich eine negative Ladung mit einer Ladungsdichte einfach geladener Ladungen pro Fläche von nur etwa 4...6 1010/cm2 benötigt. Um für das Halbleiterbauelement eine gemittelte Kompensation von in der Regel positiven Dielektrikumsladungen thermischer Oxide und den festen negativen Dielektrikumsladungen von mittels Atomlagenabscheidung aluminiumdotierten Oxiden oder Oxinitriden zu erreichen, sind die weiteren Akkumulationsoxide 35 nicht aluminiumdotiert. Typischerweise sind die weiteren Akkumulationsoxide 35 thermische Oxide und verfügen daher über eine positive Nettoladung. Mit anderen Worten handelt es sich bei dem vertikalen Bauelement 408 typischerweise um einen TEDFET mit einer oder mehreren dielektrischen Schichten 30 mit negativer Nettoladung als Akkumulationsoxid und einer oder mehreren weiteren dielektrischen Schichten 35 mit einer positiven Nettoladung als Akkumulationsoxid. Dadurch kann die gemittelte Nettoladung sehr fein eingestellt werden und beispielsweise kompensiert werden.
  • Typischerweise verfügt nur ein Teil der vertikalen Gräben, beispielhaft etwa jeder dritte bis fünfte vertikale Graben, vorzugsweise etwa jeder vierte vertikale Graben über eine dielektrische Schichte 30 mit negativer Nettoladung, während die anderen vertikalen Gräben jeweils ein eine dielektrische Schicht 35 mit einer positiven Nettoladung, z. B. ein thermisches Oxid, aufweist. Experimentell wurde eine mittlere Nettoflächenladung für undotierte thermische Oxide von etwa 5 1010 Elementarladungen pro cm2 ermittelt. Die Nettoflächenladung aluminiumdotierter thermischer Oxide, die mittels eines Atomlagenabscheidungszyklus mit TMA als Präkursor erzeugt werden, beträgt etwa –2 1011 Elementarladungen pro cm2. Damit wird durch ein Verhältnis der Gesamtfläche der dielektrischen Schicht 30 mit negativer Nettoladung zur Gesamtfläche der weiteren dielektrischen Schicht 35 mit positiver Nettoladung von etwa 1:3 bis etwa 1:5 für dieses Zahlenbeispiel eine gute Ladungskompensation erreicht. Bei geänderter positiver und/oder negativer Flächenladungsdichte der Oxide ergeben sich natürlich entsprechend andere Verhältnisse der Kompensation, d. h. einen entsprechend höheren oder geringeren Anteil der Akkumulationsoxide mit negativer Oxidladung.
  • In anderen Ausführungsformen ist in jedem der vertikalen Gräben jeweils eine dielektrische Schicht 30 mit einer negativen Nettoladung angeordnet. Damit können auch bei einer höheren Donator-Grunddotierung von z. B. mehr als 1·1014/cm3 die resultierende Flächenladung im Halbleiter im Sperrfall gut kompensiert werden.
  • Es versteht sich, dass in vertikalen Gräben auch Oxidgebiete unterschiedlicher Nettoladung zur Ladungskompensation verwendet werden können. Dies wird mit Bezug zur folgenden 38 erläutert.
  • 38 zeigt eine Ausführungsform eines vertikalen Halbleiterbauelements 409 in einem Ausschnitt eines horizontalen Querschnitts. Bei dem vertikalen Halbleiterbauelement 409 handelt es sich ebenfalls typischerweise um einen TEDFET. Im exemplarischen Ausführungsbeispiel von 38 sind drei Zellen gezeigt. Die Driftgebiete 1 sind durch in burggrabenförmigen vertikalen Gräben angeordnete und als Akkumulationsoxide fungierende dielektrische Schichten 30 von einem gemeinsamen Driftsteuergebiet 1' getrennt. In anderen Ausführungsformen werden mehrere Driftsteuergebiete durch entsprechende dielektrischen Schichten 30 von einem gemeinsamen Driftgebiet 1 getrennt. Die dielektrischen Schichten 30 bestehen aus Abschnitten 38 mit einer negative Nettoladung, z. B. aus aluminiumdotierten Oxiden bzw. Oxinitriden, und Abschnitten 39 mit positive Nettoladung, z. B. aus undotierten thermischen Oxiden oder cäsiumdotierten Oxiden bzw. Oxinitriden.
  • Typischerweise liegt das Flächenverhältnis der Abschnitte 38 und 39 in einem Bereich von etwa 3 bis etwa 5, um eine gute Ladungskompensation zu gewährleisten.
  • Typischerweise ist das gemeinsame Driftsteuergebiet 1' von einem sich in einem weiteren umlaufenden vertikalen Graben angeordneten Dielektrikumsgebiet 35a umgeben. Dadurch wird, in horizontaler Richtung, eine dielektrische Isolierung des gemeinsame Driftsteuergebiet 1' von angrenzenden Halbleitergebieten bereitgestellt und so das Abfließen von Ladungsträgern aus dem gemeinsamen Driftsteuergebiet 1' verhindert. Das Dielektrikumsgebiet 35a kann z. B. von einem thermisch erzeugtes Silizium-oxid gebildet sein. Es versteht sich, dass ein derartiges Dielektrikumsgebiet 35a auch für das in 37 illustrierte Halbleiterbauelement 408 vorgesehen sein kann.
  • Alternativ zu einem festen Raster der Akkumulationsoxide bzw. Akkumulationsoxidabschnitte mit positiver und negativer Nettoladung kann das Raster auch über die Chipfläche variieren, z. B. um eine feinere Kompensation der Gesamtladung zu erreichen. Beispielsweise kann ein TEDFET ein alternierendes Raster von 3 und 4 Akkumulationsoxiden mit positiver Oxidladung mit je einem Akkumulationsoxid mit negativer Oxidladung aufweisen.
  • Alternativ zu einer gleichmäßigen Anordnung der Akkumulationsoxide bzw. Akkumulationsoxidabschnitte mit positiver und negativer Nettoladung über den Chip, d. h. einer gleichmäßigen Ladungskompensation, kann z. B. in Richtung des Randabschlusses und/oder zu einem Gatepad, einer Elektrodenzuleitung und/oder einem Halbleiterbereich mit einem Peripheriebauelement die Dichte der Akkumulationsoxide bzw. Akkumulationsoxidabschnitte mit negativer Oxidladung und/oder deren absolute Nettoladung erhöht werden, um dort insbesondere statisch eine höhere Sperrfähigkeit einzustellen, während im Rest des Zellenfeldes eine positive integrale Nettoladung der Akkumulationsoxide bzw. Akkumulationsoxidabschnitte eingestellt wird, und somit die Robustheit des Bauelements im Durchbruch erhöht werden kann.
  • 39 zeigt eine Ausführungsform eines vertikalen Halbleiterbauelements 410 in einem Ausschnitt eines horizontalen Querschnitts. Bei dem vertikalen Halbleiterbauelement 410 handelt es sich ebenfalls typischerweise um einen TEDFET. Im exemplarischen Ausführungsbeispiel von 39 sind zwei Zellbereiche gezeigt. In jedem der beiden Zellbereiche sind mehrere Driftgebiete 1 durch in burggrabenförmigen vertikalen Gräben angeordnete und als Akkumulationsoxide fungierende dielektrische Schichten 30, 35 von einem gemeinsamen Driftsteuergebiet 1' getrennt. In anderen Ausführungsformen werden in jedem der beiden Zellbereiche mehrere Driftsteuergebiete 1' durch entsprechende dielektrischen Schichten 30, 35 von einem gemeinsamen Driftgebiet 1 getrennt.
  • Gemäß dem gezeigten exemplarischen Ausführungsbeispiel, unterscheiden sich die beiden Zellbereiche durch die Anzahl und die Anordnung der dielektrischen Schicht bzw. Schichten 30 mit festen negativen Ladungen. In anderen Ausführungsbeispielen sind die Anzahl und/oder Anordnung der dielektrischen Schichten 30 mit festen negative Ladungen in den Zellbereichen identisch.
  • Typischerweise ist jedes der Driftsteuergebiete 1' von einem sich in einem jeweiligen weiteren umlaufenden vertikalen Graben angeordneten Dielektrikumsgebiet 35a umgeben, um die Driftsteuergebiete 1' von einem angrenzenden Halbleitergebiet 1'' zu isolieren.
  • Typischerweise weisen die dielektrischen Schichten 30 eine negative Nettoladung und die dielektrischen Schichten 35 eine positive Nettoladung auf. Durch eine geeignete Vorgabe der Nettoladungen und/oder der Verteilung der dielektrischen Schichten 30, 35 kann eine resultierende Flächenladung im Halbleiter im Sperrfall gut kompensiert werden.
  • 40 zeigt eine Ausführungsform eines vertikalen Halbleiterbauelements 308 in einer Aufsicht. Das Halbleiterbauelement 308 umfasst einen Halbleiterkörper 40 mit einer horizontalen Hauptoberfläche, die sich bis zu einer äußeren Kante 18 erstreckt. Der Halbleiterkörper 40 umfasst einen aktiven Bereich 510 und einen Peripheriebereich 520, die sich beide bis zur horizontalen Hauptoberfläche erstrecken. 40 entspricht einer Aufsicht auf die horizontale Hauptoberfläche. Aus Gründen der Übersichtlichkeit sind Metallisierungen sowie mögliche Zellstrukturen des aktiven Bereichs 510 nicht dargestellt. Eine Halbleiterschicht 1 vom n-Typ ist in den Halbleiterkörper 40 eingebettet und erstreckt sich bis zu der horizontalen Hauptoberfläche in dem Peripheriebereich 520. In dem aktiven Bereich 520 ist ein pn-Übergang 14 zwischen der Halbleiterschicht 1 vom n-Typ und der horizontalen Hauptoberfläche angeordnet ist. Der pn-Übergang 14 erstreckt sich in einem Übergangsbereich zwischen dem aktiven Bereich 510 und dem Peripheriebereich 520 typischerweise bis zur horizontalen Hauptoberfläche. Mehrere vertikale Gräben umgeben im Peripheriebereich 520 den aktiven Bereich 510 bzw. den pn-Übergang 14. Die vertikalen Gräben erstrecken sich von der horizontalen Hauptoberfläche in den Halbleiterkörper 40. Typischerweise erstrecken sich die vertikalen Gräben bis in eine vertikale Tiefe, die größer als die maximalen Tiefe des pn-Übergangs 14 im aktiven Bereich 510 ist. Einer oder mehrere vertikale Gräben weisen eine dielektrische Schicht 30 mit festen negativen Ladungen auf. Die dielektrische Schicht 30 mit festen negativen Ladungen kann sich auf zumindest einer Seitenwand der jeweiligen vertikalen Gräben befinden oder diese komplett ausfüllen. Dadurch kann ein Randabschluss mit geringem horizontalem Platzbedarf bereitgestellt werden.
  • Bei dem aktiven Bereich 510 kann es sich um ein Zellenfeld, z. B. ein Feld von TEDFET-Zellen wie mit Bezug zu 21 erläutert, von MOSFET-Zellen oder von IGBT-Zellen handeln, aber auch um eine p-dotierte Anodenregion 4 einer Diode. In letzterem Fall korrespondiert ein vertikaler Schnitt entlang der Linie s typischerweise zu einer Struktur die ähnlich zu der in 20 gezeigten Halbleiterstruktur ist, typischerweise jedoch ohne die dortige dielektrischen Abdeckung 84. Außerdem sind, je nach Lage der Linie s, die dielektrische Schicht 30 mit festen negative Ladungen und die Anodenregion 4 voneinander beabstandet, da der Graben und der aktiven Bereich 510 typischerweise einen spitzen Winkel bilden. Die dielektrischen Schichten 30 und/oder 35 können mit einem Ende bis in die Anodenregion 4 reichen, diese berühren oder auch einen minimalen Abstand zu dieser einhalten. Die in 20 gezeigten Lunker 83 sind auch für das Halbleiterbauelement 308 nur optional.
  • Typischerweise sind die vertikalen Gräben des Halbleiterbauelements 308 in horizontalen Schnitten bzw. in der gezeigten Aufsicht als langgestreckte Rechtecke und in Eckenbereichen des aktiven Bereichs 510 L-förmig bzw. im Wesentlichen L-förmig ausgeführt, so dass zumindest ein Abschnitt der vertikalen Gräben einen spitzen Winkel mit dem aktiven Bereich 510 und/oder der nächstgelegenen äußeren Kante 18 bildet.
  • Außerdem sind in einem Teil der vertikalen Gräben typischerweise weitere dielektrische Schichten 35 mit einer positiven Nettoladung angeordnet. Typischerweise ist jeder zweite bis siebte vertikale Graben im Peripheriebereich mit einer dielektrische Schicht 30 mit negativer Nettoladung zumindest teilweise gefüllt, währenddessen die andern vertikalen Gräben mit einer weiteren dielektrischen Schicht 35 mit positiver Nettoladung zumindest teilweise gefüllt sind. Analog wie mit Bezug zu den 37 bis 39 erläutert, wird so eine genaue Ladungskompensation auch für Randabschlussstrukturen ermöglicht. Hierbei können unterschiedliche Bereiche des Peripheriebereichs auch mit einer unterschiedlichen Dichte der dielektrischen Schichten 30 mit negativer Nettoladung ausgeführt werden. Die Ecken und/oder die L-förmigen Bereiche können dabei eine andere Dichte, z. B. eine niedrigere Dichte der dielektrischen Schichten 30 mit negativer Nettoladung aufweisen als die geraden Bereiche des Peripheriebereichs. Typischerweise besteht die Randabschlussstruktur des Halbleiterbauelements 308 aus einer Vielzahl vollständig oder teilweise mit Dielektrikum gefüllter, insbesondere oxidgefüllter vertikaler Gräben, so dass der aktive Bereichs 510 vollständig von den oxidgefüllten vertikaler Gräben umgeben ist.
  • In anderen Ausführungsformen ist in jedem der vertikalen Gräben des Halbleiterbauelements 308 jeweils eine dielektrische Schicht 30 mit einer negativen Nettoladung angeordnet.
  • Es versteht sich, dass für eine gute integrale Ladungskompensation die Flächenladungsdichte der festen negativen Ladungen der dielektrischen Schichten 30 mit negativer Nettoladung typischerweise sowohl an die Donator-Grunddotierung der angrenzenden Halbleiterbereiche als auch an die entsprechend der Herstellungsbedingungen erwartete Flächenladungs-dichte der positiven Ladungen der dielektrischen Schichten 30, 35 angepasst ist. Beispielsweise kann die Flächenladungsdichte der festen negativen Ladungen der dielektrischen Schichten 30 im Peripheriebereich 520 größer gewählt werden als für entsprechende dielektrische Schichten mit negativer Nettoladung im aktiven Bereich 510, wenn letztere unter günstigeren Bedingungen erzeugt wurden.
  • Die Herstellung der mit Bezug zu den 37 bis 40 erläuterten Halbleiterbauelemente 308 und 408 bis 410 kann wie mit Bezug zu den 22 bis 35 erläutert erfolgen, wobei vor der Atomlagenabscheidung Bereiche der vertikalen Gräben und/oder ein Teil der vertikalen Gräben komplett maskiert werden. Auf diese Weise erhält man dielektrische Schichten 30 bzw. Abschnitte 38 dielektrischer Schichten 30 mit negativer Nettoladung und weitere dielektrische Schichten 35 bzw. verbleibende Abschnitte 39 dielektrischer Schichten 30 mit positiver Nettoladung. Dadurch wird eine sehr fein gesteuerte globale bzw. integrale Kompensation der Ladung der dielektrischen Schichten 30, 35 ermöglicht.
  • Beispielsweise wird ein Teil der vertikalen Gräben vor der Atomlagenabscheidung komplett mit einer Maskierung abgedeckt, während andere, benachbarte vertikalen Gräben komplett offen liegen. Dies kann durch eine konventionelle Hartmaske aber auch durch eine nicht-konforme Abscheidung von Kohlenstoff auf der Wafervorderseite (Hauptoberfläche) zur Bildung einer Kohlenstoffmaske erreicht werden. Die nun erfolgende Atomlagenabscheidung auf die unmaskierten vertikalen Gräben erfolgt typischerweise auf ein dünnes Startoxid, das chemisch oder thermisch erzeugt wurde. Danach kann die Kohlenstoffmaske bzw. die konventionelle Hartmaske wieder entfernt werden. Im Vergleich zu einer konventionellen Hartmaske, z. B. aus einem abgeschiedenen Oxid, kann die Kohlenstoffmaske nach der Atomlagenabscheidung in die offenen vertikalen Gräben von Aluminium bzw. TMA und vor der thermischen Oxidation durch Veraschen einfach entfernt werden. Eventuell auf der Wafervorderseite verbleibendes Aluminium ist ohne signifikante Auswirkung auf die Bauelementeigenschaften, da die Dotierungen an der Halbleiteroberfläche hinreichend hoch sind, um durch die relativ kleine absolute Flächendichte der Aluminiumdotierung im Bereich von etwa 2,5 1011/cm2 signifikant beeinflusst zu werden.
  • Nach dem Veraschen der Kohlenstoffmaske bzw. nach dem Entfernen der Hartmaske erfolgt typischerweise eine thermische Aufoxidation. Zum Ende dieses Prozesses wachsen die Oxidationsgebiete aufeinander zu und verschließen somit auch den bzw. die ursprünglichen vertikalen Gräben. Ein eventuell verbleibender vergrabener Lunker und/oder eine gegebenenfalls verbleibende vergrabene Nahtlinie (engl: „seamline”) im Oxid beeinträchtigt aber die Bauelementfunktion nicht. In horizontaler Richtung ist die Dicke der Nahtlinie hinreichend gering, typischerweise kleiner als wenige nm, so dass keine nennenswerte Verringerung der Akkumulation, d. h. Verschlechterung des Einschaltwiderstands bewirkt wird und in vertikaler Richtung ist bei den hohen Aspektverhältnissen der vertikalen Gräben von typischerweise mehr als 50 das Sperrverhalten nicht verschlechtert, weil in der Nahtlinie keine lawinenartige Ionisation stattfinden kann.
  • Typischerweise erfolgt zumindest das Ende der Aufoxidation bei hohen Temperaturen im Bereich von z. B. 1150°C bis 1250°C. Dadurch kann eine Waferverbiegung reduziert oder sogar ganz verhindert werden, da das Oxid bei diesen hohen Temperaturen hinreichend weich ist und somit die aufeinandertreffenden Oxidoberflächen spannungsarm miteinander verschmelzen können.
  • In anderen Ausführungsformen werden Feuchtoxidationen und/oder eine sequenzielle Abfolge von Feucht- und Trockenoxidationen für die Aufoxidation eingesetzt. Feuchtoxide können wegen ihrer niedrigeren Viskosität bei hohen Temperaturen gut mit Trockenoxiden vergleichbarer Schichthomogenität und – qualität kombiniert werden.
  • Gemäß einer weiteren Ausführungsform werden über eine weitere Atomlagenabscheidung gezielt weitere positive feste Ladungen in die weiteren dielektrischen Schichten 35 bzw. verbleibende Abschnitte dielektrischer Schichten 30 mit positiver Nettoladung eingebaut. Beispielsweise kann die positive Nettoladung über eine Dotierung mit Cäsium eingestellt werden. Dies ermöglicht eine noch feinere Ladungskompensation. Zudem können Bereiche mit erhöhter negativer Oxidladung, z. B. als Al-dotiertes Siliziumoxid, Bereiche mit erhöhter positiver Oxidladung, z. B. als Cs-dotiertes Siliziumoxid, und Bereiche ohne gezielte Beeinflussung der Nettoladung mittels Dotierung, z. B. als undotiertes thermisches Oxid, in einem Halbleiterbauelement, z. B. in verschiedenen vertikalen Gräben oder Grabenabschnitten, integriert werden. Zur Herstellung sind dabei zusätzliche entsprechende Maskierungen erforderlich. Die Aufoxidation kann dabei auch in einem gemeinsamen Prozess erfolgen.
  • Räumlich relative Ausdrücke wie etwa „unter”, „unterhalb”, „unterer”, „über”, „oberer” und dergleichen werden zur leichteren Beschreibung verwendet, um die Positionierung von einem Element relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen des Bauelements zusätzlich zu verschiedenen Orientierungen als jenen in den Figuren dargestellten einschließen. Weiterhin werden auch die Ausdrücke wie etwa „erster”, „zweiter” und dergleichen zum Beschreiben verschiedener Elemente, Gebiete, Sektionen usw. verwendet und sollen ebenfalls nicht beschränkend sein. Durch die Beschreibung hinweg beziehen sich gleiche Ausdrücke auf gleiche Elemente.
  • Wie die Ausdrücke „mit”, „enthaltend”, „umfassend” und dergleichen hierin verwendet werden, sind sie Ausdrücke mit offenem Ausgang, die die Anwesenheit von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein”, „eine” und „der” sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht deutlich etwas anderes angibt.
  • Unter Berücksichtigung des obigen Bereichs von Variationen und Anwendungen ist zu verstehen, dass die vorliegende Erfindung nicht durch die vorausgegangene Beschreibung beschränkt wird noch durch die beiliegenden Zeichnungen beschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre legalen Äquivalente beschränkt.

Claims (50)

  1. Verfahren zum Schützen eines Halbleiterbauelements (100, 107, 200, 201, 250, 300, 400, 401, 402, 403) vor einer Verschlechterung seiner elektrischen Charakteristika, umfassend: Bereitstellen eines Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), das ein erstes Halbleitergebiet (1) und eine geladene Dielektrikumsschicht (30, 31, 32, 33) umfasst, die eine Dielektrikums-Halbleiter-Grenzfläche (25) bilden, wobei das erste Halbleitergebiet (1) Majoritätsladungsträger von einem ersten Ladungstyp umfasst und die geladene Dielektrikumsschicht (30, 31, 32, 33) feste Ladungen vom ersten Ladungstyp umfasst; und Konfigurieren einer Ladungsträgerdichte pro Fläche der festen Ladungen, so dass die geladene Dielektrikumsschicht (30, 31, 32, 33) vor einem Einbau von in dem ersten Halbleitergebiet generierten heißen Majoritätsladungsträgern abgeschirmt wird.
  2. Verfahren nach Anspruch 1, weiterhin umfassend das Bereitstellen des Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), wobei die geladene Dielektrikumsschicht (30, 31, 32, 33) entlang eines durch das erste Halbleitergebiet (1) gebildeten Driftgebiets angeordnet ist.
  3. Verfahren nach Anspruch 1, weiterhin umfassend das Bereitstellen des Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), wobei die geladene Dielektrikumsschicht (30, 31, 32, 33) mindestens einen Teil einer Felddielektrikumsschicht bildet, die eine Feldplatte (10, 12) von dem ersten Halbleitergebiet (1) isoliert.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Ladungsträgerdichte pro Fläche der festen Ladungen sich stufenweise oder kontinuierlich entlang eines Pfads in der geladenen Dielektrikumsschicht (30, 31, 32, 33) ändert, wobei der Pfad parallel zu der Dielektrikums-Halbleiter-Grenzfläche (25) verläuft.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die geladene Dielektrikumsschicht (30, 31, 32, 33) eine maximale Ladungsträgerdichte pro Fläche der festen Ladungen umfasst, die größer ist als etwa 1011/cm2.
  6. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), umfassend: einen Halbleiterkörper (40), umfassend: ein erstes Halbleitergebiet (1), das Majoritätsladungsträger von einem ersten Ladungstyp umfasst; und ein Dielektrikumsgebiet (30, 31, 32, 33), das einen ersten geladenen dielektrischen Abschnitt (81) und einen zweiten geladenen dielektrischen Abschnitt (30) umfasst, wobei der zweite geladene dielektrische Abschnitt (30) feste Ladungen vom ersten Ladungstyp umfasst, der erste geladene dielektrische Abschnitt (80) eine erste maximale Ladungsträgerdichte pro Fläche umfasst, der zweite geladene dielektrische Abschnitt (30) eine zweite maximale Ladungsträgerdichte pro Fläche der festen Ladungen umfasst, die größer ist als die erste maximale Ladungsträgerdichte pro Fläche; wobei das erste Halbleitergebiet (1) eine Isolator-Halbleiter-Grenzfläche (25) mindestens mit dem zweiten beladenen dielektrischen Abschnitt bildet.
  7. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 6, wobei der Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) ein Feldeffektleistungshalbleiterbauelement mit einem durch das erste Halbleitergebiet (1) ausgebildeten Driftgebiet vom n-Typ ist.
  8. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 6 oder 7, wobei das Dielektrikumsgebiet (30, 31, 32, 33) zwischen dem ersten Halbleitergebiet (1) und einer Gateelektrode (11) und/oder einer Feldplatte (10, 12) angeordnet ist.
  9. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 8, wobei die Gateelektrode (11) und/oder die Feldplatte (10, 12) in einem Graben (60, 61, 62) angeordnet sind, der sich in das erste Halbleitergebiet (1) erstreckt.
  10. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 8, wobei das erste Halbleitergebiet (1) sich bis zu einer Hauptoberfläche (15) des Halbleiterkörpers (40) erstreckt und wobei die Feldplatte (10, 12) auf der Hauptoberfläche (15) angeordnet ist.
  11. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach einem der Ansprüche 6 bis 10, wobei die Ladungsträgerdichte pro Fläche derart konfiguriert ist, dass das Dielektrikumsgebiet (30, 31, 32, 33) gegenüber in dem ersten Halbleitergebiet (1) generierten heißen Majoritätsladungsträgern abgeschirmt ist.
  12. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach einem der Ansprüche 6 bis 11, wobei der zweite geladene dielektrische Abschnitt (30) benachbart zu einem Gebiet mit höchstem Elektronenstrom in einem Lawinenmodus des Halbleitertransistors angeordnet ist.
  13. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach einem der Ansprüche 6 bis 12, wobei der Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) ein Feldeffekttransistor ist, der weiterhin ein Kanalgebiet (50) umfasst, und wobei der zweite geladene dielektrische Abschnitt (30) von dem Kanalgebiet (50) beabstandet ist.
  14. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach einem der Ansprüche 6 bis 13, wobei der zweite geladene dielektrische Abschnitt (30) als ein Stapel von Schichten (8a, 8b, 8c) ausgebildet ist, die verschiedene Dielektrikumsmaterialien umfassen.
  15. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 14, wobei der Stapel eine Schicht umfasst, die eine relative Dielektrizitätskonstante umfasst, die über etwa 7 liegt.
  16. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), umfassend: einen Halbleiterkörper (40), umfassend: ein erstes Halbleitergebiet (1), das Majoritätsladungsträger von einem ersten Ladungstyp umfasst; und ein dotiertes Dielektrikumsgebiet (30, 31, 32, 33), das feste Ladungen vom ersten Ladungstyp umfasst, wobei das dotierte Dielektrikumsgebiet (30, 31, 32, 33) und das erste Halbleitergebiet (1) eine Isolator-Halbleiter-Grenzfläche (25) bilden, und eine maximale Ladungsträgerdichte pro Fläche der festen Ladungen über etwa 1011/cm2 liegt.
  17. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 16, wobei das dotierte Dielektrikumsgebiet (30, 31, 32, 33) ein nitriddotiertes Siliziumoxid, ein aluminiumdotiertes Siliziumoxid und/oder ein cäsiumdotiertes Siliziumoxid umfasst.
  18. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 16 oder 17, wobei der Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) ein Leistungshalbleitertransistor ist und wobei das dotierte Dielektrikumsgebiet (30, 31, 32, 33) einen Teil einer Randabschlussstruktur bildet.
  19. Halbleitertransistor (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach einem der Ansprüche 16 bis 18, wobei das dotierte Dielektrikumsgebiet (30, 31, 32, 33) in einem unteren Abschnitt eines Grabens (60, 61, 62) angeordnet ist, der sich in das erste Halbleitergebiet (1) erstreckt.
  20. Leistungshalbleiterbauelement (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), umfassend: einen Halbleiterkörper (40), umfassend: einen aktiven Bereich (210) und einen Peripheriebereich (220), die beide eine Hauptoberfläche (15) des Halbleiterkörpers definieren; eine Halbleiterschicht (1) vom n-Typ, die in den Halbleiterkörper (40) eingebettet ist und sich bis zu der Hauptoberfläche (15) in dem Peripheriebereich erstreckt; und eine Randabschlussstruktur, die auf der Hauptoberfläche (15) in dem Peripheriebereich (220) angeordnet ist und eine Feldplatte (10, 12) umfasst, die gegenüber dem Halbleiterkörper (40) durch ein feldisolierendes Gebiet (30, 31, 32, 33) isoliert ist, wobei das feldisolierende Gebiet (30, 31, 32, 33) einen ersten dielektrischen Abschnitt (80) und einen negativ geladenen dielektrischen Abschnitt (30) umfasst, wobei der erste dielektrische Abschnitt (80) eine erste maximale Ladungsträgerdichte pro Fläche von negativen Ladungen umfasst, der negativ geladene dielektrische Abschnitt (30) eine maximale Ladungsträgerdichte pro Fläche von negativen Ladungen umfasst, die größer ist als die erste maximale Ladungsträgerdichte pro Fläche, und der negativ geladene dielektrische Abschnitt (30) bei einer Kante und/oder einer Stufe der Feldplatte (10, 12) angeordnet ist.
  21. Leistungshalbleiterbauelement (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403) nach Anspruch 20, wobei die Ladungsträgerdichte pro Fläche des negativ geladenen dielektrischen Abschnitts (30) stufenweise oder kontinuierlich zu dem äußeren Rand der Randabschlussstruktur abnimmt.
  22. Verfahren zum Ausbilden eines Halbleiterbauelements (100, 107, 200, 201, 207, 250, 300, 400, 401, 402, 403), umfassend: Bereitstellen eines Halbleiterkörpers (40), der ein erstes Halbleitergebiet (1) umfasst, das Majoritätsladungsträger von einem ersten Ladungstyp umfasst; Ausbilden eines Dielektrikumsgebiets (30, 31, 32, 33), das feste Ladungen vom ersten Ladungstyp umfasst, umfassend: Ausbilden einer ersten Dielektrikumsschicht (8a) auf dem ersten Halbleitergebiet; Ausbilden einer zweiten Schicht (8b) auf der ersten Dielektrikumsschicht durch Atomlagenabscheidung und Ausbilden einer zweiten Dielektrikumsschicht (8c) auf der zweiten Schicht (8b), so dass das Dielektrikumsgebiet (30, 31, 32, 33) und das erste Halbleitergebiet (1) eine Isolator-Halbleiter-Grenzfläche (25) bilden; und Ausbilden einer Elektrodenstruktur (10, 11, 12) bei dem Dielektrikumsgebiet (30, 31, 32, 33), so dass die Elektrodenstruktur (10, 11, 12) gegenüber dem Halbleiterkörper (40) isoliert ist; wobei das erste Halbleitergebiet (1) ein Driftgebiet bildet und wobei die Elektrodenstruktur (10, 11, 12) eine Feldplatte (10, 12) und/oder eine Gateelektrode (11) bildet, umfassend einen Abschnitt, der bei dem Dielektrikumsgebiet (30, 31, 32, 33) angeordnet und konfiguriert ist, als eine Feldplatte (10, 12) zu arbeiten.
  23. Verfahren nach Anspruch 22, wobei das Dielektrikumsgebiet (30, 31, 32, 33) derart ausgebildet wird, dass das Dielektrikumsgebiet (30, 31, 32, 33) Abschnitte von unterschiedlichen maximalen Ladungsträgerdichten pro Fläche umfasst.
  24. Verfahren nach Anspruch 22 oder 23, wobei die erste Schicht (8a) Siliziumoxid umfasst und wobei die zweite Schicht (8b) Aluminium, Aluminiumoxid, Cäsium, Cäsiumoxid und/oder ein nitriddotiertes Siliziumoxid umfasst.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei das Ausbilden einer ersten Dielektrikumsschicht (8a) das Abscheiden eines Halbleitermaterials; und/oder das thermische Oxidieren; und/oder das Abscheiden eines dielektrischen Materials umfasst.
  26. Leistungshalbleiterbauelement (307, 308), umfassend: einen Halbleiterkörper (40), umfassend: einen aktiven Bereich (310) und einen Peripheriebereich (320, 520), die beide eine horizontale Hauptoberfläche (15) des Halbleiterkörpers (40) definieren; eine Halbleiterschicht (1) vom n-Typ, die in den Halbleiterkörper (40) eingebettet ist und sich bis zu der Hauptoberfläche (15) in dem Peripheriebereich (320, 520) erstreckt; einen pn-Übergang (14) der zwischen der Halbleiterschicht (1) vom n-Typ und der Hauptoberfläche (15) in dem aktiven Bereich (320, 520) angeordnet ist; und mindestens einen Graben (62), der sich in dem Peripheriebereich (320, 520) von der Hauptoberfläche (15) in die Halbleiterschicht (1) vom n-Typ erstreckt und der eine dielektrische Schicht (30) mit festen negative Ladungen umfasst, die in vertikaler Richtung sowohl unterhalb als auch oberhalb des pn-Übergangs (14) angeordnet ist.
  27. Leistungshalbleiterbauelement (307, 308) nach Anspruch 26, wobei eine Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht (30) stufenweise oder kontinuierlich mit zunehmendem Abstand zur Hauptoberfläche (15) abnimmt.
  28. Leistungshalbleiterbauelement (307, 308) nach Anspruch 26 oder 27, wobei die dielektrische Schicht (30) ein aluminiumdotiertes Siliziumoxid und/oder ein aluminiumdotiertes Oxinitrid umfasst.
  29. Leistungshalbleiterbauelement (307, 308) nach einem der Ansprüche 26 bis 28, wobei der mindestens eine Graben (62) einen Hohlraum (83) umfasst.
  30. Leistungshalbleiterbauelement (307, 308) nach einem der Ansprüche 26 bis 29, wobei der pn-Übergang (14) an die dielektrische Schicht (30) mit festen negative Ladungen angrenzt.
  31. Leistungshalbleiterbauelement (307, 308) nach einem der Ansprüche 26 bis 30, wobei die dielektrische Schicht (30) mit festen negativen Ladungen eine negative Nettoladung aufweist, weiter umfassend einen weiteren Graben, der sich in dem Peripheriebereich (320, 520) von der Hauptoberfläche (15) in die Halbleiterschicht (1) vom n-Typ erstreckt und der eine weitere dielektrische Schicht (35) mit einer positiven Nettoladungen umfasst, wobei die weitere dielektrische Schicht (35) in vertikaler Richtung sowohl unterhalb als auch oberhalb des pn-Übergangs (14) angeordnet ist.
  32. Leistungshalbleiterbauelement (307, 308) nach Anspruch 31, wobei zumindest ein Abschnitt des mindestens einen Graben (62) und/oder ein Abschnitt des weiteren Grabens mit dem aktiven Bereich (310, 510) einen spitzen Winkel bilden.
  33. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507), umfassend: Bereitstellen eines Halbleiterkörpers (40), der eine Hauptoberfläche (15) und ein erstes Halbleitergebiet (1) vom n-Typ umfasst; Ausbilden eines Grabens (62) der sich von der Hauptoberfläche (15) in das erste Halbleitergebiet (1) erstreckt; Ausbilden einer dielektrischen Schicht (30) mit festen negativen Ladungen auf einer Oberfläche des Grabens (62), umfassend mindestens eine Atomlagenabscheidung unter Verwendung eines metallorganischen Präkursors.
  34. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach Anspruch 33, wobei durch die Atomlagenabscheidung eine Monolage von Metallorganylen gebildet wird.
  35. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach Anspruch 33 oder 34, wobei die Atomlagenabscheidung weiter das Abspalten von Liganden des metallorganischen Präkursors umfasst.
  36. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 32 bis 35, weiter umfassend Bilden einer metalldotierten Siliziumoxidschicht.
  37. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 36, wobei ein Aluminiumorganyl als Präkursor verwendet wird.
  38. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 37, wobei Trimethyl-Aluminium als Präkursor verwendet wird.
  39. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 38, weiter umfassend Bilden einer Startoxidschicht auf der Oberfläche des Grabens (62) vor der Atomlagenabscheidung.
  40. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 39, wobei das Verfahren derart ausgeführt wird, dass eine Ladungsträgerdichte pro Fläche der festen negativen Ladungen dielektrischen Schicht (30) stufenweise oder kontinuierlich mit zunehmendem Abstand zur Hauptoberfläche (15) abnimmt.
  41. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 40, wobei der Graben (62) vor der Atomlagenabscheidung teilweise maskiert wird.
  42. Verfahren zum Ausbilden eines Halbleiterbauelements (307, 308, 407, 408, 409, 410, 507) nach einem der Ansprüche 33 bis 41, wobei die dielektrisch Schicht (30) so erzeugt wird, dass sie eine negative positive Nettoladung aufweist, weiter umfassend: Ausbilden mindestens eines weiteren Grabens der von der Hauptoberfläche (15) in Halbleiterkörper (40) erstreckt; und Ausbilden einer weiteren dielektrischen Schicht (35) mit einer positiven Nettoladung auf einer Oberfläche des mindestens einen weiteren Grabens.
  43. Vertikaler Halbleitertransistor (407, 408, 409, 410), umfassend: einen Halbleiterkörper (40), umfassend: ein erstes Halbleitergebiet (1) vom n-Typ; ein zweites Halbleitergebiet (4), das einen pn-Übergang mit dem ersten Halbleitergebiet (1) bildet; ein drittes Halbleitergebiet (1'); und eine dielektrische Schicht (30), die zumindest in einem Abschnitt (38) feste negative Ladungen umfasst, die an das zweite Halbleitergebiet (4) angrenzt und die zwischen dem ersten Halbleitergebiet (1) und dem dritten Halbleitergebiet (1') angeordnet ist; und eine isolierte Gateelektrode (11), die an das erstes Halbleitergebiet (1) und das zweite Halbleitergebiet (4) angrenzt.
  44. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach Anspruch 43, wobei sich die dielektrische Schicht (30) von einer Hauptoberfläche (15) des Halbleiterkörpers (40) in den Halbleiterkörper (40) erstreckt und wobei eine Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht (30) stufenweise oder kontinuierlich mit zunehmendem Abstand zur Hauptoberfläche (15) abnimmt.
  45. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach Anspruch 43 oder 44, wobei die dielektrische Schicht (30) ein aluminiumdotiertes Siliziumoxid oder ein aluminiumdotiertes Oxinitrid umfasst.
  46. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach einem der Ansprüche 43 bis 45, wobei der vertikale Halbleitertransistor (407) ein TEDFET ist, und wobei die dielektrische Schicht (30) ein Akkumulationsoxid bildet.
  47. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach einem der Ansprüche 43 bis 46, wobei die dielektrische Schicht (30) in einem vertikalen Graben (62, 64) angeordnet ist, der sich von einer Hauptoberfläche (15) bis zu einer gegenüber der Hauptoberfläche (15) angeordneten Rückfläche (16) erstreckt.
  48. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach einem der Ansprüche 43 bis 47, wobei eine Ladungsträgerdichte pro Fläche der festen negativen Ladungen der dielektrischen Schicht (30) in einer horizontalen Ebene einen höchsten Wert etwa in der Mitte zwischen dem dritten Halbleitergebiet (1') und dem ersten Halbleitergebiet (1) aufweist.
  49. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach einem der Ansprüche 43 bis 48, wobei die dielektrische Schicht (30) in dem zumindest einem Abschnitt (38) eine negative Nettoladung aufweist, und wobei die dielektrische Schicht (30) in zumindest einem weiteren Abschnitt (39) eine positive Nettoladung aufweist.
  50. Vertikaler Halbleitertransistor (407, 408, 409, 410) nach einem der Ansprüche 43 bis 49, weiter umfassend eine weitere dielektrische Schicht (35) mit einer positiven Nettoladung, wobei sich die weitere dielektrische Schicht (35) von einer Hauptoberfläche (15) des Halbleiterkörpers (40) in den Halbleiterkörper (40) erstreckt.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8999783B2 (en) 2013-02-06 2015-04-07 Infineon Technologies Austria Ag Method for producing a semiconductor device with a vertical dielectric layer
US9590048B2 (en) 2013-10-31 2017-03-07 Infineon Technologies Austria Ag Electronic device
DE102014107833B4 (de) * 2013-06-19 2018-02-08 Infineon Technologies Austria Ag Halbleiterbauelement mit selbstladenden Feldelektroden
DE102013107758B4 (de) * 2012-07-24 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer dielektrischen Struktur in einem Trench

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060063A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
JP2013235890A (ja) * 2012-05-07 2013-11-21 Denso Corp 半導体装置
US8933533B2 (en) 2012-07-05 2015-01-13 Infineon Technologies Austria Ag Solid-state bidirectional switch having a first and a second power-FET
CN103633138A (zh) * 2012-08-21 2014-03-12 朱江 一种底部隔离电荷补偿结构半导体晶片及其制备方法
US9184284B2 (en) * 2012-12-31 2015-11-10 Infineon Technologies Ag Method for operating field-effect transistor, field-effect transistor and circuit configuration
US9324802B2 (en) * 2013-10-31 2016-04-26 Infineon Technologies Austria Spacer supported lateral channel FET
DE102013224361A1 (de) * 2013-11-28 2015-05-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Feldeffekttransistor und Verfahren zu seiner Herstellung
DE102014109208A1 (de) 2014-07-01 2016-01-07 Infineon Technologies Austria Ag Ladungskompensationsvorrichtung und ihre herstellung
JP6720569B2 (ja) * 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
DE102015220265A1 (de) * 2015-10-19 2017-04-20 Robert Bosch Gmbh Halbleiterbauelement mit einer Mehrzahl von Zellen und Steuergerät für ein Fahrzeug
US10636877B2 (en) * 2016-10-17 2020-04-28 Fuji Electric Co., Ltd. Semiconductor device
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
FI127794B (en) * 2017-02-15 2019-02-28 Aalto Korkeakoulusaeaetioe Semiconductor structures and their manufacture
CN107275402B (zh) * 2017-03-31 2020-04-21 成都芯源系统有限公司 半导体器件及其制造方法
KR102388147B1 (ko) * 2017-05-08 2022-04-19 현대자동차주식회사 Igbt 온도 센서 보정 장치 및 이를 이용한 온도센싱 보정 방법
IT201900007217A1 (it) * 2019-05-24 2020-11-24 Consiglio Nazionale Ricerche Dispositivo elettronico basato su sic di tipo migliorato e metodo di fabbricazione dello stesso
CN114175274B (zh) * 2019-07-29 2022-11-18 苏州晶湛半导体有限公司 半导体结构及其制备方法
CN113835007B (zh) 2020-06-08 2022-09-20 长鑫存储技术有限公司 热载流效应耐受度的测试方法
CN113972264B (zh) * 2021-12-27 2022-03-15 南京芯舟科技有限公司 一种电流防护型半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500142A (en) 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers
US4173766A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
GB2355110A (en) 1999-08-11 2001-04-11 Mitel Semiconductor Ltd High voltage semiconductor device termination structure
JP3857622B2 (ja) * 2002-07-15 2006-12-13 株式会社東芝 半導体装置およびその製造方法
AU2003266410A1 (en) 2003-07-30 2005-02-25 Infineon Technologies Ag High-k dielectric film, method of forming the same and related semiconductor device
US20050287747A1 (en) 2004-06-29 2005-12-29 International Business Machines Corporation Doped nitride film, doped oxide film and other doped films
US7754587B2 (en) * 2006-03-14 2010-07-13 Freescale Semiconductor, Inc. Silicon deposition over dual surface orientation substrates to promote uniform polishing
US8344451B2 (en) 2007-01-09 2013-01-01 Maxpower Semiconductor, Inc. Semiconductor device
US7737488B2 (en) * 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US7960783B2 (en) 2008-08-25 2011-06-14 Maxpower Semiconductor Inc. Devices containing permanent charge

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013107758B4 (de) * 2012-07-24 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer dielektrischen Struktur in einem Trench
US8999783B2 (en) 2013-02-06 2015-04-07 Infineon Technologies Austria Ag Method for producing a semiconductor device with a vertical dielectric layer
DE102014107833B4 (de) * 2013-06-19 2018-02-08 Infineon Technologies Austria Ag Halbleiterbauelement mit selbstladenden Feldelektroden
US9590048B2 (en) 2013-10-31 2017-03-07 Infineon Technologies Austria Ag Electronic device

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