CN102347215B - 防止半导体器件退化的方法、半导体器件及其制造方法 - Google Patents

防止半导体器件退化的方法、半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及防止半导体器件退化的方法、半导体器件及其制造方法。提供一种用于防止半导体器件电特征劣化的方法。该方法包括：提供具有形成电介质-半导体界面的第一半导体区和带电的电介质层的半导体器件。第一半导体区的多数载流子具有第一电荷类型。带电的电介质层包括第一电荷类型的固定电荷。固定电荷的单位面积载流子密度被配置，使得带电的电介质层相对于并入在第一半导体区中生成的热的多数载流子而被屏蔽。此外，提供一种免受热载流子影响的半导体器件和一种用于构造半导体器件的方法。此外，给出了分别具有带有负固定电荷的介电层的功率半导体器件和垂直半导体晶体管，以及给出了一种针对这样的器件借助原子层沉积的制造方法。

Description

防止半导体器件退化的方法、半导体器件及其制造方法
技术领域
本说明书涉及用于防止半导体器件由热载流子引起的退化的方法的实施形式。此外，本说明书还涉及半导体器件的实施形式，尤其是涉及场效应功率半导体器件，所述半导体器件被防止将热载流子注入到电介质区，并且本说明书涉及对其的制造方法。
背景技术
汽车应用、用电设备应用和工业应用中的现代装置的许多功能、譬如电能的转换和电动机或者电机的激励基于半导体器件。常常希望的是，半导体器件长期可靠地工作。半导体器件的长期高可靠性常常在消费品中也是期望的，例如在HiFi音频放大器电路也是期望的。功率半导体器件的特征、譬如使用在放大器电路中的功率晶体管的特征影响该电路的功率。因此常常期望的是，阻止或者至少延迟譬如阈值电压、截止电压、开关时间、开关特征或者放大的特征的可能的劣化。
尤其是，功率半导体器件在工作期间通常遭受高负载。例如，功率半导体器件（譬如功率IGBT（绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor）））在电荷溢流（Ueberschwemmungsladung）期间遭受高电流和/或过压峰值在切换或工作循环期间被降低，其中功率半导体器件在功率转换器中工作或者作为电动机的驱动器或者开关工作。在这样的情况下，在具有强电场的区域中生成热载流子（通常为热电子）。然而，当这些热载体被注入到IGBT的电介质层或者场电介质中时，会出现晶体管特征的劣化或者甚至出现完全的器件故障。
这些效应也会出现在功率半导体器件的有源区之外。也已表明的是，热载体的注入是功率半导体器件中的边缘封闭结构（Randabschlussstruktur）的可靠性风险。所观察的阻塞能力或截止能力的漂移归咎于被注入到边缘封闭场板的介电区中的热电子。由于热载体引起的器件特性退化或劣化的概率随着器件尺寸的减小而增加，所以由热电子引起的退化同样使电介质的标度（Skalierung）受限。
此外，由热电子引起的半导体器件退化常常只能在复杂的长期可靠性试验中、譬如高温反向偏压（HTRB-High Temperature Reverse Bias）中进行检测。
利用相对应的有极性的场板和/或掺杂的区域可以减小电介质区附近的场强。然而，这些措施不是始终被执行并且使设计受限。例如，在MOSFET（金属氧化物半导体场效应晶体管（Metal-Oxide Semiconductor Field-Effect Transistor））或者IGBT的p掺杂的体区之下使用附加的n掺杂的半导体区导致截止电压减小。
出于这些和其他原因而存在对本发明的需求。
发明内容
根据一个实施形式提供了一种用于防止半导体器件电特征劣化的方法。该方法包含提供带有第一半导体区和带电的电介质层的半导体器件，所述第一半导体区和带电的电介质层形成电介质-半导体界面。第一半导体区的多数载流子具有第一电荷类型。带电的电介质层包含第一电荷类型的固定电荷。固定电荷的单位面积载流子密度被配置为使得带电的电介质层不受并入（Einbau）在第一半导体区中生成的热的多数载流子的影响。
根据一个实施形式，提供具有半导体本体的半导体晶体管。半导体本体包含电介质区和带有第一电荷类型的多数载流子的第一半导体区。电介质区包含具有第一电荷类型的固定电荷的第一带电的介电区段和第二带电的介电区段。第一带电的介电区段具有第一最大的单位面积载流子密度。第二带电的介电区段具有固定电荷的第二最大的单位面积载流子密度。第二最大的单位面积载流子密度大于第一最大的单位面积载流子密度。第一半导体区形成至少带有第二带电的介电区段的绝缘体-半导体界面。
根据一个实施形式，提供了一种用于构造半导体器件的方法。该方法包含提供带有第一半导体区的半导体本体。第一半导体区的多数载流子具有第一电荷类型。此外，该方法包含构造带有第一电荷类型的固定电荷的介电区和在电介质区中构造电极结构，使得该电极结构与半导体本体绝缘。第一半导体区形成漂移区。电极结构形成带有如下区段的场板和/或栅极电极：该区段被布置在电介质区中并且被配置来作为场板工作。电介质区的构造包含在第一半导体区上构造第一电介质层、在第一电介质层上通过原子层沉积（ALD，英语为“atomic layer deposition”）构造第二层和在第二层上构造第二电介质层。电介质区被构造为使得电介质区和第一半导体区形成绝缘体-半导体界面。
根据一个实施形式，提供了一种用于防止半导体器件电特征劣化的方法。该方法包括提供具有第一半导体区和带电的电介质层的半导体器件，所述第一半导体区和带电的电介质层形成电介质-半导体界面。第一半导体区的多数载流子具有第一电荷类型。带电的电介质层包括第一电荷类型的固定电荷。此外，该方法在提供半导体器件之前还包括配置固定电荷的单位面积载流子密度，使得带电的电介质层不受并入在第一半导体区中生成的热的多数载流子的影响。
根据一个实施形式，提供带有半导体本体的功率半导体器件。该半导体本体包括有源区和外围区，这两者限定了半导体本体的水平主表面。此外，半导体本体包括n型半导体层、pn结和至少一个沟槽（Graben）。n型半导体层被嵌入到半导体本体中并且延伸直至外围区中的主表面。pn结被布置在n型半导体层与有源区中的主表面之间。至少一个沟槽在外围区域中从主表面延伸到n型半导体层中并且包括具有负固定电荷的介电层。介电层在垂直方向上不仅被布置在pn结之下而且也被布置在pn结之上。通常，具有负固定电荷的介电层具有负的净电荷。
根据一个实施形式，提供一种带有半导体本体的垂直半导体晶体管。该半导体本体包括n型的第一半导体区、第二半导体区和第三半导体区，其中该第二半导体区与第一半导体区形成pn结。此外，半导体本体包括介电层，该介电层至少在一个区段中包括负固定电荷，该介电层与第二半导体区邻接并且被布置在第一半导体区和第三半导体区之间。此外，垂直半导体晶体管包括与第一半导体区和第二半导体区邻接的绝缘栅极电极。
根据一个实施形式，提供了一种用于构造半导体器件的方法。该方法包括提供半导体本体，该半导体本体包括n型的第一半导体区。构造从半导体本体的主表面延伸到第一半导体区中的沟槽。具有负固定电荷的介电层被构造在该沟槽的表面上。介电层的构造在使用金属有机前驱体的情况下包括至少一次原子层沉积。
本领域技术人员在阅读以下详细描述的情况下并且在查看随附的附图的情况下认识到附加的特征和优点。
附图说明
随附的附图被纳入，以便获得对实施形式的深入理解，并且这些附图被纳入说明书中且为说明书的部分。这些附图阐明了实施形式并且与描述一起用于阐述实施形式的原理。当通过参照下列详细描述更为良好地理解其他实施形式和多个所想要的实施形式优点时，这些其他实施形式和多个所想要的实施形式优点毫不困难地得到。附图的要素相对于彼此不一定是比例正确的。相同的附图标记标明相对应的类似部分。
图1示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图2示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图3示意性地示出了根据一个或多个实施形式的半导体器件的垂直横截面。
图4示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图5示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图6示意性地示出了根据一个或多个实施形式的横向半导体器件的垂直横截面。
图7示意性地示出了根据一个或多个实施形式的横向半导体器件的垂直横截面。
图8示意性地示出了根据一个或多个实施形式的横向半导体器件的垂直横截面。
图9示意性地示出了根据一个或多个实施形式的横向半导体器件的垂直横截面。
图10示意性地示出了根据一个或多个实施形式的横向半导体器件的垂直横截面。
图11-19示出了根据一个或多个实施形式的制造过程。
图20示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图21示意性地示出了根据一个或多个实施形式的垂直半导体器件的垂直横截面。
图22-28示出了根据一个或多个实施形式的制造过程。
图29-35示出了根据一个或多个实施形式的制造过程。
图36示出了与根据一个或多个实施形式的两个高压器件的击穿电压与电介质的净电荷的相关性。
图37示意性地示出了根据一个或多个实施形式的垂直半导体器件的水平横截面。
图38示意性地示出了根据一个或多个实施形式的垂直半导体器件的水平横截面。
图39示意性地示出了根据一个或多个实施形式的垂直半导体器件的水平横截面。
图40示意性地示出了根据一个或多个实施形式的垂直半导体器件的俯视图。
具体实施方式
在以下详细描述中参照随附的附图，这些附图形成了其一部分并且在这些附图中作为说明示出了可以实施本发明的特定实施形式。在这方面，参考所描述的（多个）附图的定向使用譬如“上侧”、“下侧”、“前侧”、“背侧”、“较前”、“较后”等等的方向术语。由于实施形式的部件可以以一系列不同定向来定位，所以方向术语出于图示的目的而使用并且丝毫无限制。应理解的是，可以利用其他实施形式并且进行结构或逻辑改变，而不偏离本发明的保护范围。因此，以下详细描述不应在受限的意义上予以理解，并且本发明的保护范围通过随附的权利要求书来限定。
现在详细地参考不同的实施例，在附图中示出了这些实施例中的一个或多个例子。每个例子都被提供作为解释并且不应是对本发明的限制。例如，作为实施形式的部分示出的或者描述的特征可以一同使用或者与其他实施形式结合来使用，以便还得到其他实施形式。旨在使本发明包含这种修改和变形。这些例子在使用特定语言的情况下予以描述，该特定语言不应被解释为好像其限制了随附的权利要求书的保护范围。附图并未按比例缩放，并且仅用于说明目的。出于清楚原因，如果没有另有说明，这些不同附图中的相同的元件或制造步骤用相同的附图标记来标明。
表达“水平”如在本说明书中所使用的那样要描述基本上平行于半导体衬底或半导体本体的第一表面或主表面的定向。这例如可以是晶片或者芯片的表面。
表达“垂直”如在本说明书中所使用的那样要描述如下定向：该定向基本上垂直于第一表面地来布置，即平行于半导体衬底或半导体本体的第一表面的法线方向。
在本说明书中，n掺杂的被称为第一导电类型，而p掺杂的被称为第二导电类型。n掺杂区域和p掺杂区域的多数载流子是电子或空穴。在本说明书中，负电荷类型被称作第一电荷类型，而正电荷类型被称作第二电荷类型。当然可以构造具有相反的掺杂关系的半导体器件，使得第一导电类型可以是p掺杂的，而第二导电类型可以是n掺杂的。与此相对应地，第一电荷类型也可以表示空穴的电荷类型。此外，一些附图通过在掺杂类型处给出“-”或“+”来说明相对掺杂浓度。例如，“n-”意味着小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+” 掺杂区具有比“n”掺杂区更大的掺杂浓度。然而，相对掺杂浓度的说明并不意味着，具有相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，只要没有另有说明。例如，两个不同的n+区域可以具有不同的绝对掺杂浓度。相同内容例如适用于n+区域和p+区域。
在本说明书中所描述的特定实施形式尤其涉及场效应晶体管，尤其是涉及功率场效应晶体管。表达“场效应”如在本说明书中所使用的那样要描述由电场促成的对第一导电类型的导电“沟道”的构造和/或对导电能力的控制的构造和/或对在第二导电类型的半导体区（通常为第二导电类型的体区）中形成沟道的构造。基于场效应，通过电场构造和/或控制如下单极性电流路径：该单极性电流路径通过在第一导电类型的与源极电极欧姆接触的源极区与第一导电类型的与漏极电极欧姆接触的漏极区之间的沟道区。在栅极电极与源极电极之间未施加外部电压的情况下，通过该半导体器件的在源极电极与漏极电极之间的欧姆电流路径在常断（英语为normally-off）场效应器件的情况下被中断或者具有至少一个高电阻。在常通（英语为normally-on）场效应器件（譬如HEMT（高电子迁移率晶体管，High Electron Mobility Transistor））和常通JFET（结FET，Junction-FET）的情况下，在栅极电极与源极电极之间未施加外部电压的情况下通过该半导体器件的在源极电极和漏极电极之间的电流路径通常已经是低阻的。
在本说明书的上下文中，表达“场效应结构”要描述在具有栅极电极的半导体衬底或者半导体器件中构造的用于在沟道区中构造和/或形成导电沟道的结构。栅极电极通过电介质区或者电介质层至少与沟道区绝缘。在本说明书的上下文中，表达“场板”要描述以下电极：所述电极被布置在半导体区（通常为漂移区）处，与半导体区绝缘，并且被配置来通过施加相对应的电压（通常针对n型漂移区为正电压）来扩展在半导体区中的耗尽的区段。表达“耗尽”和“完全耗尽”要描述：半导体区基本上不包括自由载流子。通常，绝缘的场板被布置在pn结附近，这些pn结例如被构造在漂移区与体区之间。与此相对应地，pn结或半导体器件的截止电压可被提高。使场板与漂移区绝缘的电介质层或者电介质区在下文中也称作场电介质层或者场电介质区（Felddielektrikumsgebiet）。栅极电极和场板可以处于相同的电势上。此外，栅极电极的区段可以作为场电极来工作。针对用于在栅极电极或场板与漂移区之间构造电介质区或者电介质层的电介质材料的例子尤其是：SiO2、Si3N4、SiOxNy、Al2O3、ZrO2、Ta2O5、TiO2和HfO2。如在本说明书中所使用的那样，表达“功率场效应晶体管”要描述在具有高电压开关能力（Hochspannungsschaltfaehigkeit）和/或大电流开关能力（Hochstromschaltfaehigkeit）的单个芯片上的场效应晶体管。换言之，功率场效应晶体管被指定用于通常在安培范围中的强电流和/或通常超过20V、特别是超过400V的高电压。表达“功率场效应晶体管”如在这一点上所使用的那样不仅包括譬如功率MOSFET的单极性功率场效应晶体管而且包括譬如功率IGBT的双极性功率场效应晶体管。
图1以垂直横截面的部分示出了半导体器件100的实施形式。半导体器件100包含半导体本体40，所述半导体本体40具有第一或者主表面15和相对于第一表面15布置的第二表面16或者下表面16。第一表面15的法线方向en基本上平行于垂直方向走向，即限定其。
随后主要参照由硅（Si）构成的半导体器件来描述涉及半导体器件或其制造方法的实施形式。与此相对应地，单晶半导体区或者单晶半导体层通常是单晶Si区或者单晶Si层。然而不言而喻的是，半导体本体40可以由适于制造半导体器件的任意半导体材料制造。这种材料的例子尤其是：譬如硅（Si）或者锗（Ge）及其混合形式（SixGev）的元素半导体材料；譬如碳化硅（SiC）或者硅-锗（SiGe）的第IV族化合物半导体材料；譬如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaP）或磷砷化铟镓（InGaAsP）的二元、三元或者四元第III-V族半导体材料和譬如碲化镉（CdTc）和水银碲化镉（HgCdTc）的二元或者三元第II-VI族半导体材料（仅举几列）。上面提及的半导体材料也称作同质结半导体材料。当两种不同的半导体材料组合时，形成了异质结半导体材料。异质结半导体材料的例子尤其是氮化铝镓（AlGaN）和氮化镓（GaN）或者硅-碳化硅（SixC1-x）和SiGe异质结半导体材料。对于功率半导体应用而言，目前主要使用材料Si、SiC和GaN。如果半导体本体包括具有大带隙的材料、譬如SiC或者GaN，其中所述材料具有高的击穿电压或高的临界电场强度（从该电场强度起开始雪崩倍增），则相应的半导体区的掺杂被选择得较高，这降低了导通电阻Ron。
半导体本体40通常是晶片40或者芯片40。通常，半导体本体40包含n型的第一半导体区1、n型的第五半导体区5和被布置在第五半导体区5和第一半导体区1之间的p型的第四半导体区4。n型的第一半导体区1的多数载流子是带负电的电子。p型的第四半导体区4的多数载流子是带正电的空穴。在第四半导体区4与第五半导体区5之间以及在第四半导体区4与第一半导体区1之间构造相应的pn结。
在图1的实施例中，三个垂直沟槽60、61和62从主表面15通过第五半导体区5、第四半导体区4延伸并且部分地延伸到第一半导体区1中。通常，第一半导体区1、第四半导体区4和第五半导体区5形成漂移区1、体区4或源极区5。沟槽60至62中的每个都包含相应的带有栅极电极11的电极结构，所述电极结构通过相应的电介质区相对半导体本体40绝缘。
每个电介质区通常都包含介电塞82（英语为“dielectric plug”）和栅极电介质层81，该介电塞82使栅极电极11与源极金属化部90绝缘，该栅极电介质层81被布置在体区4处。漂移区1与背侧16上的漏极电极91通过可选的场停止层（Feldstoppschicht）2和n+型漂移接触层3而有欧姆接触。在本说明书的上下文中，表达“欧姆接触”、“电接触”、“接触”和“电连接”要描述：在半导体器件的两个区域、区段或者部分之间存在导电连接或者欧姆电流路径，尤其是存在带有低阻电阻的连接，即使没有电压被施加到该半导体器件上。通常，体区4通过p+型体接触区6与源极电极90电连接。源极区5和体接触区6的掺杂浓度通常高于漂移区1的掺杂浓度。
由于源极电极5和体区4的短路，半导体器件100使电流仅仅在一个电流方向上阻塞或截止。在导通模式下或在截止运行时，在漏极电极91和源极电极90之间的电压差VDS为正的。此外，可以通过如下方式在体区4中构造未被示出的n型沟道区：栅极电极11相对于体区4为正地被激励。与此相对应地，半导体器件100可以作为场效应半导体器件来工作。
与此相反，在反向模式下的电压差VDS为负的。随后，半导体器件在反向模式下的工作也称作半导体器件在二极管运行中的工作。在反向模式下，在漂移区1和体区4之间构造的pn结（该pn结也称作体二极管）在正向电流方向上被接通并且引导反向电流。与此相对应地，半导体器件100可以作为带有集成的续流二极管的MOSFET来工作。这例如用于切换电感性负载、譬如电动机。在高的正电压差VDS的情况下，漂移区1中的热电子e-在半导体器件100的雪崩模式下被生成。雪崩模式可以是希望的，但是随着时间的推移可导致器件劣化。在反向模式下，电压差VDS为负的，并且体二极管在导通方向上被接通。与此相对应地，半导体器件上的在阈值电压（就硅而言为0.7V）的范围中的电压降在低电流密度的情况下直至在高电流密度的情况下的多个伏特。在这种情况下，来自漏极接触区3或体区4的电子和空穴被注入到漂移区1中。
与此相对应地，电子密度和空穴密度在漂移区1中基本上相同并且通常比掺杂浓度高得多。这意味着：载流子涌进漂移区1。当半导体器件100被换向时，即切换回导通模式或截止工作（其中体二极管被切换到截止方向上）时，漂移区1中的积累的载流子在体二极管的pn结上构造空间电荷区之前和期间被导出。由于漂移区1的与体区4相比更低的掺杂，所以截止电压的大部分通常降落在漂移区1上。空间电荷区中的电场强度主要与电荷分布有关。在换向期间，不仅正的掺杂材料离子而且通过空间电荷区流到体区4的空穴的正电荷都有助于漂移区1中的场强分布。与此相对应地，电场强度的梯度在空穴流动时更高。因此，与在截止工作时的静态雪崩条件相比，在较低的电压的情况下可出现电子的雪崩倍增。因此，热电子由于在截止工作时在高电压的情况下和/或在换向到截止工作期间的雪崩倍增而生成。表达“雪崩条件”如在本说明书中所使用的那样不仅要包括在半导体器件的截止工作期间的静态雪崩条件而且要包括在半导体器件换向到截止工作期间的动态雪崩条件。
根据一个实施形式，沟槽60、61、62的电极结构在相应的下部沟槽区段601、611、621中通过相应的带负电的介电区段30而与漂移区4绝缘。与此相对应地，在半导体器件100的截止工作期间和/或在半导体器件100换向到截止工作期间生成的热电子e-被带负电的介电区段30推斥。在类似的（但没有带负电的介电区段的）器件中生成的热电子可导致器件退化。尤其是，在漂移区和沟槽的绝缘部之间的界面附近生成的热电子可以以足够高的能量进入绝缘部中，并且引起对绝缘部的损伤。该过程通过半导体器件100的带负电的介电区段30来避免或者至少减小。
表达“热载流子”如在本说明书中所使用的那样要表明如下载流子：所述载流子与晶格（Gitter）并不处于热平衡。表达“热载流子”如在本说明书中所使用的那样包括带有如下能量的载流子：所述能量足够高，使得载流子侵入电介质区的导带中。在本说明书之内，阐述了相对于由热载流子主要在热电子方面引起的退化而对半导体器件的保护，所述热载流子形成n掺杂的半导体区的多数载流子。当然，热载流子也可以是热空穴。在此，热电子和热空穴的注入可在电介质中进行，该电介质不仅可以与p掺杂的半导体区邻接而且可以与n掺杂的半导体区邻接。热载流子通常在半导体器件的具有强电场的区域中被构造。但是，热载流子也可以以热学方式来生成并且例如在电场中被加速。带负电的介电区段30包含与漂移区1的多数载流子有相同的电荷类型的固定电荷，也就是图1中的所示出的n掺杂的漂移区1的负固定电荷。在邻接的p掺杂的半导体区的情况下，正固定电荷被嵌入到带电的介电区段30中。与此相对应地，带电的介电区段30形成相对于邻接的漂移区1的热的多数载流子的库仑屏蔽。如在图1中通过虚线箭头所示的那样，库仑屏蔽阻止热电子e-达到带电的介电区段30，并且热电子e-在漂移区1之内被导向漏极电极91。通常，热电子e-从构造在相应的沟槽60、61、62的下部区段601、611、621中的半导体-绝缘体界面至少偏转（ablenken）。这意味着，热电子e-在雪崩模式下从处于半导体-绝缘体界面附近的最高电场的区域至少偏转。与此相对应地，介电区段30和通常介电区段81也被防止并入或夹杂热电子。因此，通常避免了电介质层的特性改变。与此相对应地，半导体器件100的开关特性和/或者晶体管特征通常不或者几乎不受注入热载体的影响。由此，例如又避免了电路的其他部分的损毁和/或EMV问题（电磁兼容性），这些问题会在半导体器件中随着时间的推移在没有带电的介电区段30的情况下出现。此外，将热电子注入到电介质区域会引起其损伤和/或构造所夹杂的正电荷。正电荷的并入会造成晶体管特征和/或开关特性的自增强的改变。在这种情况下，在后续过程中产生的热电子通过所夹杂的正电荷被吸附。由于带负电的介电区段30，通常避免开关特性的自增强的改变，这甚至会造成器件损毁。因此，半导体器件100相对于由热载体引起的退化被保护。
在图1的图示中示出了具有相应的带电的介电区段30的不同的沟槽结构60、61、62的三种可能的变形方案。每个变形方案都可以用于给定的实施形式。三个沟槽结构60至62中的每个都可以形成功率半导体器件的有源区中的晶胞。因此，通常将多个相同的晶胞布置在功率半导体器件100的有源区中。换言之，半导体器件100包含如下半导体本体40：该半导体本体40具有n型源极区5、n型漂移区1、布置在源极区5和漂移区1之间的p型体区4以及至少一个沟槽60、61、62。至少一个沟槽60、61、62从源极区5通过体区4延伸并且延伸到漂移区1中，而且包含通过电介质区相对于半导体本体40绝缘的电极结构。电介质区包含带负电的介电区段30。当然，带电的介电区段的电荷类型和掺杂关系也可以交换。
在沟槽60的下部区段601中布置有场板12，该场板12通过另一介电塞83和带负电的区域30相对于栅极电极11或漂移区1绝缘。在沟槽61或62的下部区段611和621中，相应的栅极电极11的下部分可以在体区4之下作为场板工作。与此相对应地，带负电的区域30和栅极氧化物81的下部分通常形成场电介质区。通常，带负电的介电区段30被布置在场电介质区的如下区段中：该区段在具有最高的电极电流的区域中处于雪崩模式，以便保护场电介质区的热载流子注入的风险最高的至少所述部分。场板12和栅极电极11的下部分还可以进一步被用作补偿结构。与此相对应地，漂移区1比可选的层2更高地被掺杂。例如，漂移区可以是n掺杂的，并且可选的层2可以是n-掺杂的。在这种情况下，另一n掺杂的掺杂浓度比漂移区1更高的半导体层被布置在可选的层2与漂移接触层3之间。
半导体器件100也可以被描述为带有如下半导体本体40的半导体器件100：所述半导体本体40具有第一导电类型的第一半导体区1、带有具有固定电荷的带电的介电区段30的电介质区和具有介电区段81。固定电荷的电荷类型与第一半导体区1的多数载流子的电荷类型相同。介电区段81可以是不带电的或者也可以包括具有第一最大的单位面积载流子密度的固定电荷。带电的介电区段30具有大于第一最大的单位面积载流子密度的第二最大的单位面积载流子密度。通常，第二最大的单位面积载流子密度是第一最大的单位面积载流子密度的大约十倍。随后，介电区段81和带电的介电区段30也被称作第一带电的介电区段81或第二带电的介电区段30。
根据一个实施形式，电介质区与第一半导体区1一起形成电介质-半导体界面。通常，电介质区被构造在第一半导体区1与栅极电极11之间和/或被构造在第一半导体区1与场板12之间和/或沿着通过第一半导体区1构造的漂移区1构造。如在沟槽61和62中所示的那样，带电的介电区段30被布置在栅极电极11和漂移区1之间。然而，带电的介电区段30通常并不被布置在栅极电极11与体区4之间。这意味着，带电的介电区段30通常不是栅极电介质层在体区4中的沟道区处的部分。这要避免栅极电极11的阈值电压的改变。换言之，延伸到漂移区1中的栅极电极11通常通过在体区4之下的下部分中的带电的介电区段30与漂移区1绝缘，在所述下部分中，栅极电极11可以作为场板来工作。与此相对应地，下面也称作带电的电介质区30和带电的电介质层30的带电的介电区段通常沿着半导体器件100的漂移区1来布置并且与漂移区1一起形成电介质-半导体界面。通常，带电的电介质层30被布置在带有在半导体器件100的截止工作时的最强的电场的区域附近。
根据实施形式，n型漏极接触区3通过p型集电极区替换，以便构造IGBT，或者通过n型和p型区域的水平交替的布局来替换，以便构造具有集成的续流二极管的IGBT。与此相对应地，电极90和91形成发射极电极90或集电极电极91。由于带电的电介质层30在IGBT的雪崩模式下生成的热电子从下部沟槽区段至少偏转。与此相对应地，IGBT相对于由热载流子引起的退化被保护。
图2以垂直横截面的部分示出了垂直的功率半导体器件200的实施形式。在图2的该部分中，详细地仅仅示出了带有示例性的边缘封闭部的外围区或边缘区220。半导体本体40的邻接的有源区210通常包含多个晶体管结构，例如包含多个场效应晶体管单元，如参照图1所阐述的那样。通常，n型的第一半导体区1达到外围区220中的主表面15，其中所述n型的第一半导体区1通常形成有源区210中的漂移区1。为了保证高截止电压，在主表面15上布置有带有绝缘的场板10的边缘封闭部。场板10通过场绝缘区相对于半导体本体40被绝缘。场板10可以是电浮置的或者与电压相连。在图2的实施例中，场板10被连接到p型的第四半导体区4的电压上。第四半导体区4与第一半导体区1一起形成半导体器件200的建立截止能力所需的截止的pn结。
根据一个实施形式，场绝缘区包含第一介电区段80和带负电的介电区段30。第一介电区段80可以轻微地带有正电，通常不带电或者以直至第一最大的单位面积载流子密度的负载流子来带电。带负电的介电区段30被布置在场板10的边71处并且以直至最大的单位面积载流子密度的负载流子来带电，其中所述最大的单位面积载流子密度大于第一最大的单位面积载流子密度。图2示出了在阻塞模式或截止工作期间的半导体器件200，其中第一半导体区1完全或者部分被耗尽。在阻塞模式期间，在第四半导体区4间的电压Vs与漏极电极91的电压VD之间的电压差为负的，即Vs<VD。场板10通常与p型的第四半导体区4相连，所述p型的第四半导体区4可以在MOSFET或者IGBT的有源区210中形成体区4。根据所实现的半导体器件，除了第四半导体区4之外或代替第四半导体区4也可以连接平面的晶体管单元（未示出）或带有布置在垂直沟槽中的电极结构的晶体管单元，如例如图1中所示的那样。可替换地，p型的第四半导体区4可以形成二极管的阳极。场板10提供了等位面。在场板21附近，示例性的等位线20、21基本上平行于场板10走向。因此，图2中的等位线20与半导体本体40的主表面15在边71附近相交。由于带负电的介电区段30，等位线在半导体器件200的阻塞模式下被再分布为使得在场板10的边71处避免了半导体区1中的具有最强电场的区域17。与此相对应地，减小了产生热电子的风险。此外，热电子通过带负电的介电区段30的库仑屏蔽来偏转。与此相对应地，场绝缘区域被防止由热载流子引起的退化。当然，当半导体器件200的半导体区的掺杂类型被交换时，带电的介电区段30也可以是带正电的。
通常，带电的区段30的单位面积载流子密度逐级地或连续地向边缘封闭结构的外部边缘而减小。与此相对应地，半导体区1中的最大场强在阻塞模式期间被进一步减低。在其他实施形式中，带电的区段30的单位面积载流子密度基本上是恒定的。在图2中示出了带电的介电区段30中的作为浓缩的电荷q的电荷。通常，电荷基本上连续地分布在图2的带电的介电区段30中的水平面中。
第一介电区段80也可以带负电，以便在半导体器件处于阻塞模式时更好地不受并入热生成的热的多数载流子的影响。
在其它实施形式中，仅仅使用同样带电的场绝缘区30，以便使场板10和第一半导体区1绝缘。
图3以垂直横截面的部分示出了垂直的功率半导体器件201的实施形式。功率半导体器件201类似于图2的功率半导体器件200。然而，图3的该部分仅示出了外围区221。此外，图3的边缘封闭结构包含带有附加的阶梯部72的场板10。根据一个实施形式，另一带负电的具有增大的单位面积载流子密度的介电区段31附加地被布置在阶梯部72处。与此相对应地，在半导体区1中和在阶梯部72附近的电场最大值17a被减小或者甚至被避免。在图3的实施形式中，通过区段30、31和两个带较少电的或者不带电的区段80构造的场绝缘区的负的单位面积载流子密度逐级地在水平方向上变化。在其它实施形式中，带电的区段的单位面积载流子密度持续不断地变化。例如，单位面积载流子密度可以随着距场电极10的边71和/或阶梯部72的水平距离连续地减小。可替换于此地，单位面积载流子密度在横向上基本上也是恒定的。
关于图4阐述了其他实施形式。图4以垂直横截面的部分示出了三个半导体器件101、102和103。半导体器件101至103可以对应于半导体器件100、200和201的参照图1至3来阐述的截面。这意味着，结构101至103可以是场板结构或者边缘封闭结构的部分。然而，结构101至103也可以沿着漂移区1来布置，但是进一步远离可作为场板工作的电极。这在下面参照图6至9详细地阐述。与此相对应地，图4中的所示出的电极10至12仅是可选的。
半导体器件101、102、103具有第一半导体区1和带电的电介质层30，所述带电的电介质层30被布置在第一半导体区1处并且包含固定电荷q。通常，带电的电介质层30与第一半导体区1形成界面25。界面25可以是半导体本体的主表面、在第一半导体区中延伸的沟槽中的界面或者被掩埋的氧化层的界面。固定电荷q的电荷类型与第一半导体区1的多数载流子的电荷类型相同。在图4的实施形式中，带电的电介质层30带有负电。带电的电介质层30的单位面积载流子密度被选择为使得带电的电介质层30相对于并入在第一半导体区1中生成的热的多数载流子而被屏蔽。换言之，使用相对应带电的电介质层30，以便相对于通过热载流子引起的退化来保护半导体器件101至103。由于通过带电的电介质层30中的固定电荷q构造的库仑屏蔽而阻止或者至少减小了热电子e-注入到带电的电介质层30中。热电子e-通常在半导体区1中以距带电的电介质层30为可靠的距离的方式被引导，直至这些热电子e-热化，在pn结上复合，在电极上放电或者被注入到非临界的（unkritisch）电介质区中，在所述非临界的电介质区中，固定电荷不影响或者几乎不影响半导体器件的特征。与此相对应地，阻止或者至少减小带电的电介质层30的退化。这通过半导体器件101的虚线箭头来示出。
半导体器件101的带电的电介质层30由电介质层8形成，所述电介质层8包含电荷q。出于清楚的原因，在电介质层8中仅仅示出了很少的负电荷q。电介质层8具有固定电荷q的单位面积载流子密度，所述固定电荷q的单位面积载流子密度可以被定义为沿着通过电介质层8的线r的每体积的固定电荷的成为一体的（integriert）载流子密度。每体积的电荷密度可以根据用于在层30中生成电荷的过程在垂直于界面25的路线上变化或者均匀地分布。尤其是，沿着通过电介质层8的线r，具有正的和负的电荷的区域的区段也可以在电介质层8中交替，这些区域的净电荷、即沿着线r的所有载流子的符号正确的成为一体实现所描述的防止热载流子的注入的屏蔽效应。通常，线r垂直于在带电的电介质层8与第一半导体区1之间的界面25走向。被固定的电荷q的单位面积载流子密度可以至少局部是恒定的或者沿着基本上平行于界面25走向的路径s变化。
根据一个实施形式，带电的电介质层8被构造为具有固定电荷的被掺杂的电介质区。带电的电介质层8例如可以由以铝、氮或者铯掺杂的氧化硅来构造。铝掺杂的和氮掺杂的氧化硅通常带负电，而铯掺杂的氧化硅通常带正电。
固定电荷q的单位面积载流子密度与掺杂材料浓度有关。单位面积的载流子密度的数值通常大于大约1011/cm2，十分特别地大于大约1012/cm2。单位面积的载流子密度的最高数值保证了对热载流子的更好的屏蔽。单位面积载流子密度的上限通常通过单位面积的电荷密度给定，所述单位面积的电荷密度造成在半导体区1的邻接的半导体材料中的雪崩倍增。单位面积载流子密度的上限根据掺杂浓度对于硅而言为大约2*1012/cm2到大约4*1012/cm2。对于SiC和GaN，单位面积载流子密度的上限为大约2*1013/cm2。
半导体器件102的带电的电介质层30具有在单位面积的固定的载流子密度方面与半导体器件101的带电的电介质层30类似的特性。然而，半导体器件102的带电的电介质层30被构造为由带有固定电荷q的不同的电介质层8、9构成的堆，其中所述固定电荷在其间被布置为表面电荷q。第一电介质层8（例如由SiO2构成的层）被布置在第一半导体区1上，并且第二栅极电介质层9（例如Si3N4层）被布置在第一栅极电介质层8上。带电的层30包含被构造在第一和第二栅极电介质层8、9之间的界面35。Si3N4具有作为SiO2的较低的带隙。与此相对应地，负电荷q通常在Si3N4中在具有SiO2的界面上或附近被俘获。半导体器件102的带电的电介质层30也可以包含具有更高的介电常数的层、譬如氧化铝、二氧化铪、硅酸铪或者二氧化锆。这些材料可以在使用化学气相沉积（CVD）或者原子层沉积（ALD）的情况下被沉积并且容许超过大约7或者甚至超过大约20的介电常数。
半导体器件103的带电的电介质层30具有在单位面积的固定的载流子密度方面与半导体器件101或半导体器件102的带电的电介质层30类似的特性。该带电的电介质层30可以由经掺杂的层8构造或者由层的堆构造。由于在半导体区1与带电的经掺杂的层8之间的界面25弯曲，所以固定电荷的单位面积载流子密度通常对于弯曲的路径s而言被确定，该弯曲的路径s基本上平行于界面25走向。固定电荷q的单位面积载流子密度通常同样被定义为沿着通过电介质层8的线r的单位体积的固定电荷的结合的载流子密度，其中r基本上垂直于在带电的电介质层8与第一半导体区1之间的界面25走向。与此相对应地，固定电荷的单位面积载流子密度可以逐级地或者连续地沿着在带电的电介质层中的弯曲的路径s变化，其中弯曲的路径s基本上平行于界面25走向。
通常，在场板10、12与漂移区1之间或者在漂移区1与作为场板来工作的栅极电极11的区段之间和/或沿着半导体器件的主表面的漂移区布置有带电的电介质层30。
图5以垂直横截面的部分示出了垂直的功率半导体器件250的实施形式。功率半导体器件250同样是垂直的n沟道功率半导体器件，通常为DMOSFET（英语为Double-Diffused Metal-Oxide Semiconductor Field Effect Transistor（双扩散金属氧化物半导体场效应晶体管））。同样地，图5的该部分通常对应于半导体器件250的有源区的晶胞。功率半导体器件250包含在主表面15与下表面16之间的半导体本体40。n型漂移区1延伸直至主表面15并且包含p型的部分嵌入的体区4或者阱4，所述体区4或者阱4同样延伸至主表面15并且通过p+型的体接触区6与布置在主表面15上的源极电极90接触。栅极电极11被布置在主表面15上并且通过栅极电介质层81和带电的电介质层30相对于半导体本体40绝缘。栅极电介质层81和带电的电介质层30被并排布置在平行于沟道区50中的通过电流走向的方向上，也就是被布置在图5的实施形式中的水平方向上。通过栅极电极11和源极电极90之间的足够高的正阈值电压在体区4中构建n沟道区50。与此相对应地，与源极电极90相连的n+型的源极区5与在下表面16上的漏极电极91之间的电流在导通电流模式下流动。漏极电极91通常在n+型的漏极接触区3上与漂移区1欧姆接触。
栅极电介质层81通常与沟道区50邻接并且具有比带负电的电介质层30更低的单位面积最大载流子密度，该带负电的电介质层30通常与沟道区50相间隔。栅极电介质层81的单位面积最大载流子密度通常在1011/cm2以下，尤其是在1010/cm2以下。此外，带电的电介质层30在水平方向上与体区4相间隔。与此相对应地，保证了低的阈值电压Vth=VG－VS，以在沟道区5中构造n型的沟道50。
与此相反，带负电的电介质层30的单位面积最大载流子密度通常大于1011/cm2，尤其是大于1012/cm2，以便保证对在截止工作时在漂移区1中生成的热的多数载流子的足够强烈的库仑屏蔽。
根据一个实施形式，在所有情况下都包含带有有源区的半导体本体40的半导体器件如在这一点上所描述的n沟道场效应半导体器件那样。有源区包含n型的半导体区1和带负电的电介质区30，所述带负电的电介质区30被布置在n型的半导体区1处。带负电的区30具有带有单位面积的最大载流子密度的负电荷，所述单位面积的最大载流子密度大于大约1011/cm2，尤其是大于大于1012/cm2。这不仅适于垂直半导体器件，而且适于横向半导体器件，如关于以下图6至9所示出的那样。
图6以垂直横截面的部分示出了横向MOSFET 300的实施形式。横向MOSFET 300包含栅极电极11、源极电极90和漏极电极91，这些电极被布置在半导体本体40的主表面15上。MOSFET 300通常同样是功率半导体器件。在图6的实施形式中，n型的漂移区1部分地被嵌入p型的体区4中，所述体区4在主表面15与下表面16之间延伸。体区4通过p+型的体接触区与源极电极90接触。漂移区1通过n+型的漏极接触区3与漏极电极91接触，并且通过n+型的源极区5与漏极电极90接触。漂移区1延伸直至主表面15。
根据一个实施形式，带负电的电介质层30被布置在漂移区1上。与此相对应地，栅极氧化层81被防止在半导体器件300截止工作时注入热电子，其中该栅极氧化层81使栅极电极11相对于半导体本体40绝缘。这通过虚线箭头示出。在雪崩状态下，载体倍增并不在主表面附近开始，而是掩埋在晶体中例如在图6中所示的电子路径的平面上。换言之，带负电的电介质层30沿着漂移区1的至少一部分布置，以便避免或者至少减小由热载体引起的器件退化。带电的电介质层30减小了漂移区1中的在该表面上的有效的电导率，这导致器件的更高的和不期望的导通电阻。通过略微增大漂移区1的掺杂可以轻微地消除这种情况。
图7以垂直横截面的部分示出了横向IGBT 400的实施形式。横向IGBT 400类似于图6的横向MOSFET 300。然而，不是n+型的漏极接触区，而是p+型的集电极区3与半导体器件400的电极91连接。此外，体区4和漂移区1被布置在p型的共同的衬底7上，该p型的共同的衬底7同样与电极90通过p+型的接触区6相连。此外，电极90和91通常被称为发射极电极90或集电极电极91。可替换地，未被示出的p+型和n+型的接触区与电极90连接，以便保证相反的二极管工作。可替换地，在p+型和/或n+型的接触区3之上置有未示出的n区，或围绕p+型和/或n+型的接触区3存在未示出的n区，这些未示出的n区比漂移区1更高地被掺杂并且在截止工作时用作场停止。
根据一个实施形式，带负电的电介质层30沿着漂移区1的至少一部分来布置，以便避免或者至少减小栅极电介质层81的由热载体引起的退化。
图8以垂直横截面的部分示出了横向IGBT 401的实施形式。该横向IGBT 401类似于图7的横向IGBT 400。然而，半导体器件401是SOI（英语为Silicon on Insulator（绝缘体上硅））器件。与此相对应地，掩埋的氧化层（“BOX”）35被布置在半导体本体40的共同的衬底7与其他半导体区之间。此外，可选的n型的阱2a被布置在集电极区3与漂移区1之间。
根据一个实施形式，另一带负电的电介质区或另一带负电的电介质层32通过SOI器件401的被掩埋的氧化层35（“BOX”）形成。由于通过带电的电介质区层30和32的固定电荷生成的库仑屏蔽，至少可以减小由热电子引起的器件退化。被掩埋的氧化层35通常包含单位面积的载流子密度超过大约1011/cm2或甚至超过1012/cm2的负固定电荷。
图9以垂直横截面的部分示出了横向IGBT 402的实施形式。该横向IGBT 402类似于图8的横向IGBT 401。然而，仅仅BOX层35的一个区段带负电。通常，区段32在水平方向上至少在体区4与n型的阱2a之间延伸。
图10以垂直横截面的部分示出了横向IGBT 403的实施形式。该横向IGBT 403类似于图9的横向IGBT 402。然而，在具有带电的部分BOX层33的部分SOI晶片（英语为partial silicon on insulator wafer（部分绝缘体上硅晶片））上构造有IGBT 403。
当然，可以将图7至10的带电的电介质层组合。
关于图11至19示出了根据多个实施形式的用于构造半导体器件207的方法。在此，重点在于在水平主表面15上产生层。在没有进一步描述的情况下可以在所示出的构造带电层之前和/或期间和/或之后制造半导体中的掺杂区。在第一过程中，提供晶片或者衬底40，所述晶片或者衬底40包括水平主表面15和第一导电类型（n型）的半导体层1。半导体层1延伸直至水平主表面15。衬底40可以由任意合适的半导体材料、譬如Si或GaN或SiC制造。强烈掺杂的n+型的接触层2可以从半导体层1延伸至相对于主表面15布置的下表面16，以便稍后构造到漏极金属化部的欧姆连接。此外，衬底40可以包含第二导电类型（p型）的已嵌入的体区。
此后在水平主表面15上构造第一电介质层8a。电介质层8a通常包含SiO2并且可以通过沉积和/或热氧化来构造。SiO2可以以CVD工艺（英语为“chemical vapour deposition”化学气相沉积）来沉积。可替换地，硅在热氧化之前被沉积在半导体本体40上。在Si半导体本体40的情况下，层8a通常通过热氧化来构造，但是也可以通过CVD工艺来构造。
在随后的过程中，第二层8b被构造在第一电介质层8a上。根据一个实施形式，第二层8b通过原子层沉积（ALD）来构造。层8b的厚度与要俘获的电荷量有关。
通常，在ALD循环中沉积少于一个的分子层或者原子层。为了构造薄层8b通常使用一个至多个ALD循环。得到的半导体结构207在图12中示出。
此后，第二电介质层8c（例如SiO2层）被构造在第二层8b上。得到的半导体结构207在图13中示出。
通常，在将层8b和8c沉积之后实施温度为大约700℃至大约1250℃、特别是大约800℃到大约1000℃的热步骤。与此相对应地，在主表面15上并且与层1接触地构造具有固定电荷的电介质层8。根据所希望的电荷类型，第二层8b通常包含铝或氧化铝，用于构造带负电的层8，或者包含铯或氧化铯，用于构造带正电的层8。固定电荷的电荷类型与第一半导体区1的多数载流子的电荷类型相同。得到的结构207在图14中示出。带电的电介质层8和第一半导体区1在主表面15上形成电介质-半导体界面。
带电的层8通常包含超过大约1011/cm2和特别是超过大约1012/cm2的单位面积净载流子密度。
在另一实施形式中，层8a、8b和8c形成带有负固定电荷的SiO2-Si3N4-SiO2夹心结构。在该实施形式中，通常不实施附加的用于构造共同的层8的热退火步骤。夹心结构或者堆结构可以包含带有如下相对介电常数的层：该相对介电常数超过大约7或者甚至20。各个层在此也可以具有带有不同大小和/或带有不同符号的固定电荷。
在另一实施形式中，层8b仅仅在层8a上的部分中形成。这可通过在沉积层8b之前沉积结构化的防粘层和/或通过以掩膜化（maskieren）方式刻蚀带电的层8和/或通过部分刻蚀带电的层8来实现。例如，带电的层8可以通过对主表面15的掩膜来刻蚀。与此相对应地，不同的带电的区30通过掩膜化的刻蚀工艺来构造，如图15中所示。与此相对应地，单位面积的载流子密度可以在水平方向上变化。在另一实施形式中，对带电的层8的掩膜化刻蚀在达到主表面15之前被停止。这也可以用于使单位面积的载流子密度在水平方向上变化。
此后，在主表面15上构造电介质区80，例如以CVD工艺或也通过热氧化来构造。电介质区80通常具有比带电的层8更低的单位面积载流子密度，尤其是具有在大约1011/cm2以下或在大约1010/cm2以下的单位面积载流子密度。
此后，在下表面16上构造漏极电极91，并且在电介质区80上构造场板10，例如通过沉积金属或者高掺杂的多晶硅来构造。场板10相对于半导体本体10绝缘。得到的半导体结构207在图16中示出。通常，半导体结构207形成被布置在功率半导体器件的外围区127中的边缘封闭结构。这些制造过程通常被实施为使得带电的区30和/或电介质区80相对于并入在第一半导体区1中生成的热的多数载流子被屏蔽。图16从连接关系来示例性地描述了MOSFET。在IGBT或者二极管的情况下，构造在下表面16上的金属化部91可以作为集电极电极或阴极电极来工作。
在图17的实施形式中所示出的半导体器件207与图13的半导体器件207类似。然而，层8b仅仅部分地沉积在层8a上。这例如可以通过如下方式来实现：针对层8b的材料的结构化的防粘层在构造层8b的ALD过程之前被沉积。 
此后，实施热步骤，如参照图14所阐述的那样，在此，在主表面15上构造具有其他的单位面积载流子密度的两个电介质区30、80。带电的电介质区30通常具有比电介质区80更大的单位面积载流子密度。得到的结构207在图18中示出。
此后，在电介质区80上构造场板10，而在下表面16上构造漏极电极91。场板10相对于半导体本体40绝缘。得到的半导体结构207在图19中示出。通常，半导体结构207形成被布置在功率半导体器件的外围区中的边缘封闭结构。
在其他实施形式中，带电的电介质区30被构造在沟槽的下部区段中，而电介质区80被构造在该沟槽的上部区段中。构造带电的电介质区30和电介质区80的过程可以与参照图11至19所阐述的那样类似地实施，但是实施在沟槽表面上。在通过刻蚀在半导体区1中构造沟槽之后，在半导体区1上至少在该沟槽中构造一致的第一电介质层。此后，第二层通过在沟槽的下部区段中进行原子层沉积而被构造在第一电介质层上。于是，第二电介质层被构造在第二层上，使得固定电荷的电荷类型与第一半导体区1的多数载流子的电荷类型相同。此后，实施热工艺，以便在沟槽的下部区段或上部区段中构造带电的电介质区30和电介质区80。
此后，电极结构至少在该沟槽的下部区段中被构造，为使得电极结构通过带电的电介质区30相对于半导体本体绝缘。电极结构可以是带有下部区段的场板或者栅极电极，该下部区段被配置来作为场板工作。
通常，沟槽被构造在功率半导体器件的有源区中。当半导体器件在雪崩模式下工作时，单位面积的载流子密度被选择来使得至少带电的电介质区30相对于并入在第一半导体区中生成的热的多数载流子而被屏蔽。与此相对应地，半导体器件被防止由于热的载流子引起的器件退化。
当然，带电的电介质区30也可以被构造在沟槽上，也可以构造由不同的电介质层构成的堆，这些电介质层在由不同的电介质层构成的堆之间的界面上或者附近包含固定电荷。
此外，在构造带电的层8之后或者之前构造p型的体接触区、p型的体区、n型的源极区。
此后，与源极区和体接触区接触的源极金属化部通常通过物理气相沉积（PVD）和/或通过电镀来构造。
图20以垂直横截面的部分示出了垂直的功率半导体器件307的实施形式。在图20的该部分中仅仅示出了带有示例性的边缘封闭部和邻接的有源区310的外围区或边缘区320。通常，在有源区310左边也设置有另一边缘区320。例如，边缘区320可以围绕有源区地来布置。半导体本体40的邻接的有源区310通常包含多个晶体管结构和/或二极管结构，例如多个场效应晶体管单元，如参照图1所阐述的那样。通常，可以形成有源区310中的漂移区1的n型的第一半导体区1达到外围区320中的主表面15。至少在有源区310中，在第一半导体区1与主表面15之间布置有pn结14。半导体器件307的pn结14被形成在第一半导体区1与p型的第四半导体区4之间。半导体区4可以在有源区310中例如形成体区或者阳极区。通常，第四半导体区4与金属化部90欧姆接触，该金属化部90可以形成源极电极或者阳极金属化部。金属化部90可以被布置在主表面15上并且在哪里与第四半导体区4形成欧姆接触。
此外，如图20所图解的那样，pn结14可以平行于主表面15延伸。与参照图2所阐述的类似，在半导体器件307中在阻塞模式或截止工作期间，第一半导体区1也完全或部分耗尽。为了保证在截止工作时的高截止电压，在外围区320中设置边缘封闭结构。
根据一个实施形式，边缘封闭结构包括垂直沟槽62，该垂直沟槽62在外围区320中从主表面15延伸到第一半导体区1并且该垂直沟槽62包含带有负固定电荷的介电层30，所述带有负固定电荷的介电层30在垂直方向上不仅被布置在pn结之下而且被布置在pn结之上。通常，沟槽62与pn结14邻接。负的固定载流子的浓度例如可以基本上与距主表面15的垂直距离无关地被选择。例如，如在图20中所图解的那样，介电层30沿着沟槽62的侧壁和沟槽底部被实施为具有恒定的单位面积负载流子密度的基本上等厚度的层。
与横向边缘封闭部、譬如场环、场板或边缘封闭部（其随着掺杂材料浓度的横向变化工作（VLD，英语为“variation of lateral doping（横向掺杂变化）”）相比，半导体器件307的边缘封闭结构、如具有垂直沟槽的其他边缘封闭部有明显更小的位置需求就够用。
通常，位置需求在给定的截止能力的情况下能相对于具有场板或者场环的横向边缘封闭部或VLD边缘封闭部降低了多于两倍或者甚至五倍。但是，与已知的用作边缘封闭部的垂直沟槽（这些垂直沟槽填充有绝缘体，例如填充有氧化硅）相比，半导体器件307的边缘封闭结构相对于正的表面电荷明显更稳健，因为这些表面电荷在需要时可以通过负固定电荷至少部分被补偿。正的表面电荷原则上虽然也可以通过在垂直沟槽的区域中的附加的p掺杂的层来补偿。然而，在这种情况下引入的掺杂剂量必须相对精确地被调节并且可以补偿表面电荷仅仅直至一定程度，因为这些表面电荷逐片地并且也可以通过片或晶片摆动。此外不利的是，当p掺杂的区域被连接到阴极电势时，该区域可以注入自由的载流子。由此，对在关断器件时的稳健性有负面影响。
根据一个实施形式，垂直沟槽62以介电覆盖物84（例如氮化硅覆盖物）完全遮盖。由此可以避免沟槽63受外部的污染。这能够实现半导体器件307的边缘封闭结构的高的长期稳定性。
根据另一实施形式，介电层30的负固定电荷的单位面积载流子密度逐级地或连续地随着距主表面15的垂直距离的增加而减小。由此，提供了负固定电荷的载流子浓度在垂直方向上变化的边缘封闭结构。这可类似于深入翻起的VLD边缘封闭部地起作用。由此，甚至表面电荷在半导体器件307工作期间的相对宽的散射或者一定的漂移导致不减小截止能力或者仅仅略微减小截止能力。负固定电荷在垂直方向上的梯度在这种情况下通常与表面电荷的期望的散射相匹配。附加地，（与掺杂材料被引入沟槽的半导体区中的边缘封闭部相比），可以排除从沟槽62来注入自由载流子并且因此边缘封闭部在关断过程期间的稳健性升高。
通常，介电层30由铝掺杂的氧化硅或铝掺杂的氮化硅构成。负固定电荷的浓度可以通过铝掺杂精确地并且在宽的范围中被调节和/或被变化。这参照图29至32来详细阐述。但是也可能的是，相叠地使用具有负的固定载流子的多个层，这些层可选地通过不带电的介电层彼此分离。
在其他实施形式中，介电层30由不同电介质（例如氧化硅层和氮化硅层）的至少两个彼此邻接的层构成，这些层在彼此邻接的层之间的相应界面上具有负的固定界面电荷。
根据另一实施形式，空腔83例如在水平方向上居中地被布置在沟槽62中。由此，基于半导体-电介质界面25而至少减小了机械应力。
图21以垂直横截面的部分示出了垂直半导体器件407的实施形式。通常，半导体器件407是功率半导体器件。针对所述实施形式，图21的部分对应于所示出的半导体器件407的有源区中的多个晶胞中的仅仅一个晶胞。在图21中示例性地示出的半导体器件可以作为所谓的TEDFET（英语为“Trench Extended Drain Field-Effect Transistor（沟槽扩展漏极场效应晶体管）”）工作。半导体器件407为此包括在左半部分所示的常规的带有漂移区1的MOS晶体管结构，其中该漂移区1被布置在漏极区3与体区6之间。体区4被布置在漂移区1与源极区6之间。此外，MOS晶体管结构包括栅极电极11，所述栅极电极11与体区4相邻地布置并且与体区4和与漂移区1通过栅极电介质81分离。栅极电极11在体区4中（通过栅极电介质81分离地）从源极区6至少延伸至漂移区1上并且用于控制体区4中的在源极区6和漂移区1之间的导电沟道（未在图21中示出）。在根据图21的例子中，MOS晶体管结构是垂直的沟槽晶体管结构，其中栅极电极11被布置在如下沟槽中：该沟槽在集成有MOS晶体管结构的半导体本体40的垂直方向上延伸。然而，这仅仅是一个例子。MOS晶体管结构也可以利用平面的栅极电极来实现。除了MOS晶体管结构之外，半导体器件407包括与漂移区1水平相邻地布置的漂移控制区1｀，该漂移控制区1｀。除了MOS晶体管结构之外，半导体器件407包括与漂移区1水平相邻地布置并且与漂移区1电绝缘的漂移控制区1｀。
根据一个实施例，半导体器件包括带有邻接的漂移区1的多数载流子的电荷类型的固定电荷的介电层30。带有固定载流子的介电层30此外与体区4和漂移控制区1｀邻接。通常，介电层30形成所谓的漂移控制区电介质或积累电介质30。
漂移控制区1｀的任务是，当MOS晶体管结构处于接通状态或被导通地激励时，沿着积累电介质30控制漂移区1中的导电的沟道。漂移控制区1｀因而用于减小整个晶体管器件的导通电阻RON（英语为“on-resistance”）。
不同于常规的MOS晶体管，漂移区1在该半导体器件的情况下（与MOS晶体管结构的类型无关地）是n掺杂的或p掺杂的。例如，当在n导电的MOS晶体管结构的情况下对漂移区1进行n掺杂时，沿着漂移控制区-电介质30形成积累沟道，该积累沟道通过漂移控制区1｀来控制。当在n导电的MOS晶体管结构的情况下对漂移区1进行p掺杂时，在该器件处于接通状态时在漂移区1中沿着积累电介质30构造反型沟道。当在源极区和漏极区6、3或源极端子和漏极端子S、D之间施加电压（VS，VD）时，并且当在源极区6与漏极区1之间的体区4中引起导电沟道的合适的电势（VG）被施加到栅极电极11时，如常规的MOS晶体管那样，该器件在接通状态。在n导电的MOS晶体管结构的情况下，要在漏极D和源极S之间施加的电压（VD-VS）为了使该器件转变到接通状态而是正电压，并且栅极电势VG相对于源极电势Vs是正电势。当晶体管器件407处于接通状态时，在漂移区1中需要载流子沿着漂移区1中的积累电介质30引起积累沟道或者反型沟道。在具有n导电的MOS晶体管结构的晶体管器件407中，需要漂移控制区1｀中的p载流子（空穴）来引起该导电沟道。当器件处于接通状态时，载流子仅仅在漂移控制区1｀中被需要。当该器件处于截止状态时，载流子被从漂移控制区1｀被去除，并且（相对应地如在漂移区1中那样）在漂移控制区1｀中构造空间电荷区域或者耗尽区域。在本上下文中，应指出的是：漂移控制区1｀可以与漂移区1的导电类型相同或者导电类型互补。
漂移控制区1｀可以通过整流器元件54（譬如二极管）被耦合到漏极区3。整流器元件54在此带有极性，使得当该器件处于接通状态时防止漂移控制区1｀放电到漏极区3的电势VD。在n导电的晶体管器件407的情况下，整流器元件54的阳极端子被耦合到漂移控制区1｀，而阴极端子被连接到漏极区3上。布置在漂移控制区1｀与整流器元件54之间的另一连接区3｀是可选的并且与漂移控制区1的导电类型相同，但是通常更高地被掺杂。
在其他实施形式中，不是连接区3｀或除了连接区3｀之外设置有另一绝缘区，使得漂移控制区1｀与漂移区1完全介电绝缘。整流器元件54在逻辑上被接通在漏极电极D与下部连接区3｀之间并且在该实现方案中也可以处于上部主表面15上或附近，尤其是在边缘封闭区外部。在这种情况下，要设置相对应的导电连接（未示出）。
为了在该器件首次接通时在漂移控制区51中提供载流子，漂移控制区1｀可以将连接区4｀耦合到栅极端子G上，该连接区4｀在n导电的器件的407的情况下是p掺杂的。在这种情况下，载流子由栅极驱动器电路来提供，该栅极驱动器电路在晶体管器件407工作时被耦合到栅极端子G上。耦合在栅极端子G和连接区域53之间的二极管55用于防止漂移控制区51朝向栅极端子G放电。当器件截止时从漂移控制区1｀中去除的载流子通常被存储在电容性结构，直到该器件下一次被接通，该电容性结构具有通过电介质81｀与漂移控制区1｀和连接区4｀分离的并且与源极S接触的电极11｀，其中电容性结构被接通在源极S与漂移控制区1｀之间。可替换地并且并未示出地，载流子在漂移控制区1｀中也可以其他措施、例如通过另一接触部从外部或者通过例如由负载电路构成的另一充电电路来耦合输入。在这些情况下，可以省去二极管55。可替换地或者附加地，也可以在连接区4｀与源极电极S之间接通二极管56，其中二极管56的阳极与源极电极S导电连接。为此，一旦在连接区4｀中的电势超过可选的二极管56的截止能力，另一二极管56就可以用于从漂移控制区1｀中导出在截止情况下热生成的泄漏电流。
为了能够实现半导体器件的尽可能小的导通电阻RON，单元的间距p可以选择得尽可能小。但是，这通常在正固定界面电荷QOX的密度给定的情况下导致截止能力的相对应减小，如在下文中所示出的那样。
通常，积累电介质被形成为热的SiO2。但是，硅半导体本体40的氧化通常导致正固定界面电荷QOX在与硅邻接的在数纳米以下的热氧化物中的一定密度。在良好的热氧化物的情况下，正固定界面电荷QOX的密度可以在每平方厘米大约1…10·1010基本电荷的范围中。在下文中，基本电荷在一个体积中的浓度或表面电荷密度也简化地被称为每平方厘米的电荷或每立方厘米的电荷。
在积累电介质的小间距的情况下，例如在具有多个单元的功率半导体器件的情况下，器件的截止电压受到氧化物电荷强烈影响。仅仅通过积累电介质的表面特定的电荷Qeff为大约
，
其中t是积累电介质的垂直伸展或包含积累电介质的垂直沟槽64的深度，并且p是单元的间距（英语为“pitch”）。垂直沟槽64通常仅仅大约30nm到大约60nm宽，但是在半导体本体40中延伸直至大约50μm深度。这些沟槽因而通常具有直至1000或更大的高长宽比。
在一个单元之内分别存在两个积累电介质，即四个界面，由此在上述式子中得到倍数4。一旦值Qeff对于硅得到大约1.5·1012/cm2的所谓的击穿电荷QBR，该器件在没有其他措施的情况下就不再达到通过垂直伸展t限定的截止电压。
根据一个实施例，漂移区1是n型的并且负固定电荷被并入到可以作为积累电介质来工作的介电层30中。由此，在热氧化时并入的正电荷在需要时被补偿并且通过垂直沟槽64的小的间距来保证半导体器件在同时小的到通电阻RON的情况下的高截止能力。
通常，介电层30由掺杂铝的氧化硅或者掺杂铝的氮化硅构成，所述掺杂铝的氧化硅或者掺杂铝的氮化硅的负固定电荷的浓度可以通过铝掺杂精确地并且在宽范围中被调节和/或变化。
例如，借助一次或多次原子层沉积例如可以将例如以Al2O3或AlN为形式的铝涂敷到热氧化物，并且紧接着至少在通常从主表面15延伸直至背面16的垂直沟槽64的侧壁上施加热工艺，这导致负固定电荷。负固定电荷的浓度可以通过多个原子层沉积循环并且必要时在高的电荷密度的情况下通过附加地遮盖限定数目的沟槽64在一次或多次原子层沉积期间非常精确地被调节。
负固定电荷在原子层沉积之后在热氧化物的表面上。通过紧接着的另外的热氧化使负固定电荷远离半导体材料，但是保持稳定。通常，热氧化被长时间地执行，直到具有负固定电荷的介电层30连生（zusammenwachsen），即填充沟槽64。与此相对应地，介电层30的负固定电荷的单位面积载流子密度在水平平面中大致在第三半导体区1｀与第一半导体区1之间的中部具有最高的值。但是热氧化也还可以延长，以便在芯片前侧或主表面15上产生更高的氧化物厚度。在此，被掩埋的氧化物区通常不再变得更厚。
此外，例如可以通过选择前驱体分子（即原子层沉积过程的原材料）来调节介电层30的负固定电荷的单位面积载流子密度，使得所述单位面积载流子密度逐级地或者连续地随着距主表面15的距离的增加而减小。
图22-28在垂直的截面中示例性地示出了根据一个或多个实施形式的用于制造半导体器件307（如参照图21所阐述的那样）的过程。在此，图22示出了半导体本体40，通常为硅半导体本体40，所述半导体本体40从主表面15延伸直至对置的表面16。氧化物接片（Oxidstege）85被嵌入到半导体本体40中。图22中所示的结构例如可以通过在衬底1a上产生LOCOS结构85并且紧接着借助选择性外延步骤进行横向过生长以及其他可选的用于形成外延区1b的外延层的横向过生长来提供。在此，外延层的掺杂已经可以合适地与要制造的半导体器件匹配。
紧接着，通过硬掩膜17刻蚀深的沟槽65，这些沟槽65环绕地围绕氧化物接片85。得到的半导体结构307在图23中示出。
在深的沟槽65中，侧壁氧化物18例如借助热氧化并且紧接着在深的沟槽的底部上的各向异性的刻蚀来产生，并且在并不与被掩埋的氧化物接片85邻接的半导体台地上例如借助碳硬掩膜又被去除。现在附加地在被掩埋的氧化物接片85之上的半导体台地上，将支承标记（Haltemarke）95刻蚀到剩余的硬掩膜中并且以湿化学方式去除在裸露的台地上的薄的氧化层。得到的半导体结构307在图24中示出。
图24中虚线所示的支承标记95仅仅是在硬掩膜中的局部开口并且要在氧化物接片85上的半导体层1b和后来产生的半导体填充物之间建立直接连接。
从无氧化物的半导体台地出发，深的沟槽65横向地利用外延工艺来填充。工艺条件在此通常类似于横向过生长的情况。同时，从支承标记95外延地过生长硬掩膜剩余物，以便产生半导体填充物1c。得到的半导体结构307在图25中示出。
此后，突出的半导体层1c例如借助CMP向回抛光到硬掩膜17的高度。得到的半导体结构307在图26中示出。由此，优选地由SiO2构成的硬掩膜17露出，该硬掩膜17具有与在其下的侧壁氧化物18和被掩埋的氧化物接片85的直接连接。
通过例如在含HF的溶液中、尤其是在高浓度的（大约50%的）HF溶液中的湿化学刻蚀，可以将硬掩膜17、侧壁氧化物18和被掩埋的氧化物接片85去除。得到的半导体结构307在图27中示出。在最初的被掩埋的氧化物接片之上的半导体区通过从支承标记95出发的Si接片足够稳定地被支持。
紧接着，通过热氧化和原子层沉积过程可以产生具有负固定电荷的介电层30。得到的半导体结构307在图27中示出。具有负固定电荷的介电层30的产生参照图29-35详细地阐述，并且可以包括在热学方式产生的薄的氧化物（在下文中也称作衬垫氧化物（Padoxid）或起始氧化物（Startoxid））上产生氧化铝层或氮化铝层，以及包括其他热氧化过程。在此，空腔86可以在最初的被掩埋的氧化物接片85的区域中保留，以便减小机械应力。主表面15可以通过另一未示出的CMP步骤来平坦化，使得区1b和1c以及介电层30形成连续的表面。
紧接着，可以进行掺杂步骤，以产生另外的半导体区。通常，在此形成至少一个可以与沟槽62邻接的pn结。例如，可以从主表面15出发形成p掺杂的体区、体接触区或者阳极区和/或n+掺杂的源极区。当然，其他半导体区也可以至少部分地在形成具有负固定电荷的沟槽62或氧化硅层30之前形成。
紧接着，在主表面15上或在主表面15处可以产生如栅极电极结构和源极电极结构的电极结构以及在对置的表面16上产生漏极电极，以便例如制造可以作为TEDFET工作的半导体器件307。
在此特别有利的是，半导体器件307中的用作积累电介质的具有负固定电荷的介电层30在没有拼接的情况下包裹漂移控制区1｀的底部并且因此在那里不存在对于电击穿的薄弱部位。
图29-34在垂直的截面中示出了根据一个或多个实施形式的垂直沟槽62的制造过程，所述垂直沟槽62包含具有负固定电荷的电介质。该制造过程不仅可以用于制造边缘封闭结构，如示例性地参照图20所阐述的那样，可以用于制造TEDFET结构，如示例性地参照图21所阐述的那样，而且可以用于制造具有沟槽电极的半导体器件，如示例性地参照图1所阐述的那样。此外，这些制造过程也用于参照图2至10所阐述的半导体器件，其中在下文中所阐述的原子层沉积过程接着不是在沟槽表面上而是通常在半导体本体的主表面上被实施。
首先提供半导体本体40，通常为硅半导体本体40，所述半导体本体40具有主表面15和n型的第一半导体区1。第一半导体区1可以从主表面15延伸直至对置的背面16。
在下文中产生至少一个从主表面15延伸到第一半导体区1的沟槽62。通常，至少一个沟槽62通过掩膜化刻蚀来产生。得到的半导体结构507在图29中示出。通常，沟槽62是垂直沟槽。根据要制造的半导体器件，可以平行地（例如在TEDFET的有源区中）产生多个沟槽62。此外，沟槽62可以具有直至1000或者甚至更大的高长宽比。但是，也可以在用于制造边缘封闭结构的外围区中仅仅产生一个例如环绕的沟槽62。在另一实施例中，不仅在外围区域中刻蚀出沟槽62而且在半导体本体40中的有源区中刻蚀出一个或多个沟槽62。
在下文中，通常至少在沟槽62的表面上产生可选的薄热衬垫氧化物30a，以便产生限定的且良好的界面状态。得到的半导体结构507在图30中示出。
在下文中，在使用金属有机前驱体或金属有机原材料的情况下，在沟槽62或衬垫氧化物30a的表面上进行原子层沉积。由此形成金属有机基物（Metallorganyl）的一个单层30b或也形成多个单层30b。得到的半导体结构507在图31中示出。通常，铝有机基物（例如TMA（三甲基铝））被用作前驱体。
通过原子层沉积能够实现前驱体通过第一反应步骤得到表面的覆盖，在该表面上不再粘附其他前驱体分子。在TMA的情况下，前驱体通过解离（Abspalten）配位（Ligand）（在此为甲基基团）和将中心原子（Al原子）的结合剂（Bindung）粘附在表面上进行反应。配位的解离例如可以以热学方式进行。这两种剩余的突出的甲基基团防止在空间上进一步将TMA分子对接（Andocken）在表面上。这能够实现限定地调节掺杂并且由此限定地调节固定负电荷的密度。
在用于去除未被束缚的前驱体分子的冲洗步骤之后，剩余的配位例如以热学方式被解离。根据周围的介质和温度在此可以产生氧化铝层（在含氧的环境中）或者氮化铝层（在充满氮气（Stickstoffbegasung）的情况下）。温度在此通常在从大约700℃到大约1250℃、特别是从大约800℃到大约1000℃的范围中。以这种方式，能够实现受控的Al掺杂物的自限制的并入。掺杂物剂量可以通过原子层沉积循环的数目在TMA的情况下以大约2…3·1011/cm2的步长来调节。
紧接着，通过进一步的热氧化可以进一步提高层厚度并且在此形成金属掺杂（铝掺杂）的具有负固定电荷的氧化硅层30，其中温度通常在从大约700℃到大约1250℃、特别是从大约800℃到大约1100℃之间的范围中。得到的半导体结构507在图32中示出。
所并入的电荷的剂量通常在硅的击穿电荷的范围中。这在将TMA用作前驱体的情况下对应于大约5到大约25个原子层沉积循环。当追求在沟槽深度上的均匀的电荷分布时，作为前驱体的TMA特别良好地适用，因为涉及相对小的分子。具有不是过小的宽度或不是过高的长宽比（即沟槽62的深度与宽度之比）的沟槽62出于该目的同样是有利的。
根据另一实施例，沟槽62中的负固定电荷的在垂直方向上降低的密度借助利用变化的掺杂进行原子层沉积来调节。为了实现垂直变化的掺杂（VVD），例如在尽可能窄的沟槽62中（例如在半导体器件的外围区中）实施上面所描述的原子层沉积过程。沟槽62在此具有例如大于约50的高长宽比。尤其是，使用更大的前驱体分子而不是使用相对小的TMA可以由于扩散限制而导致随着沟槽深度的增加而使前驱体不足。由此，铝的沉积量会由于不足而在沟槽深度上变化。可替换地并且用于铝掺杂的稍微体积大的前驱体是例如如下类别的材料：三（二烷氨基）铝、如TDEAA（三（二乙氨））铝）或者三（二异丙胺）铝（Al（DIA）3,2）和三（二（三甲代甲硅烷基（trimethylsilyl））氨基）铝（Al（TMSA）3）。
热氧化可以继续到那个程度，直至沟槽62至少完全被填充。得到的示例性的半导体结构507在图33中示出。在沟槽62的完全氧化的情况下，负固定电荷在沟槽62中对称地被布置，这通过图33中的点线曲线s示出。负固定电荷均匀地作用于在半导体材料的氧化物之间的两个界面上。因此，能够实现对正固定电荷的非常良好的补偿。
在制造TEDFET时，在低掺杂的漂移区或漂移控制区的区域中的电荷补偿是重要的。在可选的高掺杂的场停止区的区域中，即也在漂移控制区之下，氧化物的界面电荷是非临界的，因为在此在截止工作时不再存在高的电场。
随后，通过在主表面15上的平面化或者刻蚀可以去除具有负固定电荷的氧化硅层30。得到的半导体结构507在图34中示出。
沟槽62现在可以配备有钝化层，例如由聚酰亚胺或者苯并环丁烯（BCB）构成的钝化层，以便防止外部载流子污染。
替换于通过热氧化对沟槽62的完全填充，沟槽62也可以通过CVD工艺完全或者部分地填充，其中必要时在沟槽62中保留的缩孔可以有助于降低机械应力。
根据另一实施形式，从图30中图解的半导体结构507出发，实施一个或多个另外的原子层沉积工艺，连带紧接着的热氧化，用于在具有负固定电荷的氧化硅层30上产生一个或多个附加的具有负固定电荷的氧化硅层31。得到的示例性半导体结构507在图35中示出。以这种方式可以实现的是，沟槽62中的负固定电荷的单位面积载流子密度逐级地随着距主表面15的距离或沟槽深度的增加而减小。
紧接着，沟槽62例如可以通过热氧化被完全填充和/或层30、31又从主表面被去除。
紧接着，如参照图28详细地阐述的那样，随后可以是用于产生体区和源极区的掺杂步骤以及电极结构的产生，以便例如制造如下TEDFET：所述TEDFET具有用作积累氧化物的带有负固定电荷的介电层30和/或具有布置在垂直沟槽62中的具有负固定电荷的介电层30的垂直的边缘封闭部。针对这些应用，平行于主表面15通过原子层沉积通常调节负固定电荷的单位面积载流子密度，使得正固定电荷例如通过热氧化过程可以被补偿。通常，负固定电荷的单位面积载流子密度针对这些应用是大约1011/cm2或者甚至稍微更小。例如，良好的热氧化物就硅半导体而言可以具有每界面为3…7·1010/cm2的正电荷，这些正电荷利用相对应的负固定电荷近似地被补偿、被完全补偿或者甚至略微过补偿。例如，介电层30也可以具有负净电荷。
另一方面，参照图29至35所阐述的方法也能够实现如下半导体器件的制造：所述半导体器件的电介质通过并入负固定电荷而相对于由于在器件工作期间的热载流子引起的退化被保护。这些器件已参照图1至10被阐述。针对这些应用，负固定电荷的单位面积载流子密度通常被调节得大于1011/cm2，以便保证对电介质的退化的足够好的防护，其中整个电荷与掺杂材料电荷结合不应该过高，以便不威胁器件的截止能力。
如针对两个示例性的带有大约6μm的积累氧化物的间距的功率TEDFET可以从图36中所示的在击穿电压Vbr与积累氧化物的净电荷QOX的单位面积载流子密度之间的关系获知的那样，这些器件在例如具有大约2·1010/cm2到大约4·1010/cm2的积累氧化物-半导体的单位界面和单位面积的载流子密度的负净电荷的情况下达到了最大击穿电压，其中在该例子中，假设大约1·1014/cm2的供体-基本掺杂物。在截止情况下在半导体中的供体-基本掺杂物的横向整体和表面电荷由此以这些数值而为大约6·1010/cm2，其与两个界面氧化铝-半导体对置。积累氧化物的负电荷在截止情况下补偿正的供体电荷并且导致在截止的半导体体积中的净减小的、在理想情况下为固有的电荷量。图36中所示的曲线在数值上针对两种不同活性厚度的器件的具有简单带电的固定电荷的积累氧化物来确定，其中仅仅考虑半导体体积并且忽略例如由于横向边缘封闭部引起的截止能力的可能降低。带有三角形的曲线说明了低掺杂的漂移区域的33μm的厚度的截止能力，而具有圆的曲线描述了在漂移区域的厚度为50μm的情况下的截止能力。漂移区域被选择得越厚，可达到的截止能力的最大值就越大，但是在考虑到积累氧化物的固定的界面电荷的情况下，截止能力随着半导体中的净电荷的增加越陡峭地下降。在图36的例子中，在漂移区域的厚度和常用的安全裕度（Sicherheitsaufschlag）的情况下，针对积累氧化物的电荷在大约-1·1011/cm2到大约+8·1010/cm2之间达到为600V的所保证的截止能力。对于漂移区域的更小的厚度和/或更高的所要求的截止能力，减小了积累氧化物的净电荷的容许的窗。
图37以水平横截面的部分示出了垂直半导体器件408的实施形式。垂直半导体器件408通常是TEDFET。例如，图37中所示的部分可以对应于如图21中所示的通过具有多个单元的TEDFET的有源区的中心的水平横截面。
在图37的具有五个单元的示例性实施例中，五个漂移区1通过布置在壕沟状的垂直沟槽中的积累氧化物30、35而与共同的漂移控制区1｀分离。在其他实施形式中，多个漂移控制区通过相对应的积累氧化物30、35与共同的漂移区1分离。按照本说明书，半导体器件408可以具有少于或多于五个的单元。
根据改进方案，仅积累氧化物30、35的部分被实施为具有负固定电荷的介电层30。在图37的示例性实施例中，这仅仅针对中央的积累氧化物30情况如此，所述中央的积累氧化物30通常具有可以通过原子层沉积过程来调节的负的净电荷。在下文中，不带有或带有正的净电荷的积累氧化物35也被称作另外的积累氧化物35或者另外的介电层。 
通常，为了进行制造，通过原子层沉积循环例如利用TMA作为前驱体而涂敷单位面积电荷密度为大约2·1011/cm2的简单的带负电的电荷。然而，为了补偿正的氧化物电荷，常常仅仅需要简单带电的电荷的单位面积电荷密度为仅仅大约4…6·1010/cm2的负电荷。为了针对该半导体器件实现对热氧化物的通常为正的电介质电荷和借助原子层沉积来掺杂铝的氧化物或者氧氮化物的平均补偿，另外的积累氧化物35并未被掺杂铝。通常，另外的积累氧化物35是热氧化物并且因而具有正的净电荷。换言之，垂直器件408通常是如下TEDFET，所述TEDFET具有一个或多个带有负的净电荷的介电层30作为积累氧化物和一个或多个另外的具有正的净电荷的介电层35作为积累氧化物。由此，可以非常精细地调节并且例如补偿平均净电荷。
通常，垂直沟槽中的仅仅一部分（示例性地例如每第三到每第五垂直沟槽、优选地例如每第四垂直沟槽）具有带有负的净电荷的介电层30，而其他垂直沟槽分别具有带有正的净电荷的介电层35、例如热氧化物。根据实验，确定了未掺杂的氧化物的每平方厘米大约5·1010个基本电荷的平均净表面电荷。掺杂铝的热氧化物的净表面电荷为大约每平方厘米-2·1011个基本电荷，其中所述掺杂铝的热氧化物借助原子层沉积循环以TMA作为前驱体来产生。由此，针对该数值例子，通过为大约1:3到大约1:5的带有负的净电荷的介电层30的总面积与另外的带有正的净电荷的介电层35的总面积之比实现良好的电荷补偿。在氧化物的正的和/或负的表面电荷密度改变的情况下，自然相对应地得出了补偿的其他比例，即得到了具有负的氧化物电荷的积累氧化物的相对应更高的或更低的份额。
在其他实施形式中，在垂直沟槽的每个中都分别布置有带有负的净电荷的介电层30。由此，即使在例如大于1·1014/cm3的较高的供体-基本掺杂物的情况下也能够良好地补偿在截止情况下在半导体中的得到的表面电荷。
应理解的是，在垂直沟槽中也可以使用不同的净电荷的氧化物区，以进行电荷补偿。这参照随后的图38来阐述。
图38以水平横截面的部分示出了垂直半导体器件409的实施形式。垂直半导体器件409同样通常是TEDFET。在图38的示例性实施例中示出了三个单元。漂移区1通过被布置在壕沟状的垂直沟槽中的和用作积累氧化物的介电层30与共同的漂移控制区1｀分离。在其他实施形式中，多个漂移控制区通过相对应的介电层30与共同的漂移区1分离。介电层30包括具有负的净电荷的区段38和具有正的净电荷的区段39，所述具有负的净电荷的区段38例如由掺杂铝的氧化物或者氧氮化物构成，所述具有正的净电荷的区段39例如由未掺杂的热氧化物或者掺杂铯的氧化物或氧氮化物构成。
通常，区段38和39的面积比在大约3到大约5的范围中，以便保证良好的电荷补偿。
通常，共同的漂移控制区1｀被布置在另一环绕的垂直沟槽中的电介质区35a围绕。由此，在水平方向上提供了共同的漂移控制区1｀与邻接的半导体区的电绝缘，并且这样防止了载流子从共同的漂移控制区1｀流出。电介质区35a例如可以由以热学方式产生的硅氧化物形成。应理解的是，这样的电介质区35a也可以针对图37中所图解的半导体器件408来设置。
替换于具有正的和负的净电荷的积累氧化物或积累氧化区段的固定的间距，该间距也可以通过芯片面积来改变，例如以便实现对整个电荷的更为精细的补偿。例如，TEDFET可以具有带有正的氧化物电荷的3和4个积累氧化物和每一个带有负的氧化物电荷的积累氧化物交替的间距。
替换于具有正的和负的净电荷的积累氧化物或积累氧化物区段在芯片上的均匀布局，即替换于均匀的电荷补偿，例如朝向边缘封闭区域部和/或对于栅极垫、电极引线和/或带有外围器件的半导体区，可以提高具有负的氧化物电荷和/或其绝对净电荷的积累氧化物或积累氧化物区段的密度，以便在那尤其是静态地调节更高的截止能力，而在单元阵列（Zellenfeld）的其余部分中调节积累氧化物或积累氧化物区段的正的整体的（integral）净电荷，并且因此可以提高器件在击穿中的稳健性。
图39以水平横截面的部分示出了垂直半导体器件410的实施形式。垂直半导体器件410同样通常是TEDFET。在图39的示例性实施例中，示出了两个单元区域。在这单元区域中的每个中，多个漂移区1通过布置在壕沟状的垂直沟槽中的并且用作积累氧化物的介电层30、35与共同的漂移控制区1｀分离。在其他实施形式中，在这两个单元区域中的每个中，多个漂移控制区1｀通过相对应的介电层30、35与共同的漂移区1分离。
根据所示出的示例性实施例，两个单元区域通过介电层或具有负固定电荷的层30的数目和布局进行区分。在其他实施例中，具有负固定电荷的介电层30的数目和/或布置在这些单元区域中是相同的。
通常，漂移控制区1｀的每个都被布置在相应的另外的环绕的垂直沟槽中的电介质区35a围绕，以便使漂移控制区1｀与邻接的半导体区1＂绝缘。
通常，介电层30具有负的净电荷，而介电层35具有正的净电荷。通过适当地预先给定净电荷和/或分布介电层30、35可以良好地补偿在截止情况下在半导体中的得到的表面电荷。
图40在俯视图中示出了垂直半导体器件308的实施形式。半导体器件308包括带有水平主表面的半导体本体40，该水平主表面延伸直至外部边18。半导体本体40包括有源区510和外围区520，所述有源区510和外围区520都延伸直至水平主表面。图40对应于水平主表面的俯视图。出于清楚的原因，有源区510的金属化部以及可能的单元结构未示出。n型的半导体层1被嵌入到半导体本体40中并且延伸直至外围区520中的水平主表面。在有源区520中，pn结14被布置在n型的半导体层1和水平主表面之间。pn结14在有源区510与外围区520之间的过渡区域中通常延伸直至水平主表面。多个垂直沟槽在外围区520中围绕有源区510或pn结14。垂直沟槽从水平主表面延伸到半导体本体40中。通常，垂直沟槽延伸直至大于有源区510中的pn结14的最大深度的垂直深度。一个或多个垂直沟槽具有带有负固定电荷的介电层30。具有负固定电荷的介电层30可以位于相应的垂直沟槽的至少一个侧壁上或者将其完全填充。由此，提供了具有小的水平位置需求的边缘封闭部。
有源区510可以是MOSFET单元的或IGBT单元的单元阵列（例如如参照图21所阐述的TEDFET单元的阵列），但也可以是二极管的p掺杂的阳极区域4。在后者情况下，沿着线s的垂直截面通常对应于类似于图20中所示的半导体结构的结构，然而通常没有在那的介电覆盖物84。此外，根据线s的位置，具有负固定电荷的介电层30和阳极区4彼此相间隔，因为沟槽和有源区510通常形成锐角。介电层30和/或35可以以一端部伸到阳极区4，这些介电层接触或者也遵循距其的最小距离。图20中所示的缩孔83对于半导体器件38而言也仅仅是可选的。
通常，在水平截面中或在所示的俯视图中，半导体器件308的垂直沟槽被实施为伸长的矩形并且在有源区域510的角部区域中L形地或者基本上L形地被实施，使得垂直沟槽的至少一个区段与有源区510和/或最近的外部边18形成锐角。
此外，在垂直沟槽中的一部分中通常布置有具有正的净电荷的另外的介电层35。通常，每第二至每第七垂直沟槽在外围区中以具有负的净电荷的介电层30来至少部分地填充，而其另外的垂直沟槽以带有正的净电荷的另外的介电层35来至少部分地填充。类似参照图37至39所阐述的那样，这样也能够针对边缘封闭结构实现精确的电荷补偿。在这种情况下，外围区的不同的区域也可以利用不同密度的带有负的净电荷的介电层30来实施。角部和/或L形的区域在此可以具有不同于外围区的直的区域的密度，例如带有负的净电荷的介电层30的更低的密度。通常，半导体器件308的边缘封闭结构包括多个完全或者部分以电介质填充的、尤其是填充氧化物（oxidgefuellt）的垂直沟槽，使得有源区510完全被填充氧化物的垂直沟槽围绕。
在另外的实施形式中，在半导体器件308的垂直沟槽的每个中都分别布置了带有负的净电荷的介电层30。
应理解的是，对于良好的整体电荷补偿而言，具有负的净电荷的介电层30的负固定电荷的表面电荷密度不仅与邻接的半导体区域的供体-基本掺杂物匹配而且与介电层30、35的正电荷的根据制造条件期望的表面电荷密度匹配。例如，当在最有利的条件下产生有源区510中的具有负的净电荷的相对应的介电层时，外围区520中的介电层30的负固定电荷的表面电荷密度可以选择得比有源区510中的具有负的净电荷的相对应的介电层更大。
参照图37至40所阐述的半导体器件308和408至410的制造可以如参照图22至35所阐述的那样来进行，其中在原子层沉积之前将垂直沟槽的区域和/或垂直沟槽中的部分掩膜化。以这种方式，获得了介电层30或具有负的净电荷的介电层30的区段38以及另外的介电层35或具有正的净电荷的介电层30的其余区段39。由此能够实现对介电层30、35的电荷的非常精细地控制的全局或整体补偿。
例如，垂直沟槽中的部分在原子层沉积之前完全地用掩膜部（Maskierung）遮盖，而相邻的其他垂直沟槽完全敞开。这可以通过常规的硬掩膜来实现，但是也可以通过在晶片前侧（主表面）上非一致地沉积碳以形成碳掩膜来实现。现在在未被掩膜化的垂直沟槽上进行原子层沉积通常在薄的起始氧化物上进行，该薄的起始氧化物以化学方式或者以热学方式来产生。此后，碳掩膜或常规的硬掩膜可以进一步被去除。与常规的硬掩膜（例如由沉积的氧化物构成的硬掩膜）相比，碳掩膜在降铝或TMA原子层沉积到敞开的垂直沟槽中之后并且在热氧化之前通过灰化来简单地去除。可能剩余在晶片前侧上的铝对器件特性没有显著影响，因为在半导体表面上的掺杂足够高，以便被铝掺杂物的在大约2.5·1011/cm2的范围中的相对小的绝对表面密度显著影响。
在使碳掩膜灰化之后或在去除硬掩膜之后通常进行热的进一步氧化（aufoxidation）。在该过程结束时，氧化区相继地生长并且因此使该或所述最初的垂直沟槽封闭。但是，氧化物中的可能剩余的被掩埋的缩孔和/或必要时剩余的被掩埋的接缝线（英语为“seamline”）并不妨碍器件功能。在水平方向上，接缝线的厚度足够小，通常小于数纳米，使得并未使积累显著地降低，即不使到通电阻劣化，并且在垂直方向上，在垂直沟槽的通常大于50的高的长宽比的情况下并未使截止特性劣化，因为在接缝线中不会进行雪崩状的电离。
通常至少进一步氧化的结束在例如1150℃到1250℃的范围中的高温的情况下进行。由此，可以减小或者甚至完全阻止晶片弯曲，因为氧化物在这些高温的情况下足够软并且因此可以使彼此碰到的氧化物表面无应力地彼此融合。
在其他实施形式中，针对进一步氧化采用了湿氧化和/或湿氧化和干氧化的顺序序列。湿氧化可由于在高温情况下的较低的粘性而良好地与类似的层均匀性和层质量的干氧化组合。
根据另一实施形式，通过另一原子层沉积有针对性地将其他正固定电荷并入到其他介电层35或具有正的净电荷的介电层30的剩余区段中。例如，正的净电荷可以通过以铯掺杂来调节。这能够实现更为精细的电荷补偿。此外，具有提高的负氧化物电荷的区域（例如作为Al掺杂的氧化硅）、具有提高的正氧化物电荷的区域（例如作为Cs掺杂的氧化硅）以及不带有针对地借助掺杂影响净电荷的区域（例如作为未掺杂的热氧化物）在半导体器件中（例如在不同的垂直沟槽中或者沟槽区段中）被集成。为了进行制造，在此需要附加的相对应的掩膜化。进一步氧化在此也可以在共同的过程中进行。
空间上相对的表达、诸如“在…下”、“在…之下”、“较下部”、“在...之上”、“较上部”等等被用于更为简洁的描述，以便阐述一个元件相对于第二元件的定位。除了与附图中所示的定向不同的定向之外，这些表达应包括器件的各种定向。此外，也可以使用诸如“第一”、“第二”等等的表达用于描述不同的元件、区、部分等并且同样不应是限制性的。在整个描述中，相同的表达涉及相同的元件。
如表达“带有”、“包含”、“包括”等等在这一点上所使用的那样，他们是具有开集的表达，这些表达表明所说明的元件或者特征的存在，但并不排除附加的元件或特征。冠词“一”、“一个”和“该”应该包含复数以及单数，只要上下文并未明确地另有说明。
在考虑到变形方案和应用的上述范围的情况下应理解的是，本发明并不受前面的描述限制，也不受随附的附图限制。相反，本发明仅仅受随后的权利要求书及其法律等同物的限制。

Claims (16)

1.一种用于防止半导体器件（100，107，200，201，250，300，400，401，402，403）电特征劣化的方法，该方法包括：
提供半导体器件（100，107，200，201，207，250，300，400，401，402，403），所述半导体器件（100，107，200，201，207，250，300，400，401，402，403）包括第一半导体区（1）和带电的电介质层（30，31，32，33），所述第一半导体区（1）和带电的电介质层（30，31，32，33）形成电介质-半导体界面（25），其中第一半导体区（1）包括第一电荷类型的多数载流子，而带电的电介质层（30，31，32，33）包括带电的第一介电区段（80）和带电的第二介电区段（30），其中带电的第二介电区段（30）包括第一电荷类型的固定电荷，其中带电的第一介电区段（80）包括第一最大的单位面积载流子密度，带电的第二介电区段（30）包括固定电荷的第二最大的单位面积载流子密度，所述第二最大的单位面积载流子密度大于第一最大的单位面积载流子密度；以及
配置固定电荷的单位面积载流子密度，使得带电的电介质层（30，31，32，33）不受并入在第一半导体区中生成的热的多数载流子的影响，
其中，固定电荷的单位面积载流子密度逐级地或者连续地沿着在带电的电介质层（30，31，32，33）中的路径变化，其中该路径平行于电介质-半导体界面（25）走向。
2.根据权利要求1所述的方法，此外还包括提供所述半导体器件（100，107，200，201，207，250，300，400，401，402，403），其中带电的电介质层（30，31，32，33）沿着通过第一半导体区（1）形成的漂移区来布置。
3.根据权利要求1所述的方法，此外还包括提供所述半导体器件（100，107，200，201，207，250，300，400，401，402，403），其中带电的电介质层（30，31，32，33）形成场电介质层的至少一部分，所述场电介质层使场板（10，12）与第一半导体区（1）绝缘。
4.根据权利要求1至3之一所述的方法，其中，带电的电介质层（30，31，32，33）包括固定电荷的最大的单位面积载流子密度，所述最大的单位面积载流子密度大于1011/cm2。
5.一种半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其包括：
半导体本体（40），所述半导体本体（40）包括：
    第一半导体区（1），所述第一半导体区（1）包括第一电荷类型的多数载流子；以及
    电介质区（30，31，32，33），所述电介质区（30，31，32，33）包括带电的第一介电区段（80）和带电的第二介电区段（30），其中带电的第二介电区段（30）包括第一电荷类型的固定电荷，带电的第一介电区段（80）包括第一最大的单位面积载流子密度，带电的第二介电区段（30）包括固定电荷的第二最大的单位面积载流子密度，所述第二最大的单位面积载流子密度大于第一最大的单位面积载流子密度；
其中第一半导体区（1）至少与带电的第二介电区段一起形成绝缘体-半导体界面（25）。
6.根据权利要求5所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，所述半导体晶体管（100，107，200，201，207，250，300，400，401，402，403）是具有通过第一半导体区（1）构造的n型漂移区的场效应功率半导体器件。
7.根据权利要求5或6所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，电介质区（30，31，32，33）被布置在第一半导体区（1）和栅极电极（11）和/或场板（10，12）之间。
8.根据权利要求7所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，栅极电极（11）和/或场板（10，12）被布置在沟槽（60，61，62）中，所述沟槽（60，61，62）延伸到第一半导体区（1）中。
9.根据权利要求7所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，第一半导体区（1）延伸直至半导体本体（40）的主表面（15），并且其中场板（10，12）被布置在主表面（15）上。
10.根据权利要求5或6所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，单位面积载流子密度被配置为使得电介质区（30，31，32，33）相对于在第一半导体区（1）中生成的热的多数载流子而被屏蔽。
11.根据权利要求5或6所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，带电的第二介电区段（30）与在半导体晶体管的雪崩模式下具有最大电子流的区域相邻地来布置。
12.根据权利要求5或6所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，半导体晶体管（100，107，200，201，207，250，300，400，401，402，403）是场效应晶体管，该场效应晶体管此外还包括沟道区（50），并且其中带电的第二介电区段（30）与沟道区（50）相间隔。
13.根据权利要求5或6所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，带电的第二介电区段（30）被构造为包括不同的电介质材料的层（8a，8b，8c）的堆。
14.根据权利要求13所述的半导体晶体管（100，107，200，201，207，250，300，400，401，402，403），其中，堆包括如下层：所述层包括超过7的相对介电常数。
15.一种功率半导体器件（100，107，200，201，207，250，300，400，401，402，403），其包括：
半导体本体（40），所述半导体本体（40）包括：
    有源区（210）和外围区（220），所述有源区（210）和外围区（220）限定了半导体本体的主表面（15）；
    n型的半导体层（1），所述 n型的半导体层（1）被嵌入到半导体本体（40）中并且延伸直至外围区中的主表面（15）；以及
    边缘封闭结构，所述边缘封闭结构被布置在外围区（220）中的主表面（15）上并且包括场板（10，12），所述场板（10，12）相对于半导体本体（40）通过场绝缘的区域（30，31，32，33）绝缘，其中场绝缘的区域（30，31，32，33）包括第一介电区段（80）和带负电的介电区段（30），其中第一介电区段（80）包括负电荷的第一最大的单位面积载流子密度，带负电的介电区段（30）包括负电荷的大于第一最大的单位面积载流子密度的最大的单位面积载流子密度，并且带负电的介电区段（30）被布置在场板（10，12）的边和/或阶梯部处。
16.根据权利要求15所述的功率半导体器件（100，107，200，201，207，250，300，400，401，402，403），其中，带负电的介电区段（30）的单位面积载流子密度逐级地或者连续地向边缘封闭结构的外部边缘减小。
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