DE102011011861A1 - Halbleiterchipgehäuseanordnung und Herstellungsverfahren - Google Patents

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Abstract

Der Chip (1) ist auf einander gegenüberliegenden Hauptseiten mit elektrischen Anschlusskontaktflächen (2, 3) versehen und an einem Leiterrahmen (5, 6) montiert. In einem unteren Kontakt (11) ist eine untere Anschlusskontaktfläche (2) des Chips mit einem unteren Teil (5) des Leiterrahmens elektrisch leitend verbunden, und in einem oberen Kontakt (12) ist eine obere Anschlusskontaktfläche (3) des Chips mit einem von dem unteren Teil getrennten oberen Teil (6) des Leiterrahmens elektrisch leitend verbunden. Eine Verkapselung (7) kann anschließend durch Einspritzen der Anordnung in eine Vergussmasse gebildet werden.

Description

  • Die vorliegende Erfindung betrifft eine Gehäuseform für einen Halbleiterchip, insbesondere ein LED-Package mit einer Vergussmasse, und ein zugehöriges Herstellungsverfahren.
  • Es existiert bereits eine Vielzahl von Gehäuseformen für Halbleiterchips, bei denen der Chip auf einem Leiterrahmen (leadframe) montiert wird und die elektrischen Anschlusskontakte des Chips mittels so genannter Bonddrähte mit den zugehörigen Leitern des Leiterrahmens verbunden werden. Diese Anordnung wird in eine Vergussmasse oder Pressmasse eingegossen oder eingespritzt. Die Enden der Leiter bleiben frei und bilden Anschlussflächen für den externen elektrischen Anschluss.
  • Die Anschlusskontaktflächen eines Chips sind gewöhnlich alle auf derselben Hauptseite des Chips angeordnet. Statt dessen kann mindestens eine Anschlusskontaktfläche auf der Rückseite, die üblicherweise durch die Unterseite eines Halbleitersubstrates gebildet wird, angeordnet und dort mit einer durch den Chip führenden leitenden Verbindung kontaktiert sein. Anschlusskontakte auf einander gegenüberliegenden Hauptseiten eines Chips werden vor allem beim Stapeln von Halbleiterchips zur dreidimensionalen Integration verwendet.
  • In der DE 10 2006 035 876 A1 ist ein Chip-Modul mit einem Gehäuse beschrieben, bei dem eine Anzahl elektrischer Leiter, welche außerhalb des Gehäuses eine entsprechende Anzahl Anschluss-Pins aufweisen und innerhalb des Gehäuses elektrische Anschlussflächen aufweisen, und ein Wärmeleiter, welcher außerhalb des Gehäuses einen Anschluss-Pin aufweist und innerhalb des Gehäuses eine thermische Anschlussfläche aufweist, vorhanden sind. Der Chip ist mit einer seiner Hauptflächen mit der thermischen Anschlussfläche verbunden, und die elektrischen Anschlüsse des Chips sind mittels Bonddrähten mit den elektrischen Anschlussflächen verbunden.
  • Aufgabe der Erfindung ist es, eine kostengünstig herstellbare, mechanisch stabile und kompakte Gehäuseform für Halbleiterchips und ein zugehöriges Herstellungsverfahren anzugeben.
  • Diese Aufgabe wird mit dem Halbleiterchipgehäuse mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Herstellungsverfahren mit den Merkmalen des Anspruchs 9 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • In der folgenden Beschreibung und in den Ansprüchen werden zur Unterscheidung der beschriebenen Komponenten die Attribute „unter” und „ober” verwendet. Es soll hiermit keine Beschränkung hinsichtlich der räumlichen Ausrichtung der Halbleiterchipgehäuseanordnung oder deren Komponenten zum Ausdruck gebracht werden. In diesem Sinne befinden sich die „unteren” Komponenten beziehungsweise die „oberen” Komponenten jeweils an, auf oder über derselben Hauptseite des Halbleiterchips. Die Bezeichnungen sind so gewählt, dass die „unteren” Komponenten und die „oberen” Komponenten in den beigefügten Figuren entsprechend jeweils unten beziehungsweise oben wiedergegeben sind.
  • Die Halbleiterchipgehäuseanordnung weist einen Chip auf, der mit elektrischen Anschlusskontaktflächen versehen ist, zu denen mindestens eine untere Anschlusskontaktfläche und eine obere Anschlusskontaktfläche gehören. Die obere Anschlusskontaktfläche ist auf einer der unteren Anschlusskontaktfläche gegenüberliegenden Oberseite des Chips angeordnet. Der Chip ist an einem Leiterrahmen montiert, der einen unteren Teil und einen davon elektrisch getrennten oberen Teil aufweist. In einem unteren Kontakt ist die untere Anschlusskontaktfläche des Chips mit dem unteren Teil des Leiterrahmens elektrisch leitend verbunden, und in einem oberen Kontakt ist die obere Anschlusskontaktfläche des Chips mit dem oberen Teil des Leiterrahmens elektrisch leitend verbunden.
  • Bei einem Ausführungsbeispiel der Halbleiterchipgehäuseanordnung weist der untere Teil des Leiterrahmens auf einer dem unteren Kontakt gegenüberliegenden Seite eine Kontaktfläche auf.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung ist ein Anteil des Leiterrahmens in einer Verkapselung aus einer Vergussmasse angeordnet, und die Kontaktfläche ist von der Verkapselung frei.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung ist ein Anteil des Leiterrahmens in einer Verkapselung aus einer Vergussmasse angeordnet, und die Verkapselung weist über der Oberseite des Chips eine Öffnung auf, so dass zumindest ein Bereich der Oberseite des Chips nicht von der Verkapselung bedeckt ist.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung lässt der obere Teil des Leiterrahmens einen von der Verkapselung nicht bedeckten Bereich der Oberseite des Chips frei.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung umschließt der obere Teil des Leiterrahmens einen von der Verkapselung nicht bedeckten Bereich der Oberseite des Chips rahmenförmig.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung ist der Chip ein optoelektronisches Bauelement, und die Öffnung der Verkapselung ist für Eintritt oder Austritt von elektromagnetischer Strahlung vorgesehen.
  • Bei einem weiteren Ausführungsbeispiel der Halbleiterchipgehäuseanordnung entspricht eine senkrecht zu den Anschlusskontaktflächen gemessene vertikale Abmessung der Verkapselung der Summe der Dicken des Chips, des unteren Teils des Leiterrahmens und des oberen Teils des Leiterrahmens.
  • Bei dem Verfahren zur Herstellung einer solchen Halbleiterchipgehäuseanordnung wird zunächst ein Chip bereitgestellt, der mit mindestens einer unteren Anschlusskontaktfläche und einer oberen Anschlusskontaktfläche für elektrischen Anschluss versehen ist, wobei die obere Anschlusskontaktfläche auf einer der unteren Anschlusskontaktfläche gegenüberliegenden Oberseite des Chips angeordnet ist. Außerdem wird ein Leiterrahmen bereitgestellt, der einen unteren Teil und einen davon getrennten oberen Teil aufweist. Ein elektrisch. leitender unterer Kontakt wird zwischen der unteren Anschlusskontaktfläche des Chips und dem unteren Teil des Leiterrahmens hergestellt, und ein elektrisch leitender oberer Kontakt wird zwischen der oberen Anschlusskontaktfläche des Chips und dem oberen Teil des Leiterrahmens hergestellt.
  • Bei einem Ausführungsbeispiel des Herstellungsverfahrens wird eine Verkapselung hergestellt, indem der Leiterrahmen mit einer Vergussmasse versehen wird. Ein Bereich der Oberseite des Chips oder eine Kontaktfläche auf dem unteren Teil des Leiterrahmens kann hierbei frei gelassen werden. Die Kontaktfläche kann insbesondere auf der von dem Chip und von dem unteren Kontakt abgewandten Seite des unteren Teils des Leiterrahmens vorgesehen werden.
  • Bei einem weiteren Ausführungsbeispiel des Herstellungsverfahrens werden sowohl ein Bereich der Oberseite des Chips als auch eine Kontaktfläche auf dem unteren Teil des Leiterrahmens frei gelassen. Auch bei diesem weiteren Ausführungsbeispiel kann die Kontaktfläche insbesondere auf der von dem Chip und von dem unteren Kontakt abgewandten Seite des unteren Teils des Leiterrahmens vorgesehen werden.
  • Es folgt eine genauere Beschreibung von Beispielen der Halbleiterchipgehäuseanordnung und des Herstellungsverfahrens anhand der beigefügten Figuren.
  • 1 zeigt eine schematische Darstellung eines Ausführungsbeispiels der Halbleiterchipgehäuseanordnung im Querschnitt.
  • 2 zeigt eine schematische Darstellung eines weiteren Ausführungsbeispiels in einem Querschnitt gemäß 1.
  • 3 zeigt eine schematische Darstellung eines weiteren Ausführungsbeispiels in einem Querschnitt gemäß 2.
  • 4 zeigt eine schematische Draufsicht auf die Ausführungsbeispiele.
  • Die 1 zeigt einen schematischen Querschnitt durch ein Ausführungsbeispiel der Halbleiterchipgehäuseanordnung. Der Chip 1 ist auf einem unteren Teil 5 des Leiterrahmens angeordnet. Eine untere Anschlusskontaktfläche 2 des Chips 1 ist mittels eines unteren Kontaktes 11 elektrisch leitend mit dem unteren Teil 5 des Leiterrahmens verbunden. An der gegenüberliegenden Oberseite 4 des Chips 1 befindet sich eine obere Anschlusskontaktfläche 3, die mit einem oberen Teil 6 des Leiterrahmens mittels eines oberen Kontaktes 12 elektrisch leitend verbunden ist.
  • Die Oberseite 4 des Chips 1 kann insbesondere eine Hauptseite des Chips 1 sein, an der ein oder mehrere Bauelemente oder Funktionselemente oder Komponenten einer integrierten Schaltung ausgebildet sind. Die gegenüberliegende Hauptseite des Chips 1, die mit der unteren Anschlusskontaktfläche 2 versehen ist, kann zum Beispiel die Rückseite des Chips 1, insbesondere die Unterseite eines Halbleitersubstrates sein.
  • In dem in der 1 dargestellten Ausführungsbeispiel ist ein Anteil des Leiterrahmens 5, 6 in einer Verkapselung 7 angeordnet. Die Verkapselung 7 bildet ein schützendes und mechanisch stabilierendes Gehäuse und ist daher vorzugsweise vorhanden; eine Verkapselung kann aber auch weggelassen sein. Die Verkapselung 7 kann aus einer Vergussmasse oder Pressmasse bestehen, mit der der Leiterrahmen 5, 6 und der Chip 1 zumindest teilweise umgeben sind. Eine derartige Verkapselung 7 ist von Halbleiterchipgehäusen an sich bekannt und kann zum Beispiel mit einem Spritzgussverfahren hergestellt werden.
  • Die für externen elektrischen Anschluss des Chips 1 vorgesehenen Anschlussleiter 9 des Leiterrahmens 5, 6 befinden sich außerhalb der Verkapselung 7 und werden bei der Herstellung der Verkapselung 7 von der Vergussmasse oder Pressmasse frei gehalten. In dem Ausführungsbeispiel gemäß der 1 sind die Unterseiten der Verkapselung 7 und der Anschlussleiter 9 eben und innerhalb derselben Ebene angeordnet, was eine spätere Montage des gehäusten Chips 1 erleichtert. Die Form und die Ausrichtung der Anschlussleiter 9 können aber von den in den Figuren dargestellten Beispielen abweichen. Die Anschlussleiter 9 können beispielsweise mehrfach gebogen oder abgewinkelt sein oder in verschiedene Richtungen weisen.
  • Die Verkapselung 7 kann eine Öffnung 8 aufweisen, in der die Oberseite 4 des Chips 1 zumindest bereichsweise frei ist. Wenn der obere Teil 6 des Leiterrahmens wie in dem Ausführungsbeispiel der 1 im Bereich dieser Öffnung 8 ausgespart ist, bleibt ein entsprechender Bereich der Oberseite 4 des Chips 1 unbedeckt. Falls der Chip 1 ein optoelektronisches Bauelement enthält, kann der freie Bereich der Oberseite 4 für den Eintritt oder Austritt elektromagnetischer Strahlung, insbesondere für Lichteinfall oder Lichtemission, vorgesehen sein. Die beschriebene Halbleiterchipgehäuseanordnung ist daher besonders für optoelektronische Bauelemente wie zum Beispiel lichtemittierende Dioden (LED) geeignet.
  • In der 1 ist eine vertikale Abmessung D der Verkapselung 7 senkrecht zu der von dem Chip 1 eingenommenen Ebene und senkrecht zu dessen Anschlusskontaktflächen 2, 3 eingezeichnet. Diese Abmessung D ist in dem Ausführungsbeispiel der 1 größer als die Summe der Dicken des Chips 1, des unteren Teils 5 des Leiterrahmens und des oberen Teils 6 des Leiterrahmens. Die Abmessung D reicht von der Unterseite der Anschlussleiter 9 bis über den oberen Teil 6 des Leiterrahmens hinaus. Die Verkapselung 7 bedeckt somit teilweise auch die Oberseite des oberen Teils 6 des Leiterrahmens, und die Öffnung 8 der Verkapselung 7 ist tiefer als die Dicke des oberen Teils 6 des Leiterrahmens.
  • Die 2 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt gemäß der 1. Bei dem weiteren Ausführungsbeispiel ist die vertikale Abmessung D geringer als bei dem Ausführungsbeispiel gemäß der 1. Die Unterseite der Verkapselung 7 schließt an die von dem Chip 1 abgewandte Unterseite des unteren Teils 5 des Leiterrahmens an, so dass der untere Teil 5 des Leiterrahmens eine freie Kontaktfläche 10 aufweist, die nicht von der Verkapselung 7 bedeckt ist. Diese Kontaktfläche 10 kann zum Beispiel dazu verwendet werden, den unteren Teil 5 des Leiterrahmens thermisch leitend mit einer Wärmesenke zu verbinden. Die Verkapselung 7 überragt hier ähnlich wie bei dem Ausführungsbeispiel gemäß der 1 den oberen Teil 6 des Leiterrahmens.
  • Die 3 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt gemäß der 1 oder 2. Im Vergleich zu dem Ausführungsbeispiel der 2 ist die senkrecht zu den Anschlusskontaktflächen 2, 3 gemessene vertikale Abmessung D bei dem Ausführungsbeispiel der 3 noch geringer und entspricht der Summe der Dicken des Chips 1, des unteren Teils 5 des Leiterrahmens und des oberen Teils 6 des Leiterrahmens. Das weitere Ausführungsbeispiel gemäß der 3 ist somit besonders dünn und erfüllt eine Anforderung kompaktester Abmessungen. Außerdem besitzt der untere Teil 5 des Leiterrahmens eine nach außen freie Kontaktfläche 10, die die Verbindung mit einer Wärmesenke erlaubt. Die mechanische Stabilität wird bei diesem Ausführungsbeispiel hauptsächlich durch die Dicke des Leiterrahmens 5, 6 bestimmt. Die Dicke des Leiterrahmens 5, 6 ist daher vorzugsweise an die vorgesehene mechanische Beanspruchung des Chipgehäuses angepasst.
  • Die 4 zeigt eine Draufsicht auf typische Ausführungsbeispiele der Halbleiterchipgehäuseanordnung. Darin ist erkennbar, dass die Anschlussleiter 9 von der Verkapselung 7 frei gehalten sind. Der obere Teil 6 des Leiterrahmens ist im Bereich der Öffnung 8 der Verkapselung 7 ausgespart und umgibt eine Bereich der Oberseite 4 des Chips 1 rahmenförmig. Zur Verdeutlichung der Anordnung ist in der 4 ein schmaler überstehender Rand der in diesem Beispiel ebenfalls rahmenförmig ausgebildeten oberen Anschlusskontaktfläche 3 eingezeichnet. Statt dessen kann die obere Anschlusskontaktfläche 3 vollständig von dem oberen Teil 6 des Leiterrahmens bedeckt sein.
  • Die Aussparung in dem oberen Teil 6 des Leiterrahmens und in der Verkapselung 7 kann insbesondere in einer Halbleiterchipgehäuseanordnung mit einem optoelektronischen Chip 1 dafür vorgesehen sein, einen Eintritt oder Austritt von Strahlung zu ermöglichen. Die Aussparung kann wie dargestellt rechteckig sein oder statt dessen eine beliebige andere geometrische Form aufweisen. Beispielsweise bei einer LED kann die Leuchtfläche des Chips 1 durch die geometrische Form der Aussparung wie gewünscht gestaltet sein.
  • Die beschriebene Halbleiterchipgehäuseanordnung kann hergestellt werden, indem die Anschlusskontaktflächen 2, 3 des Chips 1 auf dem unteren Teil 5 beziehungsweise auf dem davon getrennten oberen Teil 6 des Leiterrahmens angeordnet werden und jeweils eine dauerhafte elektrisch leitende Verbindung hergestellt wird. Die Anschlusskontaktflächen 2, 3 des Chips 1 werden hierbei direkt, das heißt, ohne wesentlichen räumlichen Abstand, auf zugehörigen Anschlussbereichen des betreffenden Teils 5, 6 des Leiterrahmens angeordnet. Die Anordnung der Anschlusskontaktflächen 2, 3 des Chips 1 und die Struktur des Leiterrahmens 5, 6 werden zu diesem Zweck aneinander angepasst.
  • Die elektrischen Verbindungen werden direkt durch Kontakte 11, 12 gebildet, ohne dass elektrisch leitende Verbindungen nach Art von Leiterbahnen oder Bonddrähten, die räumliche Abstände überbrücken, zwischen den Anschlusskontaktflächen 2, 3 und dem Leiterrahmen 5, 6 angebracht werden. Die elektrisch leitende Verbindung kann zum Beispiel durch Löten hergestellt werden. Das hierfür verwendete Lotmaterial ist elektrisch leitend und bildet unmittelbar die Kontakte 11, 12.
  • Erst nach dem elektrischen Verbinden des Chips 1 mit den Teilen 5, 6 des Leiterrahmens wird die Anordnung nach Bedarf in eine Vergussmasse oder Pressmasse eingegossen oder eingespritzt, so dass eine Verkapselung 7 gebildet wird. Die Chipgehäuse können auf kostengünstige Weise durch Stanzen vereinzelt werden.
  • Mit der beschriebenen Halbleiterchipgehäuseanordnung wird eine im Vergleich zur Verwendung von Bonddrähten bessere mechanische Stabilität erreicht und eine höhere Stromstärke auf den Zuleitungen ermöglicht. Die Gehäuseform kann individuell an die Funktion des Chips angepasst werden und erlaubt insbesondere eine wesentlich flachere Bauform als bei herkömmlichen Chipgehäusen mit Bonddrähten. Das zugehörige Herstellungsverfahren lässt sich mit vergleichsweise geringem Aufwand und daher kostengünstig durchführen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102006035876 A1 [0004]

Claims (10)

  1. Halbleiterchipgehäuseanordnung mit – einem Chip (1), der mit elektrischen Anschlusskontaktflächen (2, 3) versehen ist, – einem Leiterrahmen (5, 6), an dem der Chip (1) montiert ist, und – elektrisch leitenden Verbindungen (11, 12) zwischen den Anschlusskontaktflächen (2, 3) und dem Leiterrahmen (5, 6), dadurch gekennzeichnet, dass – die Anschlusskontaktflächen (2, 3) mindestens eine untere Anschlusskontaktfläche (2) und eine obere Anschlusskontaktfläche (3) umfassen, wobei die obere Anschlusskontaktfläche (3) auf einer der unteren Anschlusskontaktfläche (2) gegenüberliegenden Oberseite (4) des Chips (1) angeordnet ist, – der Leiterrahmen (5, 6) einen unteren Teil (5) und einen davon elektrisch getrennten oberen Teil (6) aufweist, – ein unterer Kontakt (11) vorhanden ist, in dem die untere Anschlusskontaktfläche (2) des Chips (1) mit dem unteren Teil (5) des Leiterrahmens elektrisch leitend verbunden ist, und – ein oberer Kontakt (12) vorhanden ist, in dem die obere Anschlusskontaktfläche (3) des Chips (1) mit dem oberen Teil (6) des Leiterrahmens elektrisch leitend verbunden ist.
  2. Halbleiterchipgehäuseanordnung nach Anspruch 1, bei der der untere Teil (5) des Leiterrahmens auf einer dem unteren Kontakt (11) gegenüberliegenden Seite eine Kontaktfläche (10) aufweist.
  3. Halbleiterchipgehäuseanordnung nach Anspruch 2, bei der ein Anteil des Leiterrahmens (5, 6) in einer Verkapselung (7) aus einer Vergussmasse angeordnet ist und die Kontaktfläche (10) von der Verkapselung (7) frei ist.
  4. Halbleiterchipgehäuseanordnung nach einem der Ansprüche 1 bis 3, bei der ein Anteil des Leiterrahmens (5, 6) in einer Verkapselung (7) aus einer Vergussmasse angeordnet ist und die Verkapselung (7) über der Oberseite (4) des Chips (1) eine Öffnung (8) aufweist, so dass zumindest ein Bereich der Oberseite (4) des Chips (1) nicht von der Verkapselung (7) bedeckt ist.
  5. Halbleiterchipgehäuseanordnung nach Anspruch 4, bei der der obere Teil (6) des Leiterrahmens einen von der Verkapselung (7) nicht bedeckten Bereich der Oberseite (4) des Chips (1) frei lässt.
  6. Halbleiterchipgehäuseanordnung nach Anspruch 4, bei der der obere Teil (6) des Leiterrahmens einen von der Verkapselung (7) nicht bedeckten Bereich der Oberseite (4) des Chips (1) rahmenförmig umschließt.
  7. Halbleiterchipgehäuseanordnung nach einem der Ansprüche 4 bis 6, bei der der Chip (1) ein optoelektronisches Bauelement ist und die Öffnung (8) der Verkapselung (7) für Eintritt oder Austritt von elektromagnetischer Strahlung vorgesehen ist.
  8. Halbleiterchipgehäuseanordnung nach einem der Ansprüche 3 bis 7, bei der die Verkapselung (7) eine senkrecht zu den Anschlusskontaktflächen (2, 3) gemessene vertikale Abmessung (D) aufweist, die der Summe der Dicken des Chips (1), des unteren Teils (5) und des oberen Teils (6) des Leiterrahmens entspricht.
  9. Verfahren zur Herstellung einer Halbleiterchipgehäuseanordnung, bei dem – ein Chip (1) bereitgestellt wird, der mit mindestens einer unteren Anschlusskontaktfläche (2) und einer oberen Anschlusskontaktfläche (3) für elektrischen Anschluss versehen ist, wobei die obere Anschlusskontaktfläche (3) auf einer der unteren Anschlusskontaktfläche (2) gegenüberliegenden Oberseite (4) des Chips (1) angeordnet ist, – ein Leiterrahmen (5, 6) bereitgestellt wird, der einen unteren Teil (5) und einen davon getrennten oberen Teil (6) aufweist, – ein elektrisch leitender unterer Kontakt (11) zwischen der unteren Anschlusskontaktfläche (2) des Chips (1) und dem unteren Teil (5) des Leiterrahmens hergestellt wird und – ein elektrisch leitender oberer Kontakt (12) zwischen der oberen Anschlusskontaktfläche (3) des Chips (1) und dem oberen Teil (6) des Leiterrahmens hergestellt wird.
  10. Verfahren nach Anspruch 9, bei dem eine Verkapselung (7) hergestellt wird, indem der Leiterrahmen (5, 6) mit einer Vergussmasse versehen wird, und ein Bereich der Oberseite (4) des Chips oder eine Kontaktfläche (10) auf dem unteren Teil (5) des Leiterrahmens oder sowohl ein Bereich der Oberseite (4) des Chips als auch eine Kontaktfläche (10) auf dem unteren Teil (5) des Leiterrahmens frei gelassen wird oder werden.
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