DE102009055264A1 - Digitale Fehlererfassungsschaltung und Verfahren - Google Patents

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Abstract

Einige Ausführungsbeispiele zeigen eine digitale Fehlererfassungsschaltung mit einer Eingangsschaltung, die einen Eingang und zumindest einen Ausgang aufweist, wobei ein erster Signalzustand an dem Eingang einen vorbestimmten Signalzustand an dem Ausgang bewirkt und ein zweiter Signalzustand an dem Eingang den Ausgang schwebend lässt. Zudem kann die digitale Fehlererfassungsschaltung eine Signalleitung mit einem Signalleitungseingang und einem Signalleitungsausgang, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung gekoppelt ist, und ferner eine Halteschaltung aufweisen, die mit dem Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die Signalleitung bei dem vorbestimmten Signalzustand zu halten, nachdem der Signalzustand an dem Eingang sich von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat. Die digitale Fehlererfassungsschaltung kann ferner zumindest eine Fehlerdetektorzelle aufweisen, die mit der Signalleitung zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und die konfiguriert ist, um den Zustand der Signalleitung, der sonst durch die Halteschaltung gehalten wird, ansprechend auf einen Fehler zu ändern.

Description

  • Um Informationen hinsichtlich der Funktionsfähigkeit einer integrierten Schaltung (IS, engl. IC = integrated circuit) zu erhalten oder um gespeicherte Daten oder ein Signal an einer integrierten Schaltung zu verändern, können integrierte Schaltungen das Ziel eines Manipulationsversuchs oder eines externen Angriffs sein. Ein derartiger Angriff auf eine integrierte Schaltung kann mittels ionisierender Strahlung oder der Verwendung von Fluktuationen einer Versorgungsspannung der integrierten Schaltung durchgeführt werden. Eine Manipulation oder ein Angriff kann auch durch ein Sondieren eines Signals oder Zwingen eines Signals auf die integrierte Schaltung durchgeführt werden. Eine derartige Manipulation oder ein derartiger Angriff kann beispielsweise für sicherheitsrelevante integrierte Schaltungen ernst sein, z. B. für Smartcards etc. Im Allgemeinen können alle Arten integrierter Schaltungen das Ziel eines Angriffs oder eines Manipulationsversuchs sein. Eine integrierte Schaltung kann gegen eine unerwünschte Manipulation, Analyseangriffe oder allgemeine Fehler durch unterschiedliche Einrichtungen geschützt werden.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine digitale Fehlererfassungsschaltung, eine integrierte Schaltung und ein Verfahren zum Erfassen eines Fehlers unter Verwendung einer digitalen Fehlererfassungsschaltung mit verbesserten Charakteristika zu schaffen.
  • Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
  • Einige Ausführungsbeispiele beziehen sich auf eine digitale Fehlererfassungsschaltung und ein Verfahren zum Erfassen eines Fehlers an einer integrierten Schaltung mit einer derartigen digitalen Fehlererfassungsschaltung.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine schematische Darstellung einer digitalen Fehlererfassungsschaltung gemäß einigen Ausführungsbeispielen;
  • 2 ein Schema einer effizienten digitalen n-Kanal-Fehlererfassungsschaltung gemäß einem anderen Ausführungsbeispiel;
  • 3 ein Schema einer digitalen n-Kanal-Fehlererfassungsschaltung mit einem Testsignaleingang gemäß einem anderen Ausführungsbeispiel;
  • 4 ein Schema einer digitalen Fehlererfassungsschaltung mit einem Testsignaleingang, einer Signalleitung und einer weiteren Signalleitung gemäß einem anderen Ausführungsbeispiel;
  • 5 ein Schema einer digitalen Fehlererfassungsschaltung mit einem Testsignaleingang und zwei Signalleitungen;
  • 6 ein Schema einer digitalen Fehlererfassungsschaltung mit einer unterschiedlichen Halteschaltung gemäß einem anderen Ausführungsbeispiel;
  • 7 ein Schema einer digitalen Fehlererfassungsschaltung gemäß einem anderen Ausführungsbeispiel;
  • 8 ein schematisches Layout einer integrierten Schaltung mit einer digitalen Fehlererfassungsschaltung gemäß einem Ausführungsbeispiel;
  • 9 ein weiteres schematisches Layout einer integrierten Schaltung mit einer digitalen Fehlererfassungsschaltung gemäß einem anderen Ausführungsbeispiel;
  • 10 ein weiteres schematisches Layout einer integrierten Schaltung mit einer digitalen Fehlererfassungsschaltung gemäß einem Ausführungsbeispiel; und
  • 11 ein Flussdiagramm für ein Verfahren zum Erfassen eines Fehlen mit einer digitalen Fehlererfassungsschaltung gemäß einem Ausführungsbeispiel.
  • 1 stellt ein schematisches Blockdiagramm einer digitalen Fehlererfassungsschaltung 100 dar. Die digitale Fehlererfassungsschaltung 100 weist eine Eingangsschaltung 10 mit einem Eingang 12 und zumindest einem Ausgang 14a auf. Ein erster Signalzustand, der an dem Eingang 12 anliegen kann, kann einen vorbestimmten Signalzustand an dem Ausgang 14a bewirken. Ein zweiter Signalzustand, der an dem Eingang anliegen kann, lässt den Ausgang 14a schwebend (floatend). Die digitale Fehlererfassungsschaltung 100 kann ferner eine Signalleitung 15 aufweisen, die einen Signalleitungseingang 14b und einen Signalleitungsausgang 9 aufweist. Der Signalleitungseingang 14b ist mit dem Ausgang 14a der Eingangsschaltung 10 gekoppelt. Zudem kann die digitale Fehlererfassungsschaltung eine Halteschaltung 20 (keeper circuit) aufweisen, die mit der Signalleitung 15 gekoppelt ist und die konfiguriert ist, um die Signalleitung 15 auf dem vorbestimmten Signalzustand zu halten, nachdem sich der Signalzustand an dem Eingang 12 von dem ersten zu dem zweiten Signalzustand geändert hat. Zumindest eine Fehlerdetektorzelle 30 der digitalen Fehlererfassungsschaltung 100 ist mit der Signalleitung 15 zwischen dem Signalleitungseingang 14b und dem Signalleitungsausgang 9 gekoppelt. Die Fehlerdetektorzelle 30 kann konfiguriert sein, um den Zustand der Signalleitung 15, der durch die Halteschaltung 20 gehalten wird, ansprechend auf einen Fehler zu ändern. Ein derartiger Fehler kann auf einen (externen) Angriff hin vorliegen.
  • Bei Ausführungsbeispielen kann die digitale Fehlererfassungsschaltung 100 eine Mehrzahl von Fehlerdetektorzellen 30 aufweisen, die mit der Signalleitung 15 gekoppelt sind. Selbst bei einer Mehrzahl von Fehlerdetektorzellen können eine einzige Eingangsschaltung 10 und eine einzige Halteschaltung 20 ausreichend sein, um die korrekte Funktionalität der digitalen Fehlererfassungsschaltung 100 sicherzustellen. An dem Front-End bzw. eingangsseitig kann eine einzige Eingangsschaltung 10 ausreichend sein, um den Ausgang 14a und damit die Signalleitung 15, die mit der Mehrzahl von Fehlerdetektorzellen gekoppelt ist, auf einen vorbestimmten Signalzustand zu setzen, und an dem Back-End bzw. ausgangsseitig kann eine einzige Halteschaltung 20 ausreichend sein, um die Signalleitung bei dem vorbestimmten Signal zu halten. Somit kann die digitale Fehlererfassungsschaltung eine geringe Anzahl von Schaltungselementen oder Schaltungsbauelementen bzw. Schaltungsvorrichtungen aufweisen und daher können Flächenanforderungen an einem Chip verringert sein. Da der vorbestimmte Signalzustand an der Signalleitung durch die Eingangsschaltung gesetzt und durch die Halteschaltung gehalten wird, können die Fehlerdetektorzellen, verglichen mit Fehlerdetektorzellen mit integrierter Eingangsschaltung und Halteschaltung, mit einer geringen Anzahl von z. B. Transistoren realisiert werden. Dies bedeutet, dass die digitale Fehlererfassungsschaltung 100 in Bezug auf eine Flächenanforderung und die Anzahl von Schaltungselementen, z. B. Transistoren, die nötig sind, um die digitale Fehlererfassungsschaltung zu realisieren, effizient sein kann. Eine derartige digitale Fehlererfassungsschaltung kann einen hohen Fehler- oder Störungserfassungspegel aufweisen.
  • Eine digitale Fehlererfassungsschaltung 100 kann mit wenigen Schaltelementen und daher mit geringem Flächenverbrauch und mit wenigen Schaltungselementen, beispielsweise Transistoren, pro geschützter Halbleiterfläche realisiert werden. Folglich kann eine digitale Fehlererfassungsschaltung mit geringen Kosten und gleichzeitig mit hoher Fehler- oder Angriffserfassungsrate realisiert werden. Eine derartige digitale Angriffserfassungsschaltung kann daher auch ein „effizienter digitaler Fehlerangriffsdetektor” (eDFAD, efficient digital fault attack detector) genannt werden.
  • Bei einigen Ausführungsbeispielen werden digitale Schaltungen als Detektoren zum Erfassen eines Fehlers bei einer integrierten Schaltung verwendet. Eine derartige Störung kann beispielsweise durch einen Fehler der integrierten Schaltung, eine Manipulation oder einen Angriff auf die integrierte Schaltung bewirkt sein. Diese digitalen Schaltungen oder Fehlerdetektorzellen können einerseits beispielsweise für die Wirkung ionisierender Strahlung oder Fluktuationen einer Versorgungsspannung der integrierten Schaltung, z. B. VDD–VSS, empfindlich sein. Hierin kann VDD eine höhere Versorgungsspannung und VSS eine niedrigere Versorgungsspannung der integrierten Schaltung sein. Jedoch kann die Fehlerdetektorschaltung den empfindlichsten Angriffszielen ähnlich sein. Dies bedeutet, dass die digitale Fehlererfassungsschaltung einer regulären digitalen Schaltung, die das Ziel eines Angriffs sein kann und die für derartige Angriffe hochempfindlich sein kann, so ähnlich wie möglich gebildet sein kann. Derartige „digitale Detektoren”, die Teilschaltungen einer integrierten Schaltung sein können, können eine höhere Empfindlichkeit auf einen Angriff als die empfindlichsten Ziele eines Angriffs aufweisen. Ein derartiges Ziel kann beispielsweise eine SRAM-Zelle mit sechs Transistoren (SRAM = static random access memory = statischer Direktzugriffsspeicher) oder eine andere Schaltungsanordnung mit beispielsweise einer Speicherfunktionalität sein. Eine derartige Schaltungsanordnung kann beispielsweise in einer statischen CMOS-Schaltungsanordnungstechnologie (CMOS = complementary metal Oxide semiconductor = Komplementär-Metalloxid-Halbleiter) realisiert sein.
  • Bei einigen Ausführungsbeispielen einer digitalen Fehlererfassungsschaltung zum Erfassen eines Angriffs mit ionisierender Strahlung kann die gleiche physikalische Wirkung zum Erfassen eines derartigen Angriffs ausgenutzt werden wie für den Angriff selbst. Beispielsweise kann die Ladungsträgertrennung oder ein Kurzschluss über pn-Übergänge, die in Sperrrichtung vorgespannt sind, ausgenutzt werden, um einen Angriff zu erfassen, falls diese einer ionisierenden, d. h. Elektronenlochpaare erzeugenden, Strahlung ausgesetzt sind, z. B. Photonen oder Alphapartikeln (α-Partikeln).
  • Das gleiche gilt für Angriffe mittels beabsichtigter Versorgungsspannungsfluktuationen mit dem Ziel, beispielsweise entweder ein gespeichertes Bit in einer Datenspeicherungsschaltung, z. B. einer SRAM-Zelle oder einem Register, zu löschen oder ein Bit zu setzen. Dies kann bei starken Fluktuationen in der Größenordnung der Versorgungsspannungen VDD–VSS möglich sein. Es kann ein weiteres Ziel sein, entscheidende Zeitsteuerungen (Timings) zwischen zwei Registern oder Registerblöcken beispielsweise einer Datenspeicherschaltung zu ändern, so dass die Einrichtungs- oder Haltezeiten für ein empfangenes Register verletzt werden und somit inkorrekte (Berechnungs-)Ergebnisse in diese Register getaktet werden. Dies kann bereits bei moderaten Fluktuationen von VDD–VSS in dem Bereich von einigen hundert Millivolt erreicht werden. Gemäß Ausführungsbeispielen kann eine digitale Fehlererfassungsschaltung die gleiche physikalische Wirkung ausnutzen, um einen Angriff zu erfassen, wie dieselbe durch den Angriff selbst verwendet wird. Gemäß einigen Ausführungsbeispielen kann dies erreicht werden, falls die digitale Fehlererfassungsschaltung den Angriffszielen möglichst ähnlich ist.
  • In 2 ist ein Schema einer derartigen digitalen Fehlererfassungsschaltung 100 gezeigt. Bei diesem Ausführungsbeispiel kann die digitale Fehlererfassungsschaltung 100 auch ein effizienter n-Kanal-Fehlerangriffsdetektor (eNFAD) genannt werden. Die digitale Fehlererfassungsschaltung 100 weist eine Eingangsschaltung 10 mit einem Eingang 12 und zumindest einem Ausgang 14a auf. Zudem weist die digitale Fehlererfassungsschaltung eine Signalleitung 15 auf, wobei der Signalleitungseingang 14b mit dem Ausgang 14a der Eingangsschaltung 10 gekoppelt ist. Wie es in 2 gezeigt ist, weist die digitale Fehlererfassungsschaltung eine Halteschaltung 20 mit einem Ausgang 23 und eine Mehrzahl von Angriffsdetektorzellen 30a, 30b, ... 30j auf. Die Eingangsschaltung 10 kann auch effizientes n-Kanal-Fehlerangriffsdetektor-Frontend (eNFAD-FE, efficient n-channel fault attack detector front end) genannt werden, die Halteschaltung 20 kann ein effizientes n-Kanal-Fehlerangriffsdetektor-Backend (eNFAD-BE, efficient n-channel fault attack detector backend) genannt werden, und die Fehlerdetektorzellen 30a–30j können effizienter n-Kanal-Fehlerangriffsdetektor (eNFAD<0> bis eNFAD<j>) genannt werden.
  • In 2 kann der Eingang 12 der Eingangsschaltung 10 mit den Steuergattern eines p-Kanal-Transistors TP1 und eines n-Kanal-Transistors TN1 gekoppelt sein. Transistoren können im Folgenden als Schalter betrachtet werden, die ein- und ausgeschaltet werden können. Gemäß diesem Ausführungsbeispiel kann die Eingangsschaltung 10 ferner einen Versorgungspotentialausgang 13 aufweisen. Der steuerbare leitfähige Weg oder der Kanal des Transistors TN1 kann zwischen einen ersten Versorgungspotentialanschluss 18 zum Anlegen eines ersten Versorgungspotentials, beispielsweise VSS, und den Versorgungspotentialausgang 13 gekoppelt sein. Der steuerbare leitfähige Weg oder der Kanal des Transistors TP1 kann zwischen einen zweiten Versorgungspotentialanschluss 11 für ein zweites Versorgungspotential VDD und den Ausgang 14a der Eingangsschaltung 10 gekoppelt sein.
  • Falls ein erster Signalzustand – bei diesem Ausführungsbeispiel z. B. eine 0 oder VSS – an dem Eingang 12 anliegt, wird der Schalter TP1 eingeschaltet oder in einen leitfähigen Zustand versetzt, so dass an dem Ausgang 14a ein vorbestimmter Signalzustand gesetzt ist. Bei diesem Ausführungsbeispiel kann es sich bei dem vorbestimmten Signalzustand an dem Ausgang 14a um VDD oder 1 handeln. Falls eine 0 oder VSS an das Gate des n-Kanal-Transistors TN1 angelegt ist, wird der Transistor ausgeschaltet oder in einen nichtleitfähigen Zustand versetzt. Folglich ist der Versorgungspotentialausgang 13 schwebend (floatend). Gemäß diesem Ausführungsbeispiel bewirkt ein erster Signalzustand, der an den Eingang 12 angelegt ist, ein vorbestimmten Signalzustand an dem Ausgang 14a, bei dem es sich bei diesem Ausführungsbeispiel um 1 oder VDD handelt. Da der Ausgang 14a mit dem Signalleitungseingang 14b verbunden ist, ist auch die Signalleitung 15 auf den vorbestimmten Signalzustand gesetzt. Durch Anlegen des zweiten Signalzustands, bei diesem Ausführungsbeispiel einer 1, an den Eingang 12 wird der p-Kanal-Transistor TP1 ausgeschaltet und ist daher der Ausgang 14a schwebend. Im Gegensatz dazu befindet sich der n-Kanal-Transistor TN1 dann in einem leitfähigen Zustand und ist daher das erste Versorgungspotential mit dem Versorgungspotentialausgang 13 gekoppelt. Der Transistor TN1 kann nötig sein, um die Verbindung zwischen den Detektorzellenschaltern TN0<0>, ... TN0<j> der Fehlererfassungszellen 30a–30j und dem ersten Versorgungspotentialanschluss 18 zu unterbrechen, so dass die Signalleitung 15 ohne weiteres in den vorbestimmten Signalzustand versetzt werden kann, falls ein erster Signalzustand an dem Eingang 12 anliegt. Die Detektorzellenschalter TN0<0>, ... TN0<j> sind mit dem schwebenden Versorgungspotentialausgang 13 gekoppelt, der sich bei dem schaltbaren ersten Versorgungspotential sVSS befindet. Das schaltbare erste Versorgungspotential sVSS kann dem ersten Versorgungspotential entsprechen, aber kann in Abhängigkeit von dem Zustand des Transistors TN1 ein- oder ausgeschaltet werden.
  • Bei einigen Ausführungsbeispielen weist die Eingangsschaltung 10 einen ersten Schalter auf, beispielsweise den Transistor TP1, der den Signalleitungseingang 14b mit einem zweiten Versorgungspotential VDD verbindet, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung 10 anliegt. Der erste Schalter trennt den Signalleitungseingang 14b von dem zweiten Versorgungspotential, falls der zweite Signalzustand an dem Eingang 12 anliegt. Falls der erste Signalzustand an dem Eingang der Eingangsschaltung anliegt, trennt ein zweiter Schalter, beispielsweise der Transistor TN1, den Versorgungspotentialausgang 13, der sich auf dem schaltbaren ersten Versorgungspotential sVSS befindet, und somit die Fehlerdetektorzelle, die mit dem Versorgungspotentialausgang 13 gekoppelt ist, von dem ersten Versorgungspotential VSS. Falls der zweite Signalzustand an dem Eingang der Eingangsschaltung anliegt, sind die Fehlerdetektorzellen über den leitenden Schalter TN1 mit dem ersten Versorgungspotential gekoppelt.
  • In 2 ist der Signalleitungseingang 14b mit dem Ausgang 14a der Eingangsschaltung 10 verbunden und daher ist die Signalleitung 15 auf den vorbestimmten Signalzustand gesetzt, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung 10 anliegt. Die Signalleitung 15 ist mit jeder der Fehlerdetektorzellen 30a–30j und mit der Halteschaltung 20 gekoppelt. Eine Fehlerdetektorzelle kann einen Detektorzellenschalter, beispielsweise TN0<0>, aufweisen, der zwischen die Signalleitung 15 und das schaltbare erste Potential sVSS gekoppelt ist. Bei dem Detektorzellenschalter kann es sich um einen Transistor handeln. Die Fehlerdetektorzelle 30a weist beispielsweise einen Transistor TN0<0> als Detektorzellenschalter auf. Der Detektorzellenschalter kann konfiguriert sein, um das schaltbare erste Versorgungspotential sVSS bei Nichtvorhandensein eines Fehlers von der Signalleitung zu trennen und das schaltbare erste Versorgungspotential ansprechend auf einen Fehler zu verbinden.
  • Die Halteschaltung 20 kann einen Halteschaltungsschalter, beispielsweise den p-Kanal-Transistor TP2, aufweisen, der zwischen den Signalleitungsausgang 9 und das zweite Versorgungspotential VDD gekoppelt ist. Der Halteschaltungsschalter TP2 kann konfiguriert sein, um bei Nichtvorhandensein eines Fehlers den Signalleitungsausgang 9 mit dem zweiten Versorgungspotential zu verbinden, um die Signalleitung 15 bei dem vorbestimmten Signalzustand zu halten. Ansprechend auf einen Fehler kann der Halteschaltungsschalter TP2 konfiguriert sein, um die Signalleitung von dem zweiten Versorgungspotential VDD zu trennen. Ein steuerbarer leitfähiger Weg oder Kanal des Halteschaltungsschalters, des Transistors TP2, ist zwischen VDD, d. h. das zweite Versorgungspotential, und die Signalleitung 15 gekoppelt. Der Gate- oder Steueranschluss des p-Kanal-Transistors TP2 ist mit einem Invertierer 22 gekoppelt, der durch die Transistoren TP3 und TN2 gebildet ist. Falls folglich die Signalleitung 15 auf den vorbestimmten Signalzustand derselben – hier 1 – gesetzt ist, liegt an dem Steueranschluss des p-Kanal-Transistors TP2 eine 0 an und ist somit TP2 eingeschaltet. Daher wird die Signalleitung 15 in der Abwesenheit eines Fehlers bei dem vorbestimmten Signalzustand gehalten. Die Halteschaltung 20, die mit der Signalleitung 15 über den Signalleitungsausgang 9 gekoppelt ist, kann konfiguriert sein, um die Signalleitung 15 in dem vorbestimmten Signalzustand zu halten, falls der zweite Signalzustand an dem Eingang anliegt und der Ausgang 14a schwebt (floatet).
  • Der Invertierer 22 weist zwei Transistoren TP3, TN2 eines unterschiedlichen Leitfähigkeitstyps auf. Der steuerbare leitfähige Weg des p-Kanal-Transistors TP3 und der steuerbare leitfähige Weg des n-Kanal-Transistors TN2 des Invertieren 22 können zwischen einen ersten Versorgungspotentialanschluss 18 für ein erstes Versorgungspotential VSS und einen zweiten Versorgungspotentialanschluss 11 für ein zweites Versorgungspotential VDD in Reihe geschaltet sein. Die Steueranschlüsse von TP3 und TN2 sind mit der Signalleitung 15 gekoppelt. Die Halteschaltung 20 kann ferner einen Ausgang 23 für ein Alarm- bzw. Warnsignal oder Ausgangssignal Z aufweisen, das konfiguriert ist, um eine Erfassung eines Fehlers beispielsweise auf eine Manipulation, einen Angriff oder einen Ausfall hin anzuzeigen. Der Ausgang 23 kann zwischen die Kanäle von TP3 und TN2 gekoppelt sein.
  • Gemäß einigen Ausführungsbeispielen kann der Halteschaltungsschalter TP2 mit dem Signalausgang des Invertierers 22 gekoppelt sein.
  • Bei diesem Ausführungsbeispiel weist jede der Fehlerdetektorzellen 30a–30j einen Detektorzellenschalter auf, die Transistoren TN0<0> bis TN0<j>. Jeder Detektorzellenschalter ist zwischen die Signalleitung 15 und das schaltbare erste Versorgungspotential sVSS gekoppelt, wobei der Detektorzellenschalter konfiguriert ist, um das schaltbare erste Versorgungspotential bei Nichtvorhandensein eines Fehlers von der Signalleitung 15 zu trennen und das erste Versorgungspotential ansprechend auf einen Fehler mit der Signalleitung zu verbinden. Die Gates der Transistoren TN0<0> bis TN0<j> sind mit dem Ausgang des Invertierens 22 der Halteschaltung 20 gekoppelt, so dass ein entgegengesetztes Signal des Signalzustands an der Signalleitung 15 an den Gates anliegt. Anders ausgedrückt sind die Steuereingänge der Detektorzellenschalter, beispielsweise die Gates der Transistoren, mit dem Ausgang des Invertierer gekoppelt.
  • Auf einen Fehler hin kann zumindest einer der Detektorzellenschalter TN0<0> bis TN0<j> eingeschaltet oder in einen leitfähigen Zustand geschaltet werden und daher wird der Signalzustand P an der Signalleitung 15 geändert, so dass die Signalleitung 15 auf VSS gesetzt ist. Folglich wird der Halteschaltungsschalter TP2, der mit dem Invertierer 22 gekoppelt ist, ausgeschaltet und wird die Signalleitung 15 nicht mehr auf dem vorbestimmten Zustand derselben, bei diesem Ausführungsbeispiel dem Signalzustand 1 gehalten. Der Signalzustand Z an dem Ausgang 23 wird ebenfalls von 0 zu 1 umgeschaltet, was einen Fehler angibt, beispielsweise auf einen erfolgreichen Angriff hin. Gemäß einem Ausführungsbeispiel ist eine Fehlerdetektorzelle konfiguriert, um den vorbestimmten Signalzustand an der Signalleitung 15 auf einen Fehlerangriff hin zu verändern. Ein derartiger Fehlerangriff kann die Verwendung ionisierender Strahlung, ein Sondieren eines Signals mit einer Sonde, ein Erzwingen eines Signalzustands oder ein Erzeugen von Versorgungsspannungsfluktuationen einsetzen.
  • Ein Transistor oder Schalter in einer Fehlerdetektorzelle kann konfiguriert sein, so dass derselbe in einem leitfähigen Zustand, das bedeutet, falls derselbe eingeschaltet ist, zumindest zehnmal mehr Strom – beispielsweise 20 mal oder 50 mal mehr – als ein Transistor oder Schalter in der Halteschaltung liefert. Dafür kann ein Transistor in der Fehlerdetektorzelle eine unterschiedliche Kanalbreite und/oder eine unterschiedliche Kanallänge als ein Transistor in der Halteschaltung aufweisen. Ein Transistor in der Fehlererfassungszelle kann eine Kanalbreite und/oder eine Kanallänge aufweisen, die konfiguriert ist, um zumindest zehnmal mehr Strom verglichen mit einem Transistor in der Halteschaltung 20 in einem leitfähigen Zustand des Transistors zu liefern. Die Transistoren in der Halteschaltung können konfiguriert sein, um eine Menge an Strom zu liefern, die ausreichend ist, um Leckströme der integrierten Schaltung zu kompensieren, die beispielsweise durch mehrere thermische Prozesse bewirkt sein können. Ein Detektorzellenschalter kann eine Stromleitkapazität aufweisen, die größer als bei einem stromleitenden Schalter des Halteschaltungsschalters ist. Zusätzlich können n-Kanal-Transistoren als Fehlerdetektorschalter verwendet werden, da ein n-Kanal-Transistor eine immanent höhere Stromleitkapazität als ein vergleichbarer p-Kanal-Transistor aufweisen kann.
  • Wie es beispielsweise in 2 gezeigt ist, kann die digitale Fehlererfassungsschaltung 100 eine Halteschaltung 20 umfassen, die einen Invertierer 22 aufweist, der konfiguriert ist, um den entgegengesetzten Signalzustand an der Signalleitung 15 mit einem Steueranschluss oder Steuereingang eines Halteschaltungsschalters TP2 zu koppeln. Dadurch ist die Signalleitung 15 mit den Steuereingängen der Transistoren TP3, TN2 gekoppelt, die den Invertierer 22 bilden. Der Halteschaltungsschalter TP2 ist zwischen das zweite Versorgungspotential VDD und die Signalleitung 15 gekoppelt. Der Halteschaltungsschalter TP2 kann durch den Signalleitungszustand an der Signalleitung 15 zwischen einem leitfähigen Zustand und einem nichtleitfähigen Zustand umgeschaltet werden. Falls die Signalleitung 15 sich in dem vorbestimmten Signalzustand befindet und das zweite Versorgungspotential gleich dem vorbestimmten Signalzustand ist oder demselben entspricht, wird der Halteschaltungsschalter TP2 eingeschaltet und wird der vorbestimmte Signalzustand an der Signalleitung 15 durch die leitfähige Verbindung in dem vorbestimmten Zustand gehalten oder behalten.
  • Jede Fehlerdetektorzelle 30a–30j kann einen Transistor, beispielsweise die n-Kanal-Transistoren TN0<0> bis TN0<j> aufweisen, deren Gates mit dem Ausgang 23 des Invertierers 22 der Halteschaltung 20, und damit mit dem inversen oder entgegengesetzten Signalzustand P an der Signalleitung 15 gekoppelt sein können. Somit ist hin inverser Signalzustand an den Steuereingängen der Transistoren TN0<0> bis TN0<j> mittels des Transistors TP3 und TN2 des Invertierers 22 erreicht. Abhängig von dem Signalzustand an der Signalleitung 15 befindet sich einer der zwei Transistoren TP3 und TN2 in einem leitfähigen Zustand und ist an das jeweilige Versorgungspotential mit den Steuereingängen (Gates) der Transistoren in den Fehlerdetektorzellen gekoppelt. Gemäß diesem Ausführungsbeispiel kann eine Fehlerdetektorzelle einen Transistor aufweisen, wobei der steuerbare leitfähige Weg des Transistors oder Schalters zwischen die Signalleitung 15 und das schaltbare erste Versorgungspotential sVSS gekoppelt ist. Der Steueranschluss des Transistors ist mit der Signalleitung 15 über einen Invertieren 22 gekoppelt, so dass der Transistor durch eine Veränderung des Signalzustands an der Signalleitung 15 zwischen einem nichtleitfähigen Zustand und einem leitfähigen Zustand umschaltbar ist. Falls der Transistor, beispielsweise TN0<0>, sich in einem leitfähigen Zustand befindet, ist die Signalleitung mit dem schaltbaren ersten Versorgungspotential sVSS gekoppelt, falls der Ausgang 14a der Eingangsschaltung 10 schwebend ist. Es ist offensichtlich, dass bei anderen Ausführungsbeispielen bei der effizienten n-Kanal-Fehlerangriffsdetektorschaltung die digitale Fehlerdetektorschaltung 100 in 2 oder 3 durch eine komplementäre Schaltungsstruktur durch Austauschen von n-Kanal-Transistoren und p-Kanal-Transistoren ersetzt werden kann. Somit kann eine p-Kanal-Fehlerangriffsdetektorschaltung realisiert werden. Eine Signalfehlerdetektorzelle kann dann beispielsweise einen einzigen p-Kanal-Transistor aufweisen, dessen Drain dann mit der Signalleitung 15 verbunden ist, und wobei die Signalleitung 15 bei diesem Fall sich bei einem vorbestimmten Signalzustand befinden kann, der dann durch einen „Niedrig-Zustand”, 0 oder VSS gegeben ist. Dieser vorbestimmte Signalzustand kann dann durch eine jeweilige angepasste Halteschaltung 20 stabilisiert werden, die konfiguriert sein kann, um die Signalleitung in dem vorbestimmten „Niedrig-Zustand” zu behalten oder zu halten.
  • In 3 ist ein weiteres Ausführungsbeispiel einer digitalen Fehlererfassungsschaltung 100 gezeigt. Bei diesem Ausführungsbeispiel weist die digitale Fehlererfassungsschaltung einen zusätzlichen Testmoduseingang 25 auf. Ein Testmodussignal T, das an den Testmoduseingang 25 angelegt ist, rauft einen Signalzustand an dem Ausgang 14a der Eingangsschaltung 10 hervor, der einen Fehler angibt. Bei dem in 3 gezeigten Ausführungsbeispiel kann sich ein Testmodussignal T in dem „Hoch-Zustand”, 1 oder VDD befinden, so dass sich der n-Kanal-Transistor TN0 in der Eingangsschaltung 10 in einem leitfähigen Zustand befindet und der Ausgang 14a, und damit die Signalleitung 15 mit dem Signalleitungsausgang 14b derselben, mit dem ersten Versorgungspotential VSS gekoppelt ist. Falls gleichzeitig eine 1 an dem Testmoduseingang 25 anliegt, wird der p-Kanal-Transistor TP20 ausgeschaltet. Damit kann eine Verbindung mit dem zweiten Versorgungspotential VDD unterbrochen werden, und zwar unabhängig von dem Signalzustand, der an dem Eingang 12 anliegt. Dies bedeutet bei diesem Ausführungsbeispiel, dass der Testmoduseingang 25 verglichen mit dem Eingang 12 dominant ist. Unabhängig von dem Signalzustand RN an dem Eingang 12 wird der Alarmzustand bzw. Warnzustand, hier P = 0, dann erreicht, falls ein Testsignalzustand T = 1 an dem Testmoduseingang 25 anliegt.
  • Gemäß anderen Ausführungsbeispielen kann der Eingang 12 der Eingangsschaltung 10 realisiert sein, so dass ein Eingangssignal RN verglichen mit einem Testmoduseingang 25 dominant ist.
  • Falls ein inaktives Testmodussignal, bei diesem Ausführungsbeispiel ein „Niedrig-Zustand” oder VSS, an dem Testmoduseingang 25 anliegt, wird der Transistor TN0 ausgeschaltet und wird der Transistor TP20 eingeschaltet, so dass abhängig von dem Signalzustand, der an dem Eingang 12 anliegt, der Ausgang 14 der Eingangsschaltung 10 auf den vorbestimmten Signalzustand gesetzt werden kann. Dafür muss ein erster Signalzustand, in diesem Fall ein „Niedrig-Zustand” oder VSS, an dem Eingang 12 anliegen, so dass der p-Kanal-Transistor TP1 eingeschaltet ist und der Ausgang 14a mit dem zweiten Versorgungspotential VDD gekoppelt ist. Der Betrieb und die Bezugszeichen der verbleibenden Elemente in 3 sind bereits im Zusammenhang mit der Beschreibung von 2 beschrieben; daher werden diese Elemente hier nicht erneut beschrieben.
  • Durch Anlegen eines Testmodussignals an den Testmoduseingang 25 kann ein so genannter „Lebensdauertest” durchgeführt werden. Ein derartiger Test kann durchgeführt werden, um die korrekte Funktionalität und die korrekte Verdrahtung zwischen den unterschiedlichen Teilschaltungen (z. B. Eingangsschaltung, Halteschaltung, Fehlererfassungszellen) und Elementen der digitalen Fehlererfassungsschaltung zu überprüfen. Diese Verifizierung der korrekten Funktionalität und korrekten Verdrahtung der implementierten effizienten digitalen Fehlererfassungsschaltung kann durchgeführt werden, bevor eine integrierte Schaltung mit der digitalen Fehlererfassungsschaltung mit dem regulären Betrieb derselben beginnt. Die Verifizierung kann vorgenommen werden, um sicherzustellen, dass keine Manipulation der digitalen Fehlererfassungsschaltung stattgefunden hat, die die korrekte Funktionalität der digitalen Fehlererfassungsschaltung beeinflussen kann.
  • Falls ein Testmodussignal an dem Testmoduseingang 25 anliegt, ist der Ausgang 14a der Eingangsschaltung 10, und damit die Signalleitung 15, auf VSS gesetzt und lautet der Warnsignalzustand Z an dem Ausgang 23 der Halteschaltung 20 folglich 1. Dies gibt in diesem Fall an, dass die digitale Angriffserfassungsschaltung korrekt arbeitet und keine Manipulation der digitalen Angriffserfassungsschaltung stattgefunden hat. Durch Anlegen eines Testmodussignals wird ein Fehler „simuliert”, der eine Veränderung des vorbestimmten Signalzustands auf der Signalleitung hervorruft.
  • Eine digitale Fehlererfassungsschaltung 100 kann einen Testmodusschalter aufweisen, beispielsweise den Transistor TN0, der mit dem Testmoduseingang 25 gekoppelt ist und konfiguriert ist, um den Zustand der Signalleitung 15 auf einen Empfang des Testmodussignals an dem Testmoduseingang hin zu verändern, um einen Fehler zu simulieren. Dies kann vorgenommen werden, um die korrekte Funktionalität der digitalen Fehlererfassungsschaltung zu überprüfen. Ein Testmodussignal, das an dem Testmoduseingang anliegt, kann geeignet sein, um die Signalleitung zu verändern, um einen Fehler absichtlich zu simulieren.
  • In 4 ist ein weiteres Ausführungsbeispiel einer digitalen Fehlererfassungsschaltung 100 gezeigt, die eine Eingangsschaltung 10, eine Halteschaltung 20 und eine Mehrzahl von Fehlerdetektorzellen 30a–30j aufweist.
  • Die digitale Fehlererfassungsschaltung 100 kann eine Eingangsschaltung 10 mit einem Ausgang 14a und einem weiteren Ausgang 34a aufweisen. Der Ausgang 14a ist mit dem Signalleitungseingang 14b der Signalleitung 15 gekoppelt und der weitere Ausgang 34a ist mit einem weiteren Signalleitungseingang 34b einer weiteren Signalleitung 35 gekoppelt. Ein erster Signalzustand RN = 1, der an dem Eingang 12 anliegt, bewirkt einen vorbestimmten Signalzustand an dem Ausgang 14a und einen zweiten vorbestimmten Signalzustand an dem weiteren Ausgang 34a. Dies kann durch Einschalten des p-Kanal-Transistors oder Schalters TP1 in der Eingangsschaltung 10 erreicht werden. Folglich ist der Ausgang 14a, und damit die Signalleitung 15, mit dem zweiten Versorgungspotential VDD gekoppelt. Durch Anlegen des ersten Signalzustands an den Eingang 12 wird der Schalter TP4 eingeschaltet. Folglich ist VDD mit dem Steuereingang (Gate) des n-Kanal-Transistors TN0 gekoppelt und damit wird der Schalter TN0 eingeschaltet, so dass der weitere Ausgang 34a auf den zweiten vorbestimmten Signalzustand VSS gesetzt wird. Dann kann die Signalleitung 15 sich in dem vorbestimmten Signalzustand befinden und kann sich die weitere Signalleitung 35 in dem zweiten vorbestimmten Signalzustand befinden. Bei diesem Ausführungsbeispiel sind der vorbestimmte Signalzustand und der zweite vorbestimmte Signalzustand invers oder entgegengesetzt zueinander. Dieselben hängen von dem eingesetzten ersten und dem zweiten Versorgungspotential ab.
  • Falls ein zweiter Signalzustand RN = 1 an dem Eingang 12 anliegt, sind die p-Kanal-Transistoren TP1 und TP4 ausgeschaltet. Gleichzeitig sind die n-Kanal-Transistoren TN3 und TN4 eingeschaltet und ist der Knoten R mit VSS gekoppelt und ist damit der n-Kanal-Transistor TN0 ausgeschaltet. Dies bedeutet, dass der weitere Ausgang 34a und der Ausgang 14a schwebend sind, falls T = 0. Falls der zweite Signalzustand an dem Eingang 12 anliegt, ist der Schalter TN1 ebenfalls eingeschaltet, so dass die Fehlerdetektorzellen 30a–30j mit dem ersten Versorgungspotential VSS über den leitfähigen Transistor TN1 gekoppelt sind.
  • Bei diesem Ausführungsbeispiel sind die Signalleitung 15 und die weitere Signalleitung 35 mit jeder der Fehlerdetektorzellen 30a–30j und mit der Halteschaltung 20 gekoppelt. Die Halteschaltung 20 ist mit dem Signalleitungsausgang 9 und mit einem weiteren Signalleitungsausgang 8 der weiteren Signalleitung gekoppelt. Dieselbe ist konfiguriert, um die Signalleitung 15 in dem vorbestimmten Signalzustand zu halten und die weitere Signalleitung 35 in dem zweiten vorbestimmten Signalzustand zu halten, wenn der Signalzustand an dem Eingang 12 sich von dem ersten Signalzustand zu dem zweiten Signalzustand verändert. Falls, anders gesagt, der Ausgang 14a und der weitere Ausgang 34a durch den zweiten Signalzustand, der an dem Eingang 12 anliegt, in einen schwebenden Zustand umgeschaltet wird, hält die Halteschaltung 20 die Signalleitung 15 bei VDD und die weitere Signalleitung 33 bei VSS. Es ist zu beachten, dass der vorbestimmte Signalzustand und der zweite vorbestimmte Signalzustand nicht genau VDD und VSS entsprechen müssen. Aufgrund eines möglichen Spannungsabfalls beispielsweise an Transistoren und Signalleitungen, die zwischen das erste und das zweite Versorgungspotential und die jeweilige Signalleitung oder die weitere Signalleitung gekoppelt sind, kann der tatsächliche Spannungspegel sich etwas von VDD und VSS unterscheiden.
  • Gemäß einigen Ausführungsbeispielen kann die Eingangsschaltung 10 einen ersten Schalter TP1 aufweisen, der den Signalleitungseingang 14b mit dem zweiten Versorgungspotential VDD koppeln kann, falls ein erster Signalzustand RN = 0 an dem Eingang 12 der Eingangsschaltung 10 anliegt, und den Signalleitungseingang 14b von dem zweiten Versorgungspotential VDD trennt, falls der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung 10 anliegt. Zudem koppelt ein zweiter Schalter TN0 den weiteren Signalleitungseingang 34b mit dem ersten Versorgungspotential VSS, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung 10 anliegt, und trennt den weiteren Signalleitungseingang 34b von dem ersten Versorgungspotential VSS, falls der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung 10 anliegt. Die Eingangsschaltung kann ferner einen dritten Schalter TN1 aufweisen, der Detektorzellenschalter TN0<0>, ... TN0<j> von dem ersten Versorgungspotential VSS trennt, falls der erste Signalzustand an dem Eingang der Eingangsschaltung anliegt, und alle Detektorzellenschalter TN0<0>, ... TN0<j> mit dem ersten Versorgungspotential VSS verbindet, falls der zweite Signalzustand an dem Eingang der Eingangsschaltung anliegt.
  • Die Eingangsschaltung 10 in 4 weist einen Testmoduseingang 25 auf, der konfiguriert ist, um den vorbestimmten Signalzustand an dem Ausgang 14a, und daher an der Signalleitung 15, sowie den zweiten vorbestimmten Signalzustand an dem weiteren Ausgang 34, und damit an der weiteren Signalleitung 35, zu andern. Dafür kann ein Testmodussignal an den Testmoduseingang 25 angelegt werden, das sich bei diesem Ausführungsbeispiel in einem „Hoch-Zustand” befinden kann, um den Transistor TN20 einzuschalten und das erste Versorgungspotential VSS über den Ausgang 14a und mit dem Signalleitungseingang 14b zu koppeln. Dafür befindet sich der Transistor TN4, der durch den Eingang 12 gesteuert ist, in einem leitfähigen Zustand. Dies bedeutet, dass ein Testmodussignal T = 1 an dem Testmoduseingang und ein Signalzustand RN = 1 an dem Eingang 12 anliegt. Folglich sind beide Schalter TN4 und TN20 eingeschaltet und sind der Ausgang 14a, und damit die Signalleitung 15, mit dem ersten Versorgungspotential VSS gekoppelt. Dies kann dann eine Veränderung des Ausgangssignals Z an dem Ausgang 23 hervorrufen. Bei diesem Ausführungsbeispiel ist das Signal RN an dem Eingang 12 verglichen mit dem Signal T an dem Testmoduseingang 25 dominant.
  • Zudem zeigt 4 eine digitale Fehlererfassungsschaltung 100 mit einer Halteschaltung 20, die ein erstes Paar von Transistoren 38 eines ersten Leitfähigkeitstyps aufweist, bei diesem Ausführungsbeispiel p-Kanal-Transistoren TP2 und TP5, wobei die steuerbaren leitfähigen Wege des ersten Paars 38 von Transistoren zwischen das zweite Versorgungspotential VDD und die Signalleitung 15 in Reihe geschaltet sind. Ferner weist die Halteschaltung 20 ein zweites Paar 40 von Transistoren eines zweiten Leitfähigkeitstyps auf, bei diesem Ausführungsbeispiel n-Kanal-Transistoren TN5 und TN6, wobei die steuerbaren leitfähigen Wege des zweiten Paars 40 von Transistoren zwischen das erste Versorgungspotential VSS und die weitere Signalleitung 35 in Reihe geschaltet sind. Der Steueranschluss des p-Kanal-Transistors TP5 des ersten Paars von Transistoren 38 ist mit der weiteren Signalleitung 35 gekoppelt und der Steueranschluss des p-Kanal-Transistors TP2 des ersten Paars 38 von Transistoren ist über den p-Kanal-Transistor TP6 und den n-Kanal-Transistor TN7 mit der Signalleitung 15 gekoppelt. Das gleiche gilt für den n-Kanal-Transistor TN6 des zweiten Paares 40 von Transistoren, dessen Steueranschluss mit der Signalleitung 15 gekoppelt ist. Der Steueranschluss des n-Kanal-Transistors TN5 des zweiten Paars 40 von Transistoren ist über die n-Kanal-Transistoren TN9, TN8 und den p-Kanal-Transistor TP8 mit der weiteren Signalleitung 35 gekoppelt. Anders ausgedrückt sind das erste 38 und das zweite 40 Paar von Transistoren durch den Signalzustand an der Signalleitung 15 und den weiteren Signalzustand an der weiteren Signalleitung 35 steuerbar. Ein Transistor von jedem Paar ist durch den Signalzustand an der Signalleitung 15 gesteuert und der andere Transistor von jedem der zwei Paare von Transistoren ist durch den Signalzustand an der weiteren Signalleitung 35 gesteuert. Bei diesem Ausführungsbeispiel wird der vorbestimmte Signalzustand an der Signalleitung und der zweite vorbestimmte Signalzustand an der weiteren Signalleitung behalten oder gehalten, falls dieselben bei den vorbestimmten Zuständen derselben liegen, und daher sind beide Transistorpaare 38, 40 eingeschaltet, so dass die Signalleitung 15 mit VDD gekoppelt ist und die weitere Signalleitung 35 mit VSS gekoppelt ist. Ein vorbestimmter Signalzustand an der Signalleitung 15 und ein zweiter vorbestimmter Signalzustand an der weiteren Signalleitung 35 schaltet das erste 38 und das zweite 40 Paar von Transistoren ein, so dass die Signalleitung in dem vorbestimmten Signalzustand gehalten wird und die weitere Signalleitung in dem zweiten vorbestimmten Signalzustand gehalten wird.
  • Falls eine Veränderung des vorbestimmten Signalzustands an der Signalleitung 15 oder eine Veränderung des zweiten vorbestimmten Signalzustands an der weiteren Signalleitung stattfindet, die durch einen Fehler, z. B. einen Angriff oder während eines Tests unter Verwendung des Testmoduseingangs bewirkt ist, wird zumindest ein Transistor oder Schalter von jedem Paar 38, 40 von Transistoren ausgeschaltet. Folglich werden die Signalleitung und die weitere Signalleitung nicht mehr in den jeweiligen vorbestimmten Signalzuständen derselben gehalten.
  • Falls der vorbestimmte Signalzustand VDD lautet, befindet sich aufgrund des Transistors TN7, der eingeschaltet wird, falls sich die Signalleitung 15 bei dem vorbestimmten Signalzustand VDD befindet, der Knoten PN in der Halteschaltung 20 bei 0. Als eine weitere Folge ist der Knoten ZN mit VDD gekoppelt, da der p-Kanal-Transistor TP7 eingeschaltet wird, falls sich PN bei 0 befindet und der zweite vorbestimmte Signalzustand O lautet, so dass sich der p-Kanal-Transistor TP8 ebenfalls in einem leitfähigen Zustand befindet. Der Knoten ZN ist mit dem Invertierer 22 verbunden und beträgt der Signalzustand Z an dem Ausgang 23 daher 0. Dies gibt bei diesem Ausführungsbeispiel an, dass sich die Signalleitung 15 in dem vorbestimmten Signalzustand befindet und die weitere Signalleitung 35 sich in dem zweiten vorbestimmten Signalzustand befindet.
  • Ein Fehler, z. B. aufgrund eines Angriffs, einer Manipulation oder eines Ausfalls, kann den vorbestimmten Signalzustand und/oder den zweiten vorbestimmten Signalzustand verändern und das Halten der Signalzustände an der Signalleitung und der zweiten Signalleitung durch die Halteschaltung wird gesperrt bzw. deaktiviert. An dem Ausgang 23 erscheint ein Warnsignal Z = 1. Dafür kann sich der vorbestimmte Signalzustand an der Signalleitung 15 von 1 zu 0 ändern und ist folglich der p-Kanal-Transistor TP6 eingeschaltet, so dass sich der Signalzustand an dem Knoten PN zu 1 ändert und daher der p-Kanal-Transistor TP7 ausgeschaltet ist. Folglich ändert sich der Signalzustand an dem Knoten ZN von 1 zu 0, da TP7 ausgeschaltet ist und der n-Kanal-Transistor TN8 eingeschaltet ist. Damit ist der Knoten ZN mit dem ersten Versorgungspotentialanschluss 18 bei dem ersten Versorgungspotential VSS gekoppelt. Da der Signalzustand an dem Knoten ZN also 0 lautet, erscheint an dem Ausgang des Invertierers 22 ein Signalzustand Z = 1, was einen Fehler oder einen Test angibt.
  • Falls sich der zweite vorbestimmte Signalzustand an der weiteren Signalleitung 35 aufgrund eines Angriffs, einer Manipulation oder eines Fehlers von 0 zu 1 ändert, wird der p-Kanal-Transistor TP8 in der Halteschaltung 20 ausgeschaltet und wird der n-Kanal-Transistor TN9 eingeschaltet. Daher lautet der Signalzustand an dem Knoten ZN also 0, da derselbe mit dem ersten Versorgungspotential VSS gekoppelt ist, und der Signalzustand Z an dem Ausgang 23 lautet erneut 1, was einen Fehler angibt.
  • Eine digitale Fehlererfassungsschaltung kann, wie es beispielsweise in 4 gezeigt ist, eine Reihenschaltung von zwei Halteschaltungsschaltern TP2, TP5 aufweisen, die zwischen den Signalleitungsausgang und das zweite Versorgungspotential geschaltet sind, wobei ein erster durch den Signalzustand an der weiteren Signalleitung gesteuert ist und ein zweiter durch eine invertierte Version des Signalzustands an der Signalleitung gesteuert ist.
  • Gemäß einigen Ausführungsbeispielen ist eine Fehlerdetektorzelle konfiguriert, um einen Fehler zu erfassen und um einen vorbestimmten Signalzustand an der Signalleitung zu ändern und/oder den zweiten vorbestimmten Signalzustand an der weiteren Signalleitung auf einen derartigen Fehler hin zu verändern. Bei einigen Ausführungsbeispielen weist jede einzelne Fehlerdetektorzelle 30a–30j zwei Schalter auf, z. B. zwei Transistoren. Ein Transistor kann ein p-Kanal-Transistor sein, TP0<0>, TP0<1>, ... TP0<j>, und der andere Transistor kann ein n-Kanal-Transistor sein, TN0<0>, TN0<1>, ... TN0<j>. Der steuerbare leitfähige Weg oder der Kanal von jedem der p-Kanal-Transistoren TP0<0>, ... TP0<j> kann zwischen das zweite Versorgungspotential und die Steueranschlüsse der jeweiligen n-Kanal-Transistoren TN0<0>, ... TN0<j> der Fehlererfassungszellen gekoppelt sein. Die weitere Signalleitung 35 kann ferner mit den Steueranschlüssen der n-Kanal-Transistoren TN0<0>, ... TN0<j> gekoppelt sein. Der steuerbare leitfähige Weg der n-Kanal-Transistoren TN0<0>, ... TN0<j> kann ferner zwischen das schaltbare erste Versorgungspotential sVSS und die Steueranschlüsse der p-Kanal-Transistoren TP0<0>, ... TP0<j> gekoppelt sein und die Signalleitung 15 kann mit den Steueranschlüssen der p-Kanal-Transistoren TP0<0>, ... TP0<j> gekoppelt sein.
  • Eine Fehlerdetektorzelle, beispielsweise 30a, kann zwei Transistoren von unterschiedlichem Leitfähigkeitstyp aufweisen, wobei der steuerbare leitfähige Weg von jedem Transistor mit dem Steueranschluss des anderen Transistors gekoppelt ist und daher eine gegenseitige Rückkopplung miteinander und mit einem ersten oder zweiten Versorgungspotential liefert. Der Steueranschluss von jedem der Transistoren der Fehlerdetektorzelle ist ferner mit einer der Signalleitungen 15 oder weiteren Signalleitung 35 gekoppelt, so dass ein vorbestimmter Signalzustand an der Signalleitung und der zweite vorbestimmte Signalzustand an der zweiten Signalleitung die zwei Transistoren in einem nichtleitfähigen Zustand lässt. Anders gesagt sind beide Transistoren der Fehlerdetektorzelle ausgeschaltet, falls die Signalleitung und die zweite Signalleitung sich in den vorbestimmten Signalzuständen derselben befinden. Die Transistoren sind somit gekoppelt, um eine gegenseitige Rückkopplung zu liefern. Falls beispielsweise aufgrund eines Angriffs, einer Manipulation oder eines Fehlers einer der Transistoren der Fehlerdetektorzelle eingeschaltet wird, verändert sich ein vorbestimmter Signalzustand der Signalleitung oder ein zweiter vorbestimmter Signalzustand an der zweiten Signalleitung. Bei diesem Ausführungsbeispiel wird dann die Signalleitung 15 auf 0 gesetzt und wird die weitere Signalleitung auf 1 gesetzt. Diese Änderung der vorbestimmten Signalzustände wird durch die gegenseitige Rückkopplung der Transistoren der Fehlererfassungszelle gefördert. Dies kann aufgrund der gegenseitigen Rückkopplung des p- und des n-Kanal-Transistors zu einer Warnung bzw. einem Alarm (P, N) = (0, 1) führen. Aufgrund einer erfolgreichen Manipulation oder eines Angriffs kann zumindest ein Transistor einer Fehlerdetektorzelle von einem nichtleitfähigen Zustand in einen leitfähigen Zustand umschalten. Dadurch werden der geänderte vorbestimmte Signalzustand und der geänderte zweite vorbestimmte Signalzustand durch die zwei Transistoren in dem jeweiligen geänderten Signalzustand derselben gehalten. Als eine weitere Folge können die Transistoren der anderen Fehlerdetektorzellen in einen leitfähigen Zustand geschaltet werden.
  • In 4 ist eine schematische Darstellung einer effizienten digitalen Fehlerangriffserfassungsschaltung (eDFAD) oder digitalen Fehlererfassungsschaltung gezeigt. Das in 4 gezeigte Schema weist einen eDFAD mit einem dominanten RN-Eingang auf. Bei diesem Ausführungsbeispiel kann der Testsignaleingang 25 lediglich aktiv sein, falls der Eingang 12 auf den „Hoch-Zustand” gesetzt ist. Die Eingangsschaltung 10, die auch eDFAD-FE (FE = front end) genannt wird, kann als eine Eingangsstufe zum Rücksetzen (mit einer niedrigen aktiven Rücksetzeingabe RN = 0) der ganzen digitalen Fehlererfassungsschaltung dienen. Aufgrund dessen kann der eDFAD nach der ansteigenden Flanke des Signalzustands RN „lebendig” („live”) sein, d. h. RN wird zu 1, falls der Testmodus bei T = 1 nicht aktiviert ist. „Lebendig” bedeutet in diesem Zusammenhang empfindlich mit Bezug auf Fehlerangriffe. Die digitale Fehlererfassungsschaltung ist „lebendig”, falls die Signalleitung 15 und die weitere Signalleitung 35 sich in den jeweiligen vorbestimmten Signalzuständen derselben befinden. Das eDFAD-FE kann ferner zu Testzwecken und der Übernahme eines Testeingangssignals T dienen, was bei RN = 1 der Fall sein kann, das heißt, falls RN inaktiv ist. Ein aktives RN, has heißt, falls an dem Eingang 12 eine 0 anliegt, überschreibt T. d. h. RN ist „dominant”.
  • Die Schaltungsteile eDFAD<0>, eDFAD<1>, ..., eDFAD<j> sind j + 1 parallel geschaltete tatsächliche Detektorschaltungen, die mit RN = 0 auf die Zustandskombination (P, N) = (1, 0) gesetzt sind und die bei der ansteigenden Flanke von RN, d. h. RN wird 1, in diesem Zustand „lebendig” bleiben. Die p-Kanal-Transistoren TP0<k> sowie die n-Kanal-Transistoren TN0<k>, k = 0, 1, ... j, sind aufgrund von (P, N) = (1, 0) nicht leitfähig. Diese Kombination von Zuständen (P, N) = (1, 0) wird aufgrund der Rückkopplung statisch gehalten, die durch das eDFAD-BE (efficient digital fault attack detector-back end) geliefert wird.
  • Die Halteschaltung 20 oder das eDFAD-BE (Backend) kann die Ausgangsstufe der digitalen Fehlererfassungsschaltung sein. Das eDFAD-BE kann bei diesem Ausführungsbeispiel den Ausgang 23 für das Warnsignal Z = OR(PN, N) aufweisen und kann als Halteschaltung für den Rücksetzzustand (P, N) = (1, 0) dienen, der durch das eDFAD-FE gesetzt wird, nachdem RN erneut in einen inaktiven Zustand geschaltet wird, sobald RN = 1 gilt. Die Halteschaltung kann bei diesem Ausführungsbeispiel die Transistoren TP2, TP5, TN6 und TN5 umfassen. Dadurch ist anzunehmen, dass der Testmodus nicht aktiv ist, d. h. T = 0. Aufgrund von PN = NOT(P) und ZN = NOR(PN, N) folgt PN = 0 und ZN = 1, d. h. alle vier Transistoren TP2, TP5, TN6 und TN5 sind leitfähig oder befinden sich in einem leitfähigen Zustand und halten die Kombination von Zuständen (P, N) = (1, 0) an der Signalleitung. Bei (RN, T) = (1, 1) ist der Testmodus aktiv. Dann gilt zuerst (P, N) = (0,1), was durch die Schaltung in dem eDFAD-FE bewirkt wird, und ferner gilt Z = OR(PN, N) = OR(1, 1) = 1. Der Warnsignalzustand Z an dem Warnausgang 23 ist bei diesem Ausführungsbeispiel durch (RN, T) = (1, 1) gesetzt. Der Test dient als ein sogenannter „Lebensdauertest” für eine Verifizierung der korrekten Funktionalität und eine Verifizierung korrekter Verbindungen und einer korrekten Verdrahtung der Schaltung. Somit kann mittels des Tests überprüft werden, ob die Verdrahtung dem implementierten eDFAD intakt ist. Die Verifizierung kann vor dem „regulären” Einschalten der integrierten Schaltung stattfinden, um sicherzustellen, dass keine Manipulation stattgefunden hat, die den korrekten Betrieb der eDFAD beeinflussen könnte. Nach diesem „Lebensdauertest” wird der Rücksetzzustand (P, N) = (1, 0) mit RN = 0 gesetzt, bevor die digitale Fehlererfassungsschaltung oder eDFAD mit (RN, T) = (1, 0) wie oben beschrieben „lebendig” ist. Solange (RN, T) = (1, 0) gilt, und ohne einen erfolgreichen Angriff beispielsweise mittels eines Lasers oder einer „VDD-Spitze” bleibt die eDFAD in dem Zustand (P, N) = (1, 0).
  • In dem Fall eines erfolgreichen Angriffs jedoch ist zumindest eines der Detektorelemente, d. h. zumindest einer der parallel geschalteten p-Kanal-Transistoren TP0<k> oder n-Kanal-Transistoren TN0<k>, k = 0, 1, ... j, leitfähig, was aufgrund der gegenseitigen Rückkopplung der Transistoren TP0<k> und TN0<k> zu dem Alarm (P, N) = (0, 1) und schließlich zu Z = OR(PN, N) = OR(1, 1) = 1 führt. Dieser Alarm (P, N) = (0, 1) wird durch die gegenseitige Rückkopplung zu den Transistoren TP0<j> und TN0<k> ebenfalls statisch gehalten und kann lediglich bei RN = 0 wieder verlassen werden.
  • In 5 ist ein weiteres Ausführungsbeispiel einer digitalen Fehlererfassungsschaltung 100 gezeigt. Das Ausführungsbeispiel zeigt eine so genannte eDFAD-Schaltung („dominantes T”), die sich von der eDFAD-Schaltung („dominantes RN”) in 4 hinsichtlich der Eingangsschaltung 10 unterscheidet. Das Testmodussignal T, das an den Testmoduseingang 25 angelegt werden kann, ist bezüglich des Eingangssignals RN, das an den Eingang 12 angelegt ist, dominant. Der Alarm (P, N) = (0, 1) ist für T = 1 unabhängig von dem Eingangssignal RN an dem Eingang 12 gesetzt. Für (RN, T) = (0, 0) kann der Rücksetzzustand (P, N) = (1, 0) erreicht werden. Der Rücksetzzustand kann dem vorbestimmten Signalzustand an der Signalleitung 15 und dem zweiten vorbestimmten Signalzustand an der weiteren Signalleitung 35 entsprechen. Falls das Testmodussignal T = 1 an dem Testmoduseingang 25 anliegt, wird der n-Kanal-Transistor TN20 eingeschaltet und wird der p-Kanal-Transistor TP9 ausgeschaltet, so dass der Ausgang 14a der Eingangsschaltung 10 mit dem ersten Versorgungspotential VSS gekoppelt ist. Dies bedeutet, dass der vorbestimmte Signalzustand an der Signalleitung 15 mit VSS gekoppelt ist. Da bei diesem Ausführungsbeispiel der Steueranschluss des Transistors TN9 mit dem Ausgang 14a gekoppelt ist, ist sichergestellt, dass der zweite Ausgang 35a schwebend ist, falls das Testmodussignal T = 1 anliegt, und zwar aufgrund des nichtleitenden Transistors TN9. Die verbleibenden Teilschaltungen und Elemente, die in 5 gezeigt sind, sind in Zusammenhang mit 4 beschrieben. Bei diesem Ausführungsbeispiel einer digitalen Fehlererfassungsschaltung 100 mit „dominantem T” kann auch ein Fehlerangriff auf die Eingangsschaltung 10 erfasst werden, da ein Testmodussignal ausgelöst werden könnte, das einen derartigen Fehlerangriff angeben würde.
  • 6 zeigt ein weiteres Schema einer digitalen Fehlererfassungsschaltung 100, die sich von dem in 5 gezeigten Ausführungsbeispiel hinsichtlich der Halteschaltung 20 unterscheidet. Verglichen mit dem in 5 beschriebenen Ausführungsbeispiel weist die Halteschaltung 20 bei dem Ausführungsbeispiel in 6 eine verringerte Anzahl von Transistoren auf. Die Halteschaltung 20 kann wiederum einen Invertierer 22 mit einem p-Kanal-Transistor TP3 und einem n-Kanal-Transistor TN2 aufweisen, deren steuerbare leitfähige Wege zwischen das zweite Versorgungspotential VDD und das erste Versorgungspotential VSS gekoppelt sind. Die Halteschaltung weist erneut ein erstes Paar 38 von p-Kanal-Transistoren und ein zweites Paar 40 von n-Kanal-Transistoren auf. Der Steuereingang des p-Kanal-Transistors TP5 des ersten Paars 38 ist mit der weiteren Signalleitung 35 verbunden und wird somit eingeschaltet, falls die zweite Signalleitung sich in dem zweiten vorbestimmten Signalzustand befindet. Der zweite Transistor TP2 des ersten Paars 38 von Transistoren ist über den n-Kanal-Transistor TN9 mit dem ersten Versorgungspotential VSS gekoppelt. Der Steuereingang (Gate) des n-Kanal-Transistors TN7 ist mit der Signalleitung 15 gekoppelt. Falls sich die Signalleitung 15 bei dem vorbestimmten Signalzustand 1 derselben befindet, wird der Transistor TN7 eingeschaltet und befindet sich daher der p-Kanal-Transistor TP2 ebenfalls in einem leitfähigen Zustand, da das Gate des Transistors TP2 dann über den leitfähigen Transistor TN9 mit dem ersten Versorgungspotential VSS gekoppelt ist. Eine Folge davon ist, dass der vorbestimmte Signalzustand an der Signalleitung bei 1 gehalten wird, da sich beide Transistoren TP5 und TP6 in einem leitfähigen Zustand befinden, so dass die Signalleitung 15 mit dem zweiten Versorgungspotential VDD gekoppelt ist. Der Halteschaltungsschalter TN5 des zweiten Paars 40 von Transistoren ist jedoch ebenfalls eingeschaltet, falls die weitere Signalleitung 35 sich in dem zweiten vorbestimmten Signalzustand 0 derselben befindet, so dass der p-Kanal-Transistor TP5 eingeschaltet wird und daher der n-Kanal-Transistor TN5 ebenfalls eingeschaltet wird. Der Transistor TN6 des zweiten Paars 40 von Transistoren ist durch den Signalzustand P an der Signalleitung 15 gesteuert. Falls der Signalzustand P an der Signalleitung 15 somit 1 lautet, befindet sich der Transistor TN5 in einem leitfähigen Zustand. Folglich wird die weitere Signalleitung 35 in dem zweiten vorbestimmten Signalzustand gehalten, da die weitere Signalleitung 35 über die zwei leitfähigen Transistoren TN6 und TN5 mit dem ersten Versorgungspotential VSS gekoppelt ist.
  • Der Steuereingang oder Steueranschluss des Transistors TP5 kann mit der weiteren Signalleitung 35 gekoppelt sein und der Steuereingang des zweiten Transistors TP2 des ersten Paars von Transistoren ist mit dem steuerbaren leitfähigen Weg des Transistors TN7 verbunden, der durch den Signalzustand P an der Signalleitung 15 steuerbar ist. Der Steuereingang des Transistors TN6 des zweiten Paars 40 von Transistoren kann mit der Signalleitung 15 gekoppelt sein und der Steuereingang des Transistors TN5 des zweiten Paars von Transistoren kann mit den steuerbaren leitfähigen Wegen der Transistoren TN9 und TP7 gekoppelt sein, die durch den Signalzustand N an der weiteren Signalleitung 35 steuerbar sind.
  • Falls der vorbestimmte Signalzustand von 1 zu 0 geändert wird, wird der Transistor TN7 in der Halteschaltung ausgeschaltet und wird der p-Kanal-Transistor TP6 eingeschaltet, so dass der p-Kanal-Transistor TP2 und der n-Kanal-Transistor TN6 ausgeschaltet werden. Damit werden die vorbestimmten Signalzustände an der Signalleitung und der weiteren Signalleitung durch die Halteschaltung 20 nicht mehr gehalten. Das gleiche gilt, falls der zweite vorbestimmte Signalzustand sich von 0 zu 1 ändert, so dass der p-Kanal-Transistor TP5 ausgeschaltet wird, und der n-Kanal-Transistor TN5 über den leitfähigen Transistor TN9 ebenfalls. Die Steueranschlüsse der Transistoren TP3 und TN2 des Invertierers 22 sind mit dem Knoten ZN verbunden und das Ausgangssignal Z lautet daher 1, falls der vorbestimmte Signalzustand von 0 zu 1 geändert wird.
  • Die Fehlererfassungsschaltung 100 in 6 kann eine unterschiedliche Fehlerempfindlichkeit verglichen mit anderen Ausführungsbeispielen aufweisen, aber der Betrieb und die Haltefunktion für die Signalzustände P an der Signalleitung 15 und für den Signalzustand N an der weiteren Signalleitung 35 können die gleichen wie bei anderen Ausführungsbeispielen hierin sein.
  • Bei dem in 7 gezeigten Ausführungsbeispiel ist die Halteschaltung 20 mit der Signalleitung 15, die sich in dem Signalzustand P befindet, und mit der weiteren Signalleitung 35 gekoppelt, die sich in dem Signalzustand N befindet. Die Halteschaltung 20 kann konfiguriert sein, um die Signalleitung und die weitere Signalleitung in den jeweiligen vorbestimmten Signalzuständen zu halten – bei diesem Ausführungsbeispiel (P, N) = (1, 0). Die Haltefunktion der Halteschaltung kann aktiv sein, wenn der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung 10 den Ausgang 14a und den weiteren Ausgang 34a schwebend lässt und falls ein Testmodussignal T = 0 an dem Testmoduseingang 25 anliegt. Die Halteschaltung 20 weist einen Invertierer 22 auf, wobei die Steueranschlüsse der zwei Transistoren TP3, TN2 mit der Signalleitung 15 in dem Signalzustand P gekoppelt sind. Falls der Signalzustand P = 1 an der Signalleitung ist, bei dem es sich um den vorbestimmten Signalzustand handelt, ist das Alarmsignal Z = 0 an dem Ausgang 23. Falls P = 1, wird der Halteschaltungsschalter – der Transistor TN6 – eingeschaltet und ist daher die weitere Signalleitung 35 mit dem ersten Versorgungspotential VSS gekoppelt und damit in dem zweiten vorbestimmten Signalzustand gehalten. Der Steueranschluss des Halteschalters TP2 ist bei diesem Ausführungsbeispiel mit dem Ausgang 23 gekoppelt und wird daher, falls der Signalzustand P an der Signalleitung 15 hier 1 ist, TP2 eingeschaltet und ist die Signalleitung 15 mit dem zweiten Versorgungspotential VDD gekoppelt. Deshalb wird die Signalleitung 15 in dem vorbestimmten Signalzustand 1 oder VDD gehalten. Falls der vorbestimmte Signalzustand an der Signalleitung oder der zweite vorbestimmte Signalzustand an der weiteren Signalleitung 35 durch eine der Fehlerdetektorzellen 30a–30j aufgrund eines Fehlers geändert wird, werden die Transistoren TP2 und TN6 ausgeschaltet.
  • Einige Ausführungsbeispiele der digitalen Fehlererfassungsschaltung zeigen Fehlerdetektorzellen, die erste Detektorzellenschalter aufweisen. Ein erster Detektorzellenschalter, beispielsweise TN0<0>, kann zwischen die Signalleitung 15 und das schaltbare erste Versorgungspotential sVSS gekoppelt sein, und ein zweiter Detektorzellenschalter einer Fehlerdetektorzelle, beispielsweise TP0<0>, kann zwischen die weitere Signalleitung 35 und das zweite Versorgungspotential gekoppelt sein. Erste Detektorzellenschalter der Fehlerdetektorzellen können konfiguriert sein, um das schaltbare erste Versorgungspotential sVSS von der Signalleitung 15 bei Nichtvorhandensein eines Fehlers zu trennen und das schaltbare erste Versorgungspotential ansprechend auf einen Fehler mit der Signalleitung 15 zu verbinden. Zweite Detektorzellenschalter der Fehlerdetektorzellen können konfiguriert sein, um das zweite Versorgungspotential von der weiteren Signalleitung 35 bei Nichtvorhandensein eines Fehlers zu trennen und das zweite Versorgungspotential ansprechend auf einen Fehler mit der weiteren Signalleitung 35 zu verbinden.
  • Bei einem anderen Ausführungsbeispiel kann die digitale Fehlererfassungsschaltung eine Halteschaltung aufweisen mit zumindest einem Halteschaltungsschalter, beispielsweise TP2, der zwischen den Signalleitungsausgang 9 und das zweite Versorgungspotential gekoppelt ist, und zumindest einem Halteschaltungsschalter, beispielsweise TN6, der zwischen den Ausgang der weiteren Signalleitung 35 und das erste Versorgungspotential gekoppelt ist. Die Halteschaltungsschalter können abhängig von den Signalzuständen an der Signalleitung 15 und der weiteren Signalleitung 35 gesteuert sein, um den Signalleitungsausgang 9 mit dem zweiten Versorgungspotential und den weiteren Signalleitungsausgang 8 mit dem ersten Versorgungspotential bei Nichtvorliegen eines Fehlers zu verbinden, und um ansprechend auf einen Fehler den Signalleitungsausgang von dem zweiten Versorgungspotential und den weiteren Signalleitungsausgang von dem ersten Versorgungspotential zu trennen.
  • Bei einem anderen Ausführungsbeispiel einer digitalen Fehlererfassungsschaltung kann eine Stromleitstärke der Detektorzellenschalter größer als eine Stromleitstärke der Halteschaltungsschalter sein.
  • Eine digitale Fehlererfassungsschaltung kann eine Eingangsschaltung mit einem ersten Schalter TP1 aufweisen, der den Signalleitungseingang 14b mit dem zweiten Versorgungspotential verbindet, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt, und der den Signalleitungseingang 14b von dem zweiten Versorgungspotential trennt, falls der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt. Gemäß anderen Ausführungsbeispielen kann eine Verbindung und Abtrennung des Signalleitungseingangs 14b mit bzw. von dem zweiten Versorgungspotential immer noch von einem Testmodussignal T abhängen, das an einem Testmoduseingang anliegt. Ein zweiter Schalter TN0 verbindet den weiteren Signalleitungseingang 34b mit dem ersten Versorgungspotential, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt, und trennt den weiteren Signalleitungseingang von dem ersten Versorgungspotential, falls der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt. Ein dritter Schalter TN1 trennt alle Detektorzellenschalter TN0<0>, ... TN0<j> von dem schaltbaren ersten Versorgungspotential sVSS, falls der erste Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt, und verbindet alle Detektorzellenschalter mit dem schaltbaren ersten Versorgungspotential sVSS, falls der zweite Signalzustand an dem Eingang 12 der Eingangsschaltung anliegt.
  • Bei Ausführungsbeispielen kann eine digitale Fehlererfassungsschaltung 100 eine Fehlerdetektorzelle aufweisen, wobei ein Steueranschluss eines ersten Detektorzellenschalters, beispielsweise TN0<0>, mit der weiteren Signalleitung 35 verbunden ist und wobei ein Steueranschluss des zweiten Detektorzellenschalters, beispielsweise TP0<0>, mit der Signalleitung 15 verbunden ist.
  • Eine digitale Fehlererfassungsschaltung 100 kann ferner eine Halteschaltung aufweisen, wobei die Halteschaltung einen Ausgang aufweist. Ein Signalzustand an dem Ausgang der Halteschaltung kann dann angeben, ob ein Fehler der digitalen Fehlererfassungsschaltung 100 geschehen ist.
  • Gemäß einem anderen Ausführungsbeispiel ist in 8 eine schematische Draufsicht eines Layouts einer integrierten Schaltung 110 gezeigt. Bei diesem Ausführungsbeispiel kann eine integrierte Schaltung 110 ein Halbleitersubstrat 70 aufweisen, wobei das Halbleitersubstrat 70 eine Mehrzahl von abwechselnden Scheiben von p-Typ-dotierten Regionen 55a, b, c ... und eine Mehrzahl von n-Typ-dotierten Regionen 60a, b, c, ... aufweist. Die gestrichelten Linien können die Mittellinien der jeweiligen n- oder p-Typ-dotierten Regionen zeigen. Die p-Typ-dotierten Regionen können so genannte p-Sub/oder p-Mulden sein, in denen n-Kanal-Transistoren für die integrierte Schaltung 110 gebildet sind. In den n-Typ-dotierten Regionen können p-Kanal-Transistoren der integrierten Schaltung gebildet sein. Die p-Kanal- und die n-Kanal-Transistoren sind in 8 nicht gezeigt.
  • Die integrierte Schaltung 110 kann reguläre Logikgatter 50 einer funktionsfähigen Schaltung aufweisen, die geschützt werden sollen und die durch die oben erwähnten p- und n-Kanal-Transistoren gebildet sind und die über das Halbleitersubstrat 70 hinweg angeordnet sind. Die regulären Logikgatter können ein mögliches Angriffsziel sein. Ein reguläres Logikgatter kann eine betriebsfähige Schaltungseinheit sein. Eine derartige betriebsfähige Schaltungseinheit kann beispielsweise eine Speicherzelle sein, wobei die Speicherzellen bei einigen Ausführungsbeispielen physisch benachbart zu den Fehlerdetektorzellen in dem Halbleitersubstrat angeordnet sein können.
  • Die Funktionalität der Logikgatter kann beispielsweise durch die logische Verbindung und die Kombination der n- und p-Kanal-Transistoren definiert sein, die in den jeweiligen n-Typ-dotierten Regionen 60a, b, c, ... und p-Typ-dotierten Regionen 55a, b, c, ... angeordnet sind. Die integrierte Schaltung kann ferner eine digitale Fehlererfassungsschaltung 100 aufweisen. Die digitale Fehlererfassungsschaltung kann gebildet sein, wie es hierin bei Ausführungsbeispielen beschrieben ist. Unter anderen Elementen kann die digitale Fehlererfassungsschaltung eine Eingangsschaltung 10, eine Halteschaltung 20, eine Signalleitung 15, eine weitere Signalleitung 35 und eine Mehrzahl von Fehlerdetektorzellen 30a–30e aufweisen. Die Mehrzahl von Fehlerdetektorzellen sind mit der Signalleitung 15 und der weiteren Signalleitung 35 gekoppelt. Zudem sind die Fehlerdetektorzellen konfiguriert, wie es oben gezeigt ist, um den Zustand an der Signalleitung und den Zustand an der weiteren Signalleitung, der durch die Halteschaltung gehalten wird, ansprechend auf einen Fehler zu ändern, beispielsweise auf einen Angriff oder eine Manipulation der regulären Logikgatter 50 der integrierten Schaltung 110 hin. Falls ein Transistor eines regulären Logikgatters 50 der integrierten Schaltung beispielsweise durch ionisierende Strahlung oder eine Fluktuation der Versorgungspotentiale VDD–VSS angegriffen wird, kann dies hervorrufen, dass zumindest eine der Mehrzahl von Fehlerdetektorzellen den vorbestimmten Signalzustand an der Signalleitung oder den zweiten vorbestimmten Signalzustand an der weiteren Signalleitung ändert und somit ein Alarm ausgegeben werden kann. Die Mehrzahl von Logikgattern 50 einer betriebsbereiten Schaltung, die geschützt werden soll, kann in den p-Typ-dotierten Regionen und den n-Typ-dotierten Regionen angeordnet sein. Die Eingangsschaltung und die Halteschaltung können in einer ersten Scheibe einer p-Typ-dotierten Region und/oder einer ersten Scheibe einer n-Typ-dotierten Region angeordnet sein, wobei die Mehrzahl von Fehlerdetektorzellen über eine Mehrzahl von Scheiben von n-Typ-dotierten Regionen und/oder p-Typ-dotierten Regionen verteilt sind.
  • Bei dem Ausführungsbeispiel in 8 können die Eingangsschaltung 10, die Halteschaltung 20 und eine der Fehlerdetektorzellen 30a beispielsweise Seite an Seite – in einer „Scheibe” („slice”) – in einer p-Typ-dotierten Region 55b und/oder in der n-Mulde 60b angeordnet sein. Jede der verbleibenden Fehlerdetektorzellen 30b bis 30e kann in dem Halbleitersubstrat in p-Typ-dotierten Regionen und/oder n-Typ-dotierten Regionen in der Halbleitersubstratebene lateral oberhalb und/oder unterhalb der Eingangsschaltung 10, der Halteschaltung 20 und der Fehlerdetektorzellen 30a angeordnet sein. Dann kann ein Fehler oder ein Angriff auf ein reguläres Logikgatter 50 dazu führen, dass ein Warnsignal durch die digitale Fehlererfassungsschaltung ausgegeben wird.
  • In 8 ist schematisch eine physische Anordnung oder ein Layout einer digitalen Fehlererfassungsschaltung in einem Halbleitersubstrat für eine integrierte Schaltung 110 gezeigt. Bei diesem Ausführungsbeispiel wird angenommen, dass das Halbleitersubstrat eine lineare abwechselnde Sequenz von p-Substrat- oder p-Muldenregionen 55a, b, c, ..., in denen n-Kanal-Transistoren angeordnet sind, und n-Muldenregionen 60a, b, c, ... aufweist, in denen p-Kanal-Transistoren angeordnet sind. Dies kann beispielsweise für halb kundenspezifische CMOS-Implementierungen, d. h. Standardzellen, und meistens auch für vollständig kundenspezifische CMOS-Schaltungen gelten, da eine derartige Anordnung oder ein derartiges Layout eine natürliche oder inhärente Folge einer regelmäßigen Anordnung oder einer Anordnung in Reihen der Gates oder Zellen ist.
  • Wie es in 8 gezeigt ist, können die Eingangsschaltung 10, die Halteschaltung 20 und eine der Fehlerdetektorzellen 30a in einer Scheibe in einer p-Muldenregion 55b und/oder einer n-Muldenregion 60b Seite an Seite angeordnet sein. Bei anderen Ausführungsbeispielen können die Eingangsschaltung 10 und die Halteschaltung 20 an dem Halbleitersubstrat zufällig verteilt sein.
  • Die Eingangsschaltung 10, die Halteschaltung 20 und eine Mehrzahl von Fehlerdetektorzellen können über eine Mehrzahl von Scheiben von n-Typ-dotierten Regionen und/oder p-Typ-dotierten Regionen hinweg verteilt sein.
  • Die verbleibenden Fehlerdetektorzellen 30b bis 30e können lateral oberhalb und/oder unterhalb in der Halbleitersubstratebene verschoben sein. Falls die Fehlererfassungszellen zentriert zwischen relativ weit beabstandeten Mulden- oder Substratkontakten 58a und 58b angeordnet sind, kann eine der Fehlererfassungszellen, die eventuell lediglich zwei Transistoren aufweist, wie es oben beschrieben ist, ausreichend sein, um einen Angriff auf eine Mehrzahl von regulären Logikgattern 50 in der jeweiligen n- oder p-Typ-dotierten Region zu erfassen. Anders ausgedrückt kann es, falls eine digitale Fehlererfassungsschaltung in einer integrierten Schaltung in der oben beschriebenen Weise angeordnet ist, möglich sein, einen Angriff auf eine große Anzahl von regulären Logikgattern 50 zu überwachen oder zu erfassen. Daher kann es möglich sein, einen Fehler oder einen Angriff in einer großen Fläche der integrierten Schaltung mit einer geringen Anzahl von Fehlererfassungszellen zu erfassen. In 8 sind beispielsweise zwei Substrat- oder Muldenkontakte 58a und 58b schematisch gezeigt, wobei die zugeordnete Fehlererfassungszelle 30c zentriert bezüglich der relativ weit beabstandeten Substrat- oder Muldenkontakte 58a und 58b angeordnet ist.
  • In 9 ist bei einem weiteren Ausführungsbeispiel eine andere integrierte Schaltung 110 schematisch gezeigt. Gemäß diesem Ausführungsbeispiel kann die integrierte Schaltung 110 in jeder zweiten „Reihe von Gattern” eine Fehlererfassungszelle aufweisen. Verglichen mit anderen Layouts benötigt dieses Layout einer integrierten Schaltung mit Fehlererfassungsschaltung eventuell weniger Chipfläche. Bei diesem Ausführungsbeispiel kann ein p-Kanal-Transistor oder eine Fehlererfassungszelle pro n-Muldenscheibe und ein n-Kanal-Transistor pro p-Substrat- oder p-Muldenscheibe eventuell ausreichend sein, um einen Fehler, einen Fehlerangriff oder eine Manipulation mit ausreichend hoher Sicherheit zu erfassen. Ein n-Kanal-Transistor und ein p-Kanal-Transistor können die Fehlerdetektorzelle bilden, wie es hierin beschrieben ist, und die Verwendung eines einzigen n-Kanal- und p-Kanal-Transistors pro p-Substratmulde oder n-Mulde kann ausreichend sein, um einen Fehler oder einen Angriff zu erfassen. Die Wahrscheinlichkeit, einen Fehler zu erfassen, kann unter anderem von der Prozesstechnologie zum Fertigen der integrierten Schaltung abhängen, d. h. dieselbe kann beispielsweise von der Technologiegeneration abhängen und davon, ob die integrierte Schaltung in einem Doppel-Mulden- oder in einem Dreifach-Mulden-Prozess gefertigt ist.
  • In 10 ist ein weiteres Ausführungsbeispiel einer integrierten Schaltung 110 mit digitaler Fehlererfassungsschaltung gezeigt. Bei diesem Ausführungsbeispiel weist die Scheibe, in der die Eingangsschaltung 10 und die Halteschaltung 20 angeordnet sind, keine Fehlererfassungszelle auf. Ferner können die Eingangsschaltung 10 und die Halteschaltung 20 auseinander angeordnet sein. Die Angriffserfassungszellen sind wiederum in jeder zweiten abwechselnden „Reihe von Gattern” oder Scheiben von p-Typ- und n-Typ-dotierten Regionen oberhalb und/oder unterhalb der Eingangsschaltung 10 und der Halteschaltung 20 angeordnet. Die Fehlererfassungszellen 30a–30d können zentriert zwischen Muldenkontakten oder Substratkontakten 58a und 58b angeordnet sein. Es ist zu beachten, dass natürlich jede n-Mulden- oder p-Muldenscheibe einen jeweiligen Mulden- oder Substratkontakt aufweisen kann.
  • Bei einem Ausführungsbeispiel kann eine Fehlerdetektorzelle einen p-Kanal-Fehlerdetektortransistor und einen n-Kanal-Fehlerdetektortransistor aufweisen, wobei die Mehrzahl von Fehlerdetektorzellen angeordnet ist, derart, dass zumindest ein p-Kanal-Fehlerdetektorzellentransistor in jeder Scheibe einer n-Typ-dotierten Region angeordnet ist und zumindest ein n-Kanal-Fehlerdetektortransistor in jeder Scheibe einer p-Typ-dotierten Region angeordnet ist. Bei einem weiteren Ausführungsbeispiel kann die Mehrzahl von Fehlerdetektorzellen angeordnet sein, derart, dass Fehlerdetektortransistoren benachbarter Fehlerdetektorzellen in der gleichen Scheibe angeordnet sind (siehe 8). Das bedeutet, es könnten zwei Fehlerdetektortransistoren in einer Scheibe angeordnet sein, wobei einer Teil einer ersten Fehlerdetektorzelle ist und der zweite ein Teil einer zweiten Fehlerdetektorzelle ist.
  • Es ist denkbar, dass die oben beschriebenen Ausführungsbeispiele einer digitalen Fehlererfassungsschaltung auf inverse Weise implementiert werden können, falls die jeweiligen n- und p-Kanal-Transistoren, die die Schaltung bilden, und die Versorgungspotentiale vertauscht werden. Diese Ausführungsbeispiele sind hiermit eingeschlossen. Es kann auch möglich sein, eine digitale Fehlererfassungsschaltung mit Bipolartransistoren zu realisieren. In diesem Fall kann der Steueranschluss Basis genannt werden und kann der steuerbare leitfähige Weg des Transistors zwischen dem Emitter- und dem Kollektoranschluss des Bipolartransistors angeordnet sein. Der Bipolartransistor kann ein npn-Bipolartransistor oder ein pnp-Bipolartransistor sein. In dem Fall von CMOS-Feldeffekttransistoren (CMOS-FET) kann der Steueranschluss der Gateanschluss sein und kann der steuerbare leitfähige Weg oder der Kanal des Feldeffekttransistors zwischen dem Source- und dem Drain-Anschluss oder -Kontakt eines derartigen Feldeffekttransistors angeordnet sein. Die Transistoren können Schalter sein, die ein- und ausgeschaltet werden können. Gemäß Ausführungsbeispielen wird eine digitale Erkennung eines Fehlerangriffs realisiert, wobei eine effiziente und skalierbare Anordnung von Schaltelementen, beispielsweise Transistoren, für die Erfassung oder Erkennung von Fehlerangriffen auf Regionen oder Bereiche an einem Chip mit einer auswählbaren Größe oder Ausdehnung sowie für eine Ausgabe eines Alarmsignals im Fall eines erkannten Fehlerangriffs offenbart ist.
  • Gemäß einigen Ausführungsbeispielen kann eine digitale Fehlererfassungsschaltung für die effiziente Erkennung eines Fehlers verwendet werden, beispielsweise auf einen Angriff auf digitale Schaltungen in einer integrierten Schaltung hin. Eine derartige integrierte Schaltung kann beispielsweise für Sicherheitsanwendungen verwendet werden, wie beispielsweise Smartcards etc. Ein Fehlerangriff oder ein Angriff kann mittels ionisierender Strahlung oder unter anderem einer berechneten Fluktuation der Versorgungsspannung (VDD–VSS) der integrierten Schaltung durchgeführt werden. Gemäß anderen Ausführungsbeispielen kann eine integrierte Schaltung eine digitale Fehlererfassungsschaltung umfassen, wie es hierin beschrieben ist, und kann zusätzlich andere Angriffserfassungseinrichtungen aufweisen. Beispielsweise können an einer integrierten Schaltung, die bei sicherheitsrelevanten Anwendungen verwendet werden kann, zusätzliche Licht- und/oder (Spannungs-)Spitzensensoren integriert sein. Derartige Licht- und Spitzensensoren können als analoge Schaltungen gebildet sein, die entworfen sind, um die ganze integrierte Schaltung oder zumindest eine große Fläche oder Region der integrierten Schaltung gegen einen Angriff mittels beispielsweise ionisierender Strahlung oder absichtlicher Fluktuationen der Versorgungsspannung zu schützen. Gemäß Ausführungsbeispielen kann die digitale Fehlererfassungsschaltung auch eingesetzt werden, um einzelne kleinere Teilschaltungen oder Gruppen von Schaltungen gegen einen lokalen Angriff zu schützen. Die Funktionsprinzipien analoger Schaltungen zum Schützen einer integrierten Schaltung können von unterschiedlichen physikalischen Wirkungen Gebrauch machen, die für Fehlerangriffe auf digitale Schaltungen ausgenutzt werden, z. B. CMOS-Gatter, um die erwünschte Fehlfunktion der digitalen Schaltung zu erreichen. Daher kann es schwierig sein, einen lokalen Angriff auf eine einzige kleine Teilschaltung mittels derartiger analoger Schaltungen zu erfassen.
  • In 11 ist gemäß einem Ausführungsbeispiel das Flussdiagramm des Verfahrens zum Erfassen eines Fehlers an einer integrierten Schaltung unter Verwendung einer digitalen Fehlererfassungsschaltung gezeigt. Die digitale Fehlererfassungsschaltung, die für dieses Verfahren verwendet wird, kann gebildet sein, wie es hierin bei Ausführungsbeispielen beschrieben ist. Die digitale Fehlererfassungsschaltung kann beispielsweise eine Eingangsschaltung mit einem Eingang und zumindest einem Ausgang aufweisen, wobei ein erster Signalzustand an dem Eingang einen vorbestimmten Signalzustand an dem Ausgang bewirkt und ein zweiter Signalzustand an dem Eingang den Ausgang schwebend lässt. Zudem kann die digitale Fehlererfassungsschaltung eine Signalleitung aufweisen, die einen Signalleitungseingang und einen Signalleitungsausgang aufweist, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung gekoppelt ist. Die Halteschaltung kann mit dem Signalleitungsausgang gekoppelt sein und konfiguriert sein, um die Signalleitung in dem vorbestimmten Signalzustand zu halten, nachdem der Signalzustand an dem Eingang sich von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat. Ferner kann die digitale Fehlererfassungsschaltung zumindest eine Fehlerdetektorzelle aufweisen, die mit der Signalleitung zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und die konfiguriert ist, um den Zustand der Signalleitung, der durch die Halteschaltung gehalten wird, ansprechend auf einen Fehler zu ändern.
  • Das Verfahren zum Erfassen eines Fehlers mit der digitalen Fehlererfassungsschaltung kann ein Anlegen 80 des ersten Signalzustands an den Eingang, um den vorbestimmten Signalzustand an der Signalleitung zu bewirken, dann ein Anlegen eines zweiten Signalzustands an den Eingang der Eingangsschaltung, um den Ausgang der Eingangsschaltung schwebend zu lassen, aufweisen. Der vorbestimmte Signalzustand an der Signalleitung wird durch die Halteschaltung gehalten. Das Verfahren weist ferner ein Erfassen 82 eines Fehlers auf, falls der vorbestimmte Signalzustand an der Signalleitung geändert wird.
  • Gemäß einem anderen Ausführungsbeispiel kann das Verfahren zum Erfassen eines Fehlers an einer integrierten Schaltung optional ein Prüfen bzw. Testen 78 der digitalen Fehlererfassungsschaltung aufweisen. Dies kann durch ein Setzen der Signalleitung der digitalen Fehlererfassungsschaltung auf einen Signalzustand durchgeführt werden, der einen Fehler angibt. Das Testen kann durch ein Ändern des vorbestimmten Signalzustands an der Signalleitung durchgeführt werden. Beispielsweise kann ein Testmodussignal an einen Testmoduseingang der digitalen Fehlererfassungsschaltung angelegt werden, wobei auf das Testmodussignal hin der vorbestimmte Signalzustand geändert wird. Das Testmodussignal kann konfiguriert sein, um einen zu dem vorbestimmten Signalzustand an der Signalleitung entgegengesetzten Signalzustand zu bewirken. Das Testen 78 kann als ein sogenannter „Lebensdauertest” durchgeführt werden, um die korrekte Funktionalität der digitalen Angriffserfassungsschaltung zu überprüfen oder auszuwerten und um zu verifizieren, ob die Verbindungen und Drähte zwischen den Elementen intakt sind und korrekt arbeiten. Dies bedeutet, dass das Testen durchgeführt werden kann, um die korrekte Funktionalität des implementierten eDFAD zu verifizieren. Diese Verifizierung kann vor dem „regulären Einschalten” der integrierten Schaltung durchgeführt werden, um sicherzustellen, dass keine Manipulation stattgefunden hat, die die korrekte Funktion der eDFAD beeinflussen könnte. Gemäß einigen Ausführungsbeispielen weist das Verfahren das Testen 78 der digitalen Angriffserfassungsschaltung durch ein Setzen einer Signalleitung der digitalen Angriffserfassungsschaltung auf einen Signalzustand, der einen Angriff angibt, vor dem Anlegen 80 des ersten Signalzustands an den Eingang auf.
  • Bei Ausführungsbeispielen kann das Verfahren ein Testen der digitalen Fehlererfassungsschaltung durch ein absichtliches Ändern des Signalzustands der Signalleitung, um einen Fehler zu simulieren; und ein Überwachen, ob der Fehler erfasst ist, aufweisen. Dies kann beispielsweise durch Anlegen eines Testmodussignals an einen jeweiligen Testmoduseingang der digitalen Fehlererfassungsschaltung durchgeführt werden.
  • Das Verfahren kann ferner ein Ausgeben 84 eines Alarmsignals bzw. Warnsignals aufweisen, falls ein Fehler erfasst wird.
  • Während diese Erfindung hinsichtlich mehrerer Ausführungsbeispiele beschrieben wurde, gibt es Änderungen, Permutationen und Äquivalente, die in den Schutzbereich dieser Erfindung fallen. Es ist ferner zu beachten, dass es viele alternative Arten zum Implementieren der digitalen Fehlererfassungsschaltung, Durchführen der Verfahren zum Erfassen eines Fehlers an einer integrierten Schaltung mit einer digitalen Fehlererfassungsschaltung und Zusammensetzungen der vorliegenden Erfindung gibt. Es ist daher beabsichtigt, dass die folgenden beigefügten Ansprüche als alle derartigen Änderungen, Permutationen und Äquivalente umfassend interpretiert werden, die in die wahre Wesensart und den Schutzbereich der vorliegenden Erfindung fallen.

Claims (25)

  1. Digitale Fehlererfassungsschaltung (100), die folgende Merkmale aufweist: eine Eingangsschaltung (10), die einen Eingang und zumindest einen Ausgang aufweist, wobei ein erster Signalzustand an dem Eingang einen vorbestimmten Signalzustand an dem Ausgang bewirkt und ein zweiter Signalzustand an dem Eingang den Ausgang schwebend lässt; eine Signalleitung (15), die einen Signalleitungseingang und einen Signalleitungsausgang aufweist, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung (10) gekoppelt ist; eine Halteschaltung (20), die mit dem Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die Signalleitung (15) bei dem vorbestimmten Signalzustand zu halten, nachdem der Signalzustand an dem Eingang sich von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat; und zumindest eine Fehlerdetektorzelle (30), die mit der Signalleitung (15) zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und konfiguriert ist, um den Zustand der Signalleitung (15), der sonst durch die Halteschaltung (20) gehalten wird, ansprechend auf einen Fehler zu ändern.
  2. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 1, die eine Mehrzahl von Fehlerdetektorzellen (30a–30j) aufweist, die mit der Signalleitung (15) zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt sind.
  3. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 1 oder 2, bei der die Fehlerdetektorzelle (30) einen Detektorzellenschalter aufweist, der zwischen die Signalleitung (15) und ein schaltbares erstes Versorgungspotential gekoppelt ist, wobei der Detektorzellenschalter konfiguriert ist, um das schaltbare erste Versorgungspotential bei Nichtvorliegen eines Fehlers von der Signalleitung (15) zu trennen und das schaltbare erste Versorgungspotential ansprechend auf einen Fehler mit der Signalleitung (15) zu verbinden.
  4. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 3, bei der die Halteschaltung (20) einen Halteschaltungsschalter aufweist, der zwischen den Signalleitungsausgang und ein zweites Versorgungspotential gekoppelt ist, wobei der Halteschaltungsschalter konfiguriert ist, um den Signalleitungsausgang mit dem zweiten Versorgungspotential zu verbinden, um die Signalleitung (15) bei Nichtvorliegen eines Fehlers bei dem vorbestimmten Signalzustand zu halten, und um ansprechend auf einen Fehler die Signalleitung (15) von dem zweiten Versorgungspotential zu trennen.
  5. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 4, bei der eine Stromleitkapazität des Detektorzellenschalters größer als eine Stromleitkapazität des Halteschaltungsschalters ist.
  6. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 4 oder 5, bei der der Halteschaltungsschalter und/oder der Detektorzellenschalter einen Steuereingang aufweist, der ein Steuersignal empfängt, das von dem Signalzustand an der Signalleitung (15) abhängt.
  7. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 6, bei der der Steuereingang des Halteschaltungsschalters und/oder des Detektorzellenschalters durch einen Invertierer mit dem Signalleitungsausgang gekoppelt ist.
  8. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 3 bis 7, bei der die Eingangsschaltung (10) folgende Merkmale aufweist: einen ersten Schalter, der in dem Fall des ersten Signalzustands an dem Eingang der Eingangsschaltung (10) den Signalleitungseingang mit einem zweiten Versorgungspotential verbindet und in dem Fall des zweiten Signalzustands an dem Eingang den Signalleitungseingang von dem zweiten Versorgungspotential trennt; und einen zweiten Schalter, der in dem Fall des ersten Signalzustands an dem Eingang der Eingangsschaltung (10) den Detektorzellenschalter von dem ersten Versorgungspotential trennt und in dem Fall des zweiten Signalzustands an dem Eingang der Eingangsschaltung (10) den Detektorzellenschalter mit dem ersten Versorgungspotential verbindet.
  9. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 1 bis 8, bei der die Eingangsschaltung (10) folgende Merkmale aufweist: einen weiteren Ausgang, wobei der erste Signalzustand an dem Eingang einen zweiten vorbestimmten Signalzustand an dem weiteren Ausgang bewirkt und wobei der zweite Signalzustand an dem Eingang den weiteren Ausgang schwebend lässt; und eine weitere Signalleitung, die einen weiteren Signalleitungseingang und einen weiteren Signalleitungsausgang aufweist, wobei der weitere Signalleitungseingang mit dem weiteren Ausgang der Eingangsschaltung (10) gekoppelt ist; wobei die Halteschaltung (20) mit dem weiteren Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die weitere Signalleitung auf dem zweiten vorbestimmten Signalzustand zu halten, nachdem sich der Signalzustand an dem Eingang der Eingangsschaltung (10) von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat, und wobei die zumindest eine Fehlerdetektorzelle (30) mit der weiteren Signalleitung zwischen dem weiteren Signalleitungseingang und dem weiteren Signalleitungsausgang gekoppelt ist und den Signalleitungszustand an der weiteren Signalleitung, der sonst durch die Halteschaltung (20) gehalten wird, ansprechend auf einen Fehler ändert.
  10. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 9, bei der die Fehlerdetektorzelle (30) einen ersten Detektorzellenschalter, der zwischen die Signalleitung (15) und ein erstes Versorgungspotential gekoppelt ist, und einen zweiten Detektorzellenschalter aufweist, der zwischen die weitere Signalleitung und ein zweites Versorgungspotential gekoppelt ist, wobei der erste Detektorzellenschalter konfiguriert ist, um bei Nichtvorliegen eines Fehlers das erste Versorgungspotential von der Signalleitung (15) zu trennen und ansprechend auf einen Fehler das erste Versorgungspotential mit der Signalleitung (15) zu verbinden, und wobei der zweite Detektorzellenschalter konfiguriert ist, um bei Nichtvorliegen eines Fehlers das zweite Versorgungspotential von der weiteren Signalleitung zu trennen und ansprechend auf einen Fehler das zweite Versorgungspotential mit der weiteren Signalleitung zu verbinden.
  11. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 10, bei der die Halteschaltung (20) zumindest einen Halteschaltungsschalter, der zwischen den Signalleitungsausgang und das zweite Versorgungspotential gekoppelt ist, und zumindest einen Halteschaltungsschalter aufweist, der zwischen den weiteren Signalleitungsausgang und das erste Versorgungspotential gekoppelt ist, wobei die Halteschaltungsschalter abhängig von den Signalzuständen an der Signalleitung (15) und der weiteren Signalleitung gesteuert sind, um bei Nichtvorliegen eines Fehlers den Signalleitungsausgang mit dem zweiten Versorgungspotential und den weiteren Signalleitungsausgang mit dem ersten Versorgungspotential zu verbinden und um ansprechend auf einen Fehler den Signalleitungsausgang von dem zweiten Versorgungspotential und den weiteren Signalleitungsausgang von dem ersten Versorgungspotential zu trennen.
  12. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 11, die eine Reihenschaltung von zwei Halteschaltungsschaltern aufweist, die zwischen den Signalleitungsausgang und das zweite Versorgungspotential gekoppelt ist, wobei ein erster durch den Signalzustand an der weiteren Signalleitung gesteuert ist und ein zweiter durch eine invertierte Version des Signalzustands an der Signalleitung (15) gesteuert ist.
  13. Digitale Fehlererfassungsschaltung (100) gemäß Anspruch 11 oder 12, bei der eine Stromleitkapazität der Detektorzellenschalter größer als eine Stromleitkapazität der Halteschaltungsschalter ist
  14. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 10 bis 13, bei der die Eingangsschaltung (10) folgende Merkmale aufweist: einen ersten Schalter, der in dem Fall des ersten Signalzustands an dem Eingang der Eingangsschaltung (10) den Signalleitungseingang mit dem zweiten Versorgungspotential verbindet und in dem Fall des zweiten Signalzustands an dem Eingang der Eingangsschaltung (10) den Signalleitungseingang von dem zweiten Versorgungspotential trennt; einen zweiten Schalter, der in dem Fall des ersten Signalzustands an dem Eingang der Eingangsschaltung (10) einen weiteren Signalleitungseingang mit dem ersten Versorgungspotential verbindet und in dem Fall des zweiten Signalzustands an dem Eingang der Eingangsschaltung (10) den weiteren Signalleitungseingang von dem ersten Versorgungspotential trennt; und einen dritten Schalter, der in dem Fall des ersten Signalzustands an dem Eingang der Eingangsschaltung (10) den ersten Detektorzellenschalter von dem ersten Versorgungspotential trennt und in dem Fall des zweiten Signalzustands an dem Eingang der Eingangsschaltung (10) den ersten Detektorzellenschalter mit dem ersten Versorgungspotential verbindet.
  15. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 10 bis 14, bei der ein Steueranschluss des ersten Detektorzellenschalters mit der weiteren Signalleitung verbunden ist und bei der ein Steueranschluss des zweiten Detektorzellenschalters mit der Signalleitung (15) verbunden ist.
  16. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 1 bis 15, bei der die Halteschaltung (20) einen Ausgang aufweist, wobei ein Signalzustand an dem Ausgang der Halteschaltung (20) angibt, ob ein Fehler geschehen ist.
  17. Digitale Fehlererfassungsschaltung (100) gemäß einem der Ansprüche 1 bis 16, die ferner folgendes Merkmal aufweist: einen Testmodussignal, der mit einem Testmoduseingang gekoppelt ist und konfiguriert ist, um auf einen Empfang eines Testmodussignals an dem Testmoduseingang hin den Zustand der Signalleitung (15) zu ändern, um einen Fehler zu simulieren.
  18. Digitale Fehlererfassungsschaltung (100), die folgende Merkmale aufweist: eine Eingangsschaltung (10), die einen Eingang, einen ersten Ausgang und einen zweiten Ausgang aufweist, wobei ein erster Signalzustand an dem Eingang einen vorbestimmten Signalzustand an dem ersten Ausgang und einen zweiten vorbestimmten Signalzustand an dem zweiten Ausgang bewirkt, wobei ein zweiter Signalzustand an dem Eingang den ersten Ausgang und den zweiten Ausgang schwebend lässt; eine Signalleitung (15), die einen Signalleitungseingang und einen Signalleitungsausgang aufweist, und eine weitere Signalleitung, die einen weiteren Signalleitungseingang und einen weiteren Signalleitungsausgang aufweist, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung (10) gekoppelt ist und wobei der weitere Signalleitungseingang mit dem weiteren Ausgang der Eingangsschaltung (10) gekoppelt ist; eine Halteschaltung (20), die mit dem Signalleitungsausgang und mit dem weiteren Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die Signalleitung (15) auf dem vorbestimmten Zustand und die weitere Signalleitung auf dem zweiten vorbestimmten Signalzustand zu halten, nachdem sich der Signalzustand an dem Eingang der Eingangsschaltung (10) von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat; und zumindest eine Fehlerdetektorzelle (30), die mit der Signalleitung (15) zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und mit der weiteren Signalleitung zwischen dem weiteren Signalleitungseingang und dem weiteren Signalleitungsausgang gekoppelt ist und konfiguriert ist, um den Signalzustand an der Signalleitung (15) und an der weiteren Signalleitung, die sonst durch die Halteschaltung (20) gehalten werden, ansprechend auf einen Fehler zu ändern.
  19. Integrierte Schaltung, die folgende Merkmale aufweist: ein Halbleitersubstrat, wobei das Halbleitersubstrat eine Mehrzahl von abwechselnden Scheiben von p-Typ-dotierten Regionen, die n-Kanal-Transistoren aufweisen, und n-Typ-dotierten Regionen aufweist, die p-Kanal-Transistoren aufweisen; eine digitale Fehlererfassungsschaltung (100), die folgende Merkmale aufweist: eine Eingangsschaltung (10), die einen Eingang, einen ersten Ausgang und einen zweiten Ausgang aufweist, wobei ein erster Signalzustand an dem Eingang einen ersten vorbestimmten Signalzustand an dem ersten Ausgang und einen zweiten vorbestimmten Signalzustand an dem zweiten Ausgang bewirkt, wobei ein zweiter Signalzustand an dem Eingang den ersten Ausgang und den zweiten Ausgang schwebend lässt; eine Signalleitung (15), die einen Signalleitungseingang und einen Signalleitungsausgang aufweist, und eine weitere Signalleitung, die einen weiteren Signalleitungseingang und einen weiteren Signalleitungsausgang aufweist, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung (10) gekoppelt ist und wobei der weitere Signalleitungseingang mit dem weiteren Ausgang der Eingangsschaltung (10) gekoppelt ist; eine Halteschaltung (20), die mit dem Signalleitungsausgang und mit dem weiteren Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die Signalleitung (15) bei dem ersten vorbestimmten Zustand und die weitere Signalleitung auf dem zweiten vorbestimmten Signalzustand zu halten, nachdem sich der Signalzustand an dem Eingang der Eingangsschaltung (10) von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat; und eine Mehrzahl von Fehlerdetektorzellen (30a–30j), die mit der Signalleitung (15) zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und mit der weiteren Signalleitung zwischen dem weiteren Signalleitungseingang und dem weiteren Signalleitungsausgang gekoppelt ist, wobei jede der Fehlerdetektorzellen (30a–30j) konfiguriert ist, um den Signalzustand an der Signalleitung (15) und an der weiteren Signalleitung, die sonst durch die Halteschaltung (20) gehalten werden, ansprechend auf einen Fehler zu ändern; und eine Mehrzahl von betriebsfähigen Schaltungseinheiten, die geschützt werden sollen, die in den p-Typ-dotierten Regionen und den n-Typ-dotierten Regionen angeordnet sind, wobei die Eingangsschaltung (10), die Halteschaltung (20) und die Mehrzahl von Fehlerdetektorzellen (30a–30j) über eine Mehrzahl von Scheiben von n-Typ-dotierten Regionen und/oder p-Typ-dotierten Regionen hinweg verteilt sind.
  20. Integrierte Schaltung gemäß Anspruch 19, bei der die p-Typ-dotierten Regionen und die n-Typ-dotierten Regionen Substratkontaktanschlüsse aufweisen, die voneinander beabstandet sind, und wobei die Fehlerdetektorzellen (30a–30j) einen p-Kanal-Fehlerdetektorzellentransistor und einen n-Kanal-Fehlerdetektorzellentransistor aufweisen, wobei einer mit der Signalleitung (15) gekoppelt ist und der andere mit der weiteren Signalleitung gekoppelt ist, und wobei der p-Kanal-Fehlerdetektorzellentransistor und der n-Kanal-Fehlerdetektorzellentransistor konfiguriert sind, um den Zustand an der Signalleitung (15) und an der weiteren Signalleitung, die sonst durch die Halteschaltung (20) gehalten werden, ansprechend auf einen Fehler eines Logikgatters zu ändern, und wobei die Fehlerdetektorzelle zentrisch zwischen den beabstandeten Substratkontaktanschlüssen angeordnet ist.
  21. Integrierte Schaltung gemäß Anspruch 19 oder 20, bei der die Fehlerdetektorzellen (30a–30j) einen p-Kanal-Fehlerdetektortransistor und einen n-Kanal-Fehlerdetektortransistor aufweisen und wobei die Mehrzahl von Fehlerdetektorzellen (30a–30j) angeordnet ist, derart, dass zumindest ein p-Kanal-Fehlerdetektorzellentransistor in jeder Scheibe einer n-Typ-dotierten Region angeordnet ist und zumindest ein n-Kanal-Fehlerdetektortransistor in jeder Scheibe einer p-Typ-dotierten Region angeordnet ist.
  22. Integrierte Schaltung gemäß Anspruch 21, bei der die Mehrzahl von Fehlerdetektorzellen (30a–30j) angeordnet ist, derart, dass Fehlerdetektortransistoren benachbarter Fehlerdetektorzellen (30a–30j) in der gleichen Scheibe angeordnet sind.
  23. Verfahren zum Erfassen eines Fehlers unter Verwendung einer digitalen Fehlererfassungsschaltung (100), wobei die digitale Fehlererfassungsschaltung (100) folgende Merkmale aufweist: eine Eingangsschaltung (10), die einen Eingang und zumindest einen Ausgang aufweist, wobei ein erster Signalzustand an dem Eingang einen vorbestimmten Signalzustand an dem Ausgang bewirkt und ein zweiter Signalzustand an dem Eingang den Ausgang schwebend lässt, eine Signalleitung (15), die einen Signalleitungseingang und einen Signalleitungsausgang aufweist, wobei der Signalleitungseingang mit dem Ausgang der Eingangsschaltung (10) gekoppelt ist, eine Halteschaltung (20), die mit dem Signalleitungsausgang gekoppelt ist und konfiguriert ist, um die Signalleitung (15) bei dem vorbestimmten Signalzustand zu halten, nachdem der Signalzustand an dem Eingang sich von dem ersten Signalzustand zu dem zweiten Signalzustand geändert hat, und zumindest eine Fehlerdetektorzelle (30), die mit der Signalleitung (15) zwischen dem Signalleitungseingang und dem Signalleitungsausgang gekoppelt ist und konfiguriert ist, um den Zustand der Signalleitung (15), der sonst durch die Halteschaltung (20) gehalten wird, ansprechend auf einen Fehler zu ändern, wobei das Verfahren folgende Schritte aufweist: Anlegen (80) des ersten Signalzustands an den Eingang, um den vorbestimmten Zustand an der Signalleitung (15) zu bewirken, dann Anlegen eines zweiten Signalzustands an den Eingang, um den Ausgang schwebend zu lassen, während der vorbestimmte Signalzustand an der Signalleitung (15) durch die Halteschaltung (20) gehalten wird; und Erfassen (82) eines Fehlers, falls der vorbestimmte Signalzustand an der Signalleitung (15) geändert wird.
  24. Verfahren gemäß Anspruch 23, das ferner folgende Schritte aufweist: Testen (78) der digitalen Fehlererfassungsschaltung (100) durch absichtliches Ändern des Signalzustands der Signalleitung (15), um einen Fehler zu simulieren; und Überwachen, ob der Fehler erfasst wird.
  25. Verfahren gemäß Anspruch 23 oder 24, das ferner folgenden Schritt aufweist: Ausgeben (84) eines Alarmsignals, falls ein Fehler erfasst wird.
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