DE102009022153A1

DE102009022153A1 - Halbleiterbauelement und Verfahren zum Herstellen desselben

Info

Publication number: DE102009022153A1
Application number: DE102009022153A
Authority: DE
Inventors: Michael Sommer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-06-20
Filing date: 2009-05-20
Publication date: 2009-12-31
Also published as: US8320153B2; US9646710B2; US20090316463A1; US20120286334A1

Abstract

Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das einen Kanalbereich; eine Gate-Leitung, die sich entlang dem Kanalbereich erstreckt, sodass der Kanalbereich durch Aktivieren der Gate-Leitung in einen leitfähigen Zustand versetzt werden kann; eine Mehrzahl von Anschlüssen umfasst, die eine elektrische Verbindung zu dem Kanalbereich umfassen, sodass die Mehrzahl von Anschlüssen durch Aktivieren der Gate-Leitung mit einer vorbestimmten Spannung verbindbar ist.

Description

Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf Halbleiterbauelemente bzw. Halbleitervorrichtungen und Verfahren zum Herstellen von Halbleiterbauelementen.
Nur-Lese-Speicher (ROM; ROM = read-only memory) sind Speicher, die typischerweise zum dauerhaften Speichern von Daten verwendet werden, und sind nicht flüchtig. Typische Implementierungen für Nur-Lese-Speicher weisen ein Gitter von Wortleitungen (WL) zum Auswählen einer spezifischen Information, die in dem Nur-Lese-Speicher gespeichert ist, und Bitleitungen (BL) oder Spalten (Col = columns) für die Datenausgabe, d. h. zum Auslesen der spezifischen Information aus dem Nur-Lese-Speicher auf. Die Kreuzungspunkte der Wortleitungen und der Bitleitungen innerhalb des Gitters definieren die Positionen von Bitzellen, die die Informationen speichern.
Bekannte Nur-Lese-Speicher-Architekturen beruhen beispielsweise auf einer Verwendung zusätzlicher Auswahltransistoren. Bei derartigen Architekturen ist ein Bit nicht einem einzigen Transistor, sondern beispielsweise einem Achtel eines Transistors zugeordnet. Zusätzlich ist der Signalweg über acht leitfähige Transistoren gelegt. Dies führt zu relativ großen Widerstandswerten in dem Signalweg. Ferner müssen die Transistoren bei bekannten Nur-Lese-Speichern von dem Drain-Anschluss und dem Source-Anschluss aus kontaktiert werden.
Es ist die Aufgabe der vorliegenden Erfindung, einen Nur-Lese-Speicher, ein Verfahren zum Verwenden eines Nur-Lese-Speichers, ein Verfahren zum Herstellen eines Nur-Lese-Speichers und ein Halbleiterbauelement mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
Ausführungsbeispiele der Erfindung sehen ein Halbleiterbauelement vor, das folgende Merkmale aufweist: einen Kanalbereich; eine Gate-Leitung, die sich entlang dem Kanalbereich erstreckt, sodass der Kanalbereich durch Aktivieren der Gate-Leitung in einen leitfähigen Zustand versetzt werden kann; eine Mehrzahl von Anschlüssen, die eine elektrische Verbindung mit dem Kanalbereich aufweisen, sodass die Mehrzahl von Anschlüssen durch Aktivieren der Gate-Leitung mit einer vorbestimmten Spannung verbindbar ist. Bei einem oder mehreren Ausführungsbeispielen kann es sich bei dem Halbleiterbauelement um ein Schaltbauelement handeln.
Ausführungsbeispiele der Erfindung beziehen sich auf ein Halbleiterbauelement, das folgende Merkmale aufweist: einen Kanalbereich, eine Gate-Leitung, die sich entlang dem Kanalbereich erstreckt, sodass der Kanalbereich durch Aktivieren der Gate-Leitung in einen leitfähigen Zustand versetzt werden kann; und zumindest drei Anschlüsse, die elektrisch mit dem Kanalbereich gekoppelt sind, wobei die zumindest drei Anschlüsse durch Aktivieren der Gate-Leitung elektrisch miteinander gekoppelt sind. Bei einem oder mehreren Ausführungsbeispielen kann es sich bei dem Halbleiterbauelement um eine Schaltstruktur handeln.
Ausführungsbeispiele der Erfindung sehen einen Nur-Lese-Speicher vor, der folgende Merkmale aufweist: einen Kanalbereich, eine Gate-Leitung, die sich entlang dem Kanalbereich erstreckt, sodass der Kanalbereich durch Aktivieren der Gate-Leitung in einen leitfähigen Zustand versetzt werden kann; eine Mehrzahl von Speicherzellen, die entlang dem Kanalbereich angeordnet sind, wobei jeder Speicherzelle eine Leseleitung zugeordnet ist, wobei eine Speicherzelle, die einen ersten Wert speichert, eine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich aufweist; und wobei eine Speicherzelle, die einen zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich aufweist, sodass eine Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch Aktivieren der Gate-Leitung mit einer vorbestimmten Spannung verbindbar ist.
Ausführungsbeispiele der Erfindung ermöglichen ein Entwerfen einer bezüglich der Oberflächenfläche optimierten und ökonomischen ROM-Architektur und gleichzeitig ein Verbessern der Leistungsfähigkeit der ROM-Architektur. Ausführungsbeispiele des Nur-Lese-Speichers weisen unveränderbare oder unmodifizierbare Informationen auf, die auf schnelle Weise gelesen oder verarbeitet werden können.
Ausführungsbeispiele werden hierin im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1A eine Draufsicht eines Ausführungsbeispiels eines Nur-Lese-Speichers;
1B einen Querschnitt A-A' eines Ausführungsbeispiels gemäß 1A;
1C den Querschnitt A-A' von 1B und zusätzlich die graphischen Symbole der elektrischen Elemente der Ausführungsbeispiele;
2A eine Draufsicht eines Ausführungsbeispiels eines Nur-Lese-Speichers mit einer Mehrzahl von Gate-Leitungen;
2B ein schematisches Diagramm eines Ausführungsbeispiels eines Nur-Lese-Speichers gemäß 2A;
2C ein schematisches Diagramm eines Ausführungsbeispiels eines Nur-Lese-Speichers gemäß 2B für einen n-Typ-Kanalbereich;
3A eine Draufsicht eines weiteren Ausführungsbeispiels eines Nur-Lese-Speichers, der eine Mehrzahl von Gate-Leitungen aufweist, wobei zwei benachbarte Gate-Leitungen sich entlang einer gemeinsamen Kanalstruktur (Channel-Struktur) erstrecken;
3B einen Querschnitt B-B' eines Ausführungsbeispiels gemäß 3A;
4A ein schematisches Diagramm eines Ausführungsbeispiels eines Nur-Lese-Speichers, der eine Verbindungsleitung oder Dummy-Leseleitung aufweist;
4B einen Querschnitt C-C' von 4A und zusätzlich die graphischen Symbole der elektrischen Elemente der Ausführungsbeispiele;
5A ein schematisches Diagramm eines Ausführungsbeispiels eines Nur-Lese-Speichers, der eine Auswahleinheit aufweist, um eine Leseleitung unabhängig von einer Gate-Leitungsaktivierung mit einer vorbestimmten Spannung zu verbinden;
6 ein schematisches Diagramm auf der Schaltungsebene eines anderen Ausführungsbeispiels eines Nur-Lese-Speichers;
7 eine perspektivische Ansicht eines Ausführungsbeispiels eines Nur-Lese-Speichers, der zwei Gate-Leitungen und eine gemeinsame Kanalstruktur aufweist;
8A–8D eine Zwischen- und eine End-Struktur von Nur-Lese-Speichern eines Herstellungsprozesses zum Herstellen eines Ausführungsbeispiels eines Nur-Lese-Speichers;
9A–9C Zwischen- und Endstrukturen für einen Herstellungsprozess eines Ausführungsbeispiels eines Nur-Lese-Speichers gemäß 1A;
10A eine Draufsicht eines Ausführungsbeispiels einer Schaltstruktur;
10B eine Draufsicht eines Ausführungsbeispiels einer n-Kanal-Schaltstruktur, wobei die Mehrzahl von Anschlüssen mit Masse GND (engl. ground) verbunden sein können; und
11 eine Draufsicht eines Ausführungsbeispiels einer Schaltstruktur, wobei zwei benachbarte Gate-Leitungen sich entlang einer gemeinsamen Kanalstruktur erstrecken.
Gleiche oder äquivalente Elemente oder Elemente mit gleicher oder äquivalenter Funktionalität sind in der folgenden Beschreibung der Figuren durch gleiche oder äquivalente Bezugszeichen bezeichnet.
1A zeigt eine Draufsicht eines Ausführungsbeispiels eines Nur-Lese-Speichers, der eine Gate-Leitung 110 (siehe durchgezogene Linien), einen Kanalbereich 120 (siehe gestrichelte Linien), eine Mehrzahl von Speicherzellen 130-1 bis 130-6 (siehe gepunktete Linien), eine Mehrzahl von Leseleitungen 140-1 bis 140-6 (siehe durchgezogene Linien) und elektrische Verbindungen 150-1, 150-3 und 150-4 aufweist.
1B zeigt den Querschnitt A-A' von 1A. Die Gate-Leitung 110, der Kanalbereich 120 und die Mehrzahl von Leseleitungen 140-1 bis 140-6 sind in durchgezogenen Linien gezeigt und die elektrischen Verbindungen 150-1, 150-3 und 150-4 sind in gestrichelten Linien gezeigt (zu Darstellungs zwecken, da dieselben nicht in der Ebene des Querschnitts angeordnet sind, der durch A-A' definiert ist).
Wie es in 1A und 1B gezeigt ist, ist die Gate-Leitung 110 über dem Kanalbereich 120 angeordnet und sind die Leseleitungen 140-1 bis 140-6 über der Gate-Leitung 110 angeordnet. Die Leseleitungen 140-1 bis 140-6 sind elektrisch von einer Gate-Leitung 110 beispielsweise durch eine Isolationsschicht isoliert, die zwischen den Leseleitungen und einer Gate-Leitung angeordnet ist (in 1B nicht gezeigt). Die Position jeder Speicherzelle 130-1 bis 130-6 ist durch den Kreuzungspunkt der Wortleitung 110 und der jeweiligen, d. h. zugeordneten Leseleitung 140-1 bis 140-6 definiert. Anders ausgedrückt sind die Speicherzellen 130-1 bis 130-6 entlang dem Kanalbereich 120 bzw. der Gate-Leitung 110 angeordnet, die dem Kanalbereich 120 entspricht, und jede Speicherzelle 130-1 bis 130-6 hat eine zugeordnete entsprechende Leseleitung 140-1 bis 140-6. Jede Speicherzelle 130-1 bis 130-6 ist angepasst, um einen Wert zu speichern, der über die jeweilige Leseleitung ausgelesen werden kann, beispielsweise kann der Wert, der durch die Speicherzelle 130-1 gespeichert ist, über die Leseleitung 140-1 ausgelesen werden. Ausführungsbeispiele des Nur-Lese-Speichers weisen Speicherzellen eines ersten Speicherzelltyps und eines zweiten Speicherzelltyps auf. Ausführungsbeispiele des ersten Speicherzelltyps, z. B. die Speicherzellen 130-1, 130-3 und 130-4, weisen jeweils eine elektrische Verbindung auf, z. B. 150-1, 150-3, 150-4, und speichern einen ersten Wert. Ausführungsbeispiele des zweiten Speicherzelltyps, z. B. die Speicherzellen 130-2, 130-5 und 130-6, weisen nicht jeweils eine elektrische Verbindung auf und speichern den zweiten Wert.
Die Gate-Leitung 110 erstreckt sich entlang dem Kanalbereich 120, sodass der Kanalbereich durch Aktivieren der Gate-Leitung in einen leitfähigen Zustand und durch Deaktivieren der Gate-Leitung in einen nicht-leitfähigen Zustand versetzt werden kann.
Ein Ausführungsbeispiel eines Nur-Lese-Speichers, wie es in 1A und 1B gezeigt ist, ist derart angeordnet, dass eine Leseleitung 140-1, 140-3, 140-4, die einer Speicherzelle 130-1, 130-3, 130-4 zugeordnet ist, die einen ersten Wert speichert, durch Aktivieren der Gate-Leitung, und somit Versetzen des Kanalbereichs 120 in einen leitfähigen Zustand, mit einer vorbestimmten Spannung verbindbar ist.
1C zeigt den Querschnitt von 1B und zusätzlich die graphischen Symbole der Transistorstruktur, die durch die Ausführungsbeispiele realisiert ist, insbesondere die Gate-Struktur G, die durch die Gate-Leitung 110 gebildet ist, den Kanal C, der durch den Kanalbereich 120 gebildet ist, und die elektrische Verbindung zwischen den Leseleitungen 140-1, 140-3, 140-4 und dem Kanal C, die durch die elektrischen Verbindungen 150-1, 150-3 und 150-4 gebildet ist.
Zusätzlich zeigt 1C ein Ausführungsbeispiel eines Nur-Lese-Speichers mit einem n-Typ-Kanalbereich 120, der an beiden Enden des Kanalbereichs 120 (linke und rechte Seite von 1C) mit Masse GND verbunden ist. Die Pfeile zeigen den Stromfluss, wenn die Gate-Leitung 110 durch ein Aktivierungssignal ACT (ACT = activate) aktiviert ist und sich somit der Kanalbereich 120 bzw. C, der durch die Gate-Leitung 110 gesteuert ist, in einem leitfähigen Zustand befindet. Bei n-Typ-Kanalbereichen kann das Aktivierungssignal beispielsweise als ein Signal mit hohem Spannungspegel „H” (high) implementiert sein und das entsprechende Deaktivierungssignal DEACT (DEACT = deactivate) beispielsweise als ein Signal mit niedrigem Spannungspegel „L” (low).
Eine höhere Spannung als Masse GND, beispielsweise eine Versorgungsspannung oder ein Ladestrom, ist an die Leseleitungen 140-1 bis 140-6 angelegt. Wenn die Gate-Leitung 110 aktiviert ist, wird der Kanalbereich 120 leitfähig und wird die Spannung der Bitleitungen 140-1, 140-3, 140-4, die den Bitzellen 130-1, 130-3, 130-4 zugeordnet sind, die eine elektrische Verbindung 150-1, 150-3, 150-4 aufweisen, auf Masse GND oder zumindest auf einen niedrigen Spannungspegel L unter einem bestimmten Schwellenwert herunter gezogen, wohingegen die Spannung der Bitleitungen 140-2, 140-5, 140-6, die den Bitzellen 130-2, 130-5, 130-6 zugeordnet sind, die keine elektrische Verbindung aufweisen, den Spannungspegel von beispielsweise der Versorgungsspannung oder zumindest einen hohen Spannungspegel H über einer weiteren Schwelle behalten oder beibehalten. Der hohe und der niedrige Spannungspegel zum Definieren des ACT-/DEACT-Signals und diejenigen zum Lesen der gespeicherten Daten können auf unterschiedliche Werte gesetzt sein.
Obwohl 1C einzelne Gate-/Kanal-Strukturen (G und C) oder Transistorstrukturen zwischen den Leseleitungen 140-1 bis 140-6 und der Masseverbindung des Kanalbereichs 120 zeigt, bilden die Gate-Leitung 110 und der Kanalbereich 120 eine kontinuierliche bzw. durchgehende Gate-/Kanal-Struktur, oder anders ausgedrückt einen großen Transistor, der eine Mehrzahl von Verbindungen oder Anschlüssen 150-1, 150-3, 150-4 aufweist. Daher kann diese Struktur auch als Mehranschlusstransistor (engl. multi-terminal transistor) bezeichnet werden und das Ausführungsbeispiel mit dem n-Typ-Kanalbereich auch als ein n-Kanal-Mehranschlusstransistor.
Hinsichtlich typischer Feldeffekttransistorstrukturen kann die Gate-Leitung 110 als ein einziges gemeinsames Gate G betrachtet werden, der Kanalbereich 120 als ein einziger gemeinsamer Kanal C, die Verbindung des Kanalbereichs 120, z. B. an den Enden desselben, mit Masse als eine gemeinsame Source S oder ein gemeinsamer Source-Kontakt S (siehe 1C) und die Verbindungen 150-1, 150-3, 150-4 der Speicherzellen des ersten Speicherzelltyps und der jeweiligen Leseleitungen als Drain-Kontakte D oder Drain-Anschlüsse D (siehe 1C).
Bei weiteren Ausführungsbeispielen können die gemeinsamen Source-Kontakte S zum Verbinden des Kanalbereichs 120 mit der vorbestimmten Spannung ähnlich den Drain-Kontakten D für die Speicherzellen des ersten Speicherzelltyps implementiert sein. Anders ausgedrückt können die gemeinsamen Source-Kontakte S beispielsweise einen Vorsprung und eine vertikale elektrische Verbindung mit einer Verbindungsleitung aufweisen, die beispielsweise in der gleichen Schicht wie die Leseleitungen angeordnet ist.
Ausführungsbeispiele des Nur-Lese-Speichers 100 können eine Gate-Leitung 110 und einen Kanalbereich 120 aufweisen, die derart angeordnet sind, dass dieselben irgendeine geeignete Feldeffekttransistorstruktur (FET-Struktur) oder FET-ähnliche Struktur bilden, beispielsweise eine Sperrschicht-FET-(JFET-; JFET = Junction-FET) oder eine Metalloxidhalbleiter-FET-Struktur (MOSFET-Struktur; MOSFET = metal Oxide semiconductor FET). Bei Ausführungsbeispielen, die eine MOSFET-ähnliche Struktur verwenden, sind die Gate-Leitung 110 und der Kanalbereich 120 durch eine Isolationsschicht getrennt, beispielsweise eine Oxidschicht (in 1B und 1C nicht gezeigt).
Der Kanalbereich 120 kann irgendein geeignetes Halbleitermaterial aufweisen, beispielsweise Silizium.
Obwohl 1C ein Ausführungsbeispiel zeigt, das einen n-Typ-Kanalbereich 120 aufweist, können alternative Ausführungsbeispiele einen p-Typ-Kanalbereich 120 aufweisen. Einem Fachmann auf dem Gebiet ist bekannt, dass Spannungen und Ströme für p-Typ-Kanal-Ausführungsbeispiele umgekehrte Vorzeichen aufweisen.
Die Gate-Leitung 110 kann Metalle oder ein stark leitfähiges polykristallines Halbleitermaterial aufweisen, wie beispielsweise Polysilizium, das derart dotiert ist, dass die erforderlichen Schaltcharakteristika zum Schalten des Kanalbe reichs 120 zwischen dem leitfähigen und dem nichtleitfähigen Zustand erreicht werden.
Obwohl 1A ein Ausführungsbeispiel eines Kanalbereichs 120 zeigt, der einen Hauptkörper und laterale Vorsprünge 120-1 bis 120-6 für jede Speicherzelle 130-1 bis 130-6 aufweist, wobei sich die Vorsprünge über eine laterale Abmessung der Gate-Leitung 110 (für den Vorsprung 120-1) erstrecken, um die Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich über eine vertikale elektrische Verbindung 150-1, 150-3, 150-4 bereitzustellen, können andere Ausführungsbeispiele des Nur-Lese-Speichers eine andere Einrichtung zum elektrischen Verbinden der zugeordneten Leseleitungen mit dem Kanalbereich 120 aufweisen. Bei anderen Ausführungsbeispielen kann der Kanalbereich 120 beispielsweise implementiert sein, um keine Vorsprünge aufzuweisen, und die elektrische Verbindung 150-1 kann durch die Gate-Leitung 110 implementiert und durch eine isolierende Schicht, die die elektrische Verbindung umgibt, elektrisch von derselben isoliert sein. Bei anderen Ausführungsbeispielen weist der Kanalbereich 120 eventuell lediglich Vorsprünge für Speicherzellen auf, die eine elektrische Verbindung aufweisen, zum Beispiel wären die Vorsprünge 120-2, 120-5 und 120-6 nicht vorhanden oder hergestellt.
Bei weiteren Ausführungsbeispielen können der Kanalbereich 120 und die Gate-Leitung 110 in oder auf ein Substrat implementiert sein. Obwohl 1A–1C ein Ausführungsbeispiel eines Nur-Lese-Speichers zeigen, bei dem die Gate-Leitung 110 auf oder über dem Kanalbereich 120 angeordnet ist und die Leseleitungen 140-1 bis 140-6 auf oder über der Gate-Leitung 110 angeordnet sind, sind andere Reihenfolgen dieser Strukturen und Schichten, die durch die Leseleitungen 140-1 bis 140-6, die Gate-Leitung 110 und den Kanalbereich 120 definiert sind, möglich. Ausführungsbeispiele jedoch, bei denen die Gate-Leitung 110 und die elektrische Verbindung (Anschluss) des Kanalbereichs 120 auf der gleichen Seite des Kanalbe reichs 120 angeordnet sind, können niedrigere Ein-Widerstandswerte (in dem leitfähigen Zustand) liefern, weil die Konzentration der Ladungsträger auf der Seite, auf der die Gate-Leitung 110 angeordnet ist, höher ist.
Obwohl 1A ein Ausführungsbeispiel zeigt, bei dem der Kanalbereich 120 schmaler als die Gate-Leitung 110 ist, d. h. sich bis auf die Vorsprünge 120-1 bis 120-6 nicht über die laterale Abmessung der Gate-Leitung 110 hinaus erstreckt, können andere Ausführungsbeispiele Kanalbereiche 120 aufweisen, die sich an einer oder beiden Seiten über die lateralen Abmessungen der Gate-Leitung 110 hinaus erstrecken. Teile des Kanalbereichs 120 jedoch, die sich über die laterale Abmessung der Gate-Leitung 110 hinaus erstrecken, werden eine niedrigere Ladungsträgerkonzentration als Teile des Kanalbereichs 120 aufweisen, die unterhalb der Gate-Leitung 110 angeordnet sind. Daher liefern Ausführungsbeispiele ähnlich diesem, das in 1A gezeigt ist, einen niedrigen Ein-Widerstandswert über die ganze Breite des Kanalbereichs 120 während des leitfähigen Zustands.
Obwohl 10 ein Ausführungsbeispiel zeigt, bei dem die Kontakte zum Verbinden des Kanalbereichs 120 mit einer vorbestimmten Spannung, beispielsweise Masse GND, an den gegenüberliegenden Enden des Kanalbereichs 120 angeordnet sind, weisen andere Ausführungsbeispiele des Kanalbereichs ferner eventuell lediglich einen oder mehr als zwei derartige Kontakte und an irgendeiner Position des Kanalbereichs auf. Es ist jedoch zu beachten, dass der Ein-Widerstandswert umso niedriger ist und auf die Informationen, die in den Speicherzellen gespeichert sind, umso schneller zugegriffen oder dieselben gelesen werden können, je kürzer der Abstand zwischen einer elektrischen Verbindung 150-1, 150-3, 150-4 und dem nächsten derartigen Kontakt ist.
2A zeigt eine Draufsicht. eines anderen Ausführungsbeispiels eines Nur-Lese-Speichers 200, der drei Gate-Leitungen 110, 210 und 310, sechs Leseleitungen 140-1 bis 140-6 und 18 Speicherzellen 130-1 bis 130-6, 230-1 bis 230-6 und 330-1 bis 330-6 aufweist (wobei lediglich einige dieser Speicherzellen und die jeweiligen Bezugszeichen derselben gezeigt sind, um 2A nicht zu überladen). Die Kanalbereiche 120, 220 und 320 sind bis auf die jeweiligen Vorsprünge 120-1 bis 120-6, 220-1 bis 220-6, 320-1 bis 320-6 in 2A nicht gezeigt, um die Zeichnung nicht zu überladen. Es wird das gleiche Bezugszeichenschema wie bei 1A bis 1C verwendet. Die Struktur, die die Speicherzellen 130-1 bis 130-6 aufweist, die entlang dem ersten Kanalbereich 120 und entlang der entsprechenden ersten Gate-Leitung 110 angeordnet sind, entspricht dem in 1A bis 1C gezeigten Ausführungsbeispiel. Die Speicherzellen 230-1 bis 230-6, die entlang dem zweiten Kanalbereich 220 und der entsprechenden zweiten Gate-Leitung 210 angeordnet sind, und die Speicherzellen 330-1 bis 330-6, die entlang dem dritten Kanalbereich 320 und der entsprechenden Gate-Leitung 310 angeordnet sind, weisen die gleiche Struktur auf, die in 1A bis 1C gezeigt ist, außer der Position der elektrischen Verbindungen 250-1, 250-4, 250-6 und 350-3, 350-4 und 350-5, oder anders ausgedrückt unterscheiden sie sich hinsichtlich der Speicherzelltypen, die den Leseleitungen 140-1 bis 140-6 zugeordnet sind.
Die Gate-Leitungen 110, 210 und 310 und die Leseleitungen 140-1 bis 140-6 bilden eine Speichermatrix, wobei jeder Kreuzungspunkt der Gate-Leitungen und Leseleitungen eine Position einer Speicherzelle definiert.
Die Packungsdichte ist als die Anzahl von Speicherzellen pro Oberflächenfläche definiert. Wie es aus 2A zu erkennen ist, hängt die Packungsdichte in der y-Richtung von der Breite der Gate-Leitungen, exemplarisch als 210-W für die zweite Gate-Leitung 210 gezeigt, der Breite des Kanalbereichs unterhalb der Gate-Leitung, der Erstreckung des Vorsprungs bezüglich der lateralen Abmessung der Gate-Leitung, exemplarisch für den Vorsprung 220-1 als 220-E gezeigt, und dem Abstand zwischen dem Vorsprung eines Kanalbereichs bezüglich einer Gate-Leitung eines benachbarten Kanalbereichs ab, exemplarisch gezeigt als 220-D zwischen dem Vorsprung des zweiten Kanalbereichs 220 und der dritten Gate-Leitung 310. Hinsichtlich der Packungsdichte in die x-Richtung hängt die Packungsdichte von der Breite der Leseleitungen, als 140-W gezeigt, und dem Abstand zwischen zwei benachbarten Leseleitungen, exemplarisch als 140-D gezeigt, ab.
Je kleiner diese Abmessungen implementiert werden können, desto höher ist die Packungsdichte.
2B zeigt ein schematisches Diagramm eines Nur-Lese-Speichers gemäß 2A. 2B zeigt lediglich die erste Gate-Leitung 110, die zweite Gate-Leitung 210 und die dritte Gate-Leitung 310, die sechs Leseleitungen 140-1 bis 140-6 und den Speicherzelltyp der einzelnen Speicherzellen. In derselben stellt ein ausgefüllter Kreis oder „Punkt” an dem Kreuzungspunkt einer Gate-Leitung und einer Leseleitung eine Speicherzelle eines ersten Speicherzelltyps dar, d. h. eine Speicherzelle, die eine Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich aufweist. Die Kanalbereiche erstrecken sich entlang den jeweiligen Gate-Leitungen und sind in dem schematischen Diagramm von 2B nicht gezeigt.
Zum Auswählen oder Aktivieren einer spezifischen Wortleitung der drei Wortleitungen und zum Lesen oder Zugreifen auf Informationen, die in den jeweiligen Speicherzellen gespeichert sind, können bekannte Einrichtungen und Verfahren verwendet werden.
2C zeigt ein Ausführungsbeispiel eines Nur-Lese-Speichers analog zu 2B (hinsichtlich der Zellentypen), der n-Typ-Kanalbereiche (nicht gezeigt) sowie einen Gate-Leitungsdecodierer 262 zum Aktivieren einer Gate-Leitung 110, 210 oder 310 aufweist, wobei die Leseleitungen 140-1 bis 140-6 an einem Ende mit einem Erfassungsverstärker bzw. Lesever stärker 264-1 bis 264-6 verbunden sind. Die Erfassungsverstärker 264-1 bis 264-6 sind beispielsweise invertierende Erfassungsverstärker, um die Verdrahtet-ODER-Verknüpfung (wired-OR combination) durch eine Verdrahtet-UND-Verknüpfung (wired-AND combination) der invertierten Signale zu implementieren.
Die Erfassungsverstärker können angeordnet sein, um die Leseleitungen 140-1 bis 140-6 durch einen Lesestrom zu laden und danach die Informationen, die in den Speicherzellen gespeichert sind, auszulesen. Leseleitungen mit einer Speicherzelle eines ersten Speicherzelltyps werden nicht geladen, wenn der Ladestrom über den leitfähigen Kanalbereich (falls die Gate-Leitung aktiviert ist) weg geführt wird, und zeigen somit einen niedrigen Spannungspegel L. Leseleitungen mit einer Speicherzelle eines zweiten Speicherzelltyps jedoch werden geladen, wenn der Ladestrom nicht über den leitfähigen Kanalbereich (falls die Gate-Leitung aktiviert ist) weg geführt wird, und zeigen somit einen „geladenen” oder hohen Spannungspegel H.
Bei weiteren Ausführungsbeispielen kann das Laden der Leseleitungen durch andere Ladeeinrichtungen durchgeführt werden, z. B. so genannte „Ableiter” („Bleeders”), die einen kleinen Ladestrom liefern. Bei noch weiteren Ausführungsbeispielen kann das andere Ende der Leseleitungen 140-1 bis 140-6 mit einer Versorgungsspannung verbunden sein, z. B. V_DD oder kleineren Spannungen, die von derselben abgeleitet sind. Um jedoch zuverlässige Spannungspegel zu erzielen (und undefinierte Spannungspegel zwischen H und L zu vermeiden), wenn die Informationen ausgelesen werden, die in den Speicherzellen gespeichert sind, ist die Versorgungsspannung oder der Ladestrom derart gesetzt, dass dieselben größer sind oder lange genug angelegt werden, um den Spannungspegel der jeweiligen Leseleitung auf einen hohen Pegel H (in dem Fall einer Speicherzelle eines zweiten Speicherzelltyps) zu ziehen oder zu laden, und gleichzeitig derart gesetzt, dass dieselben klein genug oder nicht kontinuierlich angelegt sind, um zu ermöglichen, dass der leitfähige Kanalbereich den Spannungspegel auf einen niedrigen Pegel L (in dem Fall einer Speicherzelle eines ersten Speicherzelltyps) herunter zieht.
3A zeigt ein anderes Ausführungsbeispiel eines Nur-Lese-Speichers mit zwei Gate-Leitungen 110, 210 und einer gemeinsamen Kanalstruktur 370 (siehe gestrichelte Linien).
3B zeigt einen Querschnitt B-B' von 3A. 3B zeigt die gemeinsame Kanalstruktur 370, die den ersten Kanalbereich 120 und den zweiten Kanalbereich 220, die erste Gate-Leitung 110 und die zweite Gate-Leitung 210 aufweist, die beide oberhalb der gemeinsamen Kanalstruktur 370 angeordnet sind, und wobei die erste Gate-Leitung 110 sich in eine x-Richtung entlang dem ersten Kanalbereich 120 erstreckt und sich die zweite Gate-Leitung 210 in eine x-Richtung entlang dem zweiten Kanalbereich 220 erstreckt. Ferner ist der erste Kanalbereich 120 über die elektrische Verbindung 150-3 der Speicherzelle 130-3 mit der zugeordneten Leseleitung 140-3 verbunden, die sich in die y-Richtung erstreckt. Die erste und die zweite Gate-Leitung 110, 210 sind durch eine isolierende Struktur 372 getrennt.
Der Abstand 370-D zwischen der ersten und der zweiten Gate-Leitung 110, 210, die die gemeinsame Kanalstruktur 370 gemeinschaftlich verwenden, kann kleiner als der Abstand zwischen zwei benachbarten Gate-Leitungen von Ausführungsbeispielen gemäß 2A sein. Basierend auf den Ausführungsbeispielen gemäß 3A und 3B kann somit eine höhere Packungsdichte erreicht werden. Der minimale Abstand 370-D ist NAND-Architekturen (NAND = NOT-AND, NICHT-UND) ähnlich.
4A zeigt ein weiteres Ausführungsbeispiel eines Nur-Lese-Speichers, bei dem die Leseleitung 140-4 durch eine Verbindungsleitung 140-4' oder eine Dummy-Leseleitung 140-4' ersetzt wurde.
4A zeigt ein Ausführungsbeispiel eines Nur-Lese-Speichers, bei dem eine Verbindungszelle 130-4' an einem ersten Kanalbereich 120 (in 4A nicht gezeigt) angeordnet ist, der sich entlang der Gate-Leitung 110 erstreckt, wobei die Verbindungsleitung 140-4' eine elektrische Verbindung mit dem Kanalbereich 120 aufweist und wobei die Verbindungsleitung 140-4' mit einer vorbestimmten Spannung, beispielsweise Masse GND, unabhängig davon verbindbar ist, ob die erste Gate-Leitung 110 aktiviert ist und der erste Kanalbereich 120 leitfähig ist. Wie es aus 4A zu erkennen ist, kann die Verbindungsleitung 140-4' beispielsweise mit einem oder beiden Enden mit der vorbestimmten Spannung, z. B. Masse GND, verbunden sein, wohingegen die Leseleitungen 140-1 bis 140-3 und 140-5 und 140-6 mit der Versorgungsspannung V_DD an einem Ende und mit dem Erfassungsverstärker 264-1 bis 264-3 und 264-5 und 264-6 an dem anderen Ende verbunden sind.
Die Struktur oder der Entwurf der Verbindungszelle 130-4' kann gleich einer Speicherzelle des ersten Speicherzelltyps sein, z. B. 130-4.
4B zeigt einen Querschnitt C-C' von 4A (ohne den Gate-Leitungsdecodierer 262), die hinsichtlich der Struktur die gleiche wie die Struktur in 1A und 1C ist. Verglichen mit dem Stromfluss von 1C jedoch ist der Strom, der von der Bitleitung 140-3 kommt, auch zu der Verbindungsleitung 140-4' gerichtet (siehe Pfeile von 4B), weil die Verbindungsleitung 140-4' mit Masse GND verbunden ist. Der Weg von der Bitleitung 140-3 bzw. Speicherzelle 130-3 zu Masse GND hin kann über die Verbindungsleitung 140-4' verglichen mit dem Stromweg durch den Kanalbereich 120 (insbesondere bei Ausführungsbeispielen mit großen Wörtern oder langen Wortleitungen) kürzer sein. Somit ermöglicht die Verbindungsleitung 140-4' eine Leistungsfähigkeitsverbesserung, z. B. schnellere Zugriffs- oder Lesezeiten.
5A zeigt einen Nur-Lese-Speicher ähnlich dem Nur-Lese-Speicher, der basierend auf 2C beschrieben ist. Das in 5A gezeigte Ausführungsbeispiel des Nur-Lese-Speichers jedoch weist eine Auswahleinheit 568 auf. Die Auswahleinheit 568 ist implementiert, um die Leseleitungen 140-1 bis 140-6 mit einem Erfassungsverstärker 264-1 bis 264-6 oder mit einer vorbestimmten Spannung, beispielsweise Masse GND, zu verbinden.
5A zeigt ein Ausführungsbeispiel, bei dem jede zweite Leitung 140-2, 140-4 und 140-6 mit der vorbestimmten Spannung, beispielsweise GND, verbunden ist. Bei weiteren Implementierungen sind die Leseleitungen 140-1, 140-3, 140-5, die zu einem ersten Satz von Leseleitungen gehören, Leseleitungen für ungerade Adressen, wohingegen die Leseleitungen 140-2, 140-4 und 140-6 zu einem zweiten Satz von Leseleitungen gehören, beispielsweise Leseleitungen, die geraden Adressen zugeordnet sind. Wenn die Informationen, die bei ungeraden Adressen gespeichert sind, adressiert oder auf dieselben zugegriffen wird, d. h. die Werte der Leseleitungen 140-1, 140-3, 140-5 gelesen werden, die zu dem ersten Satz von Leseleitungen gehören, wirken die Leseleitungen 140-2, 140-4 und 140-6, die zu dem zweiten Satz von Leseleitungen gehören, als zusätzliche Verbindungen mit der vorbestimmten Spannung, beispielsweise Masse. Die Wirkung ist ähnlich den Ausführungsbeispielen, die basierend auf 4A und 4B beschrieben sind, die feste Verbindungszellen und Verbindungsleitungen aufweisen, die Speicherzellen mit der vorbestimmten Spannung, beispielsweise Masse, verbinden. Somit fügt die Schalteinheit die Möglichkeit hinzu, einige Leseleitungen mit Masse zu verbinden, und ermöglicht somit eine Leistungsfähigkeitsverbesserung, z. B. schnellere Zugriffs- oder Lesezeiten.
Obwohl 5A ein Ausführungsbeispiel eines Nur-Lese-Speichers zeigt, bei dem jede zweite Leseleitung mit der vorbestimmten Spannung verbunden ist, ist bei weiteren Ausführungsbeispielen lediglich jede dritte, vierte, etc. mit Masse verbunden, wohingegen die anderen Leseleitungen mit dem Erfassungsverstärker 264-1 bis 264-6 verbunden sind.
Im Folgenden werden weitere Ausführungsbeispiele beschrieben, bei denen die Speicherzellen als Bitzellen implementiert sind, die erste und zweite Speicherzelle einer ersten und einer zweiten Bitzelle entsprechen, die Gate-Leitungen als Wortleitungen implementiert sind und die Leseleitungen als Bitleitungen implementiert sind und der Kanalbereich auch als ein aktiver Bereich bezeichnet wird.
6 zeigt ein schematisches Diagramm auf der Schaltungsebene eines Ausführungsbeispiels eines Nur-Lese-Speichers, der einen ersten Kanalbereich 120 und eine Wortleitung 110, in 6 auch mit WL(n + 1) angegeben, die sich entlang dem ersten Kanalbereich 120 erstreckt, einen zweiten Kanalbereich 220 und eine zweite Wortleitung 210, in 6 auch als WL(n) bezeichnet, die sich entlang dem zweiten Kanalbereich 220 erstreckt, aufweist. Der erste Kanalbereich 120 und der zweite Kanalbereich 220 sind n-Typ-Kanalbereiche. Die Ausführungsbeispiele des Nur-Lese-Speichers weisen ferner elf Bitleitungen 640-1 bis 640-11 auf. Die Bitleitungen werden auch als Spalten „Col” bezeichnet. Die Bitleitungen 640-1, 640-3, 640-5, 640-7, 640-9, 640-11, die zu einem ersten Satz von Bitleitungen gehören, stellen beispielsweise Bitleitungen einer ungeraden Adresse dar, die durch den Index „Null” nach „Col” und den entsprechenden laufenden Index danach (beginnend bei n + 1 bis n – 4) dargestellt ist. Die Bitleitungen 640-2, 640-4, 640-6, 640-8, 640-10 gehören zu einem zweiten Satz von Bitleitungen, beispielsweise zu geraden Adressen, die durch den Index „1” nach „Col” und den entsprechenden laufenden Index (beginnend bei n bis n – 4) angegeben sind.
Beispielhaft für die anderen Bitzellen wurden den Bitzellen 210-1 und 110-1, denen die erste Bitleitung 640-1 zugeordnet ist, und 210-11 und 110-11, denen die elfte Bitleitung zugeordnet ist, Bezugszeichen zugewiesen.
Wie es aus 6 zu erkennen ist, weist die Bitzelle 110-1 keine elektrische Verbindung zwischen der zugeordneten Bitleitung 640-1 und dem Kanalbereich 120 auf; d. h. die Bitzelle 110-1 ist von einem zweiten Bitzellentyp. Die Bitzelle 210-1 weist eine elektrische Verbindung 650-1 zwischen der zugeordneten Bitleitung 640-1 und dem Kanalbereich 220 auf, d. h. die Bitzelle 210-1 ist von einem ersten Bitzellentyp.
Die Bitzellen eines ersten Bitzellentyps, die die elektrische Verbindung oder den Kontakt aufweisen, werden auch als programmierte Bitzellen bezeichnet. Die Bitzellen des zweiten Bitzellentyps, die die elektrische Verbindung oder den Kontakt nicht aufweisen, oder anders ausgedrückt Bitzellen, bei denen ein Kontakt fehlt, werden auch als Bitzellen bezeichnet, bei denen der Kontakt nicht programmiert wurde.
Der erste Kanalbereich 120, die Drahtleitung 110 und die Bitzellen 110-1 bis 110-11 mit ihren elektrischen Verbindungen (falls dieselben programmiert sind) bilden einen „gigantischen” Mehranschluss-Einkanal-NFET. Anders ausgedrückt bilden dieselben einen großen NFET, der eine Schaltbar-Massekanal-Verbindung erzeugt.
7 zeigt eine dreidimensionale oder perspektivische Ansicht eines Ausführungsbeispiels eines Nur-Lese-Speichers 700. Das Ausführungsbeispiel des Nur-Lese-Speichers 700 weist eine gemeinsame Kanalstruktur 370 (ähnlich dem in 3A und 3B gezeigten Ausführungsbeispiel) mit einem ersten Kanalbereich 120 und einem zweiten Kanalbereich 220, eine erste Drahtleitung 110, die entlang dem ersten Kanalbereich 120 angeordnet ist, und eine zweite Drahtleitung 210, die sich entlang dem zweiten Kanalbereich 220 erstreckt, eine erste Bitleitung 140-1, in 7 auch als „Col1(n)” bezeichnet, und eine zweite Bitleitung oder Spalte 140-2, in 7 auch als „Col0(n)” bezeichnet, auf. Wie es ferner aus 7 zu erkennen ist, weist hinsichtlich der ersten Bitleitung 140-1 lediglich die linke Seite der gemeinsamen Kanalstruktur 370 einen Kontakt mit der Bitleitung 140-1 auf, d. h. ist programmiert. Anders ausgedrückt ist die Bitzelle 230-1 von einem ersten Bitzellentyp, wohingegen die Bitzelle 130-1 von einem zweiten Bitzellentyp ist. Hinsichtlich der zweiten Bitleitung 140-2 weisen beide Seiten der gemeinsamen Kanalstruktur 370 eine elektrische Verbindung mit der Bitleitung 140-2 auf, d. h. beide Seiten sind programmiert. Anders ausgedrückt weist die Bitzelle 230-1 eine elektrische Verbindung 250-1 auf, die den zweiten Kanalbereich 220 mit der Bitleitung 140-2 verbindet, und die Bitzelle 130-2 weist eine elektrische Verbindung 150-2 auf, die den ersten Kanalbereich 120 mit der Bitleitung 140-2 verbindet.
7 zeigt zwei Mehranschluss-Einkanal-NFETs mit einer gemeinsamen Kanalstruktur, wobei die Enden der Kanalbereiche 120, 220 mit Masse verbunden sind.
Wie es aus 7 zu erkennen ist, gehört die erste Bitleitung 140-1 zu einem ersten Satz von Bitleitungen, wohingegen die zweite Bitleitung 140-2 zu einem zweiten Satz oder einer zweiten Gruppe von Bitleitungen gehört (Col-0). Wie es aus dem Pfeil zu erkennen ist, der in der zweiten Bitleitung 140-2 beginnt und durch die elektrische Verbindung 250-2, den zweiten Kanalbereich 220, die elektrische Verbindung 250-1 und durch die erste Bitleitung 140-1 geht (Ausführungsbeispiele, die basierend auf 5A und 5B beschrieben sind), trägt Col-0 Daten und ist Col-1 auf Masse gesetzt, um eine kurze Verbindung zu Masse zu liefern, und umgekehrt (siehe Ausführungsbeispiele, die basierend auf 5A und 5B beschrieben sind).
8A bis 8D zeigen die Zwischen- und die Endstruktur eines Verfahrens zum Herstellen eines Ausführungsbeispiels eines Nur-Lese-Speichers. Um die Zeichnungen nicht zu überladen, sind die isolierenden Schichten und Bereiche zwischen den Kanalbereichen, die Bitleitungen und die elektrischen Verbindungen nicht gezeigt.
8A zeigt ein Substrat 702 und zwei gemeinsame Kanalstrukturen 370 und 770, die beide an dem Substrat 702 angeordnet sind. Die Struktur des zweiten Mehranschluss-NFET auf der rechten Seite (mit der zweiten gemeinsamen Kanalstruktur 770) ist lediglich zum Teil gezeigt, z. B. lediglich die Vorsprünge auf der linken Seite und die linke Wortleitung.
Die erste gemeinsame Kanalstruktur 370 weist auf der rechten Seite einen Vorsprung 120-0 und einen Vorsprung 120-1 auf. Die gemeinsame Kanalstruktur 370 weist auf der linken Seite Vorsprünge 220-1 und 220-2 auf. Die Vorsprünge 120-0, 120-1 weisen den gleichen Abstand zueinander auf wie die Vorsprünge 220-1 und 220-2 auf der rechten Seite, und die Vorsprünge auf der rechten Seite 120-0, 120-1 sind mit Bezug auf die Vorsprünge 220-1, 220-2 auf der linken Seite um die Hälfte des Abstands derselben verschoben.
Die Kanalstruktur 770 weist Vorsprünge 320-0, 320-1 und 320-2 auf der rechten Seite auf. Der Abstand zwischen den Vorsprüngen 320-0 bis 320-1 und der Abstand zwischen dem Vorsprung 320-1 und 320-2 ist für die Vorsprünge 120-0, 120-1 gleich.
8B zeigt das Layout der Struktur gemäß 8A, die zusätzlich drei Wortleitungen 110, 210 und 310 aufweist. Die Leseleitungen 110 und 210 sind an der gemeinsamen Kanalstruktur 370 angeordnet, ähnlich der basierend auf 7 erläuterten Struktur.
8C zeigt die Struktur gemäß 8B nach einem aufeinander folgenden Herstellungsschritt, wobei die elektrischen Verbindungen gemäß dem Bitzellentyp, der an der jeweiligen Position des Nur-Lese-Speichers erzeugt werden soll, hergestellt (programmiert) wurden oder nicht.
8D zeigt die Struktur von 8C nach einem aufeinander folgenden Herstellungsschritt, wobei die Bitleitungen 140-1 und 140-2 hergestellt wurden, um die Bitleitung mit den Bitzellen zu verbinden, denen dieselben zugeordnet sind (Verbindungen lediglich für die Bitzellen des ersten Bitzellentyps). Aufgrund der Verschiebung der Vorsprünge auf der linken Seite hinsichtlich den Verschiebungen auf der rechten Seite weisen die Bitleitungen 140-1 und 140-2 eine größere Breite als die Bitleitungen auf, die in 9C gezeigt sind. Der Abstand zwischen den Hauptkörpern der ersten und zweiten gemeinsamen Kanalstruktur 370, 770 jedoch kann verglichen mit Ausführungsbeispielen verringert werden, die Vorsprünge aufweisen, die nicht verschoben sind, d. h. auf derselben Höhe angeordnet sind, wie es beispielsweise in 7 gezeigt ist.
9A bis 9C zeigen die Zwischen- und die Endstruktur des Herstellungsprozesses eines Nur-Lese-Speichers ähnlich diesem, der in 2A gezeigt ist (lediglich hinsichtlich der elektrischen Verbindungen unterschiedlich).
9A zeigt ein Substrat 702 und eine erste Kanalstruktur 120 und eine zweite Kanalstruktur 220, die auf dem Substrat 702 angeordnet sind. Die erste Kanalstruktur 120 weist einen Hauptkörper und auf der linken Seite des Hauptkörpers Vorsprünge 120-0, 120-1 und 120-2 auf, die auf zueinander gleichmäßig beabstandete Weise an der linken Seite des Hauptkörpers der Kanalstruktur 120 angeordnet sind.
Die zweite Kanalstruktur 220 weist einen Hauptkörper und Vorsprünge 220-0, 220-1, 220-2 auf, die auf gleichmäßig beabstandete Weise an der linken Seite des Hauptkörpers der Kanalstruktur 220 angeordnet sind. Die Hauptkörper der ersten und der zweiten Kanalstruktur 120, 220 sind parallel zueinander angeordnet, und der Vorsprung 120-0 auf der gleichen Höhe wie der Vorsprung 220-0 der zweiten Kanalstruktur. Das gleiche gilt für den Vorsprung 120-1 hinsichtlich des Vorsprungs 220-1 und für den Vorsprung 120-2 hinsichtlich des Vorsprungs 220-2. Die Hauptkörper der ersten und der zweiten Kanalstruktur 120, 220 weisen die gleichen Abmessungen auf. Die Vorsprünge 120-0, 120-1, 120-2, 220-0, 220-1 und 220-2 weisen die gleichen Abmessungen auf.
9B zeigt die Struktur von 9A nach einem aufeinander folgenden Herstellungsprozessschritt, wobei die Drahtleitung auf den jeweiligen Kanalbereichen angeordnet wurde und sich entlang derselben erstreckt, d. h. die Drahtleitung 110 auf und entlang dem ersten Kanalbereich 120 und die zweite Drahtleitung 210 auf und entlang dem zweiten Kanalbereich 220.
9C zeigt die Struktur von 9B nach einem weiteren Herstellungsschritt, wobei die elektrischen Verbindungen 150 und die Bitleitungen 140-1, 140-2 hergestellt wurden (die Bitleitung „140-0” ist in 9C nicht gezeigt).
Obwohl 8A bis 8D und 9A bis 9C die Herstellungsprozesse von Ausführungsbeispielen von Nur-Lese-Speichern zeigen, bei denen der Kanalbereich oder die gemeinsame Kanalstruktur auf einem Substrat angeordnet ist, die Drahtleitungen (Gate-Leitungen) auf den Kanalstrukturen bzw. Kanalbereichen angeordnet sind und wobei die Bitleitungen (Leseleitungen) über den Wortleitungen (Gate-Leitungen) angeordnet sind, sind andere Strukturen oder andere Reihenfolgen der unterschiedlichen Herstellungsschritte möglich, um Ausführungsbeispiele des Nur-Lese-Speichers herzustellen, wie es innerhalb dieser Anmeldung beschrieben ist.
Ausführungsbeispiele der Erfindung liefern eine Nur-Lese-Speicherarchitektur, bei der Bitleitungen mit einem Anschluss eines Mehranschlusstransistors verbunden sind. Gemäß den Bitinformationen (0 oder 1) ist eine physikalische und elektrische Verbindung mit dem Transistor hergestellt oder nicht. Bei Ausführungsbeispielen, die einen NFET-Transistor als einen Mehranschlusstransistor aufweisen, weist die Bitlei tung, falls eine elektrische Verbindung mit dem Anschluss hergestellt ist, eine direkte Verbindung zu Masse auf, wenn die entsprechende Wortleitung aktiviert ist (ACT). Falls keine Verbindung mit dem Anschluss hergestellt ist, stellt ein Minimaltreiber sicher, dass das entgegengesetzte logische Potential V_DD an der Bitleitung beibehalten wird. Die Einrichtung zum Auslesen der gespeicherten Daten, beispielsweise ein Erfassungsverstärker (SA; SA = sense amplifier), der mit der Bitleitung verbunden ist, stellt eine korrekte Auswertung der gespeicherten Bitinformationen sicher. Der Treiber ist implementiert, um die Diodenleck- und Kopplungseffekte zu kompensieren. Ein einfacher (initialisierter) „Bushalter” („bus holder”) kann verwendet werden, um eine derartige Einrichtung zum Auslesen der gespeicherten Daten zu realisieren. Der Mehranschlusstransistor kann einer Wortleitung gleichgesetzt sein. Am Anfang und am Ende einer Wortleitung ist eine Verbindung mit Masse an dem Mehranschlusstransistor angeordnet. Optional sind Bitleitungen von beispielsweise geraden und ungeraden Adressen auf abwechselnde Weise dem Mehranschlusstransistor zugeführt. Im Falle eines Zugriffs auf eine gerade Adresse werden die ungeraden Adressen oder Bitleitungen als weitere Masseverbindungen verwendet. Diese zusätzlichen Masseverbindungen können die Länge des Wegs zu beiden äußeren Verbindungen zu Masse, die an der Grenze des „Arrays” angeordnet sind, verkürzen.
Im Falle einer Aktivierung einer Wortleitung sind alle Bitleitungen, die mit dem Mehranschlusstransistor verbunden sind, über den Transistorkanal kurzgeschlossen und somit auch mit Masse verbunden.
Falls es nicht möglich ist, sicherzustellen, dass eine bestimmte Nur-Lese-Speicher-Zuteilung niemals mehr als eine gegebene Anzahl von weggelassenen elektrischen Verbindungen in einer Zeile aufweist, können „Dummy”-Bitleitungen oder feste Verbindungsleitungen zu Masse in dem „Array” implementiert sein (siehe 4A). Auf diese Weise ist es möglich, eine ausreichende Verbindung zu Masse (GND) selbst bei Ausführungsbeispielen zu erreichen, die sehr große Wortleitungen aufweisen.
Ausführungsbeispiele des Nur-Lese-Speichers weisen einen so genannten „Mehranschlusstransistor” auf, beispielsweise einen Mehranschluss-NFET, der auch als ein „Array”-Transistor bezeichnet wird. Dieser „Array”-Transistor weist nicht die bekannten Anschlüsse „Gate”, „Source”, „Drain” und „Bulk” auf, sondern weist eine Mehrzahl von „Source”- bzw. „Drain”-Kontakten auf. Daher der Begriff „Mehranschlusstransistor”. Der gebildete Transistorkanal wirkt als eine Masseverbindung, die eine Mehrzahl von „Masse”-Zuleitungen und -Ableitungen aufweist. Ausführungsbeispiele des Nur-Lese-Speichers und des Mehranschlusstransistors ermöglichen eine sehr kompakte und effiziente „Array”-Struktur.
Weitere Ausführungsbeispiele weisen einen programmierbaren Nur-Lese-Speicher (PROM; PROM = programmable read-only memory) auf, wobei die elektrische Verbindung einer Speicherzelle programmierbar ist, oder einen löschbaren und programmierbaren Nur-Lese-Speicher (EPROM; EPROM = erasable and programmable read only memory), wobei eine elektrische Verbindung einer Speicherzelle löschbar und programmierbar ist.
10A zeigt eine Draufsicht eines Ausführungsbeispiels einer Schaltstruktur 1000, die eine Gate-Leitung 110 (siehe durchgezogene Linien), einen Kanalbereich 120 (siehe gestrichelte Linien) aufweist, wobei der Kanalbereich 120 einen rechteckigen Hauptkörper aufweist, der unterhalb der Gate-Leitung 110 angeordnet ist, und ferner Vorsprünge 120-0, 120-1, 120-2 aufweist. Die Schaltstruktur 1000 weist ferner Anschlüsse oder elektrische Verbindungen 150-0, 150-1; 150-2 auf. Die Gate-Leitung 110 erstreckt sich entlang dem Kanalbereich 120, sodass der Kanalbereich durch Aktivieren der Gate-Leitung beispielsweise durch Anlegen eines Aktivierungssignals ACT in einen leitfähigen Zustand versetzt werden kann.
Der Anschluss 150-0 ist unabhängig von der Aktivierung oder Deaktivierung des Kanalbereichs 120 mit einer vorbestimmten Spannung verbindbar. Die Anschlüsse 150-0, 150-1, 150-2 weisen eine elektrische Verbindung mit dem Kanalbereich 120 auf. Die Mehrzahl von Anschlüssen 150-1, 150-2 ist mit der vorbestimmten Spannung, die mit dem Anschluss 150-0 verbunden ist, durch Aktivieren der Gate-Leitung 110 verbindbar.
10B zeigt ein Ausführungsbeispiel der Schaltstruktur gemäß 10A, wobei die Schaltstruktur 1000 einen n-Typ-Kanalbereich 120 aufweist, wobei der Anschluss 150-0 mit Masse GND als der vorbestimmten Spannung verbunden ist, wobei der Anschluss 150-1 mit einer ersten Signalleitung L1 verbunden ist und wobei der zweite Anschluss 150-2 mit einer zweiten Signalleitung L2 verbunden ist. Ein Aktivieren der Gate-Leitung und Versetzen des Kanalbereichs 120 in einen leitfähigen Zustand verbindet die erste Signalleitung L1 und die zweite Signalleitung L2 mit dem Anschluss 150-0, d. h. mit Masse GND, und zieht die Spannungspegel an den Signalleitungen L1, L2 herunter.
Wie es vorhergehend erläutert wurde, bilden das Gate 110 und der Kanalbereich 120 eine kontinuierliche Gatestruktur und kontinuierliche Kanalstruktur oder anders ausgedrückt einen großen Transistor, der drei oder mehr Verbindungen oder Anschlüsse 150-0, 150-1 und 150-2 aufweist. Daher kann diese Struktur auch als ein Mehranschlusstransistor 1000 bezeichnet werden, und das in 10B gezeigte Ausführungsbeispiel mit einem n-Typ-Kanalbereich auch als ein Mehr-n-Kanal-Transistor (Multi-n-Kanal-Transistor).
Bei einem Ausführungsbeispiel gemäß 10B bildet der Anschluss 150-0, der mit Masse GND verbunden ist, einen gemeinsamen Source-Anschluss S (siehe 10B), und die Mehrzahl von Anschlüssen 150-1, 150-2, die mit der ersten bzw. der zweiten Signalleitung L1, L2 verbunden sind, bilden Drain-Anschlüsse D (siehe 10B). Bei alternativen Ausfüh rungsbeispielen kann der Anschluss 150-0 beispielsweise mit einer Versorgungsspannung V_DD verbunden sein, wobei so ein gemeinsamer Drain-Anschluss D gebildet ist, wobei die Anschlüsse 150-1, 150-2, die mit der ersten bzw. der zweiten Signalleitung L1, L2 verbunden sind, Source-Anschlüsse S bilden. Allgemeiner gesprochen, bildet somit der Anschluss 150-0 einen Anschluss eines ersten Anschlusstyps, wohingegen die Anschlüsse 150-1, 150-2 Anschlüsse eines zweiten Anschlusstyps bilden.
Weitere Ausführungsbeispiele weisen p-Kanal-Transistoren auf.
Die Ausführungsbeispiele der Schaltstruktur können eine Gate-Leitung 110 und einen Kanalbereich 120 aufweisen, die derart angeordnet sind, dass dieselben irgendeine geeignete Feldeffekttransistor-Struktur (FET-Struktur) oder FET-ähnliche Struktur bilden, beispielsweise eine Sperrschicht-FET-(JFET-) oder Metalloxidhalbleiter-FET-(MOSFET-) Struktur.
Die Struktur von Ausführungsbeispielen der Schaltstruktur gemäß 10A und 10B kann sehr ähnlich den bereits auf Basis von beispielsweise 1A bis 1C erläuterten Strukturen implementiert sein, wobei die Leseleitungen der Nur-Lese-Speicher-Ausführungsbeispiele durch Signalleitungen ersetzt sind. Die auf der Basis von 1 bis 9 abgegebenen Erläuterungen über die Nur-Lese-Speicher gelten entsprechend für die Schaltstruktur gemäß 10A, 10B und 11, die im Folgenden erläutert wird.
11 zeigt ein Ausführungsbeispiel der Schaltstruktur 1100, die zwei Gate-Leitungen 110, 210 und eine gemeinsame Kanalstruktur 370 aufweist, die dem Ausführungsbeispiel des Nur-Lese-Speichers ähnlich ist, das basierend auf 3A und 3B erläutert ist.
Das Ausführungsbeispiel der Schaltstruktur 1100 weist eine gemeinsame Kanalstruktur 370 und zwei Gate-Leitungen 110, 210 auf, die sich entlang der gemeinsamen Kanalstruktur 370 erstrecken, wobei die erste Gate-Leitung 110 sich entlang dem ersten Kanalbereich 120 erstreckt, der in der gemeinsamen Kanalstruktur 370 gebildet ist, und wobei sich die zweite Gate-Leitung 210 entlang dem zweiten Kanalbereich 220 erstreckt, der ebenfalls in der gemeinsamen Kanalstruktur gebildet ist. Die gemeinsame Kanalstruktur 370 weist einen rechteckigen Hauptkörper und Vorsprünge 120-0, 120-1, 120-2 auf der Seite der ersten Gate-Leitung 110 und respektive des ersten Kanalbereichs 120 und weitere Vorsprünge 220-0, 220-1, 220-2 auf, die an der Seite der zweiten Gate-Leitung 210 und respektive des zweiten Kanalbereichs 220 angeordnet sind. Die Anschlüsse 150-0, 150-1, 150-2 sind an der ersten Gate-Leitung 110 angeordnet und elektrisch mit den entsprechenden Vorsprüngen 120-0, 120-1, 120-2 verbunden. Die Anschlüsse 250-0, 250-1, 250-2 sind an der zweiten Gate-Leitung 210 angeordnet und sind mit den entsprechenden Vorsprüngen 220-0, 220-1, 220-2 verbunden.
11 zeigt ein Ausführungsbeispiel einer Schaltstruktur 1100, wobei der Anschluss 150-0 mit einer ersten vorbestimmten Spannung verbunden ist, beispielsweise V_DD, und wobei der Anschluss 250-0 mit einer zweiten vorbestimmten Spannung verbunden ist, beispielsweise Masse GND. Der Anschluss 150-1 ist mit einer ersten Signalleitung L1 verbunden, der Anschluss 150-2 ist mit einer zweiten Signalleitung L2 verbunden, der Anschluss 250-1 ist mit einer dritten Signalleitung L3 verbunden und der Anschluss 250-2 ist mit einer vierten Signalleitung L4 verbunden. Wie es basierend auf 10A und 10B erläutert ist, bilden die erste Gate-Leitung 110, der erste Kanalbereich 120 und die Anschlüsse 150-0, 150-1, 150-2 einen ersten Mehranschlusstransistor, wobei die Gate-Leitung 110 ein erstes gemeinsames Gate G (gemeinsam für die Anschlüsse 150-0, 150-1, 150-2) bildet, wobei der Kanalbereich 120 einen ersten gemeinsamen Kanalbereich C bildet, wobei der Anschluss 150-0 einen gemeinsamen Drain-Anschluss D bildet und wobei die Mehrzahl von Anschlüssen 150-0, 150-1, 150-2 einzelne Source-Anschlüsse S bilden. Entsprechend bilden die zweite Gate-Leitung 210, der zweite Kanalbereich 220 und die Anschlüsse 250-0, 250-1, 250-2 einen zweiten Mehranschlusstransistor, wobei die zweite Gate-Leitung 210 ein zweites gemeinsames Gate G (gemeinsam für die Anschlüsse 250-0 bis 250-2) bildet, der zweite Kanalbereich 220 einen zweiten gemeinsamen Kanalbereich C bildet, der Anschluss 250-0 einen gemeinsamen Source-Anschluss S bildet und die Anschlüsse 250-1 und 250-2 einzelne Drain-Anschlüsse D bilden.
Das Aktivieren des ersten Gates 110 versetzt den ersten gemeinsamen Kanalbereich 120 in einen leitfähigen Zustand und verbindet die erste und die zweite Signalleitung L1 und L2 mit der ersten vorbestimmten Spannung, beispielsweise einer Versorgungsspannung V_DD. Das Aktivieren des zweiten gemeinsamen Gates 210 versetzt den zweiten gemeinsamen Kanalbereich 220 in einen leitfähigen Zustand und verbindet die dritte und die vierte Signalleitung L3, L4 mit der zweiten vorbestimmten Spannung, beispielsweise Masse GND.
Die Ausführungsbeispiele gemäß 10A und 10B ermöglichen eine Verbindung einer Mehrzahl von Signalleitungen mit einer vorbestimmten Spannung unter Verwendung einer großen Mehranschluss-Schaltstruktur anstelle eines Verwendens einer Mehrzahl einzelner Transistoren und ermöglichen ferner eine Verringerung der erforderlichen Oberflächenfläche durch Beseitigen des Bedarfs nach dem Bereitstellen der jeweiligen „einzelnen Source-Anschlüsse” (was bei Betrachtung einer Implementierung nötig wäre, die eine ähnliche Funktionalität wie die in 10B gezeigten Ausführungsbeispiele liefert, wobei eine Mehrzahl von Signalleitungen durch einzelne Transistoren, die jeweils eine einzelne Source und ein einzelnes Drain aufweisen, mit Masse GND verbunden/von Masse abgetrennt werden – anstelle des einen Mehranschlusstransistors von 10B) und ferner Eliminieren des Bedarfs nach einer metallischen Verbindung für die einzelnen „Source- Anschlüsse”, was zum Verbinden der einzelnen Source-Anschlüsse mit Masse GND notwendig wäre.
Verglichen mit Ausführungsbeispielen gemäß 10A und 10B ermöglichen Ausführungsbeispiele gemäß 11, dass die erforderliche Oberflächenfläche zum Implementieren einer schaltbaren Verbindung der Mehrzahl von Signalleitungen mit einer vorbestimmten Spannung weiter reduziert wird, weil der Abstand 370 D zwischen den zwei Gate-Leitungen 110, 210 auf einen minimalen Abstand gesetzt werden kann, der zum Isolieren der zwei Gate-Leitungen erforderlich ist, wie es vorhergehend beschrieben ist.
Obwohl 11 ein Ausführungsbeispiel einer Schaltstruktur zeigt, bei der der Anschluss 150-0 mit einer Versorgungsspannung V_DD verbunden ist und der Strom 250-0 mit Masse GND verbunden ist, können bei alternativen Ausführungsbeispielen beide Anschlüsse 150-0, 250-0 mit der gleichen Spannung verbunden sein, beispielsweise V_DD oder Masse GND, oder mit irgendeinem anderen Spannungspegel. Bei weiteren Ausführungsbeispielen können irgendwelche der Anschlüsse als der Anschluss eines ersten Anschlusstyps verwendet werden, wobei die anderen Anschlüsse dann Anschlüsse eines zweiten Anschlusstyps sind.
Bei weiteren Ausführungsbeispielen, bei denen der Anschluss 150-0 (siehe 10B) oder 250-0 (siehe 11) mit Masse verbunden ist, weisen die Signale an den Signalleitungen L1, L2 (siehe 10B) oder L3, L4 (siehe 11) hohe Spannungspegel auf und/oder sind durch Stromquellen mit Leistung versorgt, die Spannungspegel oder Strompegel liefern, die derart bemessen sind, dass, wenn die Gate-Leitung aktiviert ist, die Spannungspegel der Signalleitungen zuverlässig auf einen niedrigen Spannungspegel L heruntergezogen werden.
Bei weiteren Ausführungsbeispielen jedoch, bei denen der Anschluss 150-0 (siehe 11) mit einer Versorgungsspannung verbunden ist, weisen die Signale an den Signalleitungen L1, L2 (siehe 11) niedrige Spannungspegel auf und/oder sind mit Stromsenken verbunden, die derart bemessen sind, dass, wenn die Gate-Leitung aktiviert ist, die Spannungspegel der Signalleitungen zuverlässig auf den Versorgungspegel, z. B. V_DD, oder zumindest auf einen hohen Spannungspegel H heraufgezogen werden.
Abhängig von bestimmten Implementierungserfordernissen der erfindungsgemäßen Verfahren können die erfindungsgemäßen Verfahren in Hardware oder in Software implementiert werden. Die Implementierung kann unter Verwendung eines digitalen Speichermediums erfolgen, insbesondere einer Platte, einer CD (compact disk) oder einer DVD (digital versatile disk), auf der ein elektronisch lesbares Steuersignal gespeichert ist, das mit einem programmierbaren Computersystem zusammenwirkt, derart, dass ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens durchgeführt wird. Im Allgemeinen handelt es sich bei einem Ausführungsbeispiel der vorliegenden Erfindung daher um ein Computerprogramm, das mit einem Programmcode hergestellt ist, der auf einem maschinenlesbaren Träger gespeichert ist, wobei der Programmcode zum Durchführen des erfindungsgemäßen Verfahrens wirksam ist, wenn das Computerprogrammprodukt auf einem Computer ausgeführt wird. Anders ausgedrückt handelt es sich bei Ausführungsbeispielen des erfindungsgemäßen Verfahrens daher um ein Computerprogramm mit einem Programmcode zum Durchführen zumindest eines der erfindungsgemäßen Verfahren, wenn das Computerprogramm auf einem Computer ausgeführt wird.
Das Vorhergehende wurde unter Bezugnahme auf spezielle Ausführungsbeispiele desselben im Einzelnen gezeigt und beschrieben. Fachleuten auf dem Gebiet ist klar, dass verschiedene andere Änderungen an der Form und an Einzelheiten vorgenommen werden können, ohne von der Wesensart und dem Schutzbereich desselben abzuweichen. Es sollte deshalb klar sein, dass verschiedene Änderungen bei einem Anpassen der unter schiedlichen Ausführungsbeispiele vorgenommen werden können, ohne von dem hierin offenbarten und durch die folgenden Ansprüche eingeschlossenen breiteren Konzept abzuweichen.

Claims

Nur-Lese-Speicher, der folgende Merkmale aufweist: einen Kanalbereich (C, 120); eine Gate-Leitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt, sodass der Kanalbereich (C, 120) durch ein Aktivieren der Gate-Leitung (110) in einen leitfähigen Zustand versetzt werden kann; und eine Mehrzahl von Speicherzellen, die entlang dem Kanalbereich (C, 120) angeordnet sind, wobei jeder Speicherzelle eine Leseleitung zugeordnet ist, wobei eine Speicherzelle, die einen ersten Wert speichert, eine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich (C, 120) aufweist, wobei eine Speicherzelle, die einen zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich (C, 120) aufweist, sodass die Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch Aktivieren der Gate-Leitung (110) mit einer vorbestimmten Spannung verbindbar ist.
Nur-Lese-Speicher gemäß Anspruch 1, bei dem der Kanalbereich (C, 120) an jedem der Enden desselben einen Kanalkontakt aufweist, durch den eine Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der Gate-Leitung (110) mit der vorbestimmten Spannung verbindbar ist.
Nur-Lese-Speicher gemäß Anspruch 1 oder 2, bei dem der Kanalbereich (C, 120) einen lateralen Vorsprung für eine Speicherzelle aufweist, der sich über eine laterale Erstreckung der Gate-Leitung (110) hinaus erstreckt, und wobei die elektrische Verbindung der Speicherzelle, die einen ersten Wert speichert, eine vertikale elektrische Verbindung aufweist, die sich von dem Vorsprung zu der zugeordneten Leseleitung erstreckt.
Nur-Lese-Speicher gemäß einem der Ansprüche 1 bis 3, bei dem der Kanalbereich (C, 120) ein n-Typ-Kanalbereich ist.
Nur-Lese-Speicher gemäß Anspruch 4, bei der die Gate-Leitung (110) ein Metall oder ein polykristallines Halbleitermaterial aufweist.
Nur-Lese-Speicher gemäß einem der Ansprüche 1 bis 5, wobei der Nur-Lese-Speicher ein programmierbarer Nur-Lese-Speicher (PROM) ist und eine elektrische Verbindung einer Speicherzelle programmierbar ist, oder wobei der Nur-Lese-Speicher ein löschbarer und programmierbarer Nur-Lese-Speicher (EPROM) ist und eine elektrische Verbindung einer Speicherzelle löschbar und programmierbar ist.
Nur-Lese-Speicher gemäß einem der Ansprüche 1 bis 6, der ferner folgende Merkmale aufweist: eine gemeinsame Kanalstruktur (370); einen zweiten Kanalbereich (220); eine zweite Gate-Leitung (210), die sich entlang dem zweiten Kanalbereich (220) erstreckt, sodass der Kanalbereich durch ein Aktivieren der Gate-Leitung (210) in einen leitfähigen Zustand versetzt werden kann; eine zweite Mehrzahl von Speicherzellen, die entlang dem zweiten Kanalbereich (220) angeordnet sind, wobei jeder Speicherzelle eine Leseleitung zugeordnet ist; wobei eine Speicherzelle, die den ersten Wert speichert, eine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem zweiten Kanalbereich (220) aufweist; und wobei eine Speicherzelle, die den zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem zweiten Kanalbereich (220) aufweist; sodass die Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der zweiten Gate-Leitung (210) mit der vorbestimmten Spannung verbindbar ist, und wobei die gemeinsame Kanalstruktur (370) den Kanalbereich (C, 120) und den zweiten Kanalbereich (220) aufweist, und wobei die Gate-Leitung (110) und die zweite Gate-Leitung (210) sich entlang der gemeinsamen Kanalstruktur (370) erstrecken und elektrisch voneinander isoliert sind.
Nur-Lese-Speicher gemäß einem der Ansprüche 1 bis 7, der folgende Merkmale aufweist: eine Verbindungsleitung; eine Verbindungszelle, die an dem Kanalbereich (C, 120) angeordnet ist, wobei der Verbindungszelle die Verbindungsleitung zugeordnet ist und dieselbe eine elektrische Verbindung zwischen der zugeordneten Verbindungsleitung und dem Kanalbereich (C, 120) aufweist; und wobei die Verbindungsleitung unabhängig von der Aktivierung der Gate-Leitung (110) mit der vorbestimmten Spannung verbindbar ist, sodass eine Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, über die Verbindungsleitung durch ein Aktivieren der Gate-Leitung (110) mit der vorbestimmten Spannung verbindbar ist.
Nur-Lese-Speicher gemäß einem der Ansprüche 1 bis 8, der folgendes Merkmal aufweist: eine Auswahleinheit, wobei die Auswahleinheit angepasst ist, um eine Verbindung einer Leseleitung zu schalten, sodass die Leseleitung unabhängig von der Aktivierung der Gate-Leitung (110) mit der vorbestimmten Spannung verbindbar ist.
Verfahren zum Verwenden eines Nur-Lese-Speichers, wobei der Nur-Lese-Speicher folgende Merkmale aufweist: einen Kanalbereich (C, 120); eine Gate-Leitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt, sodass der Kanalbereich (C, 120) durch ein Aktivieren der Gate-Leitung (110) in einen leitfähigen Zustand versetzt werden kann; und eine Mehrzahl von Speicherzellen, die entlang dem Kanalbereich (C, 120) angeordnet sind, wobei jeder Speicherzelle eine Leseleitung zugeordnet ist, wobei eine Speicherzelle, die einen ersten Wert speichert, eine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich (C, 120) aufweist, wobei eine Speicherzelle, die einen zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem Kanalbereich (C, 120) aufweist, wobei das Verfahren folgende Schritte aufweist: Verbinden des Kanalbereichs (C, 120) mit einer vorbestimmten Spannung; und Aktivieren der Gate-Leitung (110), sodass die Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, mit der vorbestimmten Spannung verbunden ist.
Nur-Lese-Speicher, der folgende Merkmale aufweist: einen n-Typ-Kanalbereich (C, 120); eine Wortleitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt und ein Gate bildet, sodass der Kanalbereich (C, 120) durch ein Aktivieren de Wortleitung (110) in einen leitfähigen Zustand versetzt werden kann; eine Mehrzahl von Bitzellen, die entlang dem Kanalbereich (C, 120) angeordnet sind, wobei jeder Speicherzelle eine Bitleitung zugeordnet ist; wobei eine Bitzelle, die einen ersten Wert speichert, eine elektrische Verbindung zwischen er zugeordneten Bitleitung und dem Kanalbereich (C, 120) au weist; und wobei eine Bitzelle, die einen zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Bitleitung und dem Kanalbereich (C, 120) au weist, sodass die Leseleitung, die einer Bitzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der Gate-Leitung (110) mit Masse verbindbar ist.
Nur-Lese-Speicher gemäß Anspruch 11, bei dem der Kanalbereich (C, 120) einen lateralen Vorsprung für jede Bitzelle aufweist, der sich über eine laterale Erstreckung der Wortleitung (110) hinaus erstreckt, und wobei die elektrische Verbindung der Bitzelle, die einen ersten Wert speichert, eine vertikale elektrische Verbindung aufweist, die sich von dem Vorsprung zu der zugeordneten Bitleitung erstreckt.
Nur-Lese-Speicher gemäß Anspruch 11 oder 12, der ferner folgende Merkmale aufweist: eine gemeinsame Kanalstruktur (370), wobei die gemeinsame Kanalstruktur eine gemeinsame n-Typ-Kanalstruktur ist; einen zweiten n-Typ-Kanalbereich (220); eine zweite Wortleitung (210), die sich entlang dem zweiten Kanalbereich (220) erstreckt, sodass der Kanalbereich (220) durch ein Aktivieren der Wortleitung (210) in einen leitfähigen Zustand versetzt werden kann; eine zweite Mehrzahl von Bitzellen, die entlang dem zweiten Kanalbereich (220) angeordnet sind, wobei jeder Bitzelle eine Bitleitung zugeordnet ist; wobei eine Bitzelle, die den ersten Wert speichert, eine elektrische Verbindung zwischen der zugeordneten Bitleitung und dem zweiten Kanalbereich (220) aufweist; wobei eine Bitzelle, die den zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Bitleitung und dem zweiten Kanalbereich (220) aufweist; sodass die Leseleitung, die einer Bitzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der zweiten Wortleitung (210) mit der vorbestimmten Spannung verbindbar ist, und wobei die gemeinsame Kanalstruktur (370) den Kanalbereich (C, 120) und den zweiten Kanalbereich (220) aufweist, und wobei die Wortleitung (110) und die zweite Wortleitung (210) sich entlang der gemeinsamen Kanalstruktur (370) erstrecken und elektrisch voneinander isoliert sind.
Nur-Lese-Speicher gemäß einem der Ansprüche 11 bis 13, der folgende Merkmale aufweist: eine Verbindungsleitung; eine Verbindungszelle, die an dem Kanalbereich (C, 120) angeordnet ist, wobei der Verbindungszelle die Verbindungsleitung zugeordnet ist und dieselbe eine elektrische Verbindung zwischen der zugeordneten Verbindungsleitung und dem Kanalbereich (C, 120) aufweist; und wobei die Verbindungsleitung unabhängig von der Aktivierung der Wortleitung mit der vorbestimmten Spannung verbindbar ist, sodass eine Bitleitung, die einer Bitzelle zugeordnet ist, die einen ersten Wert speichert, über die Verbindungsleitung durch ein Aktivieren der Wortleitung (110) mit Masse verbindbar ist.
Nur-Lese-Speicher gemäß einem der Ansprüche 11 bis 14, der folgendes Merkmal aufweist: eine Auswahleinheit, wobei die Auswahleinheit angepasst ist, um eine Verbindung einer Bitleitung zu schalten, sodass die Bitleitung unabhängig von der Aktivierung der Wortleitung (110) mit Masse verbindbar ist.
Verfahren zum Herstellen eines Nur-Lese-Speichers, wobei das Verfahren folgende Schritte aufweist: Herstellen eines Kanalbereichs (C, 120); Herstellen einer Gate-Leitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt, sodass der Kanalbereich (C, 120) durch ein Aktivieren der Gate-Leitung (110) in einen leitfähigen Zustand versetzt werden kann; Herstellen einer Mehrzahl von Speicherzellen, die entlang dem Kanalbereich (C, 120) angeordnet sind; wobei das Herstellen einer Speicherzelle, die einen ersten Wert speichert, ein Herstellen einer elektrischen Verbindung zwischen einer Leseleitung, die der Speicherzelle zugeordnet ist, die den ersten Wert speichert, und dem Kanalbereich (C, 120) aufweist; und wobei das Herstellen einer Speicherzelle, die einen zweiten Wert speichert, nicht das Herstellen einer elektrischen Verbindung zwischen einer Leseleitung, die der Speicherzelle zugeordnet ist, die einen zweiten Wert speichert, und dem Kanalbereich (C, 120) aufweist, sodass eine Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der Gatte-Leitung (110) mit einer vorbestimmten Spannung verbindbar ist.
Verfahren gemäß Anspruch 16, bei dem das Herstellen des Kanalbereichs (C, 120) das Herstellen eines lateralen Vorsprungs für eine Speicherzelle aufweist, wobei sich der laterale Vorsprung über eine laterale Erstreckung der Gate-Leitung hinaus erstreckt, und wobei das Herstellen der elektrischen Verbindung der Speicherzelle, die einen ersten Wert speichert, ein Herstellen einer vertikalen elektrischen Verbindung aufweist, die sich von dem Vorsprung zu der zugeordneten Leseleitung erstreckt.
Verfahren gemäß Anspruch 16 oder 17, das ferner folgende Schritte aufweist: Herstellen einer gemeinsamen Kanalstruktur (370); Herstellen eines zweiten Kanalbereichs (220); Herstellen einer zweiten Gate-Leitung (210), die sich entlang dem zweiten Kanalbereich (220) erstreckt, sodass der Kanalbereich (220) durch ein Aktivieren der Gate-Leitung (210) in einen leitfähigen Zustand versetzt werden kann; Herstellen einer zweiten Mehrzahl von Speicherzellen, die entlang dem zweiten Kanalbereich (220) angeordnet sind; wobei das Herstellen einer Speicherzelle, die den ersten Wert speichert, ein Herstellen einer elektrischen Verbindung zwischen der zugeordneten Leseleitung und dem zweiten Kanalbereich (220) aufweist; und wobei das Herstellen einer Speicherzelle, die den zweiten Wert speichert, keine elektrische Verbindung zwischen der zugeordneten Leseleitung und dem zweiten Kanalbereich (220) aufweist; sodass die Leseleitung, die einer Speicherzelle zugeordnet ist, die einen ersten Wert speichert, durch ein Aktivieren der zweiten Gate-Leitung (210) mit der vorbestimmten Spannung verbindbar ist, und wobei die gemeinsame Kanalstruktur (370) den Kanalbereich (C, 120) und den zweiten Kanalbereich (220) aufweist, und wobei die Gate-Leitung (110) und die zweite Gate-Leitung (210) sich entlang der gemeinsamen Kanalstruktur (370) erstrecken und elektrisch voneinander isoliert sind.
Halbleiterbauelement, das folgende Merkmale aufweist: einen Kanalbereich (C, 120); eine Gate-Leitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt, sodass der Kanalbereich (C, 120) durch ein Aktivieren der Gate-Leitung (110) in einen leitfähigen Zustand versetzt werden kann; und eine Mehrzahl von Anschlüssen, die eine elektrische Verbindung mit dem Kanalbereich (C, 120) aufweisen; sodass die Mehrzahl von Anschlüssen durch ein Aktivieren der Gate-Leitung (110) mit einer vorbestimmten Spannung verbindbar ist.
Halbleiterbauelement gemäß Anspruch 19, wobei das Bauelement eine Schaltstruktur ist.
Halbleiterbauelement, das folgende Merkmale aufweist: einen Kanalbereich (C, 120); eine Gate-Leitung (110), die sich entlang dem Kanalbereich (C, 120) erstreckt, sodass der Kanalbereich (C, 120) durch ein Aktivieren der Gate-Leitung (110) in einen leitfähigen Zustand versetzt werden kann; und zumindest drei Anschlüsse, die elektrisch mit dem Kanalbereich (C, 120) gekoppelt sind, wobei die zumindest drei Anschlüsse durch ein Aktivieren der Gate-Leitung (110) elektrisch miteinander gekoppelt sind.
Halbleiterbauelement gemäß Anspruch 21, wobei das Bauelemente eine Schaltstruktur ist.