DE102009021244B4

DE102009021244B4 - MEMS-Bauelement, Halbleiterchip und Verfahren zu dessen Herstellung

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Publication number: DE102009021244B4
Application number: DE200910021244
Authority: DE
Inventors: Robert Gruenberger; Karlheinz Mueller; Bernhard Winkler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-06-04
Filing date: 2009-05-14
Publication date: 2012-02-16
Anticipated expiration: 2029-05-15
Also published as: US8993394B2; DE102009021244A1; US20130330870A1; US8318581B2; US20120061734A1; US20090302415A1; US8125046B2

Abstract

MEMS-Bauelement (100), das folgende Merkmale aufweist: eine Halbleiterschicht (3, 4, 5), die über einem Substrat (1) angeordnet ist; eine erste isoliend der Halbleiterschicht (3, 4, 5) angeordnet ist; einen Graben (31), der in der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei der Graben (31) eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand aufweist; eine zweite isolierende Materialschicht (16), die auf einem oberen Teil der ersten Seitenwand angeordnet ist; ein leitfähiges Material (17), das innerhalb des Grabens (31) angeordnet ist; und einen Luftzwischenraum (47), der durch Entfernen der zweiten isolierenden Materialschicht (16) zwischen dem leitfähigen Material (17) und der zweiten Seitenwand und durch Entfernen eines Teils der ersten isolierenden Schicht (2) zwischen dem leitfähigen Material (17), der Halbleiterschicht (3, 4, 5) und dem Substrat (1) angeordnet ist, wobei die Halbleiterschicht (3, 4, 5) einen Resonatorabschnitt aufweist,...

Description

Die vorliegende Erfindung bezieht sich allgemein auf elektronische Bauelemente und insbesondere auf Bauelemente eines mikroelektromechanischen Systems (MEMS; microelectromechanical system).
MEMS-Bauelemente weisen eine relativ neue Technik auf, die Halbleiter mit sehr kleinen mechanischen Bauelementen kombiniert. MEMS-Bauelemente sind durch Mikrobearbeitung hergestellte Sensoren, Aktoren und anderen Strukturen, die durch die Addition, Subtraktion, Modifikation und Strukturierung von Materialien unter Verwendung von Techniken gebildet werden, die ursprünglich für die Industrie von integrierten Schaltungen entwickelt wurden. MEMS-Bauelemente werden bei einer Vielzahl von Anwendungen verwendet, wie z. B. bei Sensoren für Bewegungssteuerungen, Tintenstrahldruckern, Airbags, Mikrophonen und Gyroskopen. MEMS-Bauelemente werden immer häufiger bei einer Vielzahl von Anwendungen eingesetzt, wie z. B. bei Mobiltelefonen, Automobilen, globalen Positionierungssystemen (GPS; global positioning system), Videospielen, Verbraucherelektronik, Kraftfahrzeugsicherheit und Medizintechnik. Viele potentielle und aktuelle Anwendungen erfordern die Integration von MEMS-Bauelementen mit anderen Typen von Chips oder Funktionalität. Zum Beispiel können MEMS-Bauelemente in bipolare, CMOS-Logik- oder andere Peripherie-Geräte integriert werden, wie z. B. Graben- oder MIM-Kondensatoren.
Die Herstellung von MEMS-Bauelementen ist in vieler Hinsicht eine Herausforderung. Das Herstellen kleiner, beweglicher Teile von MEMS-Bauelementen mit Lithographieprozessen, die in der Halbleitertechnik verwendet werden, hat Einschränkungen.
Zum Beispiel schränken Lithographiesysteme und -prozesse den minimalen Zwischenraum zwischen sich bewegenden und stationären Teilen von MEMS-Bauelementen ein. Ferner ist es zur Kostenreduzierung dieser Bauelemente unbedingt erforderlich, Herstellungskosten zu minimieren.
Somit besteht ein Bedarf auf dem Gebiet nach kosteneffektiven Strukturen für MEMS-Bauelemente und Verfahren zur Herstellung derselben.
Die WO 2008/001253 A2 betrifft ein MEMS-Bauelement, beispielsweise ein Resonatorbauelement, bei dessen Herstellung zunächst ein kreisförmiger Graben in ein Substrat eingebracht wird. In einem Oberflächenbereich einschließlich der Grabenseitenwände wird eine dotierte Region erzeugt, wobei die Gräben anschließend mit einer leitfähigen Elektrode verfüllt werden. Anschließend wird eine Opferschicht aufgebracht und strukturiert, um einen Verankerungspunkt für die zu erzeugende, bewegliche Struktur bereitzustellen. Eine leitfähige Tragestruktur wird aufgebracht und anschließend wird die Opferschicht entfernt. Zur Erzeugung der beweglichen Struktur erfolgt ein Ätzen des Substrats von der Rückseite.
US 5,846,849 betrifft ein MEMS-Bauelement, bei dessen Herstellung eine einzelne Maske und ein Niedertemperatur-Ätzprozess verwendet werden. Ausgehend von einem Siliziumsubstrat wird unter Verwendung einer Oxidmaske die erforderliche Strukturierung des Siliziumsubstrats durchgeführt, wobei zunächst ein erster Graben geätzt wird und mit einem Seitenwandoxid verkleidet wird. Ausgehend von dieser Struktur erfolgt ein abschließender Ätzprozess zur Freilegung der beweglichen Elemente.
Ein weiters Beispiel für ein MEMS-Bauelement ist in der US 6,960,488 B2 beschrieben.
Es ist die Aufgabe der vorliegenden Erfindung, ein mikroelektromechanisches System-Bauelement, einen Halbleiterchip, und ein Verfahren zum Herstellen eines Halbleiterchips mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch ein MEMS-Bauelement gemäß Anspruch 1, einen Halbleiterchip gemäß Anspruch 9 und ein Verfahren zum Herstellen eines Halbleiterchips gemäß Anspruch 11 gelöst.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 eine Querschnittsansicht eines MEMS-Bauelements gemäß einem Ausführungsbeispiel der Erfindung;
2, die die 2a–2q umfasst, Querschnittsansichten eines MEMS-Bauelements auf verschiedenen Herstellungsstufen gemäß einem Ausführungsbeispiel der Erfindung;
3 ein Flussdiagramm, das die Herstellungsstufen des MEMS-Bauelements beschreibt, das in 2 beschrieben ist, gemäß einem Ausführungsbeispiel der Erfindung;
4 eine Querschnittsansicht eines MEMS-Bauelements gemäß einem Ausführungsbeispiel der Erfindung, wobei das MEMS-Bauelement eine Struktur mit mehreren Treiberelektroden darstellt;
5 eine Querschnittsansicht eines Halbleiterchips gemäß einem Ausführungsbeispiel der Erfindung, wobei der Halbleiterchip ein MEMS-Bauelement und ein bipolares Bauelement aufweist;
6 eine Querschnittsansicht eines Halbleiterchips gemäß einem Ausführungsbeispiel der Erfindung, wobei der Halbleiterchip ein MEMS-Bauelement und ein CMOS-Bauelement aufweist;
7 eine Querschnittsansicht eines Halbleiterchips gemäß einem Ausführungsbeispiel der Erfindung, wobei der Halbleiterchip ein MEMS-Bauelement und einen Grabenkondensator aufweist; und
8 eine Querschnittsansicht eines Halbleiterchips gemäß einem Ausführungsbeispiel der Erfindung, wobei der Halbleiterchip ein MEMS-Bauelement, ein bipolares Bauelement und einen Grabenkondensator aufweist.
Entsprechende Bezugszeichen und Symbole in den unterschiedlichen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, außer dies ist anderweitig angegeben. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsbeispiele der vorliegenden Erfindung klar darzustellen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
Die Herstellung und Verwendung von verschiedenen Ausführungsbeispielen der Erfindung wird nachfolgend detailliert erortert. Es sollte jedoch darauf hingewiesen werden, dass die vorliegende Erfindung viele anwendbare, erfinderische Konzepte liefert, die in einer großen Vielzahl von spezifischen Konzepten verkörpert sein können. Die erörterten, spezifischen Ausfuhrungsbeispiele sind nur darstellend für spezifische Möglichkeiten, die Erfindung herzustellen und zu verwenden, und schränken den Schutzbereich der Erfindung nicht ein.
MEMS-Resonatoren bieten wesentliche Vorteile im Vergleich zu Quarzresonatoren im Hinblick auf Größe, Stoßfestigkeit, elektromagnetische Kompatibilitat, Verhalten und Integration in einen komplementaren Metalloxidhalbleiter (CMOS; complementary metal Oxide semiconductor) oder eine BiCMOS-Schaltungsanordnung. MEMS-Bauelemente jedoch, die auf Silizium basieren, zeigen einen hohen Bewegungswiderstand im Vergleich zu Quarz, was einen direkten Ersatz eines Quarzresonators durch einen Siliziumresonator bei einigen Anwendungen verhindert. Zusätzlich dazu benötigen MEMS-Bauelemente haufig hohe Betriebsspannungen.
Eine Moglichkeit, diese Einschränkungen zu überwinden, ist es, MEMS-Bauelemente mit schmalen Zwischenräumen zu bilden. Die schmalen Zwischenraume ermöglichen eine gute elektromechanische Kopplung, was eine Operation bei niedrigen Vorspannungsspannungen ermöglicht. Zum Beispiel konnen solche Bauelemente mit schmalem Zwischenraum bei niedrigeren Spannungen als 20 V wirksam sein, was eine Integration in andere elektronische Bauelemente ermöglicht, wie z. B. CMOS- oder HF/Analog-Komponenten. Auf ahnliche Weise ermöglichen schmale Zwischenraume bei MEMS-Bauelementen eine Hochfrequenzoperation, z. B. f > 1 MHz, und ermöglichen das Erreichen von Betriebsimpedanzpegeln bei niedrigen Vorspannungsspannungen.
Das Herstellen von Bauelementen mit schmalen Zwischenräumen ist jedoch eine Herausforderung, da die erforderlichen Abmessungen dünner sind als jene, die durch typische Lithographieprozesse erlaubt sind. Ferner sind möglicherweise jegliche spezifische Prozesse, die eingeführt werden, nicht mit Prozessen zum Herstellen anderer Komponenten (z. B. CMOS-Bauelementen) des Chips kompatibel.
Ausführungsbeispiele der Erfindung überwinden diese Einschränkungen von MEMS-Bauelementen. Bei verschiedenen Ausführungsbeispielen werden die MEMS-Bauelemente mit Prozessflussen hergestellt, die CMOS- und/oder Bipolar-Techniken gemein sind. Die somit hergestellten MEMS-Bauelemente weisen Zwischenräume auf, die durch einen subtraktiven Prozess gebildet werden, der zu sehr schmalen Zwischenräumen zwischen den Elektroden der MEMS-Resonatorbauelemente führt. Folglich zeigen die MEMS-Bauelemente hohe Resonatorqualitätsfaktoren und ausgezeichnete kapazitive Kopplungsfaktoren, was zu niedrigen Bewegungswiderstandswerten und niedrigen Betätigungsspannungen fuhrt. Ferner werden bei verschiedenen Ausführungsbeispielen die Bauelementregionen der MEMS-Bauelemente durch Prozesse gebildet, die der Herstellung von anderen Komponenten gemeinsam sind, wie z. B. Grabenisolierung, Grabenkondensatoren und Bipolartransistoren, wodurch Herstellungskosten reduziert werden.
Die vorliegende Erfindung wird im Hinblick auf Ausfuhrungsbeispiele in spezifischen Kontexten beschrieben, nämlich implementiert in MEMS-Resonatorbauelementen. Ausführungsbeispiele der Erfindung können auch in anderen Anwendungen implementiert sein, wie z. B. MEMS-Bauelementen, die Sensoren, Aktoren, Schalter, Beschleunigungsmesser und andere MEMS-Strukturen aufweisen, die bewegbare Teile und Elemente aufweisen.
1 stellt ein strukturelles Ausführungsbeispiel eines MEMS-Bauelements gemäß einem Ausführungsbeispiel der Erfindung dar. Ein Verfahren zum Herstellen des MEMS-Bauelements unter Verwendung von Ausfuhrungsbeispielen der Erfindung wird Bezug nehmend auf die Querschnittsansichten von 2a–2q und auf das Flussdiagramm von 3 beschrieben. Zusätzliche, strukturelle Ausführungsbeispiele des MEMS-Bauelements werden dann Bezug nehmend auf die Querschnittsansichten aus 4–8 beschrieben.
1 stellt ein MEMS-Resonatorbauelement 100 gemäß einem Ausführungsbeispiel der Erfindung dar. Bei verschiedenen Ausführungsbeispielen weist das MEMS-Resonatorbauelement 100 eine erste Elektrode 101 auf, die eine Grabenfüllung 17 eines ersten tiefen Grabens 31 aufweist, eine MEMS-Resonatorelektrode 102, die eine zweite dotierte Schicht 6 aufweist, und einen Luftzwischenraum 47 zwischen den Elektroden. Der Luftzwischenraum 47 ist unter und um einen Abschnitt der zweiten dotierten Schicht 6 positioniert. Die Elektroden werden durch geeignete, dotierte Regionen sowie durch Kontakte kontaktiert. Das MEMS-Resonatorbauelement 100 wird nachfolgend detailliert gemaß einem Ausführungsbeispiel der Erfindung beschrieben.
Bezug nehmend auf 1 umfasst das MEMS-Resonatorbauelement 100 ein Substrat 1. Bei einem Ausführungsbeispiel ist das Substrat 1 ein Silizium-auf-Isolator-(SOI; silicon an insulator) Wafer. Einige geeignete Beispiele des Substrats 1 sind ein massives, monokristallines Siliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin gebildete Schicht), eine Schicht aus (110) Silizium auf einem (100) Siliziumwafer, oder ein Germanium-auf-Isolator-(GeOI-)Wafer. Bei anderen Ausführungsbeispielen können andere Halbleiter, wie z. B. Silizium-Germanium, Germanium, Galliumarsenid, Indiumarsenid, Indium-Gallium-Arsenid, Indium-Antimonid oder andere mit dem Wafer verwendet werden. Das Substrat 1 kann ferner aktive Komponenten umfassen, wie z. B. Transistoren oder Dioden, oder passive Komponenten, wie z. B. unter anderem Induktoren oder Widerstände.
Das Substrat 1 umfasst eine erste isolierende Schicht 2, die über dem Substrat 1 angeordnet ist. Die erste, isolierende Schicht 2 weist bei einem Ausführungsbeispiel eine Dicke von ungefähr 100 nm bis ungefähr 1.000 nm auf. Die erste isolierende Schicht 2 weist Siliziumdioxid auf, obwohl einige Ausführungsbeispiele andere Materialien aufweisen können, wie z. B. Siliziumnitrid oder Siliziumoxynitrid.
Eine dünne Bauelementschicht 3 ist auf der ersten isolierenden Schicht 2 angeordnet. Die dünne Bauelementschicht 3 weist eine Dicke von ungefähr 500 bis ungefähr 1.000 nm auf, obwohl die dünne Bauelementschicht 3 bei anderen Ausfuhrungsbeispielen eine größere Dicke aufweisen kann. Die dünne Bauelementschicht 3 weist ähnliche Materialien auf, wie sie für das Substrat 1 beschrieben wurden, und weist ein einkristallines Silizium auf. Die dünne Bauelementschicht 3 ist als eine n-Typ- oder p-Typ-Region dotiert. Die dünne Bauelementschicht ist bei einem Ausführungsbeispiel n-Typ-dotiert, mit Arsen- oder Phosphoratomen mit einer Konzentration von ungefähr 10¹⁵/cm³ bis ungefahr 10¹⁷/cm³. Die dünne Bauelementschicht 3 kann auch mit Lithographie dotiert sein, um lokal dotierte Regionen zu erreichen. Bei einigen Ausführungsbeispielen kann die dünne Bauelementschicht 3 amorphes Silizium oder Polysilizium aufweisen.
Eine erste, dotierte Schicht 4 ist auf der dünnen Bauelementschicht 3 angeordnet. Die erste, dotierte Schicht 4 weist üblicherweise eine Epitaxialschicht auf, die bei der Herstellung von anderen Transistoren verwendet wird, wie z. B. Bipolar- und CMOS-Transistoren. Die erste, dotierte Schicht 4 weist bei einem Ausführungsbeispiel dasselbe Material auf wie die dunne Bauelementschicht 3. Die erste, dotierte Schicht 4 weist jedoch eine unterschiedliche Dotierung auf als die dunne Bauelementschicht 3. Bei verschiedenen Ausführungsbeispielen ist die erste, dotierte Schicht 4 als eine n-Typ- oder p-Typ-Region dotiert. Die erste, dotierte Schicht 4 ist eine n-Typ-Schicht, die Arsen- oder Phosphoratome bis zu einer Konzentration von ungefähr 10¹⁴/cm³ bei einem Ausführungsbeispiel aufweist. Die erste, dotierte Schicht 4 weist bei einem Ausfuhrungsbeispiel eine Dicke von ungefähr 250 nm bis ungefähr 10.000 nm auf.
Die zweite, dotierte Schicht 6 ist benachbart zu der ersten, dotierten Schicht 4 und uber der dünnen Bauelementschicht 3 angeordnet. Die zweite, dotierte Schicht 6 ist ebenfalls benachbart zu einem Teil der dünnen Bauelementschicht 3 angeordnet. Die zweite, dotierte Schicht 6 ist eine Niedrigwiderstandsregion und weist eine hohe Dotierung auf. Die zweite, dotierte Schicht 6 weist bei einem Ausführungsbeispiel denselben Dotierungstyp auf wie die erste, dotierte Schicht 4. Die zweite, dotierte Schicht 6 ist eine n-Typ-Schicht, die Arsen- oder Phosphoratome bis zu einer Konzentration von 10¹⁹/cm³ bis ungefähr 10²¹/cm³ und üblicherweise ungefahr 10²⁰/cm³ bei einem Ausführungsbeispiel aufweist.
Eine dritte, dotierte Schicht 5 ist über der ersten, dotierten Schicht 4 und der zweiten, dotierten Schicht 6 angeordnet. Die dritte, dotierte Schicht 5 weist denselben Dotierungstyp auf wie die erste, dotierte Schicht 4. Die dritte, dotierte Schicht 5 ist eine n-Typ-Schicht, die Arsen- oder Phosphoratome bis zu einer Konzentration, oder p-Typ, die Bor-Atome von ungefähr > 10¹⁵/cm³ bei einem Ausfuhrungsbeispiel aufweist. Bei verschiedenen Ausführungsbeispielen weist die dritte, dotierte Schicht 5 und die darunterliegende erste, dotierte Schicht 4 andere Komponenten auf, wie z. B. CMOS-Logik-Bipolar-Bauelemente, HF/Analog-Komponenten, Peripheriegeräte und/oder andere, die einen einzelnen Chip bilden.
Eine vierte, dotierte Schicht 8 ist benachbart zu der dritten, dotierten Schicht 5 und über der zweiten, dotierten Schicht 6 angeordnet. Die vierte, dotierte Schicht 8 weist eine Niedrigwiderstandsregion auf und weist denselben Typ einer Dotierung auf wie die zweite, dotierte Schicht 6. Die vierte, dotierte Schicht 8 ist zu einer Konzentration von ungefähr 10¹⁹/cm³ bis zu ungefähr 10²¹/cm³ und bei einigen Ausführungsbeispielen zumindest ungefahr 10²⁰/cm³ dotiert.
Der erste, tiefe Graben 31 ist benachbart zu der zweiten, dotierten Schicht 6 angeordnet, und ist zwischen der zweiten, dotierten Schicht 6 und der ersten, dotierten Schicht 4 angeordnet. Der erste tiefe Graben 31 weist eine Tiefe von ungefähr 500 nm bis ungefähr 10.000 nm auf.
Der erste, tiefe Graben 31 weist einen Innenkern und eine Außenhülle oder Verkleidung auf. Der Innenkern des ersten, tiefen Grabens 31 ist mit der Grabenfüllung 17 gefüllt, die ein leitfähiges Material aufweist. Die Grabenfüllung 17 kann Polysilizium aufweisen, obwohl bei anderen Ausführungsbeispielen andere Materialien verwendet werden können, wie z. B. amorphes Silizium, amorphes Polysilizium, Silizium-Germanium (SiGe), Silizium-Kohlenstoff oder Kohlenstoff. Einige Ausführungsbeispiele können ferner metallische Materialien als die Grabenfüllung 17 verwenden. Beispiele von geeigneten, metallischen Materialien, die die Grabenfüllung 17 aufweisen, umfassen metallische Nitride, wie z. B. TiN, TaN und WN, Metallsilizide, wie z. B. TiSi, WSi, CoSi und NiSi, und Metalle wie z. B. Ti, Ta, W, Ru, Al, Cu und Pt oder Kombinationen derselben. Ein Teil der Außenhülle ist durch eine zweite, isolierende Schicht 16 abgedeckt. Die zweite, isolierende Schicht 16 weist Siliziumdioxid auf, obwohl einige Ausführungsbeispiele andere Materialien aufweisen können, wie z. B. Siliziumnitrid oder Siliziumoxynitrid.
Ein Luftzwischenraum 47 ist über dem verbleibenden Teil der Außenhülle des ersten, tiefen Grabens 31 angeordnet. Der Luftzwischenraum 47 ist somit zwischen der zweiten, dotierten Schicht 6 und der Grabenfüllung 17 angeordnet. Der Luftzwischenraum 47 weist Gas bei niedrigen Drucken auf. Bei einigen Ausführungsbeispielen jedoch weist der Luftzwischenraum 47 Gas bei Drücken bis zu atmosphärischem Druck auf. Das Gas in dem Luftzwischenraum 47 ist bei einem Ausführungsbeispiel inert (z. B. Stickstoff, Argon), um die Oxidation der Grabenfüllung 17 zu verhindern. Wenn jedoch das Oxid der Grabenfüllung 17 ebenfalls leitend ist, kann diese Einschränkung gelockert werden. Der Luftzwischenraum 47 in einer Region zwischen der zweiten, dotierten Schicht 6 und der Grabenfüllung 17 weist eine Dicke von ungefähr 5 nm bis ungefähr 500 nm und bei einem Ausführungsbeispiel weniger als ungefähr 100 nm auf. Ausführungsbeispiele jedoch, die z. B. bei der drahtlosen Kommunikation verwendet werden, benötigen Bauelemente mit Hochqualitätsfaktoren (Minimieren von nicht konservierendem Energieverlust) und niedrigem Phasenrauschen. Bei solchen Ausführungsbeispielen wird ein Resonatorbauelement mit hohem Q-Faktor mit einem großen Luftzwischenraum gebildet, um ferner das Phasenrauschen zu minimieren. Zum Beispiel ist ein Luftzwischenraum von ungefähr 500 nm optimal. Ein Vergrößern des Luftzwischenraums, während das Phasenrauschen reduziert wird, erhöht die erforderliche Versorgungs- oder Antriebsspannung nachteilhaft.
Eine dritte, isolierende Schicht 46 ist über der dritten, dotierten Schicht 5 und der vierten, dotierten Schicht 8 angeordnet. Die vierten, isolierenden Schichten 18 sind uber der Grabenfüllung 17 angeordnet. Die vierten, isolierenden Schichten 18 liefern eine Stütze bzw. einen Träger für die Abdeckschicht 19, die eine Öffnung in den Luftzwischenraum 47 bildet. Die vierten, isolierenden Schichten 18 weisen ein Nitrid auf, z. B. Siliziumnitrid, bei einem Ausführungsbeispiel.
Die Öffnung 51 des Luftzwischenraums 47 ist durch eine fünfte, isolierende Schicht 20 eingekapselt, wobei die fünfte, isolierende Schicht 20 über der dritten, isolierenden Schicht 46 und den vierten, isolierenden Schichten 18 angeordnet ist. Die fünfte, isolierende Schicht 20 weist bei einem Ausführungsbeispiel ein Planarisierungsoxid auf, obwohl andere geeignete Abdichtungsmaterialien bei anderen Ausführungsbeispielen verwendet werden konnen. Die funfte isolierende Schicht 20 dichtet den Luftzwischenraum 47 ab und behält die Integritat des Luftzwischenraums 47 bei.
Kontakte 21, die in der dritten isolierenden Schicht 46 angeordnet sind, kontaktierten die vierte, dotierte Schicht 8 und die Grabenfüllung 17. Die Kontakte 21 sind mit Anschlussflächen 22 oder Metallisierungsebenen verbunden, die dabei helfen, einen elektrischen Kontakt mit den Bauelementen herzustellen und eine Verbindung mit anderen Komponenten auf dem Chip herzustellen. Eine sechste isolierende Schicht 23 ist auf der fünften isolierenden Schicht 20 angeordnet. Die sechste isolierende Schicht 23 weist eine Passivierungsschicht auf.
Ein zweiter, tiefer Graben 32 ist ebenfalls auf einer gegenüberliegenden Seite der zweiten, dotierten Schicht 6 positioniert, wenn eine weitere elektrische Isolierung erforderlich ist. Der zweite, tiefe Graben 32 ist mit der ersten isolierenden Schicht 2 und der dritten isolierenden Schicht 46 verbunden, die das MEMS-Bauelement vollstandig isolieren. Zum Beispiel ist der zweite tiefe Graben 32 schmaler als der erste tiefe Graben 31 und ist somit vollständig mit der zweiten isolierenden Schicht 16 gefüllt.
Es wird darauf hingewiesen, dass 1 einen Querschnitt darstellt und verschiedene Strukturen mit unterschiedlichen Oberseitenquerschnitten gebildet werden konnen. Zum Beispiel kann das MEMS-Bauelement 100 einen quadratischen, rechteckigen oder scheibenförmigen Oberseitenquerschnitt aufweisen. Entsprechend kann die Schwingungsmode (vibration mode) des MEMS-Resonators unterschiedliche Moden aufweisen, z. B. vertikal, longitudinal und Kombinationen derselben. Obwohl sie im Hinblick auf einen ersten tiefen Graben und einen zweiten tiefen Graben beschrieben wurden, können andere Ausführungsbeispiele mehr Gräben aufweisen, die das MEMS-Resonatorbauelement 100 bilden.
Ein Verfahren zum Herstellen des MEMS-Bauelements unter Verwendung von Ausführungsbeispielen der Erfindung wird Bezug nehmend auf die Querschnittsansichten aus 2a–2q und das Flussdiagramm aus 3 beschrieben.
Bezug nehmend auf 2a wird ein Silizium-auf-Isolator-(SOI-)Wafer als ein Startmaterial verwendet. Der SOI-Wafer weist eine erste Isolierschicht 2 auf, die über einem Substrat 1 angeordnet ist. Eine dünne Bauelementschicht 3 ist über der ersten Isolierschicht bzw. isolierenden Schicht 2 angeordnet. Die dunne Bauelementschicht 3 weist eine Siliziumschicht auf, die bei einem Ausführungsbeispiel auf eine niedrige n-Typ-Dotierung dotiert ist. Eine erste, dotierte Schicht 4 wächst zuerst selektiv aus der dünnen Bauelementschicht 3. Der erste, selektive Epitaxialwachstumsprozess, der verwendet wird, wird allgemein auch bei der Herstellung von anderen Komponenten verwendet, wie z. B. Bipolar-CMOS-Transistoren, und weist z. B. einen chemischen Dampfaufbringungsprozess auf. Bei anderen Ausführungsbeispielen können andere Aufbringungsprozesse verwendet werden, z. B. Epitaxie. Die erste, dotierte Schicht 4, die unter Verwendung des ersten Epitaxialwachstumsprozesses wächst, weist dasselbe Material auf wie die dünne Bauelementschicht 3. Die erste, dotierte Schicht 4 ist eine n-Typ-Schicht, die Phosphoratome aufweist, p-Typ, die Boratome aufweist, bis zu einer Konzentration von ungefahr > 10¹⁴/cm³.
Bezug nehmend auf 2b wird eine Resonatorelektrodenschicht dotiert. Eine erste Maskenschicht wird über der ersten, dotierten Schicht 4 aufgebracht (nicht gezeigt). Unter Verwendung eines ersten lithographischen Prozesses wird ein Abschnitt der ersten, dotierten Schicht 4 geöffnet. Arsen- oder Phosphoratome werden in hohen Dosen implantiert, um den geöffneten Bereich der ersten, dotierten Schicht 4 hoch zu dotieren. Arsen oder Phosphor ist in der ersten dotierten Schicht 4 in Dosen von ungefahr 10¹⁴/cm^–3 bis ungefähr 5 × 10¹⁶/cm^–3 implantiert. Der implantierte Wafer wird ausgehärtet, um eine zweite dotierte Schicht 6 zu bilden. Die diffundierte, dotierte Schicht 6 erstreckt sich in die dünne Bauelementschicht 3, wie in 2b dargestellt ist. Nach dem Aushärten weist die zweite, dotierte Schicht 6 bei einem Ausführungsbeispiel eine Dotierung von ungefähr 10¹⁹/cm³ bis ungefähr 10²¹/cm³ und üblicherweise ungefähr 10²⁰/cm³ auf. Die somit gebildete, zweite dotierte Schicht 6 weist die Resonatorelektrode des MEMS-Resonatorbauelements 100 auf. Wenn Bipolartransistoren hergestellt werden, werden entsprechende Implantate, z. B. zum Bilden der Kollektorregionen, durch Implantieren in die erste, dotierte Schicht 4 hergestellt, gefolgt von einem Aushärten.
Wie in 2c dargestellt ist, wird eine dritte dotierte Schicht 5 über der ersten, dotierten Schicht 4 und der zweiten, dotierten Schicht 6 unter Verwendung eines zweiten Epitaxialwachstumsprozesses aufgebracht. Die dritte, dotierte Schicht 5 weist denselben Dotierungstyp auf wie die erste, dotierte Schicht 4. Die dritte, dotierte Schicht 5 ist eine n-Typ-Schicht, die bei einem Ausführungsbeispiel Phosphoratome bis zu einer Konzentration von ungefähr 10¹⁵/cm³ aufweist.
Unter Verwendung eines zweiten, lithographischen Prozesses wird ein Teil der dritten, dotierten Schicht 5 geöffnet. Arsen- oder Phosphoratome werden in hohen Dosen implantiert, um die freiliegende, dritte dotierte Schicht 5 zu dotieren. Der implantierte Wafer wird ausgehärtet, um eine vierte dotierte Schicht 8 zu bilden. Die vierte, dotierte Schicht 8 ist somit benachbart zu der dritten, dotierten Schicht 5 angeordnet, und uber der zweiten, dotierten Schicht 6. Die vierte, dotierte Schicht 8 ist bei einem Ausführungsbeispiel zu einer Konzentration von ungefähr 5 × 10¹⁹/cm³ bis ungefahr 10²¹/cm³ und zumindest ungefähr 10²⁰/cm³ dotiert, um Widerstande zu minimieren. Andere aktive Bauelemente, z. B. CMOS- oder Bipolar-Bauelemente, wenn sie hergestellt sind, werden ebenfalls zu dieser Zeit verarbeitet. Wenn z. B. CMOS-Bauelemente gebaut werden, wird die dritte, dotierte Schicht 5 durch weitere Implantationen (bzw. Dotierungen) und Aushärtungen dotiert, um Source-, Drain- und Kanalregionen zu bilden. Auf ähnliche Weise werden nach einem geeigneten Maskieren, die Emitter- und Basisregionen von bipolaren Bauelementen durch Implantieren in die dritte, dotierte Schicht 5, gefolgt von einem Aushärten, hergestellt.
Wie in 2d dargestellt ist, wird eine Ätzstopplage 12 über der dritten, dotierten Schicht 5 angeordnet. Die Ätzstopplage 12 weist bei einem Ausführungsbeispiel eine Nitridlage auf, obwohl andere geeignete Materialien mit einer ausreichenden Ätzselektivität bei anderen Ausführungsbeispielen verwendet werden können. Eine Grabenhartmaskenschicht 13 und eine Polyhartmaskenschicht 14 werden aufgebracht.
Bezug nehmend auf 2e und 2f sind die Hartmaskenschichten strukturiert, um Graben zu bilden. Die Grabenstruktur kann unterschiedliche Abmessungen aufweisen. Zum Beispiel können Gräben zur Isolation und MEMS-Bauelementelektroden unterschiedliche Grabenabmessungen aufweisen. Unter Verwendung eines dritten Lithographieprozesses wird die Polyhartmaskenschicht 14 strukturiert (2e). Eine Grabenmaskenschicht wird aufgebracht und geätzt, um Grabenmaskenabstandhalter 15 an den Seitenwänden der Polyhartmaskenschicht 14 zu bilden. Der Grabenmaskenabstandhalter 15 erzeugt kleine Grabenabmessungen, durch Reduzieren der Breite des Grabens. Folglich werden Grabenbreiten unter einer Lithographiefähigkeit bei unterschiedlichen Ausfuhrungsbeispielen gebildet, um schmale Gräben zu bilden, z. B. den zweittiefen Graben 32. Ein Prozess des reaktiven Ionenätzens (RIE; reactive ion etch) wird verwendet, um die Gräben zu bilden. Der RIE-Prozess wird auf der Ätzstopplage 12 gestoppt und ihm folgt ein Nassätzen, um die Ätzstopplage 12 zu entfernen (2f).
Bezug nehmend auf 2g wird nach der Entfernung der Ätzstopplage 12 ein zweiter RIE-Prozess verwendet, um die darunterliegenden Siliziumschichten zu ätzen. Das RIE-Ätzen wird gestoppt, wenn es die erste Isolierschicht 2 erreicht, die ein Oxid aufweist. Tiefe Graben werden unter Verwendung von RIE gebildet und verwenden Prozesse, die der Bildung von tiefen Gräben bei anderen Bauelementen gemeinsam sind, z. B. Grabenkondensatoren. Zum Beispiel wird in 2g der erste tiefe Graben 31 aus einem Prozess gebildet, der der Bildung von Grabenkondensatoren gemeinsam ist.
Wie in 2h und 2i dargestellt ist, werden die Polyhartmaskenschicht 14 und dann die Grabenhartmaskenschicht 13 entfernt, was auf der Ätzstopplage 12 endet. Bezug nehmend auf 2j wird eine dunne Schicht einer zweiten, isolierenden Schicht 16 in den ersten und den zweiten tiefen Graben 31 und 32 aufgebracht. Bei unterschiedlichen Ausführungsbeispielen wächst die zweite isolierende Schicht thermisch uber Oxidation, um eine dünne, gesteuerte Schicht eines thermischen Oxids zu bilden. Alternativ kann ein dünnes Nitrid oder Oxynitrid über den Grabenseitenwänden aufgebracht werden und ferner unter Verwendung eines thermischen Oxidationsprozesses oxidiert werden. Die zweite isolierende Schicht 16 bildet eine Lage auf den Seitenwanden des ersten tiefen Grabens 31, wobei die zweite isolierende Schicht 16, da sie schmäler ist, den zweiten tiefen Graben 32 füllt. Ein anisotropes Ätzen wird verwendet, um die zweite isolierende Schicht 16 von der oberen Oberfläche der Ätzstopplage 12 zu entfernen (2j).
Bezug nehmend auf 2k wird eine Treiberelektrode gebildet. Eine Grabenfüllung 17, die ein leitfähiges Material aufweist, wird in den ersten tiefen Graben 31 eingebracht und bildet einen inneren Kern der Treiberelektrode. Die Grabenfullung 17 ist dotiertes Polysilizium, das bei einem Ausführungsbeispiel z. B. unter Verwendung eines chemischen Niedrigdruckdampfaufbringungsprozesses aufgebracht wird. Bei anderen Ausführungsbeispielen kann die Grabenfüllung 17 andere leitfähige Materialien aufweisen, wie z. B. unter anderem amorphes Si, SiGe oder SiC. Zum Beispiel kann die Grabenfüllung 17 bei einem Ausführungsbeispiel eine leitfähige Außenlage und eine leitfähige Innenfüllung aufweisen. Zum Beispiel kann die leitfähige Außenlage ein Material aufweisen, um gegen strukturellen Ausfall, Ausdiffundierung der leitfähigen Innenfüllung oder thermischen Ausfall während der nachfolgenden Verarbeitung zu schützen. Bei verschiedenen Ausführungsbeispielen kann die leitfähige Außenlage TiN aufweisen. Die leitfähige Innenfüllung kann auch Metall aufweisen, wie z. B. Ti, Ta, Ni, Co, Pt, W, entsprechende Silizide, entsprechende Nitride, entsprechende Oxide oder Kombinationen derselben. Die Grabenfüllung 17 ist strukturiert, um eine Struktur zu bilden, wie in 2k dargestellt ist. Zusätzliche Komponenten, wie z. B. CMOS-Gates, können ebenfalls während dieses Schrittes aufgebracht und strukturiert werden.
Wie in 2l und 2m dargestellt ist, wird die Ätzstopplage 12 geätzt und eine dritte Isolierschicht 46 wird aufgebracht. Die dritte Isolierschicht 46 wird z. B. unter Verwendung eines chemisch-mechanischen Polierprozesses planarisiert. Die dritte Isolierschicht 46 wird strukturiert und die vierte Isolierschicht 18 in der strukturierten, dritten Isolierschicht 46 aufgebracht, wie in 2n dargestellt ist. Eine Abdeckschicht 19, die z. B. Polysilizium aufweist, wird über der dritten Isolierschicht 46 aufgebracht und strukturiert. Eine Photoresistschicht 52 wird aufgebracht und strukturiert, um nur die Öffnung 51 zu offnen.
Bezug nehmend auf 2o wird unter Verwendung der strukturierten Abdeckschicht 19 als eine Maske die dritte Isolierschicht 46 durch die Öffnung 51 geätzt. Die dritte Isolierschicht 46 wird unter Verwendung eines Nassätzens geätzt, was selektiv die dritte Isolierschicht 46, die zweite Isolierschicht 16 und die darunterliegende erste Isolierschicht 2 ätzt. Das Nassätzen ist üblicherweise zeitgesteuert, um an der entsprechenden Schicht zu stoppen. Bei verschiedenen Ausfuhrungsbeispielen weist das Nassätzen Flusssaure (hydrofluoric acid = HF) auf. Beispiele umfassen reine HF und gepufferte HF.
Wie in 2o dargestellt ist, ist ein Luftzwischenraum 47 entlang der Seitenwände des ersten tiefen Grabens 31 gebildet. Der Luftzwischenraum 47 wird eingekapselt durch Aufbringen einer fünften Isolierschicht 20 (2p). Die fünfte Isolierschicht 20 wird unter Verwendung eines chemischen Aufbringungsprozesses, CVD-Prozesses, aufgebracht, wie z. B. einer Niedrigdruckprozess-CVD, oder eines anderen Dampfaufbringungsprozesses. Die Verwendung eines Niedrigdruckprozesses für die Einkapselung hilft dabei, den Luftzwischenraum 47 bei einem niedrigen Druck zu erzeugen. Bei einigen Ausführungsbeispielen kann CVD bei atmosphärischem Druck verwendet werden, was entsprechend Gase bei atmosphärischem Druck einschließen würde.
Bezug nehmend als Nächstes auf 2q werden die Kontakte 21 durch die funfte Isolierschicht 20 und die darunterliegende dritte Isolierschicht 46 gebildet, um die vierte dotierte Schicht 8 zu kontaktieren, die den Resonatorkontakt und den Treiberkontakt bildet. Eine sechste Isolierschicht 23 ist über der fünften Isolierschicht 20 angeordnet und weist Anschlussflächen 22 zum Kontaktieren auf.
Strukturelle Ausfuhrungsbeispiele des MEMS-Resonatorbauelements werden Bezug nehmend auf die Querschnittsansichten von 4–8 beschrieben.
Bezug nehmend zuerst auf 4 weist der Chip 200 ein MEMS-Resonatorbauelement 100 gemäß einem Ausführungsbeispiel der Erfindung auf. Im Gegensatz zu dem Ausführungsbeispiel, das in 1 beschrieben ist, weist das MEMS-Resonatorbauelement 100, das in 4 dargestellt ist, zumindest zwei tiefe Gräben auf. Die Resonatorelektrode (zweite dotierte Schicht 6) ist zwischen einem ersten, tiefen Graben 31 und einem dritten, tiefen Graben 33 angrenzend angeordnet. Der erste tiefe Graben 31 und der dritte tiefe Graben 33 sind gefüllt, wodurch zwei Treiberelektroden gebildet werden, die z. B. gleichzeitig mit einer geeigneten Phasendifferenz vorgespannt werden können.
5 stellt ein Ausführungsbeispiel dar, das einen einzelnen Chip darstellt, der Bipolartransistoren und MEMS-Bauelemente aufweist. Die Bipolartransistoren können entweder benachbart zu den MEMS-Bauelementen oder in unterschiedlichen Regionen des Chips hergestellt sein.
Bezug nehmend auf 5 weist der Chip 200 ein MEMS-Resonatorbauelement 100 und einen Bipolartransistor 150 auf, die benachbart zueinander hergestellt sind. Ferner, wie Bezug nehmend auf 2b und 2c beschrieben ist, werden die Bipolartransistoren zusammen mit dem MEMS-Resonatorbauelement 100 hergestellt. Somit weisen die Kollektorregion 7 des Bipolarprozesses und die Resonatorelektrode (zweite dotierte Schicht 6) eine ähnliche Dotierung und Dicke auf (da sie aus demselben Implantationsprozess gebildet sind, der in 2b beschrieben ist). Auf ähnliche Weise ist eine Basisregion 9, die eine entgegengesetzte Dotierung zu der dritten, dotierten Schicht 5 aufweist, in der dritten, dotierten Schicht 5 angeordnet. Wenn die Kollektorregion 7 eine n-Typ-Dotierung aufweist, weist die Basisregion eine p-Typ-Dotierung auf. Eine Emitterregion 10 des Bipolartransistors 150 ist über der Kollektorregion 7 angeordnet und weist eine hohe Dotierung desselben Dotierungstyps auf wie die Kollektorregion 7. Bei diesem Beispiel weist die Emitterregion 10 eine n+-Dotierung auf. Wie im Hinblick auf 2c beschrieben wurde, werden die Basisregion 9 und die Emitterregion 10 zusammen mit der Bildung der vierten dotierten Schicht 8 gebildet.
6 stellt ein Ausführungsbeispiel eines einzelnen Chips dar, der CMOS-Transistoren und MEMS-Bauelemente aufweist. Die CMOS-Transistoren können entweder benachbart zu den MEMS-Bauelementen oder in unterschiedlichen Regionen des Chips hergestellt sein.
Bezug nehmend auf 6 weist der Chip 200 ein MEMS-Resonatorbauelement 100 und einen CMOS-Transistor 250 auf, die benachbart zueinander hergestellt sind. Ferner, wie Bezug nehmend auf 2b und 2c beschrieben wurde, wird der CMOS-Transistor 250 zusammen mit dem MEMS-Resonatorbauelement 100 hergestellt. Somit weist die Wanne 71 des CMOS-Transistors und der Resonatorelektrode (zweite dotierte Schicht 6) eine ahnliche Dotierung und Dicke auf (da sie aus demselben Implantationsprozess gebildet sind, wie in 2b beschrieben ist). Auf ähnliche Weise sind Source/Drain-Regionen 74, die eine entgegengesetzte Dotierung zu der dritten, dotierten Schicht 5 aufweisen, in der dritten, dotierten Schicht 5 angeordnet. Wenn die dritte, dotierte Schicht 5 eine n-Typ-Dotierung aufweist, weisen die Source/Drain-Regionen 74 eine p-Typ-Dotierung auf. Die Source/Drain-Erweiterungen 72 sind ebenfalls in der dritten, dotierten Schicht 5 angeordnet und weisen eine ähnliche Dotierung zu den Source/Drain-Regionen 74 auf. Die Kanalregion 75 des CMOS-Transistors 250 ist in der dritten, dotierten Schicht 5 angeordnet und kann eine zusätzliche Dotierung aufweisen, um Leckströme zwischen den Source/Drain-Erweiterungen 72 zu minimieren. Wie im Hinblick auf 2 beschrieben wurde, werden die Source/Drain-Regionen 74, die Source/Drain-Erweiterungen 72 und die Kanalregion 75 zusammen mit der Bildung der vierten, dotierten Schicht 8 gebildet. Eine Gatedielektrikumschicht (nicht gezeigt) ist über der Kanalregion 75 angeordnet. Der CMOS-Transistor 250 weist zusatzlich eine Gateregion 73 auf, die uber der Gatedielektrikumschicht und der Kanalregion 75 angeordnet ist. Bei unterschiedlichen Ausführungsbeispielen kann die Gateregion 73 zusammen mit dem Grabenfüllprozess gebildet werden, wie in 2k beschrieben ist.
7 stellt ein Ausführungsbeispiel eines Einzelchips dar, der Grabenkondensatoren und MEMS-Bauelemente aufweist. Die Grabenkondensatoren können entweder benachbart zu den MEMS-Bauelementen oder in unterschiedlichen Regionen des Chips hergestellt sein.
Bezug nehmend auf 7 weist der Chip 200 ein MEMS-Resonatorbauelement 100 und einen Grabenkondensator 350 auf, die benachbart zueinander hergestellt sind. Das MEMS-Resonatorbauelement 100 weist eine Struktur ähnlich zu der auf, die in 1 beschrieben ist. Somit weist der Chip einen ersten tiefen Graben 31 auf, der die Antriebselektrode des MEMS-Resonatorbauelements 100 bildet, und einen optionalen zweiten tiefen Graben 32 zur Isolation. Wie in 7 dargestellt ist, weist der Grabenkondensator 350 einen vierten tiefen Graben 34 auf. Die Grabenfüllung 17 des vierten tiefen Grabens 34 weist eine erste Elektrode des Grabenkondensators 350 auf, und die erste, zweite, dritte dotierte Schicht 3, 4, 5 weisen die zweite Elektrode des Grabenkondensators 350 auf, wobei die zweite Isolierschicht 16 das kapazitive Dielektrikum des Grabenkondensators 350 aufweist.
Bei verschiedenen Ausfuhrungsbeispielen ist der Grabenkondensator 350 identisch zu der MEMS-Treiberelektrode, außer dass der Grabenkondensator 350 nicht den Luftzwischenraum 47 aufweist. Der Grabenkondensator 350 kann ferner Abmessungen und Schichtdichten aufweisen, die sich von der Treiberelektrode des MEMS-Resonatorbauelements 100 unterscheiden.
8 stellt ein Ausführungsbeispiel eines Einzelchips dar, der Bipolartransistoren, MEMS-Bauelemente und Tiefgrabenkondensatoren aufweist. Die Bipolartransistoren und tiefen Gräben können entweder benachbart zu den MEMS-Bauelementen oder in unterschiedlichen Regionen des Chips hergestellt sein.
Das Ausführungsbeispiel, das in 8 dargestellt ist, kombiniert die Ausführungsbeispiele aus 5 und 7. Zum Beispiel ist der Grabenkondensator 350 auf einer Seite des MEMS-Resonatorbauelements 100 angeordnet, und der Bipolartransistor 150 ist auf der anderen Seite des MEMS-Resonatorbauelements 100 angeordnet. Das MEMS-Resonatorbauelement 100, der Bipolartransistor 150 und der Grabenkondensator 350 werden in einem gemeinsamen Prozessfluss hergestellt, wie in verschiedenen Ausführungsbeispielen beschrieben ist. Durch ein vorteilhaftes Kombinieren gemeinsamer Prozesse können Herstellungskosten des integrierten Chips wesentlich gesenkt werden.

Claims

MEMS-Bauelement (100), das folgende Merkmale aufweist: eine Halbleiterschicht (3, 4, 5), die über einem Substrat (1) angeordnet ist; eine erste isolierende Schicht (2), die zwischen dem Substrat (1) und der Halbleiterschicht (3, 4, 5) angeordnet ist; einen Graben (31), der in der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei der Graben (31) eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand aufweist; eine zweite isolierende Materialschicht (16), die auf einem oberen Teil der ersten Seitenwand angeordnet ist; ein leitfähiges Material (17), das innerhalb des Grabens (31) angeordnet ist; und einen Luftzwischenraum (47), der durch Entfernen der zweiten isolierenden Materialschicht (16) zwischen dem leitfähigen Material (17) und der zweiten Seitenwand und durch Entfernen eines Teils der ersten isolierenden Schicht (2) zwischen dem leitfähigen Material (17), der Halbleiterschicht (3, 4, 5) und dem Substrat (1) angeordnet ist, wobei die Halbleiterschicht (3, 4, 5) einen Resonatorabschnitt aufweist, wobei der Resonatorabschnitt eine obere und eine untere Schicht (5, 3) sowie einen Abschnitt (6) aufweist, wobei die obere Schicht (5) auf dem Abschnitt (6) angeordnet ist, der Abschnitt (6) auf der unteren Schicht (5) angeordnet ist, wobei die obere und die untere Schicht (5, 3) eine niedrigere Leitfähigkeit aufweisen als der Abschnitt (6), und wobei der Abschnitt (6) eine Resonatorelektrode (102) definiert, die an die Seitenwand des Grabens (31) angrenzt, so dass der Abschnitt (6) kapazitiv mit dem leitfähigen Material (17) durch den Luftzwischenraum (47) gekoppelt ist.
MEMS-Bauelement (100) gemäß Anspruch 1, bei dem der Luftzwischenraum (47) an der zweiten Seitenwand und einem unteren Abschnitt der ersten Seitenwand sowie zwischen zumindest einem Teil des Substrats (1) und zumindest einem Teil der Halbleiterschicht (3, 4, 5) angeordnet ist.
MEMS-Bauelement (100) gemäß Anspruch 2, bei dem sich der Luftzwischenraum über eine obere Oberfläche der Haibleiterschicht (3, 4, 5) erstreckt.
MEMS-Bauelement (100) gemäß Anspruch 3, bei dem der Luftzwischenraum über der oberen Oberfläche der Halbleiterschicht (3, 4, 5) durch eine dritte Isolierschicht (20) eingekapselt ist.
MEMS-Bauelement (100) gemäß einem der Ansprüche 1 bis 4, bei dem der Resonatorabschnitt einen Resonator, einen Aktor, einen Sensor, einen Schalter oder einen Beschleunigungsmesser aufweist.
MEMS-Bauelement (100) gemäß einem der Ansprüche 1 bis 5, bei dem der Luftzwischenraum (47) an der zweiten Seitenwand des Grabens (31) eine Dicke von 500 nm oder weniger bis 5 nm aufweist.
MEMS-Bauelement (100) gemäß einem der Ansprüche 1 bis 6, bei dem der Graben (31) eine Tiefe von 500 nm bis 10.000 nm aufweist, und bei dem der Graben (31) ein Verhältnis von Tiefe zu Breite aufweist, das geringer ist als 10:1, und bei dem die Halbleiterschicht (3, 4, 5) eine Dicke von 250 nm bis 10.000 nm aufweist.
MEMS-Bauelement (100) gemäß einem der Ansprüche 1 bis 7, das ferner folgende Merkmale aufweist: einen zusätzlichen Graben (33), der in der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei das leitfähige Material (17) innerhalb des zusätzlichen Grabens (33) angeordnet ist, wobei der zusätzliche Graben (33) eine dritte Seitenwand und eine gegenüberliegende vierte Seitenwand aufweist; eine vierte isolierende Materialschicht, die über einem oberen Teil der dritten Seitenwand angeordnet ist; und einen weiteren Luftzwischenraum, der zwischen der vierten Seitenwand und der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei der Abschnitt (6) an die vierte Seitenwand angrenzt.
Halbleiterchip (200), der folgende Merkmale aufweist: ein MEMS-Bauelement (100) gemäß einem der Ansprüche 1 bis 8; und einen Bipolar- (150) oder einen CMOS-Transistor (250), der in der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei der Bipolar- oder der CMOS-Transistor von dem MEMS-Bauelement (100) durch einen zweiten Graben (32) getrennt sind, wobei der zweite Graben (32) mit dem Isoliermaterial (16) gefüllt ist.
Halbleiterchip (200) gemäß Anspruch 9, der ferner einen Grabenkondensator (350) aufweist, wobei der Grabenkondensator (350) folgende Merkmale aufweist: einen dritten Graben (34), der in der Halbleiterschicht (3, 4, 5) angeordnet ist, wobei der dritte Graben (34) mit der ersten isolierenden Schicht (16) ausgekleidet ist, wobei der dritte Graben (34) mit dem leitfähigen Material (17) gefüllt ist.
Verfahren zum Herstellen eines Halbleiterchips (200), der ein MEMS-Bauelement (100) aufweist, wobei das Verfahren folgende Schritte aufweist: Bilden einer Halbleiterschicht auf einem Substrat (1), wobei das Substrat (1) eine vergrabene Oxidschicht (2) aufweist; Bilden eines ersten Grabens (31) in der Halbleiterschicht, wobei der erste Graben (31) die vergrabene Oxidschicht (2) freilegt; Bilden einer isolierenden Materialschicht (16) über einer ersten Seitenwand und einer gegenüberliegenden zweiten Seitenwand des ersten Grabens (31) und der einer freiliegenden, vergrabenen Oxidschicht (2); Füllen des ersten Grabens (31) mit einem leitfähigen Material (17); und Bilden eines Luftzwischenraums (47) durch Entfernen der isolierenden Materialschicht (16) von der zweiten Seitenwand und eines Teils der vergrabenen Oxidschicht (2), wobei der Luftzwischenraum um eine obere und untere Oberfläche der Halbleiterschicht gebildet ist, wobei das Bilden der Halbleiterschicht folgende Schritte aufweist: selektives Aufbringen einer ersten Halbleiterschicht (4); selektives Dotieren der ersten Halbleiterschicht (4), um eine erste, hochdotierte Region zu bilden, wobei ein Abschnitt (6) der ersten hochdotierten Region eine Resonatorelektrode (102) des MEMS-Bauelements (100) definiert; selektives Aufbringen einer zweiten Halbleiterschicht (5); und selektives Dotieren der zweiten Halbleiterschicht (5), um eine zweite, hochdotierte Region zu bilden, wobei die zweite, hochdotierte Region über der ersten, hochdotierten Region angeordnet ist, und wobei der erste Graben (31) derart gebildet wird, dass die Resonatorelektrode (102) an die Seitenwand des Grabens (31) angrenzt, so dass die Resonatorelektrode (102) kapazitiv mit dem leitfähigen Material (17) durch den Luftzwischenraum (47) gekoppelt ist.
Verfahren gemäß Anspruch 11, bei dem die erste, hochdotierte Region ferner eine Kollektorregion (7) eines Bipolartransistors (15) aufweist.
Verfahren gemäß Anspruch 11 oder 12, bei dem die zweite, hochdotierte Region einen Kontakt und/oder eine Kollektorregion eines Bipolartransistors (150) aufweist.
Verfahren gemäß einem der Ansprüche 11 bis 13, das ferner folgenden Schritt aufweist: Bilden einer Basis- und einer Emitterregion eines Bipolartransistors (150) auf der zweiten Halbleiterschicht (5).
Verfahren gemäß einem der Ansprüche 11 bis 14, das ferner folgenden Schritt aufweist: Bilden von Source/Drain-Regionen (74), Source/Drain-Erweiterungsregionen (72) und einer Kanalregion (75) eines CMOS-Transistors (250) auf der zweiten Halbleiterschicht (5).
Verfahren gemäß einem der Ansprüche 11 bis 15, das ferner folgenden Schritt aufweist: Bilden eines Isolationsgrabens durch Bilden eines zweiten Grabens (32) in der Halbleiterschicht, wobei der erste Graben (31) und der zweite Graben (32) unter Verwendung eines gemeinsamen Ätzprozesses gebildet werden, wobei der zweite Graben (32) schmäler ist als der erste Graben (31), wobei das Bilden eines isolierenden Materials (16) den zweiten Graben (32) füllt.
Verfahren gemäß einem der Ansprüche 11 bis 16, das ferner folgenden Schritt aufweist: Bilden eines Grabenkondensators (350) durch Bilden eines dritten Grabens (33) in der Halbleiterschicht, wobei der erste Graben (31) und der dritte Graben (33) durch einen gemeinsamen Ätzprozess gebildet werden, wobei der dritte (33) Graben identisch zu dem ersten Graben (31) ist.