DE102009015604A1 - Verfahren zur Strukturierung einer auf einem Substrat befindlichen Schicht mit mehreren Lagen - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Strukturierung einer auf einem Substrat (11) befindlichen Schicht (12). Erfindungsgemäß ist vorgesehen, dass die oberste Lage (13) aus einem Edelmetall wie Au besteht und im ersten Prozessschritt mittels eines Laserstrahls (17) strukturiert wird. Hierbei entsteht eine Öffnung (18), so dass die oberste Schicht (13) als Ätzmaske zum Einsatz kommt. In einem weiteren Schritt können die weiteren Lagen (14, 15, 16) durch eine Ätzbehandlung strukturiert werden. Hierbei verbleibt die oberste Schicht (13) bei dem fertig gestellten Bauteil auf den unteren Lagen (14, 15, 16) und übernimmt hier eine besondere Funktion (z.B. als Bondfläche). Das Verfahren hat den Vorteil, dass die gesonderte Herstellung einer Ätzmaske nicht notwendig ist, die nach erfolgter Herstellung des Bauteils wieder entfernt werden müsste.
Description
- Die Erfindung betrifft ein Verfahren zur Strukturierung einer auf einem Substrat befindlichen Schicht mit mehreren Lagen. Hierbei wird zunächst die oberste Lage unter Anwendung eines Laserstrahls derart prozessiert, dass eine Ätzmaske für die darunter liegende Lage entsteht. In einem nächsten Schritt wird mindestens eine darunter liegende Lage unter Anwendung eines Ätzmediums strukturiert.
- Ein Verfahren der eingangs genannten Art ist beispielsweise in dem Abstract zur
japanischen Patentanmeldung 2006-100810 A1 - Die Aufgabe der Erfindung liegt darin, ein Verfahren der eingangs genannten Art dahingehend zu verbessern, dass das er zeugte Bauteil vergleichsweise gut für einen nachfolgenden Montageprozess vorbereitet ist.
- Diese Aufgabe wird mit dem eingangs genannten Verfahren erfindungsgemäß dadurch gelöst, dass als oberste Lage ein Edelmetall oder eine Edelmetalllegierung verwendet wird und für die untere Lage oder die unteren Lagen kein Edelmetall und keine Edelmetalllegierung verwendet wird, wobei die oberste Lage an den Bereichen der zu erzeugenden Ätzöffnungen der Ätzmaske durch den Laserstrahl entfernt wird. Erfindungsgemäß wird daher das Laserlicht nicht verwendet, um die oberste Lage in ein beständiges Material zu verwandeln, sondern die Laserbehandlung erfolgt mit dem Ziel eines Materialabtrags der obersten Lage unter Ausbildung der gewünschten Ätzöffnungen. Hierbei muss der Energiegehalt des Lasers ausreichend für diese Aufgabe sein. Die nach dem Stand der Technik zum Einsatz kommenden Laser zur Überführung des Materials der obersten Lage in ein beständiges Material (Oxidieren der Schicht bzw. Entwickeln einer fotolithographischen Lage) sind daher für die Durchführung des erfindungsgemäßen Verfahrens nicht genügend leistungsfähig.
- Für die Anwendbarkeit des Verfahrens ist es weiterhin von vorrangiger Bedeutung, dass die oberste Lage so edel ist, dass ein Abtrag des Materials, welches die Ätzmaske bildet, durch das Ätzmedium nicht oder nur sehr langsam abgetragen wird. Die zu strukturierenden Lagen unterhalb der obersten Lage müssen jedoch im Vergleich hierzu so viel unedler sein, dass diese durch das Ätzmedium in vertretbarer Zeit entfernt werden können.
- Das erfindungsgemäße Ätzverfahren kann besonders vorteilhaft bei beschichteten Bauteilen angewendet werden, die zumindest an Teilen ihrer Oberfläche eine Decklage aus einem Edelmetall benötigen. Bei diesen Bauteilen kann vorteilhaft die Prozessierung einer eigenen Ätzmaske entfallen, weil die oberste Lage aus dem Edelmetall neben der für das Bauteil vorgesehenen Funktion auch die Funktion einer Ätzmaske während des Ätzprozesses übernehmen kann. Dadurch kann auch die Nachbehandlung vorteilhaft entfallen, die notwendig ist, wenn eine Ätzmaske aufgetragen wird, die anschließend wieder entfernt werden muss.
- Unter Edelmetallen sollen im Zusammenhang mit dieser Erfindung Au, Ag und die Platinoiden (Ru, Rh, Pd, Os, Ir und Pt) verstanden werden. Besonders vorteilhaft ist es jedoch, wenn für die oberste Lage Au oder eine Au-Legierung verwendet wird. Au eignet sich insbesondere als Substrat, wenn in weiteren Verfahrensschritten der Herstellung des Bauteils elektrische Bauelemente oder Bonddrähte gebondet werden sollen. Durch die Strukturierung des Bauteils ist es möglich, dass die oberste Schicht in Form von Feldern ausgebildet wird, auf denen diese elektrischen Bauteile und auch die Bonddrähte gebondet werden können. Für den Fall, dass eine elektrische Isolation notwendig ist, und das Substrat aus einem elektrischen Isolator besteht, können die Gräben, die in die Lagen der Schicht geätzt werden, bis auf das Substrat herabreichen. Vorteilhaft ist es, wenn als Substrat ein Keramikbauteil, insbesondere aus AlN, Verwendung findet. Dieses weist elektrisch isolierende Eigenschaften auf, so dass eine elektrische Isolation zwischen benachbarten Schichtbereichen ermöglicht wird. Außerdem können vorteilhaft auf das Substrat auch elektrische Bauelemente montiert werden, deren Betrieb eine große Wärmeentwicklung mit sich bringt, da die Wärme durch AlN gut abgeleitet werden kann.
- Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung ist vorgesehen, dass eine der unteren Lagen aus Cu oder einer Cu-Legierung besteht. Die Wahl dieses Metalls ist besonders vorteilhaft, wenn aus der Schicht einzelne elektrische Leiter prozessiert werden sollen. Einerseits lässt sich Cu vergleichsweise gut mittels einer Ätzbehandlung strukturieren. Zum anderen ist Cu ein guter elektrischer Leiter, so dass die erforderlichen Querschnitte der erzeugten Leiterbahnen vergleichsweise gering ausfallen können. Natürlich können auch andere elektrisch gut leitfähige Metalle wie Al verwendet werden.
- Weiterhin ist es vorteilhaft, wenn die an die oberste Lage angrenzende untere Lage aus Ni oder einer Ni-Legierung besteht. Diese Lage verhindert vorteilhaft ein Ablegieren der obersten Lage aus Edelmetall. Insbesondere wenn Au als oberste Lage und Cu als eine der unteren Lagen verwendet wird, kann Ni als Diffusions-Sperrschicht für Au und Cu dienen, da ansonsten an einer direkten Grenzfläche zwischen Au und Cu aufgrund von Diffusionsprozessen eine schnelle Legierung erfolgen würde. Dies würde jedoch die Eigenschaften der obersten Lage hinsichtlich ihrer Korrosionsbeständigkeit gegenüber dem Ätzmittel negativ beeinflussen, weswegen dies verhindert werden muss.
- Es ist auch vorteilhaft, wenn die an das Substrat angrenzende untere Lage aus Ni oder einer Ni-Legierung besteht. Hier übernimmt diese Lage die Funktion einer Haftvermittlerlage, weil diese auf insbesondere keramischen Bauteilen eine gute Haftung erzeugt und für andere Metalle einen geeigneten Untergrund bildet.
- Vorteilhaft ist es auch möglich, dass die oberste Lage über Kanten des Substrates hinwegprozessiert wird. Hierin ist ein großer Vorteil der Prozessierung der obersten Lage mittels des Lasers zu sehen. Vor der Prozessierung mit dem Laser kann das Substrat beispielsweise galvanisch zuverlässig über Kanten hinweg mit einer Schicht aus mehreren Lagen versehen werden. Mittels des Lasers können Öffnungen in der obersten Lage, die als Ätzöffnungen dienen sollen, auch über die Kanten hinweg ausgebildet werden. Hierbei ist der Laser in geeigneter Weise zu führen, wobei die zulässigen Auftreffwinkel des Laserstrahls auf die oberste Lage berücksichtigt werden müssen.
- Insbesondere kann die Oberseite des Substrates in mehreren Stufen ausgeführt sein. Das Substrat stellt dann, wenn es beispielsweise als Schaltungsträger verwendet werden soll, mehrere Ebenen für die Montage von elektrischen Bautelementen zur Verfügung.
- Außerdem ist es vorteilhaft, wenn zumindest die oberste Lage bevorzugt auch alle Lagen der Schicht auf die gesamte Oberfläche des das Substrat bildenden Bauteils aufgebracht werden. Dies hat mehrere Vorteile. Grundsätzlich ist damit eine Strukturierung des Substrates an allen Seiten, also der gesamten Oberfläche möglich und nicht nur auf seiner Vorderseite. Außerdem hat eine Beschichtung der gesamten Oberfläche auch prozesstechnische Vorteile, wenn die Schicht beispielsweise galvanisch erzeugt wird. Zuletzt bildet die oberste Lage aus Edelmetall aufgrund seiner innerten Eigenschaften auch einen guten Schutz für das Substrat.
- Weitere Einzelheiten der Erfindung werden nachfolgend anhand schematischer Ausführungsbeispiele beschrieben. Gleiche oder sich entsprechende Zeichnungselemente sind jeweils mit den gleichen Bezugszeichen versehen und werden nur insoweit mehrfach erläutert, wie sich Unterschiede zwischen den einzelnen Figuren ergeben. Es zeigen
-
1 und2 verschiedene Verfahrensschritte eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens, wobei das zu strukturierende Bauteil als Ausschnitt geschnitten dargestellt ist und -
3 ein Bauteil im Schnitt, welches nach einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens hergestellt wurde. - In
1 ist ein Substrat11 mit einer Schicht12 dargestellt, welche mehrere Lagen aufweist. Die oberste Lage13 besteht aus Au. Dieser obersten Lage13 folgen mehrere untere Lagen14 ,15 ,16 . Die Lagen14 und16 bestehen aus Ni und die Lage15 aus Cu. In1 ist ein Verfahrensabschnitt dargestellt, bei dem mittels eines Laserstrahls17 die oberste Lage13 abgetragen wird. Auf diese Weise entstehen in der obersten Lage13 Ätzöffnungen18 , in denen das Material der obersten Lage13 durch den Laserstrahl17 verdampft wurde. Insofern kann die oberste Lage für einen nachfolgenden Ätzschritt als Maske dienen. - Die Ätzbehandlung erfolgt beispielsweise mittels der Ätzmedien
- • Ammoniumoxydisulfat oder Eisen-III-Chlorid (die typischerweise für Cu verwendet werden) und
- • konzentrierte Säuren wie HF, HNO3 oder HPO3 (als Ätzmittel für Ni bekannt sind).
- Zu erkennen ist in
2 eine Ätzgrube19 unterhalb der Ätzöffnung18 in der obersten Lage, wobei die Ätzgrube19 einen Nutgrund20 aufweist, welcher durch das Substrat11 gebildet wird. - Das Substrat gemäß
3 bildet einen Schaltungsträger aus Keramik (AlN), welcher im Schnitt dargestellt ist und von allen Seiten mit der Beschichtung12 versehen ist. Die Beschichtung12 ist entsprechend1 aufgebaut, wobei die einzelnen Lagen nicht explizit dargestellt sind. In dem Substrat ist eine Stufe21 vorgesehen, wobei hierdurch eine Art Podest entsteht, auf dem die Beschichtung ein Feld22 für ein elektrisches Bauelement23 bildet. Das Feld ist durch eine Leiterbahn24 elektrisch kontaktiert. Diese ist lediglich exemplarisch dargestellt. Das Feld23 kann durch mehrere gleichartige Leiterbahnen verbunden sein, wobei dann in nicht dargestellter Weise Ätzgruben ausgeführt sein müssen, die eine elektrische Isolierung der benachbarten Leiterbahnen und Kontaktflächen gewährleistet. Derartige Ätzgruben19 sind exemplarisch bei der Leiterbahn24 dargestellt. Mit derartigen Ätzgruben19 kann auch eine Kontaktfläche25 für einen Bonddraht26 von der restlichen Schicht12 abgeteilt werden. - Um das Feld
22 von der restlichen Schicht12 freizustellen, wurde die Schicht12 auch im Bereich der Stufe21 an den Seitenflächen weggeätzt. Zu diesem Zweck musste die dort angebrachte oberste Lage13 (dargestellt in1 ) oberhalb der durch die Stufe gebildeten Kante27 entfernt werden. Eine nachfolgende Ätzung hat die Stufe mitsamt der Kante dann bis auf das Substrat freigelegt, wodurch die Fläche22 gebildet wurde. - ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- - JP 2006-100810 A1 [0002]
Claims (9)
- Verfahren zur Strukturierung einer auf einem Substrat (
11 ) befindlichen Schicht mit mehreren Lagen, • bei dem die oberste Lage (13 ) unter Anwendung eines Laserstrahls (17 ) derart prozessiert wird, dass eine Ätzmaske für die darunterliegende Lage (14 ) entsteht und • bei dem mindestens die darunterliegende Lage (14 ) unter Anwendung eines Ätzmediums strukturiert wird, dadurch gekennzeichnet, dass als oberste Lage (13 ) ein Edelmetall oder eine Edelmetalllegierung verwendet wird und für die untere Lage (14 ) oder die unteren Lagen (14 ,15 ,16 ) kein Edelmetall und keine Edelmetalllegierung verwendet wird, wobei die oberste Lage (13 ) an den Bereichen der zu erzeugenden Ätzöffnungen (18 ) der Ätzmaske durch den Laserstrahl entfernt wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als oberste Lage (
13 ) Au oder eine Au-Legierung verwendet wird. - Verfahren nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, dass als Substrat (
11 ) ein Keramikbauteil insbesondere aus AlN zum Einsatz kommt. - Verfahren nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, dass eine der unteren Lagen (
14 ,15 ,16 ) aus Cu oder einer Cu-Legierung besteht. - Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die an die oberste Lage (
13 ) angrenzende untere Lage (14 ) und/oder die an das Substrat angrenzende untere Lage (16 ) aus Ni oder einer Ni-Legierung besteht. - Verfahren nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, dass die oberste Lage (
13 ) über Kanten (27 ) des Substrates (11 ) hinweg prozessiert wird. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Oberseite des Substrates (
11 ) in mehreren Stufen (21 ) ausgeführt ist. - Verfahren nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest die oberste (
13 ) Lage auf die gesamte Oberfläche des das Substrat (11 ) bildenden Bauteiles aufgebracht wird. - Verfahren nach einem der voranstehenden Ansprüche, dadurch gekennzeichnet, dass auf der obersten Schicht (
13 ) Felder (22 ) ausgebildet werden, auf denen mindestens ein elektrisches Bauelement (23 ) und/oder mindestens ein Bonddraht (26 ) gebondet wird.
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WO (1) | WO2010112504A1 (de) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5382315A (en) * | 1991-02-11 | 1995-01-17 | Microelectronics And Computer Technology Corporation | Method of forming etch mask using particle beam deposition |
US6762124B2 (en) * | 2001-02-14 | 2004-07-13 | Avery Dennison Corporation | Method for patterning a multilayered conductor/substrate structure |
JP2006100810A (ja) | 2004-08-31 | 2006-04-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2518279A1 (de) * | 1975-04-24 | 1976-11-04 | Siemens Ag | Verfahren zur herstellung eines induktiven bauelements |
US4543153A (en) * | 1984-05-17 | 1985-09-24 | Psi Star | Process and apparatus for etching copper masked by a nickel-gold mask |
GB2207395B (en) * | 1987-07-29 | 1991-07-17 | Gen Electric Plc | A method for producing a pattern in a material |
DE59403626D1 (de) * | 1993-09-29 | 1997-09-11 | Siemens Nv | Verfahren zur Herstellung einer zwei- oder mehrlagigen Verdrahtung und danach hergestellte zwei- oder mehrlagige Verdrahtung |
-
2009
- 2009-04-02 DE DE200910015604 patent/DE102009015604A1/de not_active Withdrawn
-
2010
- 2010-03-30 WO PCT/EP2010/054195 patent/WO2010112504A1/de active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5382315A (en) * | 1991-02-11 | 1995-01-17 | Microelectronics And Computer Technology Corporation | Method of forming etch mask using particle beam deposition |
US6762124B2 (en) * | 2001-02-14 | 2004-07-13 | Avery Dennison Corporation | Method for patterning a multilayered conductor/substrate structure |
JP2006100810A (ja) | 2004-08-31 | 2006-04-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
Publication number | Publication date |
---|---|
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