DE102008039149A1

DE102008039149A1 - Selbsttaktender Integrationsdifferenzstrom-Leseverstärker

Info

Publication number: DE102008039149A1
Application number: DE102008039149A
Authority: DE
Inventors: Thomas Kern
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-08-27
Filing date: 2008-08-21
Publication date: 2009-03-05
Anticipated expiration: 2028-08-22
Also published as: US7782678B2; DE102008064819B3; US20090059672A1; DE102008039149B4

Abstract

Ein Referenzstromintegrator und ein Lesestromintegrator werden gekoppelt, um einen Differenzleseverstärker zu bilden. Der Differenzleseverstärker wird gekoppelt, um ein Bitleitungsstromsignal von einem Flash-Speicher zu empfangen, und der Referenzstromintegrator wird gekoppelt, um ein Stromsignal von einer Referenzspeicherzelle zu empfangen. Die Integration fährt fort, bis eine gewünschte Spannung oder Zeit erreicht ist, was zu einer ausreichend zuverlässigen Ausgabe führt. Der Differenzstromintegrationsleseverstärker wird ebenfalls zur Instrumentierung, Kommunikation, Datenspeicherung, Messung, für biomedizinische Vorrichtungen und zur Analog/Digital-Wandlung verwendet.

Description

Gebiet der Erfindung
Die Erfindung betrifft allgemein elektronische Verstärkerschaltungen und insbesondere in einem Ausführungsbeispiel einen selbsttaktenden symmetrischen Integrationsdifferenzstrom-Leseverstärker.
Hintergrund
Speicherzellen in Computer und anderen elektronischen Vorrichtungen speichern typischerweise Informationen durch Speichern einer Ladung in einem Transistor oder einer anderen Schaltung oder Komponente, so dass die Zelle durch Untersuchen der Ladung in der Zelle gelesen werden kann. Ein herkömmlicher Dynamic Random Access Memory ist in Reihen und Spalten von Speicherzellen angeordnet, die einen Transistor und einen Kondensator an jeder Speicherzellenstelle verwenden, so dass der Transistor zum selektiven Laden des Kondensators und zum Speichern von Daten verwendet wird. Das Lesen von Daten umfasst das Wählen einer Spalte unter Verwendung eines Signals zum Spaltenzugriffs und das Lesen der in jeder Zelle vorhandenen Ladung in einer gewählten Reihe von kapazitiven Speicherzellen.
Ein dynamischer Speicher verliert seine Daten, wenn er von der Versorgung getrennt wird, während ein nicht flüchtiger Speicher wie ein Flash-Speicher seine einmal programmierten Daten behält. Ein Flash-Speicher umfasst eine Anzahl von unabhängigen Zellen, von denen jede in der Regel einen einzelnen Transistor umfasst und eine einzelne binäre Ziffer oder ein Bit von Information speichert. In Varianten werden mehrere Transistoren oder mehrere Bits von Information pro Zelle verwendet. Ein typischer Flash-Speicher bzw. eine typische nicht flüchtige Speicherzelle ähnelt einem Feldeffekttransistor, weist aber ein elektrisch isoliertes Floating-Gate auf, das die elektrische Leitung zwischen Source- und Drain-Regionen der Speicherzelle steuert oder beeinflusst. Daten werden durch eine auf dem Floating-Gate gespeicherte Ladung und die resultierende Leitfähigkeit, die zwischen den Source- und den Drain-Regionen während eines Lesevorgangs als Ergebnis einer Änderung der Schwellenspannung der Zelle auftritt.
Das Floating-Gate trennt ein zweites Gate, das als Steuer-Gate bezeichnet wird, von den Source- und den Drain-Regionen der Speicherzelle. Auf dem vom Steuer-Gate und Drain und Source durch eine isolierende Oxidschicht isoliertem Floating-Gate gespeicherte Elektronen heben ein vom Steuer-Gate erzeugtes elektrisches Feld teilweise auf oder ändern es, was zu einer Änderung der effektiven Schwellenspannung (Vt) der Speicherzelle führt. Wenn die Speicherzelle durch Anlegen einer spezifischen Spannung an dem Steuer-Gate gelesen wird, fließt Strom zwischen Source und Drain der Vorrichtung oder nicht, je nach Vorhandensein einer Ladung auf dem Floating-Gate und der effektiven Vt oder Schwellenspannung der Speicherzelle. Das Vorhandensein oder Fehlen von Strom über einem Schwellenwert wird in einem Leseverstärker gelesen und dient zum Ermitteln des Zustands der Speicherzelle, was zum Lesen eines Werts von 1 oder 0 führt.
Da aber Speicherzellen immer kleiner werden und die Geschwindigkeit zunimmt, mit der diese betrieben werden, können Faktoren wie Kapazitanz dazu führen, dass der festgestellte Unterschied im Stromfluss zwischen einer Flash-Speicherzelle mit einem geladenen Floating-Gate und einer Flash-Speicherzelle mit einem ungeladenen Floating-Gate sehr gering ist. Der kleinere Zellenstrom bei höheren Dichten und größeren kapazitiven Ladungen in der Bitleitung insbesondere können das schnelle und zuverlässige Ermitteln des Zustands einer Speicherzelle schwerer machen. Leseverstärker können Probleme beim Erkennen von Strömen, die im Mikroamperebereich liegen, vor allem bei Anwendungen, die mit hohen Geschwindigkeiten und niedrigen Spannungen sowie Strömen betrieben werden, und beim Verwenden von sehr kleinen Halbleitervorrichtungen haben.
Kurze Beschreibung der Figuren
Die 1 stellt ein Blockdiagramm einer Speichervorrichtung dar, wie sie zum Ausführen verschiedener Ausführungsbeispiele der Erfindung verwendet werden kann.
Die 2 stellt eine Flash-Speicherzelle dar, wie sie zum Ausführen verschiedener Ausführungsbeispiele der Erfindung verwendet werden kann.
Die 3 stellt ein schematisches Diagramm eines Teils eines Flash-Speicher-Array dar, wie es zum Ausführen verschiedener Ausführungsbeispiele der Erfindung verwendet werden kann.
Die 4 stellt ein Blockdiagramm eines Speicherzellen-Leseverstärkers dar gemäß dem Stand der Technik.
Die 5 zeigt ein Taktdiagramm zur Darstellung eines Flash-Speicherlesezyklus gemäß einem Ausführungsbeispiel der Erfindung.
Die 6 zeigt ein Spannung/Zeit-Diagramm zur Darstellung der Selbsttaktung in einem Leseverstärker gemäß einem Ausführungsbeispiel der Erfindung.
Die 7 stellt ein schematisches Diagramm eines selbsttaktenden Differenzintegrationsverstärkers gemäß einem Ausführungsbeispiel der Erfindung dar.
8 stellt die Integrationskondensatorspannung entsprechend dem Referenzzellenstrom Iref und verschiedenen programmierten und nicht programmierten Speicherzellenströmen Icell gemäß einem Ausführungsbeispiel der Erfindung dar.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung von Ausführungsbeispielen der Erfindung wird mit Zeichnungen und Darstellungen Bezug genommen auf spezifische Ausführungsbeispiele der Erfindung. Diese Beispiele werden in ausreichender Ausführlichkeit beschrieben, um Fachleuten in diesem Gebiet das Anwenden der Erfinden zu ermöglichen, und dienen zur Darstellung, wie die Erfindung auf verschiedene Zwecke oder Ausführungsbeispiele angewendet werden kann. Andere Ausführungsbeispiele der Erfindung existieren und befinden sich im Umfang der Erfindung und logische, mechanische, elektrische und andere Änderungen können ohne Abweichen vom Gegenstand oder Umfang der vorliegenden Erfindung vorgenommen werden. Merkmale und Einschränkungen von verschiedenen Ausführungsbeispielen der hier beschriebenen Erfindung, auch wenn sie wesentlich für die Ausführungsbeispiele sind, in die sie aufgenommen sind, schränken nicht andere Ausführungsbeispiele der Erfindung oder die Erfindung als Ganzes ein und jegliche Bezüge auf die Erfindung, deren Elemente, Betrieb und Anwendung schränken nicht die Erfindung als Ganzes ein, sondern dienen lediglich zum Definieren dieser Ausführungsbeispiele. Die folgende ausführliche Beschreibung schränkt daher den Umfang der Umfang nicht ein, der ausschließlich durch die beigefügten Ansprüche definiert ist.
Die 1 stellt ein Blockdiagramm eines Flash-Speichers dar, wie er zum Ausführen einiger Ausführungsbeispiele der Erfindung verwendet werden kann. Der Speicher schließt ein Array von Flash-Speicherelementen in 101 ein, auf den über einen Decodierer/Multiplexer 102 zugegriffen wird und der mit einem Leseverstärker 103 und einem Ausgabepuffer oder Riegel 104 gekoppelt ist. Im Betrieb werden die Flash-Speicherelemente durch Koppeln der gelesenen Elementen mit Bitleitungen über den Decodierer/Multiplexer 102 gewählt, die wiederum mit dem Leseverstärker 103 gekoppelt sind. Der gelesene Zustand jedes gelesenen Bits wird dann im Ausgabepuffer 104 verriegelt oder gepuffert.
In der 2 ist eine typische Flash-Speicherzelle dargestellt. Auf einem Substrat 203 sind eine Source 201 und ein Drain 202 ausgebildet, wobei das Substrat aus einem p- oder n-Halbleitermaterial besteht. Source, Drain und Substrat sind in einigen Ausführungsbeispielen aus Silizium mit einem Dotierungsmaterial mit fünfwertigen Elektronen wie Phosphor, Arsen oder Antimon, um die Elektronenkonzentration im Silizium zu erhöhen, oder mit einem Dotierungsmaterial mit dreiwertigen Elektronen wie Bor, Gallium, Indium oder Aluminium, um die Löcherkonzentration zu erhöhen, ausgebildet. Dotierungsmaterialien werden in kleinen, kontrollierten Mengen hinzugefügt, um die gewünschte Löcher- oder Elektronenkonzentration im Halbleitermaterial zu erzeugen, was zu einem n-Material führt, wenn ein Überschuss an Elektronen vorhanden ist, wie in Source 201 und Drain 202, und zu einem p-Material führt, wenn ein Überschuss an Löchern vorhanden ist, wie im Substratmaterial 203.
Ein Isolatormaterial wie Siliziumoxid (SiO2) wird zum Bilden einer Isolierschicht 204 verwendet, in die ein Floating-Gate 205, hergestellt aus einem Leiter wie Metall oder Polysilizium, und ein Steuer-Gate 205, ähnlich gebildet aus einem leitenden Material, eingebettet sind. In einigen Ausführungsbeispielen ist das Oxid 204, welches das Floating-Gate 205 vom Substratmaterial 203 trennt, ein hochwertiges Oxid, das separat vom Rest des Oxids 204 gezüchtet wird. Das Floating-Gate ist nicht direkt elektrisch mit einem anderen leitenden Element der Speicherzelle gekoppelt, sondern "schwimmt" im Isoliermaterial 204. In einem alternativen Beispiel ist das Gate 205 elektrisch mit einer Steuerleitung GS-gekoppelt. Hier wird das Floating-Gate von der Region des p-Substratmaterials 203 zwischen der Source 201 und dem Drain 202 durch eine dünne Isolierschicht von kontrollierter Dicke, etwa 100 Ångström, getrennt.
Im Betrieb kann das Floating-Gate 205 eine Ladung durch seine elektrische Isolierung von anderen Komponenten der Speicherzelle speichern. Das Setzen oder Löschen eines Ladungswertes am Floating-Gate 205 erfolgt in solchen Ausführungsbeispielen wie NAND-Speicher-Arrays über einen Tunnelungsprozess, bekannt unter der Bezeichnung Fowler-Nordheim-Tunnelung, in dem Elektronen durch die Oxidschicht, die das Floating-Gate 205 vom Substrat 203 trennen, tunneln. In einem anderen Beispiel wie einem NOR-Flash-Array erfolgt das Laden des Floating-Gate über ein Channel-Hot-Electron-(CHE-)Verfahren, in dem Hochspannung zwischen dem Gate und dem Drain angelegt wird, um die Energie der Elektronen zu erhöhen, die den Kanal passieren. Die meisten Flash-Speicherzellen werden als NOR Flash oder NAND Flash kategorisiert, je nach der Schaltung, die zum Ausführen von Schreib-, Lese- und Löschvorgängen verwendet wird.
Zum Schreiben eines Bits in eine NOR-Flash-Speicherzelle oder Speichern einer Ladung auf ihrem Floating-Gate mit dem Channel-Hot-Electron-Verfahren wird die Source 201 geerdet und eine Versorgungsspannung wie 6 Volt wird am Drain 202 angelegt, was eine Abschnürbedingung an der Drain-Seite des Substratkanals 203 erzeugt. In einem Ausführungsbeispiel wird die Drain-Spannung über eine zum Identifizieren des zu schreibenden Bits verwendete Bitleitung angelegt. Eine höhere Spannung wie etwa 12 Volt wird ebenfalls am Steuer-Gate 206 angelegt, was die Bildung einer Umkehrregion im p-Substrat durch die Anziehung von Elektronen durch das positiv geladene Steuer-Gate bewirkt. Der Spannungsunterschied zwischen Source und Drain in Kombination mit der Umkehrregion im p-Material führt zu wesentlichem Elektronenstrom zwischen der Source 201 und dem Drain 202 durch die Umkehrregion des p-Substrats 203, so dass die kinetische Energie der Elektronen und das von der Steuer-Gate-Spannung in 206 erzeugte elektrische Feld zum Übertragen von hoch energetischen oder "heißen" Elektronen über den Isolator und auf das Floating-Gate 205 führen. Der Strom, der zwischen der Source und dem Drain fließt, ist proportional zur Anzahl der Elektronen, die "heiß" werden, so dass die Anzahl der "heißen" Elektronen das Produkt aus Stromfluss und Heißelektroneneffizienz des Gate ist.
NOR- und NAND-Flash-Speicher können auch mit Fowler-Nordheim-Tunnelung beschrieben und gelöscht werden. In einem Beispiel für das Programmieren einer Zelle mit Fowler-Nordheim-Tunnelung werden die Source 201 und der Drain 202 geerdet, während das Steuer-Gate auf eine hohe Spannung von vielleicht 20 Volt gebracht wird. Die höhere Gate-Spannung wird bei Fehlen von "heißen" Elektronen benötigt, die zwischen der Source und dem Drain der Speicherzelle fließen, um ein Tunneln von Elektronen vom Substratkanal 103 oder der Source bzw. dem Drain durch den Isolator 205 auf das Floating-Gate 205 zu bewirken. Die Elektronen, die durch die isolierende Oxidregion über diesen Fowler-Nordheim-(F-N-)Mechanismus tunneln, führen zu einem negativen elektrischen Feld in der Nähe des Floating-Gate.
Das Floating-Gate nimmt dadurch eine negative Ladung an, die dem Effekt einer positiven Ladung am Steuer-Gate auf die Region des Substrats 203 zwischen der Source 201 und dem Drain 202 entgegenwirkt, was die Schwellenspannung der Speicherzelle erhöht, die auf die Wortleitung angewendet werden muss, um zu einem Leiten über eine Umkehrregion im p-Substratmaterial 203 zu führen. Wenn mit anderen Worten die Spannung der Wortleitung auf eine logische 1 oder Hochspannung wie etwa 5 Volt während eines Lesevorgangs gebracht wird, schaltet die Zelle wegen der höheren Schwellenspannung als Resultat von auf dem Floating- Gate 105 während des Lesevorgangs gespeicherten Elektronen nicht ein. Die am Steuer-Gate angelegte Lesespannung ist höher als die Schwellenspannung (Vt) einer gelöschten Speicherzelle, aber nicht hoch genug, um das Leiten über eine Umkehrregion des Substrats 203 einer Zelle zu ermöglichen, die beschrieben wurde.
Speicherzellen wie diejenige von 2 sind typischerweise in Arrays angeordnet, die über Wortleitungen und Bitleitungen adressiert werden, wie in der 3 dargestellt. Die 3 zeigt einen Teil eines AND-Flash-Speicher-Array, wobei jede der dargestellten Speicherzellen über eine Bitleitung und eine Wortleitung adressierbar ist.
Die Bitleitung 301 ist mit einer Reihe von Floating-Gate-Speicherzellen 302 gekoppelt, wie eine parallele Kette von 32 Speicherzellen. Die Reihe von Speicherzellen ist an der anderen Seite der Reihe mit der Source-Leitung 303 verbunden und kann selektiv von der Source-Leitung 303 und der Bitleitung 301 durch Leitungswahltransistoren 304 getrennt werden.
Die Speicherzellen werden in einem Beispiel durch Bereitstellen entsprechender Spannungen auf den Source- und Bitleitungen der Reihe der zu programmierenden Zelle und durch Anlegen der entsprechenden Spannung an der Wortleitung der zu programmierenden Zelle beschrieben. Zum Durchführen eines Lesevorgangs wird die Wortleitung der gewählten Zelle auf High gebracht, während ein Leseverstärker auf Leitung eines Signals durch die Source- und Bitleitungen der parallelen Kette von Zellen einschließlich der gewählten Zelle über die Wortleitung prüft. In einem ausführlicheren Beispiel wird eine an der Source-Leitung anliegende Spannung bei Anlegen einer Lesespannung an der Wortleitung der gelesenen Zelle nur zur Wortleitung geleitet, wenn die Zelle nicht programmiert ist.
Der Leseverstärker 102 in der 1 umfasst in einem Ausführungsbeispiel eine Anzahl von separaten, mit den verschiedenen Bitleitungen eines Speicher-Array wie dasjenige in der 3 gekoppelten Verstärkern, so dass die einzelnen Leseverstärkerelemente zum Verstärken des Stromflusses verwendet werden, der in den Bitleitungen vorliegt. Wenn der Flash-Speicher mit niedrigen Spannungen, hoher Geschwindigkeit und unter Verwendung sehr kleiner Zellgeometrie betrieben wird, kann der fließende Strom relativ klein sein und das schnelle und zuverlässige Erkennen eines Stromflussunterschieds zwischen einer programmierten und einer nicht programmierten Flash-Speicherzelle kann schwierig sein.
Einige Systemleseverstärker lösen dieses Problem durch Verwenden einer Integrationsschaltung, die eine Ladung vom empfangenen Stromfluss über einen gewissen Zeitraum akkumuliert, so dass der über den gewissen Zeitraum akkumulierte Strom den durchschnittlichen Stromflusswert während der Integration anzeigt. Der Integrator ist typischerweise so eingestellt, dass er eine ausreichende Zeit läuft, um genügend Ladung zum zuverlässigen Anzeigen des Werts des Stromflusses zu akkumulieren, so dass zuverlässig der Zustand eines Speicherbits durch Akkumulieren von in den Integrator über die Speicher-Array-Bitleitung fließenden Strom gelesen werden kann. Der Zeitraum wird oft durch ein Taktsignal, etwa ein Systemtakt, gesteuert, wie im Beispiel des Stands der Technik von 4 dargestellt ist.
Die 4 zeigt eine Integrationsschaltung entsprechend dem Stand der Technik. Ein Zellenstrom 401 fließt zu einer Integrationsschaltung 402, in welcher der Strom über einen vom Systemtakt 403 festgelegten Zeitraum akkumuliert wird. Der Integrator 402 beginnt mit dem Akkumulieren von Ladung an einem bestimmten Punkt im Systemtakt und läuft für eine Anzahl von Taktübergängen wie etwa drei Zyklen, bis die Integration abgeschlossen ist, und die akkumulierte Ladung wird in einem Spannungsnachverarbeitungsmodul 404 verarbeitet, um zu ermitteln, ob die gelesene Speicherzelle programmiert oder nicht programmiert ist. Dieser Ansatz hat bestimmte Nachteile, etwa dass die Zeit in minimalen Einheiten der Hälfte einer Taktperiode definiert wird, und die Zuverlässigkeit eines Systemtakts, der einige Taktungsabweichungen in einen Speicherlesezyklus einbringen kann.
Ein Ausführungsbeispiel der Erfindung stellt daher eine selbsttaktende Integrationsschaltung bereit, wie sie zum Lesen des Zustands einer Speicherzelle oder zum Durchführen anderer Integrationsfunktionen verwendet werden kann. Dies gewährleistet eine bessere Kontrolle über die Integrationszeit, was zu einer möglicherweise schnelleren Ermittlung des integrierten Signalpegels und zu einer besseren Gesamtsystemleistung führt.
Die 5 zeigt ein Taktdiagramm zur Darstellung eines Flash-Speicherlesezyklus gemäß einem Ausführungsbeispiel der Erfindung. Das Diagramm stellt eine typische Datenlesephase einschließlich Adressdekodierung 501, Signalentwicklung und -verarbeitung 502 und Datenverarbeitung oder -verriegelung 503 dar. Das Diagramm stellt in relativen Begriffen dar, dass die Signalakkumulation im Integrator der zeitaufwändigste Teil des Speicherzellenleseprozesses ist, da relativ niedrige Eingangsströme von der gelesenen Speicherzelle über die Bitleitung empfangen werden. Dies zeigt, warum ein Management der Signalentwicklungszeit zum Reduzieren oder Minimieren der gesamten Lesezeit und Verbessern der Systemleistung ist.
6 zeigt ein Taktungsdiagramm zur Darstellung eines selbsttaktenden Integrationsverstärkers gemäß einem Ausführungsbeispiel der Erfindung. In diesem Beispiel ist für den Integrator ein Referenzzellenstrom verfügbar und wird in der Integrationsleseverstärkerschaltung integriert, bis eine bestimmte Referenzspannung erreicht ist. In diesem Beispiel startet die Integration am Beginn der Signalentwicklungsstufe 601 und fährt fort, bis die Referenzspannung Vstop erreicht ist. Das Erreichen der Referenzspannung definiert das Ende der Signalentwicklungsstufe und die für die Signalentwicklungsstufe 601 erforderliche Zeit ist die Zeit, die zum Integrieren der Bitleitungssignale von der Speicherzelle zum Ermitteln des Zustands der gelesenen Zelle verwendet wird. Dieses System und dieses Verfahren gewährleisten eine zuverlässige Ermittlung der erforderlichen Leseverstärkerintegrationszeit zum Erzeugen des gewünschten Ausgabesignals und zum zuverlässigen Lesen des Zustands einer Speicherzelle oder eines anderen Schwachstromsignals.
Die Referenzspannung Vstop wird mit verschiedenen Kriterien in verschiedenen Ausführungsbeispielen der Erfindung ermittelt, einschließlich der Gewährleistung einer ausreichenden Signalentwicklung in der Integrationsschaltung und der Bereitstellung eines geeigneten Signals für die Nachverarbeitungsschaltung, die das integrierte Signal zum Ermitteln des programmierten oder nicht programmierten Zustands der Speicherzelle verwendet.
7 stellt ein schematisches Diagramm eines selbsttaktenden Integrationsdifferenzverstärkers gemäß einem Ausführungsbeispiel der Erfindung dar. Der in der Bitleitung der gelesenen Speicherzelle fließende Strom wird mit der Schaltung in 701 gekoppelt und zieht Strom durch den Transistor 702. Die Transistoren 703 und 704 sind mit einer Spannungsversorgung 705 gekoppelt und bilden einen Stromspiegel. Der gespiegelte Zellenstrom wird im Integrationskondensator 706 integriert, der vor jedem Integrationszyklus vom Entladetransistor 707 in einen ungeladenen Zustand rückgesetzt wird.
An der anderen Seite der Schaltung ist ein Referenzzellenstromtransistor 708 mit einer Referenzzelle gekoppelt und leitet den Referenzzellenstrom, wobei die Referenzzelle an der Schwelle zwischen einer programmierten und nicht programmierten Flash-Speicherzelle leitet. Die Transistoren 709 und 710 bilden einen Stromspiegel, der den Referenzzellenstrom zum Integrationskondensator 711 spiegelt. Der Integrationskondensator wird vom Entladetransistor 712 zwischen Lesevorgängen in den ungeladenen Zustand rückgesetzt, der in einigen Ausführungsbeispielen vom gleichen Entladesignal gesteuert wird wie der Integratorentladetransistor 707, um zwischen den Integrationsschaltungen Gleichförmigkeit in den Lade-/Entladecharakteristiken zu gewährleisten.
Die Schaltung von 7 integriert den in der Bitleitung 701 im linken Teil der Schaltung vorliegenden Speicherzellenstrom und integriert den durch eine Referenzzelle im rechten Teil der Schaltung fließenden Strom. Die Referenzzelle ist so konfiguriert, dass sie beim Schwellenwert zwischen einem programmierten und einem nicht programmierten Zustand leitet, und legt den Referenz- oder Schwellenwert zum Ermitteln des Zustands von anderen Speicherzellen fest. Der Strom Iref der Referenzzelle wird mit dem von den Transistoren 708, 709 und 710 gebildeten Stromspiegel gespiegelt, so dass sich der geleitete Strompegel der Referenzzelle im Transistor 710 widerspiegelt. Dieser Strom wird ebenfalls in einem vom Kondensator 711 und Transistor 712 gebildeten Integrator integriert, so dass der Kondensator den als Iref durch den Transistor 710 fließenden Strom akkumuliert. Die Kapazitanz des Transistors 712 ist ein Teil der Integrationskapazitanz, ist aber typischerweise vernachlässigbar im Vergleich zur Kapazitanz des Integrationskondensators 711.
Im Laufe der Zeit wird der Unterschied zwischen der im Integrationskondensator 711 akkumulierten Spannung vom Referenzzellenstrom und der im Integrationskondensator 706 akkumulierten Spannung vom Speicherzellenstrom deutlicher und kann in einer Komparatorschaltung 713 zum Ermitteln des Zustands der gelesenen Speicherzelle verwendet werden. Es bleibt aber die Frage, wie lange die Integrationskondensatoren Ladung akkumulieren müssen, bevor eine zuverlässige Auswertung erfolgen kann. Wenn die gewählte Zeit zu kurz ist, ist die Gültigkeit des Integratorvergleichs nicht zuverlässig, und wenn die gewählte Zeit länger als nötig ist, wird die Speicherlesezeit unnötig verlängert, was zu einer schlechten Speicherleistung führt.
Dieses Ausführungsbeispiel der Erfindung verwendet daher eine Schaltung zum Verfolgen der akkumulierten Spannung 714 zum Verfolgen der in wenigstens dem Referenzintegrationskondensator 711 oder dem Speicherzellenkondensator 706 akkumulierten Spannung und stoppt den Integrationsteil des Lesezyklus, wenn eine definierte Stoppspannung erreicht ist. In einem solchen Beispiel verfolgt die Spannungsverfolgungsschaltung 714 die im Integrationskondensator 711 akkumulierte Spannung, bis die Spannung die Stoppspannung erreicht, wie in Verbindung mit 6 dargestellt und erläutert. Die jeweiligen Spannungen vom Integrationskondensator 711 und vom Integrationskondensator 706 werden dann am Komparator eingespeist, der ein digitales Ausgabesignal erzeugt, das davon abhängt, welcher Integrationskondensator eine höhere Spannung während der Integrationszeit akkumuliert hat. Das Ausgabesignal vom Komparator 713 wird verriegelt und als der erkannte Ausgabezustand der gelesenen Speicherzelle bereitgestellt.
Die Genauigkeit der akkumulierten Integrationsspannung hängt nicht nur von sehr ähnlichen Transistor- und Kondensatorcharakteristiken ab, sondern auch von anderen Faktoren wie Entzerrung der Kondensatorspannungen vor Beginn der Integration. Dies kann in einigen Ausführungsbeispielen über eine Entzerrerschaltung (nicht dargestellt) erreicht werden, die zum Koppeln der Kondensatoren miteinander oder zum Koppeln dieser geeignet ist, so dass das gleiche Potential über jedem Kondensator vorliegt, bevor die Integration beginnt. In einem Ausführungsbeispiel werden die Transistoren 707 und 712 eingeschaltet, bis die Integration beginnt, wobei beide Klemmen von beiden Kondensatoren 706 und 711 wirksam mit der Masse gekoppelt werden, so dass keine Ladung in den Kondensatoren gespeichert wird.
Kondensatorcharakteristiken wie äquivalenter Reihenwiderstand und äquivalente Reiheninduktivität können ebenfalls die Reaktion des Kondensators beeinflussen. Ein Minimieren dieser Parameter unterstützt den Kondensator beim effizienteren Empfangen einer Ladung, aber ein Anpassen dieser Parameter zwischen den zwei Kondensatoren ist vielleicht wichtiger, als dies gewährleistet, dass die Kondensatoren mit gleicher Geschwindigkeit laden, wenn sie den gleichen Schaltungsbedingungen ausgesetzt sind. Andere Kondensatorparameter wie dielektrische Absorption können zu einem gewissen Grad in sehr empfindlichen Anwendungen insoweit problematisch sein, als eine dielektrische Absorption bewirkt, dass der Kondensator etwas Ladung in seinem dielektrischen Material behält, auch nachdem der Kondensator entladen wurde. Wenn die Kondensatoren 706 und 711 eine wesentliche dielektrische Absorption aufweisen, kann der Entzerrungs- oder Entladeprozess ggf. nicht dazu führen, dass beide Kondensatoren keine Ladung aufweisen, wenn ein Kondensator eine geringe Ladung durch dielektrische Absorption behalten hat und der andere Kondensator nicht.
Es können sich auch die Kapazitanz, der äquivalente Reihenwiderstand oder andere Charakteristiken von Kondensatoren ändern, wenn sich die Temperatur des Kondensators ändert. Thermische Schwankungen von Kondensatorcharakteristiken sind bei Halbleitervorrichtungen nicht ungewöhnlich, wenn die Halbleitervorrichtung in Betrieb ist und sich das Substrat oder das Die, auf dem die Schaltung ausgebildet ist, erwärmt. Obgleich eine kleine Änderung der Charakteristiken toleriert werden kann, wenn die Änderung gleichermaßen im Referenzkondensator 711 und im Zellenstromkondensator 706 auftritt, sind Unterschiede in den Charakteristiken zwischen den Kondensatoren unerwünscht. Die Kondensatoren werden daher bevorzugt in unmittelbarer Nähe montiert, etwa in der gleichen integrierten Schaltung oder auf dem gleichen Substrat, unter Verwendung der gleichen Halbleiterprozesse. Das Gewährleisten, dass die Parameter der Kondensatoren genau abgestimmt sind, führt dazu, dass der Stromfluss von den jeweiligen Stromspiegeln in der 7 sehr schnell und genau akkumulieren kann, was zu einem sehr schnellen verwertbaren Ergebnis führt.
Ebenso sind die Charakteristiken der Referenzzelle vorzugsweise ähnlich wie die Charakteristiken der Speicherzellen im Flash-Speicher-Array. In einem Ausführungsbeispiel ist die Referenzzelle eine Speicherzelle, die auf einen Zwischenzustand oder halbprogrammierten Zustand programmiert ist, und sie definiert eine Schwelle, wobei ober- oder unterhalb von der Schwelle andere Speicherzellen als programmiert oder nicht programmiert betrachtet werden. Hier befindet sich die Schwellenspannung für die Referenzzelle zwischen den Schwellenspannungen für die gelöschten Zellen und die programmierten Zellen, um eine schnelle und genaue Ermittlung zu ermöglichen, ob eine Zelle programmiert oder nicht programmiert ist.
In einem ausführlicheren Beispiel wird eine Stoppspannung von etwa 0,7 Volt basierend auf einem prognostizierten Referenzzellenstrom von etwa 10 Mikroampere und einem Differenzstrom von plus oder minus 1 Mikroampere für eine programmierte oder nicht programmierte Referenzzelle festgelegt, wie in 8 dargestellt. In diesem Graph zeigt die Kurve 801, wie der Integrationskondensator 711 von 7 mit der Zeit ansteigt, wenn ein Strom von etwa 10 Mikroampere durch die Referenzzelle fließt und durch den Stromspiegel als Iref gespiegelt wird. In einem Ausführungsbeispiel, in dem ein Unterschied von plus oder minus 1 Mikroampere zwischen einer programmierten Zelle und einer nicht programmierten Zelle im Vergleich zur Referenzzelle vorliegt, wird der Unterschied in der im Referenzintegrationskondensator 711 und den programmierten und nicht programmierten Zellen akkumulierten Spannung mit der Zeit zunehmend deutlicher, wie durch die Kurven 802 und 803 dargestellt.
Die Kurve 802 stellt die im Zellenstromintegrationskondensator 707 vorliegende Spannung bei einem Speicherzellenbitleitungsstrom von 1 Mikroampere über dem Referenzzellenstrom dar, was in diesem Beispiel einem Bitleitungsstrom von 11 Mikroampere im Vergleich zu einem Referenzzellenstrom von 10 Mikroampere entspricht. Der Unterschied in der im Referenzzellenintegrationskondensator 711 und dem Speicherzellenintegrationskondensator 707 akkumulierten Spannung überschreitet nach etwa 3 Nanosekunden 50 mV; zu diesem Zeitpunkt kann der Unterschied zwischen den im Komparator in 713 vorlegenden Spannungen sicher als der Zustand der gelesenen Speicherzelle gelesen werden. Andere Beispiele verwenden einen Unterschied der akkumulierten Spannung größer oder kleiner als 50 mV, was typischerweise zu einer von den etwa 0,7 Volt in diesem Beispiel abweichenden Stoppspannung und einer entsprechend anderen Integrationszeit führt.
In einem anderen Beispiel, in dem der Unterschied zwischen dem nicht programmierten und programmierten Speicherzellenstrom plus oder minus 7 Mikroampere im Vergleich zum Referenzzellenstrom von 10 Mikroampere beträgt, wird ein nutzbarer Ausgabespannungsunterschied von größer als die in diesem Beispiel gewünschten 50 mV erst nach einem Bruchteil einer Nanosekunde verfügbar. Die im Speicherzellenintegrationskondensator akkumulierte Spannung, wenn die Speicherzelle in einem programmierten Zustand ist und 17 Mikroampere leitet, ist in Kurve 804 dargestellt, und die im Speicherzellenintegrationskondensator akkumulierte Spannung, wenn die Speicherzelle in einem nicht programmierten Zustand ist und nur 3 Mikroampere leitet, ist in Kurve 805 dargestellt. Beide diese Kurven weichen sehr schnell von der im Integrationskondensator vorliegenden Spannung ab wie in Kurve 801 dargestellt, was ein schnelles und genaues Erkennen des Zustands der Speicherzelle mit einer Integrationszeit von einem Bruchteil einer Nanosekunde und einer Stoppspannung von etwa 0,2 Volt ermöglicht.
Obgleich die beispielhafte Differenzintegrationsleseverstärker-Topologie in 7 zum Lesen des programmieren Zustand in einem Flash-Speicher-Array verwendet wird, wenden andere Ausführungsbeispiele der Erfindung ähnliche Ausführungsbeispiele der Erfindung auf andere Anwendungen an, einschließlich andere Sensoren oder Instrumentierungsvorrichtungen, Kommunikationssysteme und Datenspeichervorrichtungen, biomedizinische Vorrichtungen und Sensoren und Hochgeschwindigkeits-Analog/Digital-Wandler. Obwohl hierin bestimmte Ausführungsbeispiele dargestellt und beschrieben wurden, weiß der Fachmann, dass jede Anordnung, die den gleichen Zweck, die gleiche Struktur oder die gleiche Funktion erreicht, statt der dargestellten Ausführungsbeispiele verwendet werden kann. Diese Anmeldung soll jegliche Adaptionen oder Variationen der hierin beschriebenen Ausführungsbeispiele der Erfindung abdecken. Daher soll die Erfindung nur durch die Ansprüche und den vollen Umfang derer Äquivalente beschränkt sein.

Claims

Differenzleseverstärker, der umfasst: eine erste Integrationsschaltung, geeignet zum Integrieren des Stroms von einer Eingabe; eine zweite Integrationsschaltung, geeignet zum Integrieren eines Referenzstromsignals; einen Komparator, geeignet zum Vergleichen von in der ersten Integrationsschaltung und der zweiten Integrationsschaltung erzeugten Spannungen, wobei eine Ausgabe erzeugt wird, die anzeigt, ob der Strom von der Eingabe oder vom Referenzstromsignal größer ist; und eine Taktschaltung, geeignet zum Anstoßen des Komparators zum Vergleichen der Spannungen der ersten Integrationsschaltung und der zweiten Integrationsschaltung zu einem bestimmten Zeitpunkt nach Beginn der Integration in der ersten und zweiten Integrationsschaltung.
Differenzstromleseverstärker nach Anspruch 1, wobei die Taktschaltung den Komparator anstößt, Spannungen zu einem bestimmten Zeitpunkt basierend auf wenigstens einem der Unterschiede der akkumulierten Spannung in den Integratoren und dem Absolutspannungspegel in wenigstens einem der Integratoren zu vergleichen.
Differenzstromleseverstärker nach Anspruch 2, wobei der Unterschied der akkumulierten Spannung in den Integratoren den Unterschied zwischen einer gelesenen Referenzzelle und einer gelesenen programmierten oder nicht programmierten Speicherzelle umfasst.
Differenzstromleseverstärker nach Anspruch 1, wobei wenigstens die erste oder die zweite Integrationsschaltung einen Stromspiegel, geeignet zum Lesen eines Stroms von einer Eingabe und Spielen des Eingabestromsignals zu einem Integrator, umfasst.
Differenzleseverstärker nach Anspruch 1, der ferner einen Entzerrer umfasst, geeignet, um einen ersten Integrationsschaltungskondensator, der einen Teil der ersten Schaltung umfasst, und einen zweiten Integrationsschaltungskondensator, der einen Teil der zweiten Schaltung umfasst, in den gleichen Ladezustand zu versetzen.
Differenzleseverstärker nach Anspruch 1, wobei der Differenzleseverstärker einen Teil von wenigstens einem Sensor, einer Instrumentierungsvorrichtung, einem Kommunikationssystem, einer Datenspeichervorrichtung, einer biomedizinischen Vorrichtung, einer Sample-and-Hold-Schaltung oder einem Analog/Digital-Wandler umfasst.
Differenzleseverstärker, der umfasst: eine erste Integrationsschaltung, geeignet zum Integrieren des Stroms von einer Eingabe; eine zweite Integrationsschaltung, geeignet zum Integrieren eines Referenzstromsignals; einen Komparator, geeignet zum Vergleichen von in der ersten Integrationsschaltung und der zweiten Integrationsschaltung erzeugten Spannungen, wobei eine Ausgabe erzeugt wird, die anzeigt, ob der Strom von der Eingabe oder vom Referenzstromsignal größer ist; und eine Spannungsleseschaltung, geeignet zum Anstoßen des Komparators zum Vergleichen der Spannungen der ersten Integrationsschaltung und der zweiten Integrationsschaltung, wenn ein spezifischer Spannungsunterschied zwischen der ersten Integrationsschaltung und zweiten Integrationsschaltung erreicht ist oder wenn wenigstens ein absoluter Spannungspegel im ersten oder zweiten Integrator erreicht ist.
Differenzleseverstärker nach Anspruch 7, wobei die Spannungsleseschaltung das Anstoßen des Vergleichs durch Verwenden der ungefähren erforderlichen Zeit für vorhergehende Operationen zum Erreichen des gewünschten spezifischen Spannungsunterschieds implementiert.
Differenzleseverstärker nach Anspruch 8, wobei der spezifische Spannungsunterschied basierend auf der Wahrscheinlichkeit gewählt wird, dass der Spannungsunterschied ausreichend ist, um zu einer gewünschten Genauigkeit des Spannungsvergleichs zu führen.
Verfahren zum Betreiben eines Differenzleseverstärkers, das umfasst: Integrieren des Stroms von einer Eingabe in einer ersten Integrationsschaltung; Integrieren eines Referenzstromsignals in einer zweiten Integrationsschaltung; Vergleichen von in der ersten Integrationsschaltung und der zweiten Integrationsschaltung erzeugten Spannungen in einer Komparatorschaltung, wobei eine Ausgabe erzeugt wird, die anzeigt, ob der Strom von der Eingabe oder vom Referenzstromsignal größer ist; und Vergleichen der Spannungen der ersten Integrationsschaltung und der zweiten Integrationsschaltung zu einem bestimmten Zeitpunkt nach Beginn der Integration in der ersten und zweiten Integrationsschaltung.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 10, wobei das Vergleichen der Spannungen zu einem bestimmten Zeitpunkt basierend auf wenigstens einem der Unterschiede der akkumulierten Spannung in den Integratoren und den Absolutspannungspegeln in den Integratoren erfolgt.
Verfahren zum Betreiben eines Differenzleseverstärker nach Anspruch 11, wobei der Unterschied der akkumulierten Spannung in den Integratoren den Unterschied zwischen einer gelesenen Referenzzelle und einer gelesenen programmierten oder nicht programmierten Speicherzelle umfasst.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 10, wobei wenigstens die erste oder die zweite Integrationsschaltung einen Stromspiegel, geeignet zum Lesen eines Stroms von einer Eingabe und Spiegeln des Eingabestromsignals zu einem Integrator, umfasst.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 10, das ferner das Versetzen eines ersten Integrationsschaltungskondensators, der einen Teil der ersten Schaltung umfasst, und eines zweiten Integrationsschaltungskondensators, der einen Teil der zweiten Schaltung umfasst, in den gleichen Ladezustand über einen Entzerrer umfasst.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 10, wobei der Differenzleseverstärker einen Teil von wenigstens einem Sensor, einer Instrumentierungsvorrichtung, einem Kommunikationssystem, einer Datenspeichervorrichtung, einer biomedizinischen Vorrichtung, einer Sample-and-Hold-Schaltung und einem Analog/Digital-Wandler umfasst.
Verfahren zum Betreiben eines Differenzleseverstärkers, das umfasst: Integrieren eines Stroms von einer Eingabe in einer ersten Integrationsschaltung; Integrieren eines Referenzstromsignals in einer zweiten Integrationsschaltung; Vergleichen von in der ersten Integrationsschaltung und der zweiten Integrationsschaltung erzeugten Spannungen in einer Komparatorschaltung, wobei eine Ausgabe erzeugt wird, die anzeigt, ob der Strom von der Eingabe oder vom Referenzstromsignal größer ist; und Vergleichen der Spannungen der ersten Integrationsschaltung und der zweiten Integrationsschaltung, wenn ein spezifischer Spannungsunterschied zwischen der ersten Integrationsschaltung und zweiten Integrationsschaltung erreicht ist oder wenn wenigstens ein absoluter Spannungspegel im ersten oder zweiten Integrator erreicht ist.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 16, wobei das Vergleichen der Spannungen das Verwenden der ungefähren erforderlichen Zeit für vorhergehende Operationen zum Erreichen des gewünschten spezifischen Spannungsunterschieds oder des Absolutspannungspegels im ersten oder zweiten Integrator umfasst.
Verfahren zum Betreiben eines Differenzleseverstärkers nach Anspruch 17, wobei der spezifische Spannungsunterschied oder der Absolutspannungspegel basierend auf der Wahrscheinlichkeit gewählt wird, dass der Spannungsunterschied ausreichend ist, um zu einer gewünschten Genauigkeit des Spannungsvergleichs zu führen.
Speichervorrichtung, die umfasst: ein Array von nichtflüchtigen Speicherzellen; einen Ausgabepuffer; und einen Differenzintegrationsleseverstärker zur Verknüpfung des Array von nicht flüchtigen Speicherzellen mit dem Ausgabepuffer, umfassend eine Integratorsteuerschaltung, geeignet zum Verriegeln einer Leseverstärkerausgabe, wenn eine Ausgabe des Differenzintegrationsleseverstärkers als ausreichend zuverlässig erkannt wird.
Speichervorrichtung nach Anspruch 19, wobei die Ausgabe des Differenzintegrationsleseverstärkers basierend auf dem Unterschied in der Spannung zwischen einer Referenzzellenintegrationsschaltung und einer Lesespeicherzellenintegrationsschaltung als ausreichend zuverlässig erkannt wird.
Speichervorrichtung nach Anspruch 19, wobei die Ausgabe des Differenzintegrationsleseverstärkers basierend auf wenigstens der Menge der erforderlichen Integrationszeit zum Erzeugen eines gewünschten Unterschieds in der Spannung zwischen einer Referenzzellenintegrationsschaltung und einer Lesespeicherzellenintegrationsschaltung oder den Absolutspannungspegeln in wenigstens einem der Integratoren als ausreichend zuverlässig erkannt wird.