DE102008012833A1

DE102008012833A1 - Abgekürzte Stossdatentransfers für Halbleiterspeicher

Info

Publication number: DE102008012833A1
Application number: DE102008012833A
Authority: DE
Inventors: Jong-Hoon Oh
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-03-08
Filing date: 2008-03-06
Publication date: 2008-09-18
Also published as: US7617354B2; US20080219074A1

Abstract

Eine integrierte Schaltung, die eine nominale minimale Stoßlänge aufweist, die durch eine nominale Datenvorabrufgröße definiert ist, überträgt Daten durch ein Annehmen einer Abgekürzt-Stoßdatenleseanforderung, die an eine erste Bank gerichtet ist, ein Vorabrufen von weniger als der nominalen Datenvorabrufgröße und ein Liefern der Daten in einem abgekürzten Stoßdatentransfer von weniger als der nominalen minimalen Stoßlänge.

Description

HINTERGRUND
Zunahmen bei einer Technologie integrierter Schaltungen haben zu einer dramatischen Erhöhung bei den Taktgeschwindigkeiten von digitalen Schaltungen geführt. Vergleichbare Fortschritte bei einer Geschwindigkeit wurden bei Dynamisch-Direktzugriffsspeicher-Arrays (DRAM-Arrays; DRAM = Dynamic Random Access Memory) nicht erreicht, mit dem Ergebnis, dass Daten nicht so schnell zu DRAM-Arrays gespeichert oder aus denselben wiedererlangt werden können, wie die Daten in eine oder aus einer Synchron-DRAM-Komponente (SDRAM-Komponente; SDRAM = Synchronous DRAM) auf dem Datenbus (DQ) derselben übertragen werden können. Um hohe Lesedatentransfergeschwindigkeiten zu erreichen, rufen viele SDRAM-Komponenten mehr Daten von einem DRAM-Array vorab ab, als auf DQ in einem Zyklus übertragen werden können, und liefern die Daten sukzessive in einem Stoßlesevorgang. Auf ähnliche Weise stellt die SDRAM-Komponente Daten von einer Mehrzahl von Datentransfers bei einem Stoßschreibvorgang (hierin auch als Vorabrufen bezeichnet) in Warteschlange und speichert die Daten in einem Zyklus zu dem DRAM-Array. Durch ein Vorabrufen von und/oder zu dem DRAM-Array und eine Pipelineverarbeitung von Stoßlese- und/oder -schreibvorgängen für zusammenhängende Daten kann die SDRAM-Komponente einen höheren Datentransferdurchsatz an den DQ-Anschlussstiften erreichen, als das DRAM-Array mit einzelnen Datumsabrufen und/oder Speichervorgängen unterstützen könnte.
SDRAM-Komponenten, die Stoßlese- und -schreibvorgänge unterstützen, rufen typischerweise Daten in einer nominalen Vorabrufdatengröße ab, die durch die interne Architektur derselben bestimmt ist. Die nominale Vorabrufdatengröße bestimmt die minimale Stoßlänge. Zum Beispiel würde eine SDRAM-Komponente mit einer 4-Bit-Vorabrufgröße – d. h. dieselbe ruft vier Datenbits für jedes Bit in dem Datenbus derselben vorab ab – eine minimale Stoßlänge von vier aufweisen. Bei einigen Anwendungen jedoch ist eine kürzere Stoßlänge erwünscht.
Um eine Stoßlänge von weniger als der nominalen Vorabrufdatengröße aufzunehmen, ermöglichen einige DRAM-Komponenten, dass ein Stoßdatentransfervorgang zu einer DRAM-Bank durch einen Datentransfer unterbrochen werden kann, der an eine andere DRAM-Bank gerichtet ist. In diesem Fall (unter der Annahme von Datenlesevorgängen) ruft die SDRAM-Komponente die nominale Vorabrufdatengröße (z. B. 4 Bits pro DQ-Bit) von der ersten Bank vorab ansprechend auf die erste Stoßleseanforderung ab, puffert die Daten und leitet dieselben seriell zu dem DQ-Bus. Ansprechend auf eine Stoßleseanforderung in z. B. dem nächsten Zyklus, die an die zweite Bank gerichtet ist, ruft die SDRAM-Komponente die nominale Vorabrufdatengröße vorab von der zweiten Bank ab und leitet die Daten seriell an den DQ-Bus mit einer tatsächlich höheren Priorität als die Daten von der ersten Bank. Von der Ankunft der Daten von der ersten Bank an den DQ-Anschlussstiften bis zu der Ankunft der Daten von der zweiten Bank liefert die SDRAM-Komponente sukzessive Daten von der ersten Bank. Wenn Daten von der zweiten Bank an den DQ-Anschlussstiften ankommen, verwirft die SDRAM-Komponente die verbleibenden Daten von der ersten Bank und beginnt, sukzessive Daten von der zweiten Bank zu liefern. Der zweite Stoß kann bis zu einem Abschluss ablaufen oder kann selbst durch eine Anforderung unterbrochen werden, die an eine andere Bank gerichtet ist.
Obwohl der unterbrochene Stoßvorgang einen Stoßdatentransfer von weniger als der nominalen Vorabrufdatengröße erreicht, macht derselbe dies auf Kosten eines Aufwendens der Leistung, um Daten bei dem ersten Vorabrufvorgang wiederzuerlangen, die später verworfen werden. Zusätzlich führt der unterbrochene Stoßvorgang zu sukzessiven oder „Rücken-an-Rücken"-DRAM-Array-Vorabrufvorgängen – jeweils an eine getrennte Bank gerichtet – die eine gewisse Überlappung zeigen können. Dies erhöht den momentanen Leistungsverbrauch der SDRAM-Komponente. Um die höheren Leistungsanforderungen zu kompensieren, wird das Leistungsnetz in der integrierten Schaltung verbreitert, was den übermäßigen Chipgrößenaufwand erhöht. Die Logik, die nötig ist, um den unterbrochenen Stoßvorgang zu unterstützen, verbraucht ebenfalls sowohl eine nutzbare Fläche als auch eine Leistung der integrierten Schaltung.
ZUSAMMENFASSUNG
Bei einem oder mehreren hierin offenbarten und beanspruchten Ausführungsbeispielen überträgt eine integrierte Schaltung, die eine nominalen minimalen Stoßlänge aufweist, die durch eine nominale Datenvorabrufgröße definiert ist, Daten durch ein Annehmen einer abgekürzten Stoßdatenleseanforderung, die an eine erste Bank gerichtet ist, ein Vorabrufen von weniger als der nominalen Datenvorabrufgröße und ein Liefern der Daten in einem abgekürzten Stoßdatentransfer, der geringer als die nominale minimale Stoßlänge ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Funktionsblockdiagramm einer herkömmlichen SDRAM-Komponente.
2 ist ein Zeitdiagramm eines herkömmlichen unterbrochenen Stoßdatentransfers.
3 ist ein Funktionsblockdiagramm eines Ausführungsbeispiels einer integrierten Schaltung.
4 ist ein Zeitdiagramm eines Ausführungsbeispiels eines abgekürzten Stoßdatentransfers.
DETAILLIERTE BESCHREIBUNG
1 zeigt relevante Funktionselemente einer SDRAM-Komponente 10. Die SDRAM-Komponente 10 umfasst ein DRAM-Array 12, das als zwei oder mehr Bänke 14, 16 organisiert ist (mit A bzw. B bezeichnet). Innerhalb jeder Bank 14, 16 ist das DRAM-Array logisch (und eventuell physisch) als eine Mehrzahl von Spaltensegmenten organisiert, wobei jedes Spaltensegment von einer Breite gleich dieser des Datenbusses (DQ) der SDRAM-Komponente 10 ist. Beispielsweise ist jede Bank 14, 16 der SDRAM-Komponente 10 von 1 als vier 32 Bit breite Spaltensegmente organisiert (ColSeg_0–ColSeg_3). Die Spaltensegmente werden durch eine gemeinsame Ausgabe eines Spaltensegmentdecodierers 18 ausgewählt. Der Spaltensegmentdecodierer 18 decodiert die Spaltenadresse, weniger der n niederstwertigen Bits, wobei n = log₂ (Anzahl von Spaltensegmenten).
Lese- und Schreibdaten werden zwischen dem DRAM-Array 12 und einem 128-Bit-Datenweg 20 über vier 32-Bit-Lesen/Schreiben-Datenbusse RWD0–RWD3 übertragen. Ansprechend auf eine Leseanforderung ruft die SDRAM-Komponente 10 128 Datenbits vorab von ColSeg_0–ColSeg_3 über RWD0–RWD3, den 128-Bit-Datenweg 20 und einen 128-Bit-Lesebus ab. Die Daten werden in einer Parallel-zu-Seriell-Einheit 22 serialisiert, wobei das erste 32-Bit-Wort durch die niederstwertigen n Bits der Spaltenadresse ausgewählt wird, d. h. CA[1:0] bei dem Beispiel von 1. Vier 32-Bit-Wörter werden dann sukzessive durch chipinterne Treiber (OCD; OCD = on-chip drivers) 24 an die DQ-Anschlussstifte 25 übertragen.
Auf ähnliche Weise nimmt ansprechend auf eine Schreibanforderung die SDRAM-Komponente 10 vier aufeinander folgende 32-Bit-Wörter von Schreibdaten an den DQ-Anschlussstiften 25 in einen Dateneingangspuffer 28 auf (oder ruft dieselben ab). Eine Seriell-zu-Parallel-Einheit 26 fügt die vier Wörter zu einer 128-Bit-Dateneinheit zusammen, wobei die Reihenfolge der Wörter durch die niederstwertigen n Bits der Spaltenadresse bestimmt ist. Die Daten werden dann zu ColSeg_0–ColSeg_3 des DRAM-Arrays 12 über den 128-Bit-Datenweg 20 und die Lesen/Schreiben-Datenbusse RWD0–RWD3 gespeichert. Durch eine Pipelineverarbeitung von Lese- oder Schreibstoßdatentransfervorgängen kann die SDRAM-Komponente 10 wirksam Daten mit viermal der Zugriffsgeschwindigkeit des DRAM-Arrays 12 derselben liefern oder annehmen.
Lese- und Schreibanforderungen, auch als Befehle bekannt, die in Steuersignalen codiert sind, wie beispielsweise RAS, CAS, WE und dergleichen, werden durch eine Steuerschaltung 30 angenommen, die wiederum den Betrieb der SDRAM-Komponente 10 steuert. Obwohl es in 1 der Deutlichkeit halber nicht gezeigt ist, erkennen Fachleute auf dem Gebiet, dass die Steuerschaltung 30 mit jedem Funktionsblock in der SDRAM-Komponente 10 verbunden sein kann.
2 zeigt eine Stoßleseanforderung, die an die Bank A gerichtet ist, gefolgt von einer zweiten Stoßleseanforderung, die an die gleiche Bank gerichtet ist und die durch eine Stoßleseanforderung unterbrochen ist, die an eine unterschiedliche Bank gerichtet ist. Bei dem gezeigten Beispiel ist die SDRAM-Komponente 10 für eine CAS-Latenz von Vier konfiguriert, und tCCD1, die minimale Zeit zwischen Spaltenzugriffen (d. h. Lesen-zu-Lesen- oder Schreiben-zu-Schreiben-Stoßanforderungen) auf die gleiche Bank, beträgt zweimal die Taktfrequenz. tCCD2, die minimale Zeit zwischen Spaltenzugriffen auf eine unterschiedliche Bank, ist normalerweise die Gleiche. tCCD1 = tCCD2 = 2·CLK ist (in einer DDR-Zeitgebung) erforderlich, um vier Stoßdatentransferzyklen auf dem DQ-Bus zu ermöglichen. Die erste Stoßleseanforderung – an eine Adresse Ya in der Bank A gerichtet – wird an dem Beginn eines Taktzyklus T1 angenommen. 128 Datenbits werden in einem Zyklus T2 von der Bank A vorabgerufen und die serialisierten Daten erscheinen beginnend bei T6 auf dem DQ-Bus. Es ist eine SDRAM-Komponente 10 mit doppelter Datenrate (DDR- SDRAM-Komponente; DDR = Double Data Rate) gezeigt, die an jedem der vier folgenden Taktübergänge ein neues Wort von „a"-Daten liefert.
Die zweite Stoßleseanforderung – an eine Adresse Yb gerichtet, ebenfalls in der Bank A – wird am Beginn eines Taktzyklus T3 angenommen, bei einer Verzögerung von tCCD1 = 2·CLK von der „a"-Leseanforderung. Ansprechend auf diese Anforderung werden 128 Datenbits bei einem Zyklus T4 vorabgerufen und die serialisierten Daten fangen an, beginnend bei T8 auf dem DQ-Bus zu erscheinen.
Der zweite Stoßlesevorgang ist durch eine Leseanforderung unterbrochen, die an eine Adresse Yc in der Bank B in dem folgenden Zyklus gerichtet ist. Hier ist tCCD2 lediglich ein Taktzyklus, da die Adresse an eine unterschiedliche DRAM-Bank als die vorige Adresse geht und da der vorige Stoßvorgang abgeschlossen wird und nicht vier vollständige (DDR-)Datentransferzyklen benötigt. In einem Zyklus T5 wird ein 128-Bit-Vorabruf zu der Bank B durchgeführt. Es ist zu beachten, dass am Anfang des Zyklus T5 die SDRAM-Komponente 10 eventuell simultan sowohl auf die Bank A als auch auf die Bank B zugreift. Das heißt, die Spaltenauswahlsignale für den Vorabruf der Bank B können aktiviert werden, bevor die Spaltenauswahlsignale für den Vorabruf der Bank A vollständig deaktiviert sind. Diese mögliche Überlappung kann den momentanen Leistungsverbrauch der SDRAM-Komponente 10 dramatisch erhöhen.
Es werden zwei Datenwörter aus der „b"-Anforderung auf den DQ-Anschlussstiften am Anfang und am Mittenpunkt des Zyklus T8 geliefert. Der „b"-Stoß wird dann unterbrochen und Daten aus der „c"-Anforderung werden sukzessive während Zyklen T9–T10 auf dem DQ-Bus geliefert. Zwei Datenwörter (diese aus den Spaltensegmenten 2 und 3 bei diesem Beispiel) aus der „b"-Anforderung werden verworfen. Auf diese Weise liefert eventuell eine herkömmliche SDRAM-Komponente 10 weniger als eine vollständige Stoßlänge von Daten, auf Kosten eines übermäßigen Leistungsverbrauchs aufgrund einer Vorabrufüberlappung (und des physisch größeren Leistungsnetzes, das dieser Entwurf des schlimmsten Falls fordert), und wobei die Leistung verschwendet wird, die erforderlich ist, um zwei Wörter des unterbrochenen Stoßtransfervorgangs vorabzurufen und dann zu verwerfen.
Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Erfindung ist ein Stoßdatentransfervorgang von weniger als der normalen Vorabrufdatengröße definiert, bei dem lediglich die erwünschten Daten vorabgerufen werden und keine Daten verworfen werden. 3 zeigt eine SDRAM-Komponente 10 einschließlich eines Ausführungsbeispiels eines erfindungsgemäßen Spaltensegmentdecodierers 32, der wirksam ist, um einen Teilsatz der Spaltensegmente ColSeg_0–ColSeg_3 basierend auf den niederstwertigen Bits der Spaltenadresse und einem Abgekürzt-Stoß-Indikator auszuwählen. Insbesondere umfasst der Spaltensegmentdecodierer 32 zwei herkömmliche Spaltensegmentdecodierer 34, 36, die jeweils die Spaltenadressen weniger den niederstwertigen n Bits decodieren. Jeder Spaltensegmentdecodierer 34, 36 empfängt zusätzlich ein Freigabesignal von einer Abgekürzt-Stoß-Decodierlogik 38. Die Abgekürzt-Stoß-Decodierlogik 38 erzeugt Freigabesignale an die Spaltensegmentdecodierer 35, 36 basierend auf einigen oder allen der n niederstwertigen Spaltenadressbits und einem Abgekürzt-Stoß-Indikator, der in 3 mit BL2 bezeichnet ist, für „Burst Length 2" (Stoßlänge 2).
Der Spaltensegmentdecodierer 32 aktiviert eines von zwei getrennten Spaltensegmentauswahlsignalen – eines für ColSeg_0 und ColSeg_1 und ein anderes für ColSeg_2 und ColSeg_3 – falls der Abgekürzt-Stoß-Indikator BL2 aktiviert ist. Falls BL2 nicht aktiviert ist, werden alle vier Spaltensegmente ColSeg_0–ColSeg_3 ansprechend auf die Spaltenadresse weniger den n niederstwertigen Bits ausgewählt. BL2 wird durch die Steuerschaltung 30 der SDRAM-Steuerung 10 anspre chend auf eine Abgekürzt-Stoß-Anforderung erzeugt. Die Abgekürzt-Stoß-Anforderung ist vorzugsweise ein neu definierter Befehl, der durch eine Speichersteuerung als eine eindeutige Codierung von Steuersignalen geliefert wird. Alternativ kann eine Abgekürzt-Stoß-Anforderung durch ein Liefern eines herkömmlichen Stoßdatentransferbefehls und zusätzlich Aktivieren eines neuen „Abgekürzt"-Signals angegeben werden. Andere Möglichkeiten zum Angeben einer Abgekürzt-Stoß-Anforderung können durch Fachleute auf dem Gebiet ohne weiteres entwickelt werden. Die einzige Einschränkung besteht darin, dass die Abgekürzt-Stoßanforderung-Angabe früh in dem Datentransferzyklus geliefert werden muss, zumindest in dem Lesefall, wenn die Speicheradressdecodierung, die zum Vorabrufen von Daten erforderlich ist, unmittelbar nach einem Empfang eines Datenlesebefehls voranschreitet.
Die Abgekürzt-Stoß-Anforderung gibt an, dass die Speichersteuerung eine Menge an Daten anfordert, die geringer als die nominale minimale Stoßlänge der SDRAM-Komponente 10 ist (die durch die nominale Vorabrufdatengröße derselben definiert ist). Bei dem exemplarischen Ausführungsbeispiel von 3 ist eine Abgekürzt-Stoß-Anforderung eine Anforderung, zwei Datenwörter für eine SDRAM-Komponente 10 mit einer nominalen minimalen Stoßlänge von Vier zu übertragen. Bei dem Abgekürzt-Stoßdatentransfer werden lediglich die angegebenen zwei Wörter vorabgerufen und keine vorabgerufenen Daten verworfen.
4 zeigt eine Abgekürzt-Stoßleseanforderung, die an die Bank A der SDRAM-Komponente 10 von 3 gerichtet ist, gefolgt von einer zweiten Stoßleseanforderung, die an die gleiche Bank gerichtet ist. 4 zeigt ferner eine Abgekürzt-Stoßleseanforderung, die an die Bank B gerichtet ist, unmittelbar gefolgt von einer zweiten Stoßleseanforderung, die an die Bank A gerichtet ist. Bei der letzteren Sequenz ist der Zeitverlauf einer Datenverfügbarkeit der gleiche wie bei dem unterbrochenen Stoßlesevorgang von 2, aber der erhebliche Leistungsverlust, der dieser Technik zugeordnet ist, wird vermieden.
Eine Abgekürzt-Stoßleseanforderung, die an eine Adresse Ym in der Bank A gerichtet ist, wird am Anfang eines Taktzyklus T1 angenommen. 64 Datenbits werden in einem Zyklus T2 lediglich aus ColSeg_0 und ColSeg_1 der Bank A vorabgerufen und die serialisierten Daten erscheinen während T6 auf dem DQ-Bus. Auf den Abgekürzt-Stoßlesebefehl mit tCCD1 = 2·CLK (eine Verzögerung, die durch einen sukzessiven Zugriff auf die gleiche Bank benötigt wird) folgend wird eine herkömmliche Stoßanforderung, die an eine Adresse Yn in der Bank A gerichtet ist, am Anfang eines Taktzyklus T3 angenommen. Die angeforderten vier Datenwörter werden auf dem DQ-Bus beginnend in einem Zyklus T8 geliefert. Bei tCCD2 = 2·CLK später (erforderlich, um vier Datenwörter zu übertragen) wird bei T5 eine Abgekürzt-Stoßleseanforderung angenommen, die an einer Adresse Yp in der Bank B gerichtet ist. In einem Zyklus T6 werden zwei Wörter vorabgerufen und die serialisierten Daten werden in einem Zyklus T10 auf dem DQ-Bus geliefert.
Auf die Abgekürzt-Stoß-Anforderung mit tCCD2 BL2 = 1·CLK folgend wird bei T6 eine herkömmliche Leseanforderung angenommen, die an eine Adresse Yq in der Bank B gerichtet ist. In diesem Fall beträgt tCCD_BL2 lediglich einen Taktzyklus, da der Zugriff auf eine unterschiedliche Bank als der vorhergehende Zugriff erfolgt und auch der abgekürzte Stoßlesevorgang lediglich einen Taktzyklus benötigt, um beide Wörter auf dem Datenbus zu liefern (bei einer DDR-Zeitsteuerung). Die vollständige nominale Vorabrufdatengröße von vier Wörtern wird bei einem Zyklus T7 vorabgerufen und auf dem DQ-Bus während Zyklen T11 und T12 geliefert.
Während der Zeitverlauf der Abgekürzt-Stoß-Anforderung, die unmittelbar von einer herkömmlichen Stoßanforderung gefolgt ist – aus der Perspektive einer Speichersteuerung – mit diesem eines unterbrochenen Stoßes identisch ist, wendet der abgekürzte Stoßvorgang bei einem Vorabrufen von lediglich der Hälfte der Daten lediglich die Hälfte der Leistung auf. Während es eine Möglichkeit einer Vorabrufüberlappung früh in dem Zyklus T7 gibt, wird zusätzlich die momentane Leistungsspitze geringer als in dem Fall eines unterbrochenen Stoßes sein, da lediglich die Hälfte der Spaltensegmente in dem Zyklus T6 vorabgerufen wird. Diese Reduzierung des maximalen momentanen Leistungsverbrauchs ermöglicht, dass das Leistungsnetz aggressiver entworfen werden kann, wobei eine nutzbare Fläche einer integrierten Schaltung bewahrt und eine Chipgröße reduziert wird. Das kleinere Leistungsnetz jedoch bedeutet, dass die SDRAM-Komponente 10 unterbrochene Stoßtransfers nicht mehr unterstützen kann, deren momentaner Leistungsverbrauch die Fähigkeit des Leistungsnetzes überschreiten kann.
Obwohl Ausführungsbeispiele der vorliegenden Erfindung hierin mit Bezug auf ein exemplarisches Ausführungsbeispiel mit einem Speicherarray beschrieben wurden, das vier Spaltensegmente, eine nominale Vorabrufdatengröße von vier Bits und eine nominale minimale Stoßlänge von Vier aufweist, erkennen Fachleute auf dem Gebiet ohne weiteres, dass die vorliegende Erfindung nicht auf diese Konfiguration begrenzt ist, sondern vielmehr vorteilhaft auf ein breites Array von Speicherkonfigurationen angewandt werden kann. Eine Speicherkomponente beispielsweise, die ein Speicherarray aufweist, das als acht Spaltensegmente mit einer nominalen Vorabrufdatengröße von acht Bits und einer nominalen minimalen Stoßlänge von acht konfiguriert ist, kann abgekürzte Stoßtransfervorgänge von z. B. BL2, BL4 und/oder BL6 unterstützen. Eine individuelle Auswahl jedes Spaltensegments und eine abgekürzte Stoßlänge von Eins liegen in der Tat innerhalb des Schutzbereichs der vorliegenden Erfindung, ungeachtet der Anzahl von Spaltensegmenten und der nominalen Vorabrufdatengröße.
Obwohl abgekürzte Stoßdatentransfervorgänge hierin als Stoßlesevorgänge beschrieben wurden, ist ferner die Erfindung vollständig auf Stoßschreibvorgänge anwendbar. Mit Bezug auf 3 insbesondere kann gemäß einem Ausführungsbeispiel der vorliegenden Erfindung weniger als die nominale Vorabrufdatengröße an Schreibdaten sukzessive an den DQ-Anschlussstiften 24 angenommen und in dem Eingangsdatenpuffer 28 gespeichert werden. Basierend auf den niederstwertigen n Bits der Spaltenadresse und einem Abgekürzt-Stoßlänge-Indikator (z. B. BL2) können die Daten durch ein Aktivieren von weniger als allen der Spaltensegmente ColSeg_0–ColSeg_3 bei ähnlichen Vorzügen eines reduzierten Leistungsverbrauchs zu dem Speicherarray gespeichert werden. Wie hierin verwendet, bezieht sich der Begriff „Vorabrufen" auf die Sammlung von Schreibdaten in dem Dateneingangspuffer 28 vor einem Speichern der Daten in dem DRAM-Array 12, sowie ein Wiedererlangen von Daten aus dem DRAM-Array 12 vor einem Serialisieren und Ausgeben der Daten auf dem DQ-Bus 25.
Obwohl Ausführungsbeispiele der vorliegenden Erfindung hierin mit Bezug auf SDRAM-Komponenten beschrieben wurden, ist ferner die Erfindung nicht auf diese Speicherart begrenzt. Anstelle dessen kann das erfindungsgemäße Konzept, das hier beschrieben und beansprucht ist, wiederum vorteilhaft auf irgendeine Komponente oder Schaltung angewandt werden, die eine nominale Vorabrufdatengröße aufweist, die die Datentransferbusbreite derselben übersteigt – d. h. irgendeine Schaltung, die Daten zu oder von einem Speicherarray liefert, das die Daten in Stoßdatentransfervorgängen übertragen muss. Die Erfindung ist in der Tat nicht auf Speicherkomponenten begrenzt, sondern kann bei ASICs, FPGAs und dergleichen implementiert werden, die Daten zu oder von einem Speicherarray vorabrufen, das breiter als ein Datentransferbus ist, was zu einer nominalen minimalen Stoßtransferlänge führt.
Obwohl ein Teil von 4 den speziellen Vorzug einiger Ausführungsbeispiele der vorliegenden Erfindung eines Emulierens der Funktionalität eines unterbrochenen Stoßlese vorgangs aus getrennten Bänken beschreibt, ist die Verwendung von mehr als einer Speicherbank nicht nötig, um einen Vorteil aus der vorliegenden Erfindung abzuleiten. Wie es oben beschrieben ist, ist insbesondere durch ein Vorabrufen lediglich der erforderlichen Daten aus einem Speicherarray die Leistung, die bei dem Vorabrufvorgang aufgewendet wird, verglichen mit der Praxis eines Vorabrufens einer nominalen Vorabrufdatengröße und eines Verwerfens einiger der Daten gemäß dem Stand der Technik dramatisch reduziert.
Wie hierin verwendet, ist die nominale Vorabrufdatengröße die maximale Menge an Daten, die von dem DRAM-Array 12 bei einem Datentransfervorgang gelesen oder zu demselben geschrieben werden kann. Wie hierin verwendet, ist die nominale minimale Stoßlänge die minimale Stoßlänge, die erforderlich ist, um die nominale Vorabrufdatengröße über den Datenbus der integrierten Schaltung zu übertragen. Die nominale minimale Stoßlänge ist somit normalerweise die nominale Vorabrufdatengröße geteilt durch die Breite des Datenbusses. Die nominale minimale Stoßlänge ist normalerweise die minimale Stoßlänge, die durch eine integrierte Schaltung unterstützt wird, falls ein Stoßdatentransfervorgang nicht unterbrochen wird. Wie hierin verwendet, ist ein abgekürzter Stoßdatentransfervorgang ein Speicherzugriff, der weniger als die nominale Vorabrufdatengröße zu oder von einer integrierten Schaltung überträgt, ohne durch einen anderen Datentransfervorgang unterbrochen zu werden.
Die vorliegende Erfindung kann natürlich auf andere Weisen als diesen ausgeführt werden, die hierin spezifisch dargelegt sind, ohne von wesentlichen Charakteristika der Erfindung abzuweichen. Die vorliegenden Ausführungsbeispiele sind in jeglicher Hinsicht als darstellend und nicht einschränkend zu betrachten und alle Veränderungen, die in die Bedeutung und den Äquivalenzbereich der beigefügten Ansprüche fallen, sollen in denselben eingeschlossen sein.

Claims

Ein Verfahren zum Übertragen von Daten durch eine integrierte Schaltung, die eine nominale minimale Stoßlänge aufweist, die durch eine nominale Datenvorabrufgröße definiert ist, mit: Annehmen einer Abgekürzt-Stoßdatenleseanforderung, die an eine erste Bank gerichtet ist; Vorabrufen von weniger als der nominalen Datenvorabrufgröße und Liefern der Daten in einem abgekürzten Stoßdatentransfer von weniger als der nominalen minimalen Stoßlänge.
Das Verfahren gemäß Anspruch 1, das ferner ein Annehmen einer Stoßdatenleseanforderung aufweist, die an eine zweite Bank gerichtet ist, wobei die Stoßdatenleseanforderung der Abgekürzt-Stoßdatenleseanforderung mit einer Verzögerung von weniger dieser folgt, die erforderlich ist, wenn dieselbe einer Stoßdatenleseanforderung folgt.
Das Verfahren gemäß Anspruch 2, bei dem der Stoßdatenlesevorgang den Abgekürzt-Stoßdatenlesevorgang nicht beendet.
Das Verfahren gemäß Anspruch 1, bei dem die integrierte Schaltung eine SDRAM-Komponente ist.
Das Verfahren gemäß Anspruch 1, ferner mit: Annehmen einer Abgekürzt-Stoßdatenschreibanforderung, die an eine erste Bank gerichtet ist; und Annehmen von Daten in einem abgekürzten Stoßdatentransfer von weniger als der nominalen minimalen Stoßlänge und Speichern von weniger als der nominalen Datenvorabrufgröße zu der ersten Bank.
Das Verfahren gemäß Anspruch 5, das ferner ein Annehmen einer Stoßdatenschreibanforderung aufweist, die an eine zweite Bank gerichtet ist, wobei die Stoßdatenschreibanforderung der Abgekürzt-Stoßdatenschreibanforderung mit einer Verzögerung von weniger dieser folgt, die erforderlich ist, wenn dieselbe einer Stoßdatenschreibanforderung folgt.
Ein Verfahren zum Übertragen von Daten durch eine integrierte Schaltung, die ein Speicherarray aufweist, das logisch als eine Mehrzahl von Speichersegmenten konfiguriert ist, mit: Annehmen einer Abgekürzt-Stoßdatentransfer-Anforderung; Vorabrufen von Daten aus oder zu einem oder mehr, aber weniger als allen der Spaltensegmente; und Annehmen oder Liefern der Daten außerhalb der integrierten Schaltung bei einem abgekürzten Stoßdatentransfer.
Das Verfahren gemäß Anspruch 7, das ferner ein Annehmen einer Stoßdatentransferanforderung aufweist, die der Abgekürzt-Stoßdatentransfer-Anforderung mit einer Verzögerung von weniger als dieser folgt, die erforderlich ist, wenn dieselbe einer Stoßdatentransferanforderung folgt.
Das Verfahren gemäß Anspruch 8, bei dem der Stoßdatentransfervorgang den abgekürzten Stoßdatentransfervorgang nicht unterbricht.
Eine integrierte Schaltung mit: einem Speicherarray, das logisch in eine Mehrzahl von Spaltensegmente partitioniert ist; eine Vorabrufschaltung, die wirksam ist, um simultan Daten zu oder von einem oder mehreren, aber weniger als allen Spaltensegmenten zu übertragen; und Schaltungen, die wirksam sind, um die Daten zu und aus der integrierten Schaltung in einem abgekürzten Stoßdatentransfervorgang zu übertragen, der weniger Datentransferzyklen als eine nominale minimale Stoßtransferlänge für die integrierte Schaltung erfordert.
Die integrierte Schaltung gemäß Anspruch 10, die ferner eine Steuerschaltung aufweist, die wirksam ist, um eine Abgekürzt-Stoßdatentransfer-Anforderung zu erkennen und um eine Angabe des abgekürzten Stoßtransfers an die Vorabrufschaltung zu liefern.
Die integrierte Schaltung gemäß Anspruch 11, bei der in der Abwesenheit einer Abgekürzt-Stoßtransfer-Angabe die Vorabrufschaltung wirksam ist, um simultan Daten zu und von allen Spaltensegmenten zu übertragen.
Die integrierte Schaltung gemäß Anspruch 11, bei der das Speicherarray zwei oder mehr Bänke aufweist und bei der die Steuerschaltung wirksam ist, um eine Abgekürzt-Stoßdatentransfer-Anforderung, die an eine erste Bank gerichtet ist, anzunehmen und um eine nachfolgende Stoßdatentransferanforderung, die an eine zweite Bank gerichtet ist, nach einer Verzögerung von weniger als dieser anzunehmen, die erforderlich ist, falls die nachfolgende Stoßdatentransferanforderung einer Stoßdatentransferanforderung folgt.
Die integrierte Schaltung gemäß Anspruch 13, bei der der Stoßdatentransfervorgang den abgekürzten Stoßdatentransfervorgang nicht unterbricht.
Eine integrierte Schaltung, mit: einem Speicherarray, das logisch in eine Mehrzahl von Spaltensegmente partitioniert ist; einer Einrichtung zum simultanen Übertragen von Daten zu oder von einem oder mehreren, aber weniger als allen Spaltensegmenten; und einer Einrichtung zum Übertragen der Daten in oder aus der Speicherkomponente in einem abgekürzten Stoßdatentransfervorgang.
Die integrierte Schaltung gemäß Anspruch 15, bei der die Einrichtung zum simultanen Übertragen von Daten zu oder von einem oder mehreren, aber weniger als allen Spaltensegmenten, einen Datenweg der Breite aller Spaltensegmente und einen Spaltenadressdecodierer aufweist, der die Spaltenadresse und einen oder mehrere Abgekürzt-Stoß-Indikatoren empfängt und unabhängige Auswahlsignale an Teilsätze der Spaltensegmente ausgibt.
Die integrierte Schaltung gemäß Anspruch 16, bei der der Spaltenadressdecodierer alle Spaltensegmente auswählt, falls alle Abgekürzt-Stoß-Indikatoren deaktiviert sind, und eines oder mehrere, aber weniger als alle Spaltensegmente auswählt, falls ein Abgekürzt-Stoß-Indikator aktiviert ist.
Die integrierte Schaltung gemäß Anspruch 15, bei der die Einrichtung zum Übertragen der Daten in die oder aus der integrierten Schaltung in einem abgekürzten Stoßdatentransfervorgang eine Steuerschaltung aufweist, die wirk sam ist, um eine Abgekürzt-Stoßdatentransfer-Anforderung von einer Steuerung anzunehmen.
Die integrierte Schaltung gemäß Anspruch 18, bei der die Steuerschaltung ferner wirksam ist, um eine Stoßdatentransferanforderung nachfolgend zu der Abgekürzt-Stoßdatentransfer-Anforderung und an eine unterschiedliche Bank gerichtet anzunehmen, wobei die Stoßdatentransferanforderung der Abgekürzt-Stoßdatentransfer-Anforderung mit einer Verzögerung von weniger als dieser folgt, die erforderlich ist, wenn dieselbe einer Stoßdatentransferanforderung folgt.
Die integrierte Schaltung gemäß Anspruch 18, bei der die Steuerschaltung eine Unterbrechung von Stoß- oder abgekürzten Stoßdatentransfers verweigert.
Ein Verfahren zum Übertragen von Daten in einer integrierten Schaltung, die eine nominale minimale Stoßlänge aufweist, die durch eine nominale Datenvorabrufgröße definiert ist, mit: Annehmen einer Abgekürzt-Stoßdatenleseanforderung; Vorabrufen von Daten aus einem Speicherarray; und Liefern von allen der vorabgerufenen Daten in einem abgekürzten Stoßdatentransfer von weniger als der nominalen minimalen Stoßlänge.