DE102007037363A1

DE102007037363A1 - Standardzelle für Arithmetiklogikeinheit und Chipkartensteuerung

Info

Publication number: DE102007037363A1
Application number: DE102007037363A
Authority: DE
Inventors: Thomas KÜNEMUND
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-08-09
Filing date: 2007-08-08
Publication date: 2008-02-14
Anticipated expiration: 2027-08-09
Also published as: US20080040414A1; US7921148B2; KR20080013816A; KR100977963B1; US20080126456A1; US8135767B2; DE102007037363B4

Abstract

Eine Zelle für eine Arithmetiklogikeinheit umfasst einen ersten Eingang; einen zweiten Eingang; einen Stellenübertragsnachlaufeingang; einen ersten Steuereingang und einen zweiten Steuereingang; und eine Schaltung, die mit dem ersten Eingang, dem zweiten Eingang, dem Stellenübertragsnachlaufeingang, dem ersten Steuereingang und dem zweiten Steuereingang verbunden ist. Die Schaltung weist einen ersten Ausgang und einen zweiten Ausgang auf, wobei der zweite Ausgang einen ersten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn dem ersten Steuereingang und dem zweiten Steuereingang Werte gleich einem Wert an dem Stellenübertragsnachlaufeingang zugeführt werden, und einen zweiten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn die Werte an dem ersten Steuereingang und dem zweiten Steuereingang unabhängig von dem Wert an dem Stellenübertragsnachlaufeingang sind.

Description

Die vorliegende Erfindung bezieht sich allgemein auf Prozessoren und Steuerungen und Standardzellen für Arithmetiklogikeinheiten (ALUs; ALU = Arithmetic Logic Unit) bei derartigen Prozessoren und Steuerungen.
Eine Standardzelle für ALUs in Mikrosteuerungen kann unter Verwendung eines halb kundenspezifischen Entwurfsstils implementiert sein. Chipkartensteuerungen müssen hohen Anforderungen hinsichtlich eines Widerstands gegenüber einer invasiven Sondierung und/oder einer nichtinvasiven Differenzleistungsanalyse (DPA; DPA = Differential Power Analysis) von sicherheitskritischen Informationen genügen. Eine Vorrichtung des Stands der Technik verwendet eine bitweise XOR-Maskierung aller Daten unter Verwendung zeitvariabler Masken, so genannter „Einmalauffüll"-Masken (OTP-Masken; OTP = One-Time Pad".
1 zeigt einen so genannten „Spiegeladdierer", eine herkömmliche Volladdiererzelle 10, die die Gleichungen co_n= a·b + b·ci + ci·a (1) s_n = a⊕b⊕ci (2)implementiert.
Der Spiegeladdierer verknüpft bzw. kombiniert somit die zwei Operandenbits a und b und das Stellenübertragsnachlaufbit ci (ci = carry-in) logisch, um das invertierte Stellenübertragsvorlaufbit co_n (co = carry-out) und das invertierte Summenbit s_n zu erhalten. Bei einer Standardzellenimplementierung des Spiegeladdierers werden co_n und s_n gewöhnlich zusätzlich durch zwei jeweilige Invertierer, einen pro Ausgang, invertiert, derart, dass die Ausgänge der Spiegeladdiererzelle für gewöhnlich das Übertragsbit co und das Summenbit s sind.
Wenn Ausgangssignale, die durch einen herkömmlichen Volladdierer erzeugt werden, mit maskierten Eingangsdaten versehen werden, werden die Gleichungen y = a·b + b·c + c·a (3) z = a⊕b⊕c (4)unter der „Maskierungsoperation", d. h. der XOR-Verknüpfung x ^ = x⊕k (5)von x = a, b und c mit einem OTP-Bit k umgewandelt bzw. transformiert.
Dann erhält man â·b ^ + b ^·ĉ + ĉ·â = (a·b + b·c + c·a)⊕k= y⊕k = ŷ und â⊕b ^⊕ĉ = a⊕b⊕c⊕k = z⊕k = ẑ. Die „Volladdierergleichungen" sind forminvariabel (kovariabel) unter der „Maskierungsoperation": aus Eingangsdaten, die mit k maskiert sind, berechnet der Volladdierer Ausgangsdaten, die ebenfalls erhalten werden, wenn Ausgangsdaten aus unmaskierten Eingangsdaten mit k maskiert sind.
Es ist die Aufgabe der vorliegenden Erfindung, eine Zelle für eine Arithmetiklogikeinheit, eine Steuerschaltungsanordnung für eine ALU-Zelle, eine maskierte ALU-Zelle und ein Verfahren zum logischen Verknüpfen von zwei Eingängen bei einer maskierten ALU-Zelle mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch eine Zelle gemäß Anspruch 1 und Anspruch 13, eine Schaltungsanordnung gemäß Anspruch 9 und gemäß Anspruch 11 und ein Verfahren gemäß Anspruch 15 gelöst.
Die vorliegende Erfindung wird mit Bezug auf ein bevorzugtes Ausführungsbeispiel beschrieben.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 einen Spiegeladdierer des Stands der Technik;
2 einen maskierten Spiegeladdierer gemäß der vorliegenden Erfindung;
3 eine ALU-Steuerschaltungsanordnung für den maskierten Spiegeladdierer von 2;
4 die gesteuerte Zelle und die Wechselwirkung der Steuerschaltungsanordnung von 3 mit dem Addierer von 2;
5 eine mögliche Implementierung für das XNOR3-Gatter von 3; und
6 eine ALU-Steuerlogikschaltungsanordnung ohne Maskierung.
Versuche, OTP-maskierte ALUs unter Verwendung herkömmlicher Standardzellen zu implementieren, haben zu unannehmbaren Werten für die Rechengeschwindigkeit und den Energieaufwand geführt. Aufgrund dessen war eine kommerzielle Implementierung einer OTP-maskierten Berechnung schwierig.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht eine Zelle für eine Arithmetiklogikeinheit vor, die folgende Merkmale aufweist:

– einen ersten Eingang;
– einen zweiten Eingang;
– einen Übertragsbiteingang;
– einen ersten Steuereingang und einen zweiten Steuereingang; und
– eine Schaltung, die mit dem ersten Eingang, dem zweiten Eingang, dem Übertragsbiteingang, dem ersten Steuereingang und dem zweiten Steuereingang verbunden ist, wobei die Schaltung einen ersten Ausgang und einen zweiten Ausgang aufweist;
– wobei der zweite Ausgang einen ersten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn dem ersten Steuereingang und dem zweiten Steuereingang Werte gleich einem Wert an dem Übertragsbiteingang zugeführt werden, und einen zweiten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn die Werte an dem ersten Steuereingang und dem zweiten Steuereingang unabhängig von dem Wert an dem Stellenübertragsnachlaufeingang sind.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung sieht eine Steuerschaltungsanordnung für eine ALU-Zelle vor, die folgende Merkmale aufweist:

– einen Maskenbiteingang;
– einen Übertragsbiteingang;
– zwei Steuerbiteingänge; und
– eine Schaltung, die ein maskiertes Übertragsbit ausgibt und zwei Steuerausgänge aufweist.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung sieht ebenfalls eine Steuerschaltungsanordnung für eine ALU-Zelle vor, die folgende Merkmale aufweist:

– einen Aktuell-Maskenbit-Eingang;
– einen Vorhergehend-Maskenbit-Eingang, der das Maskenbit von einer unmittelbar vorgeschalteten ALU-Zelle eingibt;
– einen Übertragsbiteingang;
– zwei Steuerbiteingänge; und
– eine Schaltung, die ein maskiertes Übertragsbit ausgibt und zwei Steuerausgänge als eine Funktion des Aktuell-Maskenbit-Eingangs und des Vorhergehend-Maskenbit-Eingangs aufweist.

Bei einem weiteren Ausführungsbeispiel sieht die vorliegende Erfindung eine maskierte ALU-Zelle vor, die folgende Merkmale aufweist:

– einen Übertragsbiteingang;
– einen Maskenbiteingang;
– eine Steuerschaltung, die den Übertragsbiteingang und den Maskenbiteingang empfängt und ein maskiertes Übertragsbit ausgibt, wobei die Steuerschaltung zumindest einen Steuerzustand aufweist; und
– eine Basisschaltung, die einen ersten Eingang, einen zweiten Eingang und den maskierten Übertragseingang logisch verknüpft, um den ersten Eingang, den zweiten Eingang und das maskierte Übertragsbit logisch zu addieren, wenn sich die Steuerschaltung in einem ersten Steuerzustand befindet.

Bei noch einem anderen Ausführungsbeispiel sieht die vorliegende Erfindung eine maskierte ALU-Zelle vor, die folgende Merkmale aufweist:

– einen Übertragsbiteingang;
– einen Maskenbiteingang;
– eine Steuerschaltung, die den Übertragsbiteingang und den Maskenbiteingang empfängt und ein maskiertes Übertragsbit ausgibt, wobei die Steuerschaltung zumindest vier Steuerzustände aufweist; und
– eine Basisschaltung, die einen ersten Eingang, einen zweiten Eingang und das maskierte Übertragsbit logisch verknüpft, um: (a) den ersten Eingang, den zweiten Eingang und das maskierte Übertragsbit logisch zu addieren, wenn die Steuerschaltung sich in einem ersten Zustand der vier Steuerzustände befindet, (b) den ersten Eingang und den zweiten Eingang einer logischen XNOR-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem zweiten Zustand der vier Steuerzustände befindet; (c) den ersten Eingang und den zweiten Eingang einer logischen NAND-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem dritten Zustand der vier Steuerzustände befindet, und den ersten Eingang und den zweiten Eingang einer logischen NOR-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem vierten Zustand der vier Steuerzustände befindet.

Die vorliegende Erfindung sieht ferner ein Verfahren zum logischen Verknüpfen von zwei Eingängen bei einer maskierten ALU-Zelle vor, das folgende Schritte aufweist:

– Empfangen eines Übertragsbits von einer benachbarten vorgeschalteten ALU-Zelle;
– Maskieren des Übertragsbits durch ein Durchführen einer ausschließlichen ODER-Verknüpfung an dem Übertragsbit mit einem Maskenbit; und
– Steuern einer ALU-Zelle, um ein logisches Addieren von zwei Eingängen und dem maskierten Übertragsbit in der ALU-Zelle durchzuführen oder eine bitweise NAND- oder NOR-Verknüpfung an den zwei Eingängen durchzuführen.

Die vorliegende Erfindung sieht einen Spiegeladdierer, eine Steuerschaltungsanordnung und Verfahren vor, die besonders gut für eine Standardzellimplementierung geeignet sind. Die ALU-Zelle der vorliegenden Erfindung liefert nicht nur die Arithmetikfunktion einer (Ein-Bit-)Addition von zwei Binärzahlen (den zwei Operanden), sondern ist auch durch geeignete Steuersignale programmierbar, um an den zwei Operanden logische Operationen durchzuführen, nämlich bitweise XNOR← oder NAND- oder NOR-Operationen. Wenn man die Operanden oder das Ergebnis in geeigneter Weise invertiert, ist es dann möglich, irgendwelche möglichen bitweisen logischen Operationen sowie arithmetische Operationen zu implementieren. Zudem ist beabsichtigt, dass alle diese Operationen durchgeführt werden, derart, dass alle Daten (Operanden, Überträge Stellenübertragsnachläufe/Stellenübertragsvorläufe) und Ergebnisse) unter Verwendung zeitvariabler OTP-Masken XOR-maskiert werden.
Verglichen mit einer OTP-Implementierung unter Verwendung herkömmlicher Standardzellen bedeutet dies erheblich höhere Rechengeschwindigkeiten (um mehr als 100 %) und einen erheblich geringeren Energieaufwand.
2 zeigt eine mögliche Implementierung eines Spiegeladdierers 20 in CMOS gemäß der vorliegenden Erfindung mit Transistoren TP1 bis TP12 und TN1 bis TN12. Gemäß einem Merkmal der vorliegenden Erfindung sind die Transistoren TN9 und TN12, anstatt mit dem Stellenübertragsnachlaufbit ci verbunden zu sein, wie bei dem Stand der Technik, mit einem Eingangssteuersignal xe1 verbunden; und sind die Transistoren TN12 und TP9 mit einem Eingangssteuersignal xe0 verbunden.
Daraus folgt, dass die Beziehung zwischen co*_n und a*, b* und ci* in 2 die gleiche wie diese zwischen co_n und a, b und ci in 1 ist: co*_n = a*·b* + b*·ci* + ci*·a* (6)und zweitens, dass die Gleichung für s*_n in 2 wie folgt lautet: s*_n = a*⊕b*⊕ci* (7)wenn xe1 = xe0 = ci*,
beziehungsweise s*_n = co*_n = a*·b* + b*·ci* + ci*·a* (8)für xe1 = 1, xe0 = 0
Andere Werte für xe1 und xe0 werden bei diesem Ausführungsbeispiel nicht benötigt.
Bei der Definition y* = y⊕kp (9)(wobei k_p das Maskenbit für eine Bitposition p bezeichnet) für maskierte Daten, folgt aus der Kovarianz der Volladdierergleichungen unter der Maskierungsoperation erstens, dass die in 2 spezifizierte Schaltung die Eigenschaften aufweist, die zum Berechnen (6) des maskierten Stellenübertragsvorlaufs co*_n aus den maskierten Eingängen a*, b* und ci* erforderlich sind.
Hinsichtlich des invertierten Summenbits s*_n, d. h. der Gleichungen (7) und (8) stellt (7) die herkömmliche (kovariable) Volladdierergleichung für das invertierte Summenbit dar, wenn ci* das Übertragsbit, das mit k_p maskiert ist, einer Bitposition p-1 bezeichnet.
Falls jedoch vorgesehen ist, dass das Stellenübertragsnachlaufbit ci* für eine Bitposition p auf die Inverse zu dem Maskenbit k_p (
) gesetzt ist, folgt daraus, dass (7) die k_p-maskierten XNOR-Operationen an a* und b* implementiert:
für ci* =
.
Alternativ zu Gleichung (7) oder zu den ADD- und XNOR-Operationen, die oben beschrieben sind, können durch (8) die Operationen NAND und NOR implementiert werden. Zusätzlich zu den Bedingungen xe1 = 1, xe0 = 0 für die Gültigkeit von (8) sollte dazu erneut vorgesehen sein, dass das Stellenübertragsnachlaufbit ci* für die Bitposition p gleich dem Maskenbit k_p bzw. der Inversen
desselben ist. Falls dem so ist, folgt daraus, dass (8) die k_p-maskierten NAND← und NOR-Operationen an a* bzw. b* implementiert:
für ci* = k_p, beziehungsweise
für ci* =
.
3 zeigt eine Steuerschaltung 30, durch die die Wertekombinationen für xe1, xe0 und ci*, die oben für die Implementierung der verschiedenen Operationen spezifiziert sind, als eine Funktion der Maskenbits k_p (der Bitposition p, die der aktuell betrachteten ALU-Zelle zugeordnet ist) und k_p-1 (der Bitposition p-1, deren Stellenübertragsvorlaufbit co_p-1 das Stellenübertragsnachlaufbit der Bitposition p darstellt), des Stellenübertragsnachlaufbits ci und der Steuersignale n1 und n0 erzeugt werden können.
Die folgende Tabelle fasst die Erzeugung von xe1, xe0 und ci* zusammen:
4 zeigt die Erzeugung von
mittels eines Invertierers (INVC 40) sowie die Verbindung der Teilschaltungen 20, 30, die in 2 und 3 der maskierten Spiegel-ALU-Zelle der vorliegenden Erfindung gezeigt sind. Der Wert co*_n wird zu einem Invertierer 40 eingegeben, um das Übertragsbit für die nächste nachgeschaltete Zelle zu erzeugen, so dass co*_p für die nächste Zelle zu ci' wird. s*_n kann einen Invertierer 50 durchlaufen, um s* zu bilden.
Alle Schaltungselemente, die in 4 oder den Teilfiguren derselben enthalten sind, können bei einer Erweiterung herkömmlicher Standardzellenbibliotheken physisch (in dem Layout) zu einer Einheit integriert werden. Zusammen mit der minimalen Anzahl von Transistoren und der geringen Anzahl und geringen elektrischen Kapazität der Schaltknoten ist dies der Grund für die hohe Rechengeschwindigkeit und den geringen Energieaufwand dieser Zelle.
5 stellt eine vorteilhafte Implementierung der XNOR3-Schaltung, die in 3 symbolisch gezeigt ist, unter Verwendung des so genannten „Transmissionsgatter"-Entwurfsstils dar. Aus der „Maskiert-Spiegel-ALU"-Zelle gemäß der Erfindung, die in 2 bis 4 gezeigt ist, kann man leicht die Variante einer „Maskiert-Spiegel-ALU"-Zelle ohne Maskierung ableiten, d. h. für k_p∀ 0∀p. Die Steuerlogik, die verglichen mit 3 vereinfacht ist, ist in 6 gezeigt.

Claims

Zelle für eine Arithmetiklogikeinheit, die folgende Merkmale aufweist: einen ersten Eingang; einen zweiten Eingang; einen Übertragsbiteingang; einen ersten Steuereingang und einen zweiten Steuereingang; und eine Schaltung, die mit dem ersten Eingang, dem zweiten Eingang, dem Übertragsbiteingang, dem ersten Steuereingang und dem zweiten Steuereingang verbunden ist, wobei die Schaltung einen ersten Ausgang und einen zweiten Ausgang aufweist; wobei der zweite Ausgang einen ersten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn dem ersten Steuereingang und dem zweiten Steuereingang Werte gleich einem Wert an dem Übertragsbiteingang zugeführt werden, und einen zweiten Wert als eine Funktion des ersten Eingangs und des zweiten Eingangs aufweist, wenn die Werte an dem ersten Steuereingang und dem zweiten Steuereingang unabhängig von dem Wert an dem Stellenübertragsnachlaufeingang sind.
Zelle gemäß Anspruch 1, bei der der erste Ausgang ein invertiertes Stellenübertragsvorlaufbit ist.
Zelle gemäß Anspruch 1 oder 2, bei dem der erste Wert eine logische Addition des ersten Eingangs, des zweiten Eingangs und des Stellenübertragsnachlaufeingangs oder eine XNOR-Verknüpfung des ersten Eingangs und des zweiten Eingangs ist.
Zelle gemäß einem der Ansprüche 1 bis 3, bei der der zweite Wert ein logischer NAND- oder NOR-Ausgang des ersten und des zweiten Eingangs ist.
Zelle gemäß einem der Ansprüche 1 bis 4, bei dem der erste Steuereingang eine logische Null ist und der zweite Steuereingang eine logische Eins ist.
Zelle gemäß einem der Ansprüche 1 bis 5, bei der der Stellenübertragsnachlaufeingang ein maskierter Eingang ist.
Zelle gemäß einem der Ansprüche 1 bis 6, die ferner eine Steuerung zum Ändern von Werten des ersten und des zweiten Steuereingangs aufweist.
Prozessor, der eine Mehrzahl von Zellen gemäß einem der Ansprüche 1 bis 7 aufweist.
Steuerschaltungsanordnung für eine ALU-Zelle, die folgende Merkmale aufweist: einen Maskenbiteingang; einen Übertragsbiteingang; zwei Steuerbiteingänge; und eine Schaltung, die ein maskiertes Übertragsbit ausgibt und zwei Steuerausgänge aufweist.
Steuerschaltungsanordnung gemäß Anspruch 9, die ferner einen zweiten Maskenbiteingang aufweist.
Steuerschaltungsanordnung für eine ALU-Zelle, die folgende Merkmale aufweist: einen Aktuell-Maskenbit-Eingang; einen Vorhergehend-Maskenbit-Eingang, der das Maskenbit von einer unmittelbar vorgeschalteten ALU-Zelle eingibt; einen Übertragsbiteingang; und eine Schaltung, die ein maskiertes Übertragsbit ausgibt und zwei Steuerausgänge als eine Funktion des Aktuell-Maskenbit-Eingangs und des Vorhergehend-Maskenbit-Eingangs aufweist.
Steuerschaltungsanordnung gemäß Anspruch 11, die ferner zwei Steuerbiteingänge aufweist.
Maskierte ALU-Zelle, die folgende Merkmale aufweist: einen Übertragsbiteingang; einen Maskenbiteingang; eine Steuerschaltung, die den Übertragsbiteingang und den Maskenbiteingang empfängt und ein maskiertes Übertragsbit ausgibt, wobei die Steuerschaltung zumindest einen Steuerzustand aufweist; und eine Basisschaltung, die einen ersten Eingang, einen zweiten Eingang und den maskierten Übertragseingang logisch verknüpft, um den ersten Eingang, den zweiten Eingang und das maskierte Übertragsbit logisch zu addieren, wenn sich die Steuerschaltung in einem ersten Steuerzustand befindet.
Maskierte ALU-Zelle gemäß Anspruch 13, bei der die Steuerschaltung vier Steuerzustände aufweist, derart, dass die Basisschaltung wirksam ist, um den ersten Eingang und den zweiten Eingang einer logischen XNOR-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem zweiten Steuerzustand befindet, den ersten Eingang und den zweiten Eingang einer logischen NAND-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem dritten Steuerzustand befindet, und den ersten Eingang und den zweiten Eingang einer logischen NOR-Verknüpfung zu unterziehen, wenn sich die Steuerschaltung in einem vierten Steuerzustand befindet.
Verfahren zum logischen Verknüpfen von zwei Eingängen bei einer maskierten ALU-Zelle, das folgende Schritte aufweist: Empfangen eines Übertragsbits von einer benachbarten vorgeschalteten ALU-Zelle; Maskieren des Übertragsbits durch ein Durchführen einer ausschließlichen ODER-Verknüpfung an dem Übertragsbit mit einem Maskenbit; und Steuern einer ALU-Zelle, um ein logisches Addieren von zwei Eingängen und dem maskierten Übertragsbit in der ALU-Zelle durchzuführen oder eine bitweise NAND- oder NOR-Verknüpfung an den zwei Eingängen durchzuführen.