DE102006040820B4 - Elektrische Leistungspackung mit zwei Substraten mit mehreren elektronischen Komponenten - Google Patents

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Abstract

Elektronische Leistungspackung, die aufweist:
ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2); und
mehrere elektronische Komponenten (20, 30), die auf jedem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angebracht sind, wobei
die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) an mehreren Verbindungsbereichen (70) miteinander gekoppelt sind, so dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) durch die Anzahl der Verbindungsbereiche (70), eine Anordnung der Verbindungsbereiche (70), die Gestalt eines jeweiligen Verbindungsbereiches (70) und ein Material der Verbindungsbereiche (70) gesteuert wird, und
die mechanische Kopplung eine axial gerichtete Nettokompressionskraft in den elektronischen Komponenten (20, 30) bereitstellt.

Description

  • Die vorliegende Erfindung betrifft allgemein eine elektronische Leistungspackung mit zwei Substraten mit mehreren elektronischen Komponenten.
  • Elektronische Hochleistungsleistungsvorrichtungen machen hinsichtlich der Spannung, des Stromes und den Leistungspegeln große Fortschritte. Mit der höheren Leistungsfähigkeit gehen jedoch höhere Leistungsverluste einher, die eine Belastung für die elektrischen Verbindungen, für das Kühlen und für die mechanische Integrität darstellen. Herkömmliche Ansätze zum Packen von Leistungselektroniken verwenden diskret gepackte Vorrichtungen, die auf einer Karte bzw. Platine oder einem Substrat oder einem Hybridmodul montiert sind, wobei bloße Chips auf einem Substrat montiert sind und mit dem Substrat durch Drahtverbindungen verbunden sind, die signifikante Grenzen hinsichtlich der Leistungsfähigkeit aufweisen. Die diskreten Packungen können aus Plastik gegossen, abgedichtete Metallbehälter oder abgedichtete Keramikträger sein, die einen Leistungschip aufweisen, der mittels Draht mit einem Plastikpackungsleitungsrahmen verbunden ist. Der bloße Leistungschip ist mittels Löten an einer Anschlussfläche des Substrates befestigt, und der thermische Pfad führt durch diese Schnittstellen bzw. Verbindungsstellen, durch das Substrat, durch ein Klebemittel oder thermisches Schmiermittel in eine Kühlstruktur. Die Anzahl thermischer Schnittstellen und die schlechte thermische Leitfähigkeit der Substrate und der Schnittstellenmaterialien bewirken übermäßig hohe thermische Widerstände von Verbindungsstelle zu Umgebung, welche den Vorrichtungsbetrieb begrenzen und die Verbindungsstellentemperatur jenseits der Grenzen erhöht. Diese thermischen Effekte können ebenfalls dazu führen, dass Entwickler die Vorrichtungen voneinander wegbewegen, um die thermische Streuung zu erhöhen, jedoch auf Kosten einer größeren Modulgröße, erhöhter elektrischer Parasitäten und einem noch teureren Aufbau.
  • Halbleiterleistungschips wie z. B. Leistungs-JFETs, -MOSFETs, -IGBTs und -Dioden sind Vorrichtungen zum Steuern großer Ströme, und sie erzeugen große Wärmemengen. Demzufolge sind diese Halbleiterchips, wenn sie in Packungen eingebaut sind, derart angeordnet, dass sie ein ausreichendes Kühlvermögen erzielen (Wärmestrahlung). Bei einer herkömmlichen Leistungsmodultechnologie, bei der mehrere Halbleiterchips in eine Packung eingebaut sind, wird ein Isoliersubstrat aus einer Keramik hoher thermischer Leitfähigkeit verwendet, die Halbleiterchips werden auf diesem Isoliersubstrat montiert, und Hauptelektroden, die auf den unteren Hauptoberflächen der Halbleiterchips vorgesehen sind, werden mittels Weichlöten mit einem dicken Kupferfilm verbunden, der auf dem Isoliersubstrat vorgesehen ist. Hauptelektroden und Steuerelektroden, die auf den oberen Oberflächen der IGBT-Chips vorgesehen sind, sind mit einem dicken Kupferfilm verbunden, der auf dem Isoliersubstrat vorgesehen ist, und zwar mittels einer Drahtverbindung. Das Isoliersubstrat wird auf eine Wärmestrahlungsgrundplatte aus Kupfer gelötet. Dadurch wird Wärme, die von den Halbleiterchips erzeugt wird, durch das Isoliersubstrat, das auf der unteren Oberfläche der Halbleiterchips angeordnet ist, abgestrahlt. Bei dieser herkömmlichen Technologie wird Wärme nur von einer Oberfläche eines jeweiligen Halbleiterchips abgestrahlt, und daher besteht eine Grenze dahingehend, wie stark das Wärmestrahlungsvermögen verbessert werden kann und wie die Größe des Aufbaus des Leistungsmoduls verringert werden kann.
  • Eine fortgeschrittene Packungstechnologie, die den thermischen und mechanischen Leistungserfordernisse genügt, während sie eine Verbindungsstruktur hoher elektrischer Leistungsfähigkeit bereitstellt, wird in der Zukunft für Leistungselektroniken benötigt, die auf Anwendungsbereiche wie z. B. Militär-, Luftfahrt-, Medizin- und industrielle Elektroniken gerichtet sind. Diese Anwendungsbereiche bewegen sich alle hin zu Halbleitern mit höherer Spannung, höherem Strom, höheren Leistungsverlusten und schnelleren Schaltgeschwindigkeiten, und die Vorrichtungen überragen die elektrischen, mechanischen und thermischen Fähigkeiten herkömmlicher Packungsansätze. Die fortgeschrittene Packungstechnologie sollte das mittels Drahtverbindung auf Keramiksubstraten niedriger Leistungsfähigkeit verbundene Die, das einen einseitigen Kühlpfad aufweist, durch eine auf Metall basierende Verbindungsstruktur mit direkter doppelseitiger Kühlung ersetzen. Ein Beispiel eines derartigen Aufbaus ist eine elektrisch isolierte und thermisch leitfähige doppelseitige vorgepackte Komponente, die beispielsweise in der US-Patentanmeldungsveröffentlichung US 2003/0 132 511 A1 beschrieben ist. In dieser vorgepackten Komponente sind gestanzte Leitungselemente, Kontaktelektroden, Halbleiterchips und ähnliches zwischen einem Paar Keramiksubstratelementen positioniert. Ein anderes Beispiel eines derartigen Aufbaus ist eine hoch zuverlässige Leistungsvorrichtungspackung mit Kupfergraphitleitersubstrat, die z. B. in der IEEE, 44. jährliches "International Reliability Physics Symposium", San Jose, 2006, Seite 613, beschrieben ist. Diese Packung weist eine Struktur auf, bei der ein IGBT- und ein Diodenchip zwischen zwei Kupfergraphitleitersubstraten, Goldbumps (Perlen) und Lötbumps zur Einebnung und Verbindung und einer zweiten Kupfergraphitschicht für die oberseitige Verbindung und eine doppelseitige Wärmeableitung geschichtet sind. Ohne die inhärente Spannungsentlastung der Drahtverbindungen benötigt jedoch ein doppelseitiger Aufbau eine sehr sorgfältige Materialauswahl, um eine Fehlanpassung der Ausdehnung an den Schnittstellen zu eliminieren, während eine hohe Leitfähigkeit für die elektrische und die thermische Leitung bereitgestellt wird. Der verringerte thermische Ausdehnungskoeffizient der Wärmeübertragungsschicht schafft nicht nur eine zuverlässige Schnittstelle, sondern erlaubt auch aufgrund der verringerten Spannung auf die elektrische Isolierschicht die Verwendung einer sehr dünnen AIN-Dielektrik, um die Wärmeübertragung weiter zu verbessern. Bei dieser Konfiguration sind, um eine elektrische Verbindung zwischen den Elektroden des IGBT- und Diodenchips und den Elektroden zu erhalten, die Halbleiterchips zwischen zwei Kupfergraphitleitersubstrate, Goldbumps und Lötbumps zur Einebnung geschichtet. Auf der oberen Seite des Halbleiterchips ist der Bereich der Verbindung jedoch klein, da die Elektroden auf dieser oberen Seite und Elektroden, die auf dem oberen Isoliersubstrat vorgesehen sind, durch Metallbumps verbunden sind. Demzufolge besteht das Problem, dass der elektrische Widerstand groß ist, was unvorteilhaft beim Erhalten großer Ströme ist, und dass Wärme, die von dem Halbleiterchip erzeugt wird, nicht schnell zum Isoliersubstrat übertragen wird und somit das Wärmestrahlungsvermögen schlecht ist. Außerdem benötigt dieser Packungsentwurf eine Verbindung (Bonden) externer Verbindungsbusse zusammen mit der Verbindung (Bonden) der Halbleiterchips. In diesem asymmetrischen Entwurfslayout ist es schwierig, das Erzielen einer einheitlichen Spannungsverteilung in der Packung nach dem vollständigen Zusammenbauprozess zu steuern, was zu großen Spannungen auf die Halbleiterchips führen kann. Die Halbleiterchips wie die IGBTs und die MOSFETs, die MOS-Gatestrukturen aufweisen, weisen die Charakteristik auf, dass sie hinsichtlich Spannungen empfindlich sind.
  • Die Druckschrift WO 2004/034 428 A2 beschreibt eine Halbleiterpackung, die zwei Leiterplatten und mindestens eine Halbleitervorrichtung enthält, die zwischen den beiden Leiterplatten angeordnet ist und mit externen Verbindern, die auf mindestens einer der Leiterplatten angeordnet sind, verbunden ist.
  • Die Druckschrift US 2005/0 146 027 A1 beschreibt eine Leistungshalbleitervorrichtung, die ein Leistungshalbleiterschaltelement und eine Freilaufdiode in antiparalleler Verbindung zu dem Leistungshalbleiterschaltelement aufweist. Eine Elektrode des Leistungshalbleiterschaltelements und eine Elektrode der Freilaufdiode sind auf einem Schaltungsmuster, das auf der Hauptfläche eines ersten Substrats angebracht ist, montiert, wobei ein Schaltungsmuster, das auf der Hauptfläche eines zweiten Substrats ausgebildet ist, einer Oberflächenelektrode des Leistungshalbleiterschaltelementes und einer Oberflächenelektrode der Freilaufdiode gegenüberliegt, und ist mit den Oberflächenelektroden des Leistungshalbleiterschalt elementes und der Freilaufdiode verbunden. Zwischen dem ersten Substrat und dem zweiten Substrat sind verbindende flexible Leiter vorgesehen.
  • Die Druckschrift US 2004/006 1221 A1 beschreibt ein Modul mit mehreren Chips, das ein leitendes Element enthält, das als ein elektrischer Verbinder zum elektrischen Verbinden jeweiliger elektrischer Kontakte von mindestens zwei Leistungshalbleitervorrichtungen und als ein Ausgangsverbinder dient.
  • Die Druckschrift EP 1 253 637 A2 beschreibt eine Halbleitervorrichtung, die einen Halbleiterchip, der Wärme erzeugt, zwei Wärmesenken, die einander gegen überliegen, um Wärme von beiden Oberflächen des Chips zu leiten, zwei kompressible Isolierschichten und eine Harzform enthält, die den Chip, die Wärmesenken und die Isolierschichten derart bedeckt, dass die Isolierschichten gegenüber der Oberfläche des Harzes freigelegt sind.
  • Im Hinblick auf das oben beschriebene Problem ist es eine Aufgabe der vorliegenden Erfindung, eine elektronische Leistungspackung mit zwei Substrate mit mehreren elektronischen Komponenten zu schaffen.
  • Die Aufgabe wird mit den Merkmalen des unabhängigen Anspruchs 1 gelöst. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der Erfindung gerichtet.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält eine elektronische Leistungspackung: ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit und mehrere elektronische Komponenten, die an jedem der ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht sind. Die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit sind an mehreren Verbindungsbereichen miteinander gekoppelt, so dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit durch die Anzahl der Verbindungsbereiche, eine Anordnung der Verbindungsbereiche, die Gestalt eines jeweiligen Verbindungsbereiches und das Material der Verbindungsbereiche gesteuert wird. Die mechanische Kopplung schafft eine axial gerichtete Nettokompressionskraft in den elektronischen Komponenten.
  • In der obigen Packung wird eine einheitliche Spannungsverteilung in der elektronischen Leistungspackung erhalten, so dass die Spannung in den elektronischen Komponenten verringert wird. Außerdem ist das Wärmestrahlungsvermögen verbessert. Weiterhin enthält die elektronische Leistungspackung keine Drahtverbindung zwischen den Komponenten und den externen Anschlussflächen, wobei die Anzahl der Verbindungsstellen verringert ist, so dass die Zuverlässigkeit der Packung verbessert wird.
  • Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden genaueren Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:
  • 1 einen Querschnitt, der eine elektronische Leistungspackung zeigt,
  • 2A und 2B jeweilige obere und untere Draufsichten auf ein oberes nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit,
  • 3A und 3B jeweilige obere und untere Draufsichten auf ein unteres nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit,
  • 4 eine auseinandergezogene Ansicht, die die elektronische Leistungspackung zeigt,
  • 5A und 5B jeweilige obere und untere Draufsichten mit Schnittlinienmarkierungen des oberen Isoliersubstrats hoher thermischer Leitfähigkeit, und
  • 5C und 5D jeweilige obere und untere Draufsichten mit Schnittlinienmarkierungen des unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 6 einen Querschnitt der elektronischen Leistungspackung entlang der Linie VI-VI der 5A bis 5D,
  • 7 einen Querschnitt der elektronischen Leistungspackung entlang der Linie VII-VII der 5A bis 5D,
  • 8 einen Querschnitt der elektronischen Leistungspackung entlang der Linie VIII-VIII der 5A bis 5D,
  • 9 ein typisches Querschnittsmodellkonzept einer elektronischen Halbleiterpackung, das für eine analytische Biegungsmomentmodellauswertung betrachtet wird,
  • 10A bis 10C Substrate, die durch Balkenelemente modelliert sind, die an jedem Ende eingebaut sind,
  • 11 einen Graphen, der berechnete Ergebnisse eines Chip-Chip-Abstandseffektes auf die Chipspannung auf der Grundlage eines analytischen Biegungsmodells zeigt,
  • 12 einen Graphen, der berechnete Ergebnisse eines Pfosten-Pfosten-Abstandeffektes auf die Chipspannung auf der Grundlage eines analytischen Biegungsmodells zeigt,
  • 13A bis 13D obere Draufsichten, die Positionskonfigurationen mit neun und fünf Pfosten einschließlich des zentralen Phasenausgangs-Pfostens zeigen,
  • 14A bis 14F obere und untere Draufsichten, die große und kleine Halbleitervorrichtungen auf denselben Chips mit gemeinsamem Elektrodenpfostenlayout zeigen,
  • 15A und 15B obere Draufsichten, die eine vorgeschlagene Pfostenkrümmung zeigen,
  • 16 einen Querschnitt, der eine vorgeschlagene Layoutführung für das Lötresist zeigt,
  • 17A bis 17D Querschnitte, die eine Doppelätztechnik mit einem Doppelverbindungsprozess, die für die Herstellung von nicht ebenen Substraten verwendet wird, zeigen, und
  • 17E bis 17G Querschnitte, die eine Doppelätztechnik mit einem einzigen Verbindungsprozess, die zur Herstellung der nicht ebenen Substrate verwendet wird, zeigen,
  • 18A bis 18C Querschnitte des oberen nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit, die eine Doppelätztechnik mit einem einzigen Verbindungsprozess zeigen,
  • 18D bis 18F Querschnitte des unteren nicht ebenen Isoliersubstrats hoher thermischer Leitfähigkeit, die eine Doppelätztechnik mit einem einzigen Verbindungsprozess zeigen,
  • 18G bis 18I obere und untere Draufsichten auf das obere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit,
  • 18J bis 18L obere und untere Draufsichten auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit, und
  • 18M einen Querschnitt, der einen Zusammenbauprozess zeigt,
  • 19 eine obere Draufsicht, die ein Layout des Halbleitertransistorchips mit einem einzigen großen Bump zeigt,
  • 20 eine obere Draufsicht, die ein Layout des Halbleitertransistorchips mit mehreren großen Bumps zeigt,
  • 21 eine auseinandergezogene Ansicht, die den Zusammenbauprozess der elektronischen Leistungspackung unter Verwendung der alternativen Polyimidisolierfolie zeigt,
  • 22 einen Querschnitt, der eine elektronische Leistungspackung mit einer integrierten abgedichteten Wärmetauschereinheit zeigt,
  • 23 eine obere Draufsicht, die ein elektrisches Schaltungsdiagramm der elektronischen Leistungspackung zeigt,
  • 24A und 24B obere Drauf- und Querschnittsansichten, die eine elektronische Leistungspackung mit mehreren Chips zeigen,
  • 25 einen Querschnitt, der eine andere elektronische Leistungspackung zeigt,
  • 26A und 26B obere und untere Draufsichten mit Schnittlinienmarkierungen eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 26A und 27B obere und untere Draufsichten mit Schnittlinienmarkierungen eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 28 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXVIII-XXVIII der 26A bis 27B,
  • 29 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXIX-XXIX der 26A bis 27B,
  • 30 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXX-XXX der 26A bis 27B,
  • 31 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXI-XXXI der 26A bis 27B,
  • 32 einen Querschnitt, der noch eine andere elektronische Leistungspackung zeigt,
  • 33A und 33B obere und untere Draufsichten mit Schnittlinienmarkierungen eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 34A und 34B obere und untere Draufsichten mit Schnittlinienmarkierungen eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 35 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXV-XXXV der 33A bis 34B,
  • 36 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXVI-XXXVI der 33A bis 34B,
  • 37 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXVII-XXXVII der 33A bis 34B,
  • 38 einen Querschnitt, der eine andere elektronische Leistungspackung zeigt,
  • 39A und 39B obere und untere Draufsichten mit Schnittlinienmarkierungen eines oberen Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 40A und 40B obere und untere Draufsichten mit Schnittlinienmarkierungen eines unteren Isoliersubstrats hoher thermischer Leitfähigkeit,
  • 41 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXXI-XXXXI der 39A bis 40B,
  • 42 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXXII-XXXXII der 39A bis 40B,
  • 43 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXXIII-XXXXIII der 39A bis 40B,
  • 44 einen Querschnitt der elektronischen Leistungspackung entlang der Linie XXXXIV-XXXXIV der 39A bis 40B,
  • 45 eine auseinandergezogene Ansicht, die eine elektrisch isolierte und thermisch leitende doppelseitige IC-Komponente, gestanzte Leitungselemente, Kontaktelektroden, Halbleiterchips und ähnliches zeigt, die zwischen einem Paar keramischer Substratelemente gemäß dem Stand der Technik positioniert sind,
  • 46 eine Tabelle mit einer Zusammenfassung der berechneten Ergebnisse des Chip-Chip-Abstandseffektes auf die Chipspannung auf der Grundlage eines analytischen Bie gungsmodells, wobei das Modell auf einer linearen elastischen Biegung des Substrates gekoppelt mit einer linearen elastischen Ausdehnung/Kompression der Halbleiterchips/Pfostenaufbauten basiert, und
  • 47A und 47B eine Tabelle mit einer Zusammenfassung der berechneten Ergebnisse des Pfosten-Pfosten-Abstandeffektes auf die Chipspannung auf der Grundlage eines analytischen Biegungsmodells.
  • Im Folgenden werden mit Bezug auf die Zeichnungen, in denen gleiche Bezugszeichen für ähnliche oder gleiche Teile verwendet werden, bevorzugte Ausführungsformen einer doppelseitig gekühlten Leistungselektronik beschrieben.
  • Eine erste beispielhafte Ausführungsform, die für eine elektronische Leistungspackung 100 verwendet wird, wird mit Bezug auf die 1 bis 8 beschrieben. Der Querschnitt der elektronischen Leistungspackung 100 ist in 1 gezeigt (die Figur zeigt nur die Hälfte des Halbbrückengleichrichters, d. h. einen Transistor 20 und eine Diode 30). Die elektronische Leistungspackung 100 besteht z. B. aus zwei Halbleiterleistungstransistorenchips 20 und beispielsweise zwei Halbleiterleistungsdiodenchips 30, die zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 geschichtet sind, auf denen Metallelektroden 7–10 gemustert wurden, um einen Kontakt mit den Halbleiterchips zu erstellen, wenn die oberen und unteren nicht ebenen Substrate 1, 2 in Kontakt gebracht werden. Die 2A bis 3B zeigen die Layouts der oberen und unteren nicht ebenen Substrate. Innere und äußere Seiten dieser nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 sind in den Figuren gezeigt. Die Halbleiterleistungstransistorenchips 20 weisen eine obere Oberfläche 21 und eine untere Oberfläche 22 als zwei Hauptoberflächen auf. Auf der unteren Hauptoberfläche 22 eines jeweiligen Transistorenchips 20 ist eine Drain- oder Kollektorelektrode 25 über der gesamten Oberfläche ausgebildet. Auf der anderen, oberen Hauptoberfläche 21 der Transistorenchips 20 ist eine kleine rechtwinklige Gate-Elektrode 24 in dem ausgewählten Bereich der oberen Hauptoberfläche ausgebildet, und eine Source- oder Emitterelektrode 23 ist in dem übrigen oberen Hauptoberflächenbereich ausgebildet. Die Halbleiterleistungsdiodenchips 30 weisen ebenfalls eine obere Oberfläche 31 und eine untere Oberfläche 32 als zwei Hauptoberflä chen auf. Auf der unteren Hauptoberfläche 32 der Halbleiterleistungsdiodenchips 30 ist eine Kathoden-Elektrode 34 über der gesamten Oberfläche ausgebildet. Auf der oberen Hauptoberfläche 31 der Diodenchips 30 ist eine Anoden-Elektrode 33 ausgebildet, während die Kathodenelektrode 34 auf der unteren Hauptoberfläche 32 der Diodenchips 30 ausgebildet ist.
  • In dieser Ausführungsform wird die elektronische Leistungspackung mit Bezug auf die 1 bis 24 beschrieben. Die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 bestehen aus einem nicht leitenden Keramiksubstrat 77 und einem hoch leitenden Metall 7a, 7b, 8a, 8b, 9a, 10a, 10b, die mittels Direktverbindungskupfer (direct bonded copper (DBC)), Direktverbindungsaluminium (direct bonded aluminum) oder mittels eines Aktivmetallhartlötmaterials (active metal brazing solder material) verbunden (gebondet) sind. Das Keramiksubstrat besteht aus Materialen aus einer Gruppe, die Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant und Kupfer- oder Aluminium-Metall besteht. Die oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 weisen außerdem eine innere Oberfläche 3, 4 und eine äußere Oberfläche 5, 6 als zwei Hauptoberflächen auf. Auf der inneren Hauptoberfläche 3 des oberen Isoliersubstrats hoher thermischer Leitfähigkeit 1 sind externe Buselektrodenmuster für ein Gate, eine Source oder einen Emitter und eine Anode 7a, 7b, 8a, 8b, 9a angeordnet, wie es in einer oberen Draufsicht auf das Isoliersubstrat hoher thermischer Leitfähigkeit der 2 und 3 gezeigt ist. Auf der inneren Hauptoberfläche 4 des unteren Isoliersubstrats hoher thermischer Leitfähigkeit 2 sind externe Buselektrodenmuster für einen Drain und eine Kathode 10a, 10b angeordnet. 4 zeigt eine auseinandergezogene Ansicht, die die elektronische Leistungspackung 100 zeigt. Diese externen Buselektrodenmuster 7–10 auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 werden durch ein einstufiges Verbindungsverfahren und zweistufiges Ätzverfahren oder ein zweistufiges Verbindungsverfahren und zweistufiges Ätzverfahren von Kupfer oder Aluminiummaterialien des Direktverbindungskupfers, Direktverbindungsaluminiums oder Aktivmetallhartlötmaterials ausgebildet. Diese externen Buselektrodenmuster 7a, 7b, 8a, 8b, 9a, 10a, 10b bestehen aus dem hoch leitfähigen Metall.
  • Zusätzlich zu diesen externen Buselektroden sind elektrisch isolierte Bereiche 70 gemustert und auf den inneren Hauptoberflächen 3, 4 der oberen und unteren Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 angeordnet. Diese Verbindungs bereiche stellen eine definierte mechanische Kopplung der nicht ebenen Substrate 1, 2 bereit, und außerdem werden die Anzahl, die Platzierung, die Geometrie und die Zusammensetzung ausgewählt, um eine axial gerichtete Nettokompressionskraft in den Halbleiterchips nach dem Zusammenbau zu erzeugen. Die Gestalten der elektrisch leitenden Bereiche 7a, 7b, 8a, 8b, 9a, 10a, 10b und der isolierte Bereich 70 werden im folgenden beschrieben. Wie es in 2 gezeigt ist, weist das obere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 1 eine im wesentlichen rechtwinklige Gestalt auf, die außerdem die externen Verbindungsbusse enthält. In dieser Ausführungsform ist der Halbbrückengleichrichter beispielsweise ausgelegt, mit zwei Transistoren 20 und zwei Dioden 30 betrieben zu werden. Diese sind auf quadratischen Halbleiterchips herzustellen. Der Abstand zwischen den Halbleiterchips ist in dieser Erfindung variabel, da er eine große Rolle bei der Bestimmung der Spannungsverteilung über der gesamten elektronischen Leistungspackung 100 spielt.
  • Die 5A bis 5D zeigen die Schnittlinienmarkierungen auf den oberen und unteren Draufsichten auf ein oberes und unteres Isoliersubstrat hoher thermischer Leitfähigkeit. Die Querschnitte entlang der Linien VI-VI, VII-VII und VIII-VIII sind jeweils in den 6, 7 und 8 gezeigt. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die außerdem die externen Verbindungsbusse enthält. Zwei Halbleitertransistorenchips 20 und zwei Halbleiterdiodenchips 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet. Von dem Verbindungsbereich der Halbleiterchips entfernt sind auf den nicht ebenen Substraten 1, 2 die externen Leitungsverbindungsanschlüsse, die DC-Bus- und Phasenausgangs-Leitungen definieren, in der Z-Richtung positioniert. Die gemusterten Verbindungsbusse befinden sich auf den oberen und unteren nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit und stellen eine direkte Integration der elektronischen Leistungspackung 100 mit einer externen Schaltung wie beispielsweise der Gate-Ansteuereinheit (GDU) bereit, da keine externe Verspannung bzw. Montage notwendig ist, um die Höhendifferenz zwischen den Bussen zu kompensieren. Das externe Leitungsverbindungsanschlussmetall 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b ist durch die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 begrenzt und steht nicht von den nicht ebenen Substraten vor. In der elektronischen Leistungspackung 100 befinden sich für die mechanische Stabilität und zur Minimierung der Spannung der Halbleiterchips nicht elektrisch akti ve Trägerpfosten auf der Peripherie des Moduls. Dieses dient zum Helfen bei der mechanischen Unterstützung insbesondere während der Kompressionsverbindungsausbildung zwischen den nicht elektrisch aktiven Trägerpfosten und den Halbleiterchips, womit der Aufbau übermäßiger Spannungen in den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 verhindert wird. Um zu verhindern, dass die Trägerpfosten auf irgendein Potential fließen (um somit möglicherweise den Effekt der Vorrichtungsabschlüsse zu verringern, die sich sehr dicht bei diesen Pfosten befinden), sind sie an Metallbahnen 10b auf dem unteren nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit befestigt, was im Wesentlichen den Phasenausgang und den positiven Bus bedeutet. Diese Trägerpfosten sind elektrisch von dem oberen nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit 1 isoliert, obwohl das Substrat gemustert ist, um zur Gesamthöhe dieser Pfosten beizutragen.
  • Eine analytische Biegungsmodellanalyse wurde durchgeführt, um die Wirkung verschiedener Entwurfsparameter auf die elektronische Leistungspackung zu schätzen, wie es in 9 gezeigt ist. Das Modell basiert auf einer linearen elastischen Biegung des nicht ebenen Substrats gekoppelt mit einer linearen elastischen Ausdehnung/Kompression der Halbleiterchip-/Pfostenaufbauten angesteuert durch eine differentielle thermische Ausdehnung (Kontraktion) der Halbleiterchip-/Pfostenaufbauten, um den Aufbau einer Restspannung anschließend an den Rückfluss zu simulieren. Das Substrat wird durch Balkenelemente modelliert, die an jedem Ende eingebaut sind, wie es in den 10A und 10C gezeigt ist. Die Balkenlängen sind lefft für den oberen Abschnitt (zwischen den Verbindungspfosten) und lefft, für den Bodenabschnitt (zwischen dem Halbleiterchip und dem Pfosten). Ablenkungen δt und δb für den oberen und unteren Balken können in Bezug zu den vertikalen Kräften an jedem Ende wie folgt gesetzt werden:
    Figure 00130001
    wobei E der Young'sche Modul ist und I das zweite Trägheitsmoment ist. Für das zusammengesetzte nicht ebene Substrat kann das effektive EI-Produkt angegeben werden als:
    Figure 00140001
    wobei C1 und E2 die Moduli für die Kupfer- und Keramikschichten sind, d1 die Keramikdicke ist, d2 die Kupferdicke ist, und b die Breite des nicht ebenen Substrats ist.
  • Die Ablenkung des zentralen Halbleiterchips und Pfostens ist durch die Summe einer thermischen Ausdehnungskomponente und einer Spannungskomponente gegeben, die aus einer Kompressionskraft 2F, die ausgeübt wird, resultiert:
    Figure 00140002
    wobei kd und kp jeweils die thermischen Ausdehnungskoeffizienten (CTEs) für den Halbleiterchip und den Pfosten sind, Apd und Ad die Querschnittsbereiche des Halbleiterchips und des Pfostens sind, und Ed und Ep die Moduli des Halbleiterchips und des Pfostens sind.
  • Für die Verbindungspfosten des nicht ebenen Substrats gilt der entsprechende Ausdruck:
    Figure 00140003
  • Die Summe der Ablenkungen der Balken (oberer und unterer) muss gleich der Differenz der Ablenkungen zwischen dem zentralen Halbleiterchip/Pfosten und dem äußeren Pfosten sein:
    Figure 00140004
  • Aus dem obigen kann die folgende Kraft erhalten werden:
    Figure 00150001
  • Dasselbe Verfahren kann für den Fall angewendet werden, bei dem sich in 10 die Halbleiterchips an jedem Ende befinden und der Pfosten in der Mitte. Die Kraft, die auf den zentralen bzw. mittleren Pfosten ausgeübt wird, beträgt nun 2F, während diejenigen der Halbleiterchips der Kraft F entsprechen. Dieses ändert die Ausdrücke für die Pfostenablenkungen:
    Figure 00150002
  • In diesem Fall ist die Kraft F gegeben durch:
    Figure 00150003
  • Die berechneten Ergebnisse sind in den 46 und 47 und den 11 und 12 zusammengefasst. Die Ergebnisse legen nahe, dass der Abstand zwischen den Trägerpfosten, der letztendlich die Gesamtspannung auf die Halbleiterchips bestimmt, sorgfältig auszuwählen ist, um eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau zu erzeugen. Der Abstand der Halbleiterchips auf dem nicht ebenen Substrat ist ein anderer wichtiger Aspekt, der berücksichtigt werden muss.
  • Die Anzahl der nicht elektrisch aktiven Trägerpfosten und die Gestalt bilden ebenfalls einen Parameter, der ebenfalls eine Rolle bei der Bestimmung der Spannungsverteilung über der gesamten elektronischen Leistungspackung 100 spielt. Es gibt drei Variationen von Layouts mit Trägerpfosten, die betrachtet werden, und es werden ein Aufbau mit neun und fünf Trägerpfosten vorgeschlagen. Der zentrale Pfosten ist mit dem Phasenausgangs-Anschluss verbunden und weist dieselbe Abmessung auf. In den 13B bis 132D sind mögliche Positionskonfigurationen mit neun und fünf Pfosten einschließlich dem zentralen Phasenausgangs-Pfosten gezeigt. Das obere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 1 mit einer Geometrie mit neun Pfosten ist ebenfalls in der 13A gezeigt.
  • In dieser Ausführungsform wurden, um sowohl große als auch kleine Halbleitervorrichtungen auf denselben Chips liefern zu können, Layouts mit einem gemeinsamen Elektrodenpfosten berücksichtigt, wie es in den 14A bis 14D gezeigt ist, und zwar derart, dass sie zu den Verbindungselektrodenanschlussflächen beider Geometrien des Halbleitertransistors 20 ausgerichtet sind. Außerdem wurden zusätzlich zu einer quadratischen Steuergatekonfiguration rechtwinklige Anschlussflächen vorgeschlagen, wie es in den 14E und 14F gezeigt ist. Die Größe des gemusterten Elektrodenverbindungsbereiches wird im wesentlichen leicht kleiner als diejenige der Verbindungselektrodenanschlussflächen des Halbleitertransistors 20 eingestellt, und die Vorstehungshöhe der gemusterten Elektrode wird auf höher als diejenige der externen Verbindungsbusse eingestellt. Die Krümmung dünner Merkmale wie z. B. der Gate-Elektroden wurde erhöht, um 90-Grad-Ecken soweit wie möglich zu eliminieren.
  • Die Wirkung der Pfostenkrümmung spielt eine Rolle für die Gesamtspannungswerte über der elektronischen Leistungspackung 100. Ein quadratischer Pfosten mit Seitenlängen von z. B. 2 mm mit einer Kantenkrümmung von z. B. 0,6 mm ist in 15A gezeigt. Außerdem ist ein vollständig runder Pfosten mit einem Durchmesser von z. B. 2 mm in der 15B gezeigt. Die Spannungsanalyse zeigt niedrigere Spannungswerte für die G2-Krümmung im Vergleich zur G1-Krümmung. Für die Verbindung dieser elektrischen Isolierungspfostenbereiche kann eine Lötstoppschicht 50 den Überfluss des Lötmittels 45 verhindern, der zu einem Kurzschluss nach dem vollständigen Rückflussprozess führen kann. Lötresistschichten werden mittels Siebdruck auf die Pfosten aufgebracht und weisen eine endliche Liniendicke von bei spielsweise 400 μm auf (mittlere Position Qs(x, y) ± 200 μm). Das Aufbringen der Löt-Paste 45 mittels Siebdruck auf die Gateanschlussfläche benötigt eine Schablone, die eine Toleranz von beispielsweise 200 μm aufweist, wie es in 16 gezeigt ist. Dieses Lötresist kann ebenfalls auf die gemusterten Elektroden, die für eine elektrische Verbindung mit den Halbleiterchips verwendet werden, aufgebracht werden. Auf Halbleiterchips gewährleistet der Herstellungsprozess eine ausreichende Polyimidbeschichtung auf den Anschlussflächen der Vorrichtung, womit auf Lötstoppschichten verzichtet werden kann.
  • Die Herstellung dieser nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 erfolgt beispielsweise durch Ätzen des Direktverbindungskupfers. Die verschiedenen Schichten, die für jede Stufe benötigt werden, sind entlang des Prozessflusses gezeigt. Eine Doppelätztechnik mit entweder einem einzigen oder einem doppelten Verbindungsprozess wird für die Herstellung nicht ebener Substrate 1, 2 verwendet, wie es in den 17A bis 17G gezeigt ist. In dem Doppelätzprozess mit doppelter Verbindung ist das Startmaterial beispielsweise eine 300 μm dicke Keramik mit beispielsweise dünnem Kupfer (200 μm), das auf jeder Seite davon gebondet ist (Schritt 1 der 17A). Dieses wird dann geätzt, wie es durch die Maske spezifiziert wird (Schritt 2 der 17B), wonach 300 μm dickes Kupfer auf die Oberfläche des geätzten dünnen Kupfers gebondet wird (Schritt 3 der 17C). Das Ätzen des dicken Kupfers schreitet dann voran, um das endgültige, mit einem Direktverbindungskupfer gemusterte Substrat zu ergeben (Schritt 4 der 17D). In der einstufigen Verbindungstechnik wird 500 μm dickes Kupfer zu Beginn auf die Keramik gebondet (Schritt 1 der 17E), wonach zwei Ätzprozesse durchgeführt werden, um das geätzte Substrat mit Direktverbindungskupfer zu ergeben, wie es benötigt wird (Schritte 2 und 3 der 17F und 17G). Der Doppelätzprozess mit doppelter Verbindung ergibt eine gute Steuerung über die Gesamtverteilung Is der geätzten Merkmale (beispielsweise innerhalb von 100 und 250 μm), obwohl die Doppelätzung zu einer Überätzung der ersten 200 μm-Kupferschicht führt, wie es in der 18M gezeigt ist. Das Doppelätzverfahren mit einstufiger Verbindung belässt eine viel glattere Kupferoberfläche.
  • Der Zusammenbau der elektronischen Leistungspackung 100 mit Dies (Halbleiterplättchen oder Rohchips) ist in den 18A bis 18M gezeigt. Zwei Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 sind von Angesicht zu Angesicht gebracht, so dass die beiden Halbleitertransistorenchips 20 und die beiden Diodenchips 30 zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet sind. Demzufolge kommen die gemusterten Elektrodenmuster 7a, 7b, 8a, 8b, 9a auf dem oberen Isoliersubstrat hoher thermischer Leitfähigkeit 1, die Steuergateelektrode 24, die Source- oder Emitterelektrode 23 der Transistorenchips 20 und die obere Anodenelektrode 33 der Diodenchips 30 auf dem unteren Isoliersubstrat hoher thermischer Leitfähigkeit mit dem Lötmaterial 45 und/oder der Lötstoppschicht 50 dazwischen zusammen. Danach werden die oben beschriebenen Kontaktteile mit einer Heizplatte oder einem Heizofen oder ähnlichem aufgeheizt, um ein Rückflusslöten durchzuführen. Die Lücke zwischen den Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 wird einheitlich durch die elektrisch inaktiven Verbindungspfosten gesteuert und beträgt fast das Doppelte des Wertes der Dicke des Startkupfermetalles 7–10, das beispielsweise etwa 0,3 mm bis 5 mm beträgt. Die Lücke der Schichtungspackung berücksichtigt ebenfalls die Dicke des Lötmittels 45 nach dem Rückflussprozess.
  • In dieser elektronischen Leistungspackung steuern Verbindungsbereiche die mechanische Kopplung der nicht ebenen Substrate 1, 2, und daher besteht keine Notwendigkeit, Abstandshalter zwischen die beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 einzufügen. Die Anzahl, die Platzierung, die Geometrie, die Zusammensetzung der Verbindungsbereiche werden gesteuert, um eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau zu erzeugen. Dieses wird die Spannung auf die Halbleiterchips verringern. Beim Hartlöten der Halbleiterchips auf die Elektrodenmuster der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 werden die Hartlötmaterialien mittels Siebdruck an den Verbindungsteilen der Elektrodenmuster angebracht, oder alternativ kann eine Folie eines Hartlötmaterials zwischen die Elektroden der Halbleiterchips und die Verbindungsteile der Elektrodenmuster geschichtet sein.
  • In dieser Ausführungsform werden sämtliche Halbleiterchips auf das untere Isoliersubstrat hoher thermischer Leitfähigkeit 2 in dem ersten Lötbetrieb bzw. -vorgang gelötet (Lötmittel mit höherem Schmelzpunkt, beispielsweise AuGe), und danach wird das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 mit diesem zusammengebracht und ein zweiter Lötvorgang durchgeführt (Lötmittel 45 mit niedrigerem Schmelzpunkt, beispielsweise AuSn). Alternativ kann dieser Zusammenbauprozess in einem einzigen Lötvorgang durchgeführt werden, bei dem die Halbleiterchips zwischen die Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet werden, und wobei dasselbe Lötmittel 45 mit demselben Schmelzpunkt, beispielsweise AgSn, in einem Prozess mit transienter Flüssigkeitsphase verwendet wird. In dem zweiten Lötvorgang können große Lötbumps 45 verwendet werden, da dieser eine Steuerung über die Lötmenge 45, die bei dem Lötvorgang verwendet wird, bereitstellen kann, wie es in der 19 gezeigt ist. In 19 weist die Sourceanschlussfläche einen Pfosten von 3,75 × 3,75 mm2 auf, und eine Öffnung für die Source (d. h. 4,15 × 415 mm2-Gate). Die Gateanschlussfläche weist einen Pfosten von 1,0 × 1,0 mm2 auf, und eine Öffnung für das Gate (d. h. 1,4 × 1,4 mm2-Gate). Für die Hauptelektrodenanschlussflächen können verschieden große Lötbumps auf den Halbleiterchips anstelle eines einzigen Lötbumps ausgebildet werden, wie es in 20 gezeigt ist. In 20 weist die Sourceanschlussfläche einen Pfosten von 3,75 × 3,75 mm2 auf, und eine Öffnung für die Source (d. h. 4,15 × 4,15 mm2-Gate). Die Gateanschlussfläche weist einen Pfosten von 1,0 × 1,0 mm2 auf, und eine Öffnung für das Gate (d. h. 1,4 × 1,4 mm2-Gate). Als Material für diese Bumps wird ein auf Gold basierendes Lötmittel 45 bevorzugt, beispielsweise AuGe und AuSn. Um die Dicke des Lötmittels 45 auf den gemusterten Elektroden auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 zu steuern, kann außerdem ein Lötstoppresist 50 verwendet werden, um die Lötmenge nach dem Rückflussprozess zu steuern. Nach der Durchführung der oben erwähnten Verbindung wird ein Isolierharz, beispielsweise Silikonharz, zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gefüllt und durch Aussetzen einer speziellen Temperatur gehärtet. Ein einkapselndes Füllen der Lücke führt zu einer Eliminierung von Lufttaschen in der Struktur, was zu einem Luftzusammenbruch führt, wenn hohe elektrische Felder involviert sind. Alternativ kann ein Polyimidisolierblatt zwischen die beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit in dem Zusammenbauprozess eingeführt werden, wie es in der 21 gezeigt ist.
  • Gemäß dieser Ausführungsform werden Halbleiterchips durch zwei Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eingebettet, und die Elektroden des Halbleitertransistorchips 20 und des Diodenchips 30 und die Elektrodenmuster der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 werden mittels Hartlöten verbunden (beispielsweise Löten mittels AuSn und AuGe), um eine elektronische Leistungspackung zu erstellen. Die Wärme, die von den Halbleiterchips erzeugt wird, wird glatt von der oberen Oberflächen und der unteren Oberfläche der Halbleiterchips zu den Isoliersubstraten hoher thermischer Leitfähigkeit 1, 2 übertragen und dadurch schnell abgestrahlt.
  • Die äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 wurde stufengeätzt, um Rippen, d. h. das Metall 43 auszubilden, um die Integration mit dem Wärmetauscher 80 zu verbessern. Der Wärmetauscher 80 weist gefräste Nuten auf seiner Bodenoberfläche auf, wie es in 22 gezeigt ist. Das Ätzen einer erhobenen Peripherie (Rippenstruktur) um die Außenkante des freigelegten Kupfers ermöglicht es, dass der Körper des Wärmetauschers 80 fest an Ort und Stelle sitzt. Ein Wärmetauschereinheit 80 wird unter Verwendung desselben Isolierharzes oder unter Verwendung des Lötmittels niedriger Temperatur versiegelt, wie es in der 22 gezeigt ist.
  • Die in dieser Ausführungsform beschriebene elektronische Leistungspackung 100 bringt eine Halbbrückenleistungsstufe unter. Sie besteht aus zwei Halbleitertransistoren 20, die in Serie geschaltet sind und jeweils eine eigene Freilaufdiode 30 mit derselben Nennleistung aufweist. Ein elektrisches Schaltungsdiagramm der elektronischen Leistungspackung 100, die auf die oben beschriebene Weise hergestellt wird, ist in 23 gezeigt. Das Layout der Halbleiterchips in der elektronischen Leistungspackung 100 ist in der Figur gezeigt. Wie es gezeigt ist, ist die Drain- oder Kollektorelektrode eines Transistors 20 mit einem positiven DC-Busanschluss verbunden, die Source oder der Emitter des Transistors 20 ist mit einem negativen DC-Busanschluss verbunden, und das Gate des Transistors 20 ist mit einem Gateansteuereinheitanschluss verbunden. Auf ähnliche Weise sind die Anschlüsse der Diode 30 mit dem Drain oder Kollektor und der Source oder dem Emitter des Transistors 20 mit jeweiliger Polarität verbunden. Der Drain oder Kollektor eines zweiten Transistors 20 ist mit der Source oder dem Emitter des ersten Transistors 20 verbunden, und das Gate des zweiten Transistors 20 ist ebenfalls mit einem Gateansteuereinheitanschluss verbunden. Der zentrale Verbindungsbereich verbindet die oberen und unteren DC-Busanschlüsse, um das Phasenausgangs-Signal bereitzustellen. Die Anschlüsse einer zweiten Diode 30 sind mit der Polarität mit dem Drain oder dem Kollektor und der Source oder dem Emitter des zweiten Transistors 20 verbunden. Ein derartiger Aufbau kann gegenüber der erläuterten Halbbrückenschaltung auf eine vollständige Drei-Phasen-Inverterschaltung mittels Verbindender Mehrzahl von Halbleiterchips erweitert werden.
  • Bei der in dieser Ausführungsform beschriebenen elektronischen Leistungspackung 100 werden zwei unterschiedliche Halbleiterchipkonfigurationen für die elektronische Leistungspackung 100 mit Halbbrücke vorgeschlagen, wobei die erste, die den einzigen Halbleiterchip verwendet, verwendet wird, um den Leistungsmodulstromspezifikationen zu genügen, während die zweite mehrere Chips verwendet, um denselben Modulstromspezifikationen zu genügen. Die Mehrfachchipkonfiguration verwendet die kleinere Größe der Halbleiterchips. Beispielsweise werden Hauptlayouts für die Herstellung derartiger Geometrien ausgewählt, bei denen jeweils einzelne quadratische 5 mm-Chips und vier quadratische 3 mm-Chips (parallel) verwendet werden. Die Details sämtlicher Konfigurationen der Halbleiterchips, die für die geschichtete elektronische Leistungspackung 100 ausgelegt sind, sind in den 24A und 24B gezeigt. In diesen Figuren sind vier Halbieitertransistorenchips 20 und Diodenchips 30 beschrieben, wobei dieses jedoch nicht einschränkend verstanden werden soll, und alternativ können mehr Halbleiterchips in der elektronischen Halbleiterpackung 100 verwendet werden. Für höhere Leistungsanforderungen können Packungslayouts mit einem bis sechs oder mehr Halbleiterchips (parallel geschaltet) in der elektronischen Leistungspackung 100 verwendet werden. Somit kann die Anzahl der parallel geschalteten Halbleiterchips in jeder Gruppe geeignet bestimmt werden, um zu der derzeitigen Kapazitätsspezifikation der elektronischen Leistungspackung 100 zu passen.
  • Die externen Busverbindungsanschlüsse sind in den Elektrodenmustern der Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 vorgesehen. Ein Laserkeramikabtragverfahren, ein Keramikschneideverfahren oder ein Schälen des Kupfers der externen Verbindungsbusse kann die elektrischen Verbindungsbusse nach dem vollständigen Zusammenbau freilegen. Daher ist es möglich, den Aufwand für das Bereitstellen separater Anschlüsse für Verbindungen mit externen Leitungen und für das Verbinden dieser Anschlüsse mit den Elektrodenmustern vermieden werden. Insbesondere sind in dieser Ausführungsform unter den externen Leitungsverbindungsanschlüssen die Haupt-DC-Busanschlüsse derart vorgesehen, dass sie sich in derselben Richtung erstrecken, und die Steuerelektrodenanschlüsse für die Gateansteuereinheit sind derart vorgesehen, dass sie sich in der entgegengesetzten Richtung zu den Hauptelektrodenanschlüssen erstrecken. Mit diesem Aufbau wird es leicht, die Steuerleitungen und Leistungsleitungen getrennt zu halten, und somit ist der Aufbau widerstandsfähig gegenüber einem elektromagnetischen Interferenzrauschen. Außerdem sind derartige Elektrodenlayouts wirksam bei einer Verringerung der Streuinduktivität der elektronischen Leistungspackung 100.
  • In einer zweiten beispielhaften Ausführungsform wird die elektronische Leistungspackung mit Bezug auf die 25 bis 31 beschrieben. Die Unterschiede zwischen dieser Ausführungsform und der ersten Ausführungsform werden beschrieben.
  • In dieser Ausführungsform sind, wie es in 25 gezeigt ist, die Halbleiterchips sowohl auf dem oberen als auch dem unteren nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit 1, 2 auf symmetrische Weise angebracht. Die Halbleitertransistorenchips 20 und Diodenchips 30 weisen Hauptoberflächen auf, die hinsichtlich ihrer Vorderseite und Rückseite in Bezug zueinander umgekehrt sind und zwischen die beiden Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 geschichtet sind. Insbesondere sind der erste Transistorenchip 20 und der erste Diodenchip 30 auf das obere Isoliersubstrat hoher thermischer Leitfähigkeit 1 gelötet, und der zweite Transistorenchip 20 und der zweite Diodenchip 30 sind auf das untere Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet, die hinsichtlich ihrer Vorderseite und Rückseite in umgekehrter Beziehung zueinander stehen. Der Rest des Aufbaus der zweiten Ausführungsform ist derselbe wie derjenige der ersten Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die thermische Wärmeerzeugung und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 26A bis 27B zeigen die Schnittlinienmarkierungen auf der oberen Draufsicht auf ein oberes und unteres Isoliersubstrat hoher thermischer Leitfähigkeit gemäß der zweiten Ausführungsform. Die Querschnitte entlang der Linien XXVIII-XXVIII, XXIX-XXIX, XXX-XXX und XXXI-XXXI sind jeweils in den 28, 29, 30 und 31 gezeigt. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die ebenfalls die externen Verbindungsbusse enthält. Der erste Halbleitertransistor 20 und die erste Diode 30 und der zweite Halbleitertransis tor 20 und die zweite Diode 30 sind jeweils auf die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gelötet.
  • In einer dritten beispielhaften Ausführungsform wird die elektronische Leistungspackung mit Bezug auf die 32 bis 37 beschrieben. Die Unterschiede zwischen dieser Ausführungsform und der ersten Ausführungsform werden beschrieben.
  • In dieser Ausführungsform sind, wie es in 32 gezeigt ist, die äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 nicht für eine verbesserte Integration mit dem Wärmetauscher 80 geätzt. Diese Ausführungsform schafft einen Freiraum für die Verwendung eines integrierten als auch eines nicht integrierten Wärmetauschers 80 zum Kühlen beider Seiten der Schichtungsstruktur. Die flache äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 ist zur Verwendung mit einer Mikrokanalwärmetauschereinheit 80 vom geschlossenen Typ geeignet, die eine thermische Komponente dazwischen verwendet, um das Wärmestrahlungsvermögen zu verbessern. Dieses führt jedoch zu einem größeren thermischen Widerstand der elektronischen Leistungspackung 100, wobei dieser Aufbau jedoch die Gesamtspannung auf die Schichtungsstruktur aufgrund des Fehlens einer direkten Verbindung der Wärmetauschereinheit 80 entlastet. Diese Struktur kann ebenfalls auf den luftgekühlten Wärmetauschereinheiten 80 angebracht werden. Der Rest des Aufbaus der dritten Ausführungsform ist derselbe wie der jenige der ersten Ausführungsform.
  • Die 33A bis 34B zeigen die Schnittlinienmarkierungen auf der oberen Draufsicht auf obere und untere Isoliersubstrate hoher thermischer Leitfähigkeit. Die Querschnitte entlang der Linien XXXV-XXXV, XXXVI-XXXVI und XXXVII-XXXVII sind jeweils in den 35, 36 und 37 gezeigt. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die ebenfalls die externen Verbindungsbusse enthält. Zwei Halbleitertransistorenchips 20 und zwei Halbleiterdiodenchips 30 sind auf das untere nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit 2 gelötet.
  • Gemäß einer vierten beispielhaften Ausführungsform wird die elektronische Leistungspackung mit Bezug auf die 38 bis 44 beschrieben. Die Unterschiede zwischen dieser Ausführungsform und der ersten Ausführungsform werden beschrieben.
  • In dieser Ausführungsform wurde, wie es in 38 gezeigt ist, die äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 nicht für die verbesserte Integration mit dem Wärmetauscher 80 geätzt. Diese Ausführungsform schafft einen Freiraum hinsichtlich der Verwendung eines integrierten als auch eines nicht integrierten Wärmetauschers 80 zum Kühlen beider Seiten der Schichtungsstruktur. Die flache äußere Oberfläche der beiden nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 ist zur Verwendung mit einer Mikrokanalwärmetauschereinheit 80 vom geschlossenen Typ geeignet, die eine thermische Komponente dazwischen verwendet, um das Wärmestrahlungsvermögen zu verbessern. Dieses führt jedoch zu einem größeren thermischen Widerstand der elektronischen Leistungspackung 100, wobei dieser Aufbau jedoch die Gesamtspannung auf die Schichtungsstruktur aufgrund des Fehlens einer direkten Verbindung der Wärmetauschereinheit 80 entspannt. Diese Struktur kann ebenfalls auf den luftgekühlten Wärmetauschereinheiten 80 angebracht werden. Der Rest des Aufbaus dieser Ausführungsform ist derselbe wie derjenige der ersten Ausführungsform. Mit dieser Art von Aufbau ist es ebenfalls möglich, die thermische Wärmeerzeugung und die Scherspannungsverteilung innerhalb der elektronischen Leistungspackung 100 zu verbessern.
  • Die 39A bis 40B zeigen die Schnittlinienmarkierungen auf der oberen Draufsicht auf obere und untere Isoliersubstrate hoher thermischer Leitfähigkeit gemäß der vierten Ausführungsform. Die Querschnitte entlang der Linien XXXXI-XXXXI, XXXXII-XXXXII, XXXXIII-XXXXIII und XXXXIV-XXXXIV sind jeweils in den 41, 42, 43 und 44 gezeigt. Wie es in diesen Figuren gezeigt ist, weisen die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 eine im wesentlichen rechtwinklige Gestalt auf, die außerdem die externen Verbindungsbusse enthält. Ein erster Halbleitertransistorenchip 20 und ein erster Diodenchip 30 und ein zweiter Halbleitertransistorenchip 20 und ein zweiter Diodenchips 30 sind jeweils auf die oberen und unteren nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit 1, 2 gelötet.
  • Die vorliegende Erfindung betrifft im allgemeinen eine elektronische Leistungspackung, bei der eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht sind. Einzigartige nicht ebene Substrate dienen als Verbindungspfosten eines großen Verbindungsbereiches, wobei niedrige elektrische und thermische Widerstände im Vergleich zu herkömmlichen Metallbumps realisiert werden. Die mechanische Kopplung dieser nicht ebenen Substrate wird durch Verbindungsbereiche gesteuert, wobei die Anzahl, Platzierung, Geometrie, Komposition und das Verfahren zum Verbinden derart ausgewählt werden, dass eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau erzeugt wird. Insbesondere entstand die vorliegende Erfindung im Lichte der vorhergehenden Probleme, und es ist eine Aufgabe der vorliegenden Erfindung, eine einheitliche Spannungsverteilung in der elektronischen Leistungspackung mit Druckkontakten nach dem vollständigen Zusammenbauprozess, was die Halbleiterchipspannungen verringern kann, sowie ein verbessertes Wärmestrahlungsvermögen in einer Konfiguration mit direkter doppelseitiger Kühlung zu erzielen. Es werden zwei nicht ebene Isoliersubstrate hoher thermischer Leitfähigkeit in der vorliegenden Erfindung verwendet, um Drahtverbindungen zu eliminieren. Die Festkupferverbindungspfosten, die die Drähte über der aktiven Oberfläche der Halbleiterchips ersetzen, schaffen nicht nur einen ausgezeichneten elektrischen Pfad, sondern auch einen ausgezeichneten thermischen Kühlpfad von zwei Hauptoberflächen der Halbleiterchips. Eine derartige elektronische Leistungspackung kann eine signifikant niedrigere Halbleiterchipverbindungsstellentemperatur aufweisen, da die thermische Kühlstruktur mit dem Bereich des Chips verbunden ist, bei dem die Wärme erzeugt wird.
  • Somit erweist sich die doppelseitig gekühlte Leistungspackung insbesondere bei elektronischen Modulen als nützlich, bei denen eine ausgedehnte Lebensdauer unter thermischen Zyklen einer extrem hohen Temperatur benötigt wird. Die Struktur der elektronischen Leistungspackung beinhaltet keine Drahtverbindungen von den Vorrichtungen zu externen Anschlussflächen, womit die Anzahl der Verbindungspunkte drastisch reduziert wird, was zu einer besseren Zuverlässigkeit ebenso wie zu niedrigen parasitären Induktivitäten und Widerständen innerhalb der Struktur führt.
  • Insbesondere ist gemäß einer elektronischen Leistungspackung der vorliegenden Erfindung ein Halbleiterchip zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit geschichtet, und die Elektroden des Halbleiterchips und der Elektrodenmuster auf den nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit sind direkt verbunden, wodurch die Notwendigkeit für Drahtverbindungen beseitigt wird. Die mechanische Kopplung dieser nicht ebenen Substrate wird durch Verbindungsbereiche gesteuert, wobei die Anzahl, die Platzierung, Geometrie, Zusammensetzung und das Verfahren zum Verbinden derart ausgewählt werden, dass eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau erzeugt wird. Die Wärme, die von dem Halbleiterchip erzeugt wird, wird glatt von den beiden Hauptoberflächen des Halbleiterchips zu den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit übertragen und dadurch schnell abgestrahlt. Die Konfiguration mit direkter doppelseitiger Kühlung verringert weiterhin den Wärmewiderstand der elektronischen Leistungspackung.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung sind eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten eines relativ niedrigen thermischen Ausdehnungskoeffizienten mit zwei Hauptoberflächen, die hinsichtlich der Vorderseite und Rückseite in Bezug zueinander umgekehrt sind, zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht. Die mechanische Kopplung dieser nicht ebenen Substrate wird durch Bereiche eines Materials mit einem höheren thermischen Ausdehnungskoeffizienten gesteuert, wobei die Anzahl, Platzierung und Geometrie der Bereiche derart ausgewählt werden, dass eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau erzeugt wird. Die Zusammenbautemperatur der Schichtung ist höher als deren maximale Betriebstemperatur, so dass eine Nettorestkompressionsspannung in den Komponenten nach dem Abkühlen verbleibt.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung sind eine oder mehrere Halbleiter-Dies und weitere ähnlich gestaltete elektronische Komponenten mit zwei Hauptoberflächen, die hinsichtlich der Vorderseite und Rückseite zueinander umgekehrt sind, zwischen zwei nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit angebracht. Die mechanische Kopplung dieser nicht ebenen Substrate wird durch Verbindungsbereiche gesteuert, wobei die Anzahl, Platzierung, Geometrie und das Verfahren zum Verbinden der Bereiche derart ausgewählt wird, dass eine axial gerichtete Nettokompressionskraft in den Komponenten nach dem Zusammenbau erzeugt wird. Die Geometrie der Verbindungsbereiche ist derart, dass die selekti ve Anwendung einer Kompressionskraft während des Verbindens eine Nettorestkompressionsspannung in den Komponenten nach dem Verbinden zurücklässt.
  • Außerdem bestehen die nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit aus einem nicht leitenden Keramiksubstrat und einem hoch leitenden Metall, wobei sie mittels Direktverbindungskupfer, Direktverbindungsaluminium oder Aktivmetall-Hartlötmaterial verbunden werden. Außerdem weist das nicht leitende Keramiksubstrat Materialien aus einer Gruppe auf, die aus Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant und Kupfer- oder Aluminiummetall besteht. In diesem Fall ist es, da der thermische Ausdehnungskoeffizient des nicht leitenden Keramiksubstrats dicht bei demjenigen des Halbleiterchips liegt, möglich, thermische Spannungen zu verringern, die zwischen dem Halbleiterchip und den Elektrodenmustern wirken. Außerdem ist die Höhe des Nichtverbindungsbereiches der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit kleiner als diejenige der Verbindungsbereiche, um eine ausreichende Lücke zur Einkapselung zwischen den beiden nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit zu schaffen. Ein Einkapselungsmittel, das beispielsweise aus Silikongummi besteht, wird in die resultierende Lücke eingespritzt, was die Anzahl der Lufttaschen in der Struktur minimiert, was gewöhnlicherweise zu einem Luftzusammenbruch führt, wenn hohe elektrische Felder involviert sind. Alternativ ist ein Polyimidfilm in die Lücke eingeführt, um einen elektrischen Zusammenbruch zu verhindern.
  • Während die Erfindung mit Bezug auf bevorzugte Ausführungsformen beschrieben wurde, ist es selbstverständlich, dass die Erfindung nicht auf die bevorzugten Ausführungsformen und Konstruktionen beschränkt ist. Die Erfindung soll verschiedene Modifikationen und äquivalente Anordnungen abdecken.

Claims (34)

  1. Elektronische Leistungspackung, die aufweist: ein erstes und ein zweites nicht ebenes Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2); und mehrere elektronische Komponenten (20, 30), die auf jedem der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) angebracht sind, wobei die ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) an mehreren Verbindungsbereichen (70) miteinander gekoppelt sind, so dass eine mechanische Kopplung zwischen den ersten und zweiten nicht ebenen Isoliersubstraten hoher thermischer Leitfähigkeit (1, 2) durch die Anzahl der Verbindungsbereiche (70), eine Anordnung der Verbindungsbereiche (70), die Gestalt eines jeweiligen Verbindungsbereiches (70) und ein Material der Verbindungsbereiche (70) gesteuert wird, und die mechanische Kopplung eine axial gerichtete Nettokompressionskraft in den elektronischen Komponenten (20, 30) bereitstellt.
  2. Packung nach Anspruch 1, wobei die Verbindungsbereiche (70) derartig angeordnet sind, dass zumindest ein Teil von ihnen, wenn vier elektronische Komponenten die Ecken eines Rechtecks bilden, auf Linien liegen, die durch die Diagonalen des Rechtecks und deren Fortsetzungen gebildet werden.
  3. Packung nach Anspruch 1 oder 2, wobei die mechanische Koppelung der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) durch mehrere Bereiche (70) gesteuert wird, die aus einem Material bestehen, das einen hohen thermischen Ausdehnungskoeffizienten aufweist, so dass die axial gerichtete Nettokompressionskraft in den elektronischen Komponenten (20, 30) erzeugt wird.
  4. Packung nach einem der Ansprüche 1 bis 3, wobei die elektronischen Komponenten (20, 30) einen Halbleitertransistorenchip (20) enthalten, der Halbleitertransistorenchip (20) einen erste Hauptelektrode (23, 24) auf einer ersten Hauptoberfläche (21) des Chips (20) und eine zweite Hauptelektrode (25) auf einer zweiten Hauptoberfläche (22) des Chips (20) enthält, und die zweite Hauptoberfläche (22) gegenüber der ersten Hauptoberfläche (21) liegt.
  5. Packung nach einem der Ansprüche 1 bis 4, wobei die elektronischen Komponenten (20, 30) einen Halbleiterdiodenchip (30) enthalten, der Halbleiterdiodenchip (30) eine erste Hauptelektrode (33) auf einer ersten Hauptoberfläche (31) des Chips (30) und eine zweite Hauptelektrode (34) auf einer zweiten Hauptoberfläche (32) des Chips (30) enthält, und die zweite Hauptoberfläche (32) gegenüber der ersten Hauptoberfläche (31) liegt.
  6. Packung nach einem der Ansprüche 1 bis 5, wobei jedes der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) ein elektrisch isoliertes und thermisch leitendes Substrat vom Stufentyp (1, 2) ist, und das elektrisch isolierte und thermisch leitende Substrat von Stufentyp (1, 2) erste und zweite Außenoberflächen (3–6) zum Verbinden von Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) und zum Bereitstellen mehrerer externer Busse (7a, 7b, 8a, 8b, 9a, 10a, 10b) für eine doppelseitige elektrische Verbindung enthält.
  7. Packung nach Anspruch 6, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) eine erste Hauptelektrode (23, 24, 33) enthalten, die externen Busse (7a, 7b, 8a, 8b, 9a, 10a, 10b) eine erste externe Buselektrode (7a, 7b, 8a, 8b, 9a) enthalten, und die erste externe Buselektrode (7a, 7b, 8a, 8b, 9a) mit der ersten Hauptelektrode (23, 24, 33) verbunden ist.
  8. Packung nach Anspruch 7, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) außerdem eine zweite Hauptelektrode (25, 34) enthalten, die externen Busse (7a, 7b, 8a, 8b, 9a, 10a, 10b) außerdem eine zweite externe Buselektrode (10a, 10b) enthalten, und die zweite externe Buselektrode (10a, 10b) mit der zweiten Hauptelektrode (25, 34) verbunden ist.
  9. Packung nach einem der Ansprüche 6 bis 8, wobei die elektronischen Komponenten (20, 30) zwischen den ersten äußeren Oberflächen (3, 4) der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) geschichtet sind.
  10. Packung nach einem der Ansprüche 1 bis 9, wobei die Verbindungsbereiche (70) elektrisch inaktive Verbindungsbereiche (70) enthalten, und die mechanische Kopplung der ersten und zweiten nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) durch die Anzahl der elektrisch inaktiven Verbindungsbereiche (70), eine Anordnung der elektrisch inaktiven Verbindungsbereiche (70) und die Gestalt eines jeweiligen elektrisch inaktiven Verbindungsbereiches (70) gesteuert wird.
  11. Packung nach einem der Ansprüche 1 bis 10, wobei jedes der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) einen Nichtverbindungsbereich enthält, und der Nichtverbindungsbereich eine Höhe aufweist, die kleiner als eine Höhe der Verbindungsbereiche (70) ist.
  12. Packung nach Anspruch 10, wobei die elektrisch inaktiven Verbindungsbereiche (70) in der Lage sind, sich mit einem lötbaren elektrisch leitfähigen Material (45) zu verbinden.
  13. Packung nach einem der Ansprüche 6 bis 9, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) jeweils in der Lage sind, sich mit den externen Bussen (7a, 7b, 8a, 8b, 9a, 10a, 10b) mit einem lötbaren elektrisch leitfähigen Material (45) zu verbinden, und jeder externe Bus (7a, 7b, 8a, 8b, 9a, 10a, 10b) als eine externe Buselektrode gemustert ist.
  14. Packung nach Anspruch 13, wobei die nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mit einem Schichtungsabschnitt durch ein Isolierharz verbunden sind, das Isolierharz aus einem Epoxidharz oder einem Silikonharz besteht, das Isolierharz die elektronischen Komponenten (20, 30) bedeckt und eine elektrische Isolierung zwischen den externen Buselektroden (7a, 7b, 8a, 8b, 9a, 10a, 10b) bereitstellt.
  15. Packung nach einem der Ansprüche 1 bis 14, wobei jedes der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) ein nicht leitendes Keramiksubstrat (77) und ein hoch leitendes Metallelement (7a, 7b, 8a, 8b, 9a, 10a, 10b) enthält, und die hoch leitenden Metallelemente (7a, 7b, 8a, 8b, 9a, 10a, 10b) der nicht ebenen Isoliersubstrate hoher thermischer Leitfähigkeit (1, 2) mittels einem Direktverbindungskupfer, einem Direktverbindungsaluminium oder einem Aktivmetallhartlötmaterial gekoppelt sind.
  16. Packung nach Anspruch 15, wobei das nicht leitende Keramiksubstrat (77) aus zwei Materialien besteht, wobei eines von diesen Aluminium, Aluminiumnitrid, Siliziumnitrid, Siliziumkarbid oder Diamant ist, und das andere Kupfer oder Aluminium ist.
  17. Packung nach einem der Ansprüche 1 bis 16, wobei jedes nicht ebene Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) Kupfer oder Aluminium enthält.
  18. Packung nach Anspruch 13, wobei jede externe Buselektrode (7a, 7b, 8a, 8b, 9a, 10a, 10b) auf jedem nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) angeordnet ist, und die externe Buselektrode (7a, 7b, 8a, 8b, 9a, 10a, 10b) in der Lage ist, durch ein zweistufiges Ätzverfahren mit einem einzelnen Verbindungsschritt unter Verwendung von Kupfer oder Aluminium ausgebildet zu werden.
  19. Packung nach Anspruch 13, wobei jede externe Buselektrode (7a, 7b, 8a, 8b, 9a, 10a, 10b) auf jedem nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) angeordnet ist, und die externe Buselektrode (7a, 7b, 8a, 8b, 9a, 10a, 10b) in der Lage ist, durch ein zweistufiges Ätzverfahren mit zweistufiger Verbindung unter Verwendung von Kupfer oder Aluminium ausgebildet zu werden.
  20. Packung nach einem der Ansprüche 1 bis 19, wobei die elektronischen Komponenten (20, 30) einen vertikalen Sperrschicht-Feldeffekttransistor (20) enthalten.
  21. Packung nach einem der Ansprüche 1 bis 20, wobei die elektronischen Komponenten (20, 30) einen vertikalen Metalloxydhalbleiterfeldeffekttransistor (20) enthalten.
  22. Packung nach einem der Ansprüche 1 bis 21, wobei die elektronischen Komponenten (20, 30) einen vertikalen Bipolartransistor mit isoliertem Gate (20) enthalten.
  23. Packung nach einem der Ansprüche 1 bis 22, wobei die elektronischen Komponenten (20, 30) eine vertikale Flächen-Diode (30) enthalten.
  24. Packung nach einem der Ansprüche 1 bis 23, wobei die elektronischen Komponenten (20, 30) eine vertikale Schottky-Sperrschichtdiode (30) enthalten.
  25. Packung nach einem der Ansprüche 1 bis 24, wobei die elektronischen Komponenten (20, 30) einen vertikalen Breitbandlückenhalbleitertransistor (20) und einen Diodenchip (30) enthalten.
  26. Packung nach einem der Ansprüche 1 bis 25, wobei die elektronischen Komponenten (20, 30) einen vertikalen Siliziumkarbidtransistor (20) und einen Diodenchip (30) enthalten.
  27. Packung nach einem der Ansprüche 1 bis 26, wobei jede elektronische Komponente (20, 30) in der Lage ist, eine großen Strom zu befördern.
  28. Verfahren zur Herstellung einer Packung nach einem der Ansprüche 1 bis 27, wobei die Packung bei einer Prozesstemperatur ausgebildet wird, die höher als eine maximale Betriebstemperatur der Packung ist.
  29. Verfahren zur Herstellung einer Packung nach Anspruch 28, wobei die Prozesstemperatur etwa 50°C höher als die maximale Betriebstemperatur der Packung ist.
  30. Packung nach Anspruch 13, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) und die externen Buselektroden (7a, 7b, 8a, 8b, 9a, 10a, 10b) mittels einem Hartlötmaterial (45), das aus AuSn, Au-Ge oder Au-Si besteht, verbunden sind.
  31. Packung nach Anspruch 30, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) und die externen Buselektroden (7a, 7b, 8a, 8b, 9a, 10a, 10b) in einem Verfahren mit einem einzigen Zusammenbauschritt unter Verwendung eines Verbindungselementes mit transienter Übergangsflüssigkeitsphase (45) verbunden werden, das aus einem AgSn oder Ag-Plättchen besteht.
  32. Packung nach Anspruch 30, wobei die Elektroden (23–25, 33–34) der elektronischen Komponenten (20, 30) und die externen Buselektroden (7a, 7b, 8a, 8b, 9a, 10a, 10b) mit einem Thermokompressionsverbindungselement (45) verbunden sind, das aus Au besteht.
  33. Packung nach einem der Ansprüche 1 bis 32, die außerdem aufweist: eine erste Wärmetauschereinheit mit direktem Flüssigkeitsaufprall (80), die an dem ersten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) befestigt ist, und eine zweite Wärmetauschereinheit mit direktem Flüssigkeitsaufprall (80), die an dem zweiten nicht ebenen Isoliersubstrat hoher thermischer Leitfähigkeit (1, 2) befestigt ist, wobei die Wärmetauschereinheiten (80) parallel zueinander angeordnet sind.
  34. Packung nach Anspruch 33, wobei jede Wärmetauschereinheit (80) aus einem Kupfer- oder Aluminium-Silizium-Karbid hoher thermischer Leitfähigkeit besteht.
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