DE102006020869A1 - Verfahren zur Stapelung von Halbleiterchips und durch das Verfahren hergestellter Halbleiterchipstapel - Google Patents

Verfahren zur Stapelung von Halbleiterchips und durch das Verfahren hergestellter Halbleiterchipstapel Download PDF

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Alfred Dr. Haimerl
Angela Dr. Kessler
Joachim Dr. Mahler
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Infineon Technologies AG
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Abstract

Ein erster und ein zweiter Chip (1, 1', 2, 2') werden bereitgestellt, die je eine Chipoberseite (5, 5a, 5', 5a') und je eine Chipunterseite (6, 6', 6a, 6a') aufweisen, wobei der erste Chip (1, 1') auf seiner Unterseite (6, 6') zumindest eine Erhebung (3, 3') und zumindest eine Aussparung (4, 4') aufweist und wobei der zweite Chip (2, 2') auf seiner Chipoberseite (5a, 5a') zumindest eine Erhebung (3a, 3a') und zumindest eine Aussparung (4a, 4a') aufweist und wobei die Chips (1, 1', 2, 2') derart gestapelt werden, dass die Erhebungen (3, 3a, 3', 3a') in die Aussparungen (4, 4a, 4', 4a') greifen.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Stapelung von Halbleiterchips sowie einen durch das Verfahren hergestellten Halbleiterchipstapel.
  • Derartige Verfahren werden häufig in der Halbleitertechnik eingesetzt.
  • US 2002074637 zeigt eine Flip-Chip-Anordnung sowie ein Verfahren zur Herstellung der Anordnung mit einem oberen Chip und mit einem unteren Chip, die jeweils eine Rückseite und eine mit der Rückseite elektrisch verbundene Vorderseite aufweisen, wobei der obere Chip auf der Rückseite des unteren Chips angeordnet ist und mittels Anschlussverbindungen (Bumps) mit dem unteren Chip elektrisch verbunden ist. Die zwischen den Chips verbleibenden Aussparungen werden mit einem elastischen Material („Underfill") aufgefüllt („Underfilling").
  • US 2005001293 zeigt ebenfalls eine Stapelanordnung mit zwei Chips, die auf beiden Seiten eines Leadframes angeordnet sind und mit Hilfe von Bumps mit dem Leadframe verbunden sind. Die freien Räume zwischen den Chips sind auch hier mit Underfill versehen.
  • In einer weiteren bekannten Stapelanordnung wird ein oberer Chip mit seiner Vorderseite auf die Vorderseite des unteren Chips über Anschlussverbindungen gelötet, so dass zwischen beiden Chips elektrische Kontakte bestehen. Dazu wird der obere Chip mit seiner Vorderseite auf die Vorderseite des unteren Chips gelegt und in dieser Position eine elektrische Verbindung hergestellt (Face-to-Face-Assembly). Der Nachteil auch bei dieser Verbindungstechnologie besteht darin, dass zwischen den Chips Aussparungen frei bleiben, die in einem weiteren Prozessschritt mit einem Underfiller aufgefüllt werden müssen, um so mechanische Spannungen, die im Betrieb ein Zuverlässigkeitsrisiko darstellen, zwischen den beiden Chips abzupuffern. Bei diesem Underfill-Prozess besteht sehr häufig das Risiko von unzureichender Ausfüllung der Hohlräume bzw. von unzureichender Haftung des Materials an den Oberflächen, was ein weiteres Zuverlässigkeitsrisiko darstellt.
  • Die Aufgabe der Erfindung ist es, einen Halbleiterchipstapel bereitzustellen, der durch Einfachheit der Herstellung und durch Zuverlässigkeit im Betrieb gekennzeichnet ist, sowie ein Verfahren zur Herstellung von einem solchen Halbleiterchipstapel anzugeben.
  • Diese Aufgabe wird im Hinblick auf den Halbleiterchipstapel durch den Gegenstand des unabhängigen Patentanspruchs 1 bzw. im Hinblick auf das Verfahren zur Herstellung des Halbleiterchipstapels durch den Gegenstand des unabhängigen Patentanspruchs 12 gelöst.
  • Erfindungsgemäß weist der Halbleiterchipstapel einen ersten Chip und einen zweiten Chip auf, die je eine Chipoberseite und je eine Chipunterseite aufweisen, wobei der erste Chip auf seiner Chipunterseite zumindest eine Erhebung und zumindest eine Aussparung aufweist und wobei der zweite Chip auf seiner Chipoberseite zumindest eine Erhebung und zumindest eine Aussparung aufweist. Dabei sind die Chips derart gestapelt, dass die zumindest eine Erhebungen des ersten Chips in die zumindest eine Aussparung des zweiten Chips und umgekehrt die zumindest eine Erhebung des zweiten Chips in die zumindest eine Aussparung des ersten Chips greifen.
  • Vorteilhafterweise werden die Erhebungen und die Aussparungen so ausgelegt, dass eine passgenaue Zusammenfügung von beiden Chips ermöglicht wird.
  • Durch diese Variante werden Hohlräume zwischen den Chips verringert oder vermieden, die ein Zuverlässigkeitsrisiko darstellen und die über einen weiteren technologisch aufwändigen Prozessschritt, im so genannten Underfill-Prozess, gefüllt werden müssen, sodass dieser gesamte Prozessschritt entfällt.
  • In einer vorteilhaften Ausführung der Erfindung wird zumindest eine Erhebung in Form einer Polymerschicht ausgebildet.
  • Eine Polymerschicht eignet sich aufgrund ihrer Verformbarkeit besonders gut für eine passgenaue Zusammenfügung der Chips.
  • Außerdem kann dabei die isolierenden Eigenschaften von Polymeren zu elektrischen Isolierung bestimmter Bereiche benutzt werden.
  • In einer Ausführungsform der Erfindung weist zumindest eine Erhebung ein Metall auf, indem sie zum Beispiel in Form eines Kupfer-Blocks ausgebildet ist. Eine metallische Struktur kann sowohl zu einer mechanischen Stabilisierung des Stapels als auch zur lokalen elektrischen Kontaktierung zwischen den zwei Chips dienen.
  • Alternativ kann die zumindest eine Erhebung auf der Chipunterseite des ersten Chips als eine Polymerschicht ausgebildet sein während die zumindest eine Erhebung auf der Chipoberseite des zweiten Chips Metall aufweist. Diese Konstruktion ist besonders einfach in der Herstellung, da die Chips nur mit je einer Art von Erhebungen pro Chip versehen werden müssen. Dabei werden sowohl eine lokale gezielte Kontaktierung als auch eine genaue Passung ermöglicht.
  • In einer vorteilhaften Weiterentwicklung der Erfindung weist die zumindest eine Aussparung eine Klebeschicht auf. Diese Klebeschicht dient zu einer verbesserten mechanischen Haftung zwischen den Chips sowie zum Auffüllen von etwaigen Hohlräumen zwischen den Chips.
  • Durch die passgenaue Zusammenfügung der Chips kann die zumindest eine Aussparung der Chips im Wesentlichen vollständig ausgefüllt werden. So kann beispielsweise ein Anteil von Hohlräumen von weniger als 5 Vol.-% des ursprünglichen Volumens der zumindest einer Aussparung erzielt werden. Dadurch wird das durch Hohlräume verursachte Zuverlässigkeitsrisiko vermindert.
  • Die Chips können je eine Chipvorderseite mit zumindest einer integrierten Schaltung und je eine Chiprückseite aufweisen. Dabei können die einander zugewandten Seiten der Chips die Chipvorderseiten oder Chiprückseiten sein. Alternativ können die einander zugewandten Seiten der Chips die Chipvorderseite des ersten Chips und die Chiprückseite des zweiten Chips sein.
  • In einer weiteren Ausführungsform der Erfindung kann die zumindest eine Aussparung eines Chips mindestens einen elektrischen Kontakt aufweisen, der mit zumindest einer elektrisch leitenden Erhebung des zweiten Chips in Verbindung steht, sodass ein elektrischer Kontakt zwischen den integrierten Schaltungen auf den Chips entsteht.
  • Außerdem kann zumindest ein Chip mit zumindest einem Durchgangskontakt versehen sein, der eine elektrische Verbindung von der Chipvorderseite zu der Chiprückseite herstellt. Diese Option ist besonders vorteilhaft bei Stapelung von mehreren Chips aufeinander.
  • Der Durchgangskontakt kann dabei eine so genannte Via bzw. ein Kontaktloch sein, das als ein mit einem leitenden Material versehenes Loch ausgebildet ist. Als Via-Material zum Auffüllen der Löcher kann ein Metall wie Aluminium oder Wolfram verwendet werden.
  • Erfindungsgemäß wird ein Verfahren zur Stapelung von Chips vorgeschlagen, das folgende Schritte aufweist. In einem ersten Schritt wird ein erster Chip bereitgestellt, der eine Chipoberseite und eine Chipunterseite sowie auf seiner Chipunterseite zumindest eine Erhebung und zumindest eine Aussparung aufweist.
  • In einem zweiten Schritt wird ein zweiter Chip bereitgestellt, der eine Chipoberseite und eine Chipunterseite sowie auf der Chipoberseite zumindest eine Erhebung und zumindest eine Aussparung aufweist.
  • In einem weiteren Schritt werden die Chips derart ausgerichtet, dass die zumindest eine Erhebung auf der dem zweiten Chip zugewandten Chipunterseite des ersten Chips oberhalb der zumindest einer Aussparung auf der dem ersten Chip zugewandten Chipoberseite des zweiten Chips und die zumindest eine Aussparung auf der dem zweiten Chip zugewandten Chipunterseite des ersten Chips oberhalb der zumindest einer Erhebung auf der dem ersten Chip zugewandten Chipoberseite des zweiten Chips positioniert werden.
  • In einem letzten Schritt werden die Chips zu einem Stapel zusammengefügt, so dass die Erhebungen in die Aussparungen greifen.
  • Auf diese Weise kann eine zuverlässige Verbindung zwischen den Chips realisiert werden.
  • Vorteilhafterweise werden die Erhebungen und die Aussparungen passgenau zusammengefügt, sodass im Wesentlichen keine Hohlräume zwischen den Chips entstehen.
  • Ein weiterer Vorteil des Verfahrens besteht darin, dass aufgrund der erfindungsgemäß strukturierten Oberflächen der Chips eine seitliche Verschiebung der Chips beim Zusammenfügen vermieden werden kann.
  • Vorteilhafterweise können die Chips sich vor der Zusammenfügung in je einem Wafer befinden, sodass sie zu einem Waferstapel zusammengefügt werden, aus dem in einem abschließenden Vereinzelungsschritt der Chipstapel herausgetrennt wird. Dadurch können mehrere Halbleiterchipstapel gleichzeitig erstellt werden, was zur Erhöhung des Produktionsdurchsatzes führen kann.
  • Außerdem kann die zumindest eine Aussparung auf dem ersten Chip oder auf dem zweiten Chip mit einer Klebeschicht versehen sein. Alternativ dazu können Aussparungen auf beiden Chips mit Kleber versehen sein.
  • Vorteilhafterweise weist die zumindest eine Erhebung vor der Zusammenfügung der Chips zumindest einen bezüglich der Chipunterseite geneigten Oberflächenteil auf. Vorzugsweise kann die zumindest eine Erhebung einen keilförmigen Querschnitt aufweisen. Dies hat den Vorteil, dass beim Zusammenfügen der Chips die Gefahr von etwaigen Luft- bzw. Gaseinschlüssen zwischen den Chips verringert werden kann, da die Luft bzw. Gase seitlich leicht entweichen können. Aufgrund der Verformbarkeit der zumindest einer Erhöhung kann die geneigte Oberfläche beim Zusammenfügen der Chips wieder derart ausgeflacht werden, dass sie sich der ihr gegenüberliegenden Aussparung anpasst.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Zeichnung beschrieben.
  • 1 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips,
  • 2 zeigt einen schematischen Querschnitt durch einen Stapel aus zwei Chips gemäß 1,
  • 3 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips gemäß einer Ausführungsform der Erfindung,
  • 4 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips gemäß einer anderen Ausführungsform der Erfindung und
  • 5 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips gemäß einer weiteren Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehene Chips, die zur Verdeutlichung der erfinderischen Idee als einstückige Gebilde dargestellt sind. Die Figur zeigt einen oberen Chip 1 mit einer Chipoberseite 5 und mit einer Chipunterseite 6 sowie einen unteren Chip 2 mit einer Chipoberseite 5a und einer Chipunterseite 6a.
  • Die beiden Chips weisen auf den einander zugewandten Seiten 6, 5a Erhebungen 3, 3a sowie Aussparungen 4, 4a auf, wobei sich die Erhebungen 3 auf der Chipunterseite 6 des oberen Chips 1 oberhalb der Aussparungen 4a auf der Chipoberseite 6a des unteren Chips 2 befinden und umgekehrt die Aussparungen 4 auf der Unterseite 6 des oberen Chips 1 sich oberhalb der Erhebungen 3a auf der Oberseite 6a des unteren Chips 2 befinden, und wobei jeder Erhebung 3 auf der Chipunterseite 6 des oberen Chips 1 eine in etwa gleich große Aussparung 4a auf der Chipoberseite 5a des unteren Chips 2 gegenüberliegt und umgekehrt jeder Aussparung 4 auf der Chipunterseite 6 des oberen Chips 1 eine Aussparung 4a auf der Chipoberseite 5a des unteren Chips 2 gegenüberliegt, sodass eine passgenaue Zusammenfügung der beiden Chips 1, 2 ermöglicht wird.
  • 2 zeigt einen schematischen Querschnitt durch einen Stapel aus zwei Chips 1, 2 gemäß 1 nachdem die Chips 1, 2 passgenau zusammengefügt worden sind. Dabei sind die Erhebungen 3, 3a und die Aussparungen 4, 4a auf den zueinander zugewandten Seiten der Chips 1, 2 derart ineinander verzahnt, dass Berührungsstellen zwischen den zwei Chips 1, 2 eine durchgehende Kontaktfläche bilden, die als durchgezogene dicke Linie in der Abbildung dargestellt ist. Die Darstellung verdeutlicht, dass die beiden Chips 1, 2 passgenau zusammengefügt worden sind.
  • 3 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips 1', 2' gemäß einer Ausführungsform der Erfindung. Der obere Chip 1' und der untere Chip 2' weisen je eine Chipoberseite 5', 5a' und je eine Chipunterseite 6', 6a' auf. Auf der Chipunterseite 6' des oberen Chips 1' sind Erhebungen 3' in Form von Polymerschichten vorgesehen. Der obere Chip 1' weist außerdem Aussparungen 4' auf, die durch polymerfreie Räume auf der Chipunterseite 6' gebildet sind.
  • Der untere Chip 2' weist Erhebungen 3a' auf der Chipoberseite 6a' auf, wobei die Erhebungen 3a' als Kupfer-Blöcke ausgebildet sind. Die freien Räume zwischen den Erhebungen 3a' bilden Aussparungen 4a'.
  • Die Erhebungen 3' auf der Chipunterseite 6' des oberen Chips 1' befinden sich oberhalb der Aussparungen 4a' auf der Chipoberseite 6a des unteren Chips 2' und umgekehrt, die Aussparungen 4' auf der Unterseite 6' des oberen Chips 1' befinden sich oberhalb der Erhebungen 3a' auf der Oberseite 6a' des unteren Chips 2', wobei jeder Erhebung 3' auf der Chipunterseite 6' des oberen Chips 1' eine in etwa gleich große Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt und umgekehrt, jeder Aussparung 4' auf der Chipunterseite 6' des oberen Chips 1' eine Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt, sodass eine passgenaue Zusammenfügung der beiden Chips 1', 2' ermöglicht wird.
  • 4 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips 1', 2' gemäß einer weiteren Ausführungsform der Erfindung. Der obere Chip 1' und der untere Chip 2' weisen je eine Chipoberseite 5', 5a' und je eine Chipunterseite 6', 6a' auf. Auf der Chipunterseite 6' des oberen Chips 1' sind Erhebungen 3' in Form von Polymerschichten vorgesehen. Der obere Chip 1' weist außerdem Aussparungen 4' auf, die durch polymerfreie Räume auf der Chipunterseite 6' gebildet sind.
  • Der untere Chip 2' weist Erhebungen 3a' auf der Chipoberseite 6a' auf, wobei die Erhebungen 3a' als Kupfer-Blöcke ausgebildet sind. Die freien Räume zwischen den Erhebungen 3a' bilden Aussparungen 4a' die mit einer Klebeschicht 7 versehen sind.
  • Die Erhebungen 3' auf der Chipunterseite 6' des oberen Chips 1' befinden sich oberhalb der Aussparungen 4a' auf der Chipoberseite 6a des unteren Chips 2' und umgekehrt befinden sich die Aussparungen 4' auf der Unterseite 6' des oberen Chips 1' oberhalb der Erhebungen 3a' auf der Oberseite 6a' des unteren Chips 2', wobei jeder Erhebung 3' auf der Chipunterseite 6' des oberen Chips 1' eine in etwa gleich große mit der Klebeschicht 7 versehene Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt und umgekehrt jeder Aussparung 4' auf der Chipunterseite 6' des oberen Chips 1' eine Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt, wobei die Erhebungen 3', 3a', die Aussparungen 4', 4a' und die Klebeschicht 7 so ausgelegt und dimensioniert sind, dass eine passgenaue Zusammenfügung der beiden Chips 1', 2' ermöglicht wird.
  • 5 zeigt einen schematischen Querschnitt durch zwei zur Stapelung vorgesehenen Chips 1', 2' gemäß einer weiteren Ausführungsform der Erfindung. Der obere Chip 1' und der untere Chip 2' weisen je eine Chipoberseite 5', 5a' und je eine Chipunterseite 6', 6a' auf. Auf der Chipunterseite 6' des oberen Chips 1' sind Erhebungen 3' in Form von Kupfer-Blöcken vorgesehen. Die freien Räume zwischen den Erhebungen 3' bilden Aussparungen 4' die mit einer Klebeschicht 7' versehen sind.
  • Der untere Chip 2' weist Erhebungen 3a' auf der Chipoberseite 6a' auf, die in Form von Polymerschichten ausgebildet sind. Die freien Räume zwischen den Erhebungen 3a' bilden Aussparungen 4a'.
  • Die Erhebungen 3' auf der Chipunterseite 6' des oberen Chips 1' befinden sich oberhalb der Aussparungen 4a' auf der Chipoberseite 6a des unteren Chips 2' und umgekehrt befinden sich die Aussparungen 4' auf der Unterseite 6' des oberen Chips 1' oberhalb der Erhebungen 3a' auf der Oberseite 6a' des unteren Chips 2', wobei jeder Erhebung 3' auf der Chipunterseite 6' des oberen Chips 1' eine in etwa gleich große Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt und umgekehrt jeder Aussparung 4' auf der Chipunterseite 6' des oberen Chips 1' eine mit der Klebeschicht 7' versehene Aussparung 4a' auf der Chipoberseite 5a' des unteren Chips 2' gegenüberliegt, wobei die Erhebungen 3', 3a', die Aussparungen 4', 4a' und wobei die Klebeschicht 7' so ausgelegt und dimensioniert sind, dass eine passgenaue Zusammenfügung der beiden Chips 1', 2' ermöglicht wird.
    • 1
    Erster Chip
    1'
    Erster Chip
    2
    Zweiter Chip
    2'
    Zweiter Chip
    3
    Erhebung
    3a
    Erhebung
    3'
    Erhebung
    3a'
    Erhebung
    4
    Aussparung
    4a
    Aussparung
    4'
    Aussparung
    4a'
    Aussparung
    5
    Chipoberseite
    5a
    Chipoberseite
    5'
    Chipoberseite
    5a'
    Chipoberseite
    6
    Chipunterseite
    6a
    Chipunterseite
    6'
    Chipunterseite
    6a'
    Chipunterseite
    7
    Klebeschicht
    7a
    Klebeschicht

Claims (16)

  1. Halbleiterchipstapel mit einem ersten Chip (1, 1') und mit einem zweiten Chip (2, 2'), die je eine Chipoberseite (5, 5a, 5', 5a') und je eine Chipunterseite (6, 6', 6a, 6a') aufweisen, wobei der erste Chip (1, 1') auf seiner Unterseite (6, 6') zumindest eine Erhebung (3, 3') und zumindest eine Aussparung (4, 4') aufweist und wobei der zweite Chip (2, 2') auf seiner Chipoberseite (5a, 5a') zumindest eine Erhebung (3a, 3a') und zumindest eine Aussparung (4a, 4a') aufweist, dadurch gekennzeichnet, dass die Chips (1, 1', 2, 2') derart gestapelt sind, dass die Erhebungen (3, 3a, 3', 3a') in die Aussparungen (4, 4a, 4', 4a') greifen.
  2. Halbleiterchipstapel nach Anspruch 1, dadurch gekennzeichnet, dass zumindest eine Erhebung (3, 3a, 3', 3a') in Form einer Polymerschicht ausgebildet ist.
  3. Halbleiterchipstapel nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zumindest eine Erhebung (3, 3a, 3', 3a') Metall aufweist.
  4. Halbleiterchipstapel nach Anspruch 1, dadurch gekennzeichnet, dass die zumindest eine Erhebung (3, 3a, 3', 3a') auf der Chipunterseite (6, 6') des ersten Chips (1, 1') als eine Polymerschicht ausgebildet ist und die zumindest eine Erhebung (3a, 3a') auf der Chipoberseite (5a, 5a') des zweiten Chips (2, 2') ein Metall aufweist.
  5. Halbleiterchipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest eine Aussparung (4, 4a, 4', 4a') eine Klebeschicht aufweist.
  6. Halbleiterchipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass beim Zusammenfügen der Chips die zumindest eine Erhebung (3, 3a, 3', 3a') die zumindest eine Aussparung (4, 4', 4a, 4a') im Wesentlichen vollständig ausfüllt.
  7. Halbleiterchipstapel nach Anspruch 6, dadurch gekennzeichnet, dass beim Zusammenfügen der Chips (1, 1', 2, 2') zumindest ein Hohlraum zwischen den Chips (1, 1') und (2, 2') entsteht, wobei der zumindest ein Hohlraum 5 Vol.-% des ursprünglichen Volumens der zumindest einer Aussparung (4, 4a, 4', 4a') nicht übersteigt.
  8. Halbleiterchipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Chips (1, 1', 2, 2') je eine Chipvorderseite mit zumindest einer integrierten Schaltung und je eine Chiprückseite aufweisen.
  9. Halbleiterchipstapel nach Anspruch 8, dadurch gekennzeichnet, dass die zumindest eine Aussparung (4, 4', 4a, 4a') des ersten Chips (1, 1') mindestens einen elektrischen Kontakt aufweist, der mit einer zumindest elektrisch leitenden Erhebung (3, 3', 3a, 3a') des zweiten Chips (2, 2') in Verbindung steht, sodass eine elektrische Verbindung zwischen den elektrischen Schaltungen auf den Chips (1, 1', 2, 2') entsteht.
  10. Halbleiterchipstapel nach Anspruch 9 oder 8, dadurch gekennzeichnet, dass die einander zugewandten Seiten der Chips (1, 1', 2, 2') die Chipvorderseiten sind.
  11. Halbleiterchipstapel nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Chip (1, 1', 2, 2') zumindest einen Durchgangskontakt zur elektrischen Kontaktierung der Chipvorderseite mit der Chiprückseite aufweist.
  12. Verfahren zur Stapelung von Chips, das folgende Schritte aufweist – Bereitstellung eines ersten Chips (1, 1') mit einer Chipoberseite (5, 5') und mit einer Chipunterseite (6, 6'), der auf der Chipunterseite (6, 6') zumindest eine Erhebung (3, 3') und zumindest eine Aussparung (4, 4') aufweist, – Bereitstellung eines zweiten Chips (2, 2') mit einer Chipoberseite (5a, 5a') und mit einer Chipunterseite (6a, 6a'), der auf der Chipoberseite (5a, 5a') zumindest eine Erhebung (3a, 3a') und zumindest eine Aussparung (4a, 4a') aufweist, – Ausrichtung der Chips (1, 1') und (2, 2') derart, dass die zumindest eine Erhebung (3, 3') auf der dem zweiten Chip (2, 2') zugewandten Chipunterseite (6, 6') des ersten Chips (1, 1') oberhalb der zumindest einer Aussparung (4a, 4a') auf der dem ersten Chip (1, 1') zugewandten Chipoberseite (5a, 5a') des zweiten Chips (2, 2') positioniert ist und die zumindest eine Aussparung (4, 4') auf der dem zweiten Chip (2, 2') zugewandten Chipunterseite des ersten Chips (1, 1') oberhalb der zumindest einer Erhebung (4a, 4a') auf der dem ersten Chip (1, 1') zugewandten Chipoberseite (5a, 5a') des zweiten Chips (2, 2') positioniert ist, – Zusammenfügung der Chips (1, 1') und (2, 2') zu einem Halbleiterchipstapel, sodass die Erhebungen (3, 3a, 3', 3a') in die Aussparungen (4, 4a, 4', 4a') greifen.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Chips (1, 1', 2, 2') sich vor der Zusammenfügung in je einem Wafer befinden, sodass sie zu einem Waferstapel zusammengefügt werden, aus dem in einem anschließenden Vereinzelungsschritt der Chipstapel herausgetrennt wird.
  14. Verfahren nach Anspruch 12 oder 13 zur Herstellung eines Halbleiterchipstapels nach einem der Ansprüche 1 bis 11.
  15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass vor der Zusammenfügung der Chips (1, 1', 2, 2') zumindest ein Oberseitenabschnitt zumindest einer Erhebung (3, 3', 3a, 3a') geneigt bezüglich der Chipunterseiten (6, 6', 6a, 6a') und Chipoberseiten (5, 5a, 5', 5a') ist.
  16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass vor der Zusammenfügung der Chips (1, 1', 2, 2') zumindest eine Erhebung (3, 3', 3a, 3a') einen keilförmigen Querschnitt aufweist.
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