DE102006014009A1

DE102006014009A1 - Leistungsbegrenzungsschaltung und -verfahren

Info

Publication number: DE102006014009A1
Application number: DE200610014009
Authority: DE
Inventors: Shuhei Horikoshi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-03-25
Filing date: 2006-03-27
Publication date: 2006-10-05
Anticipated expiration: 2026-03-28
Also published as: CN100559721C; JP2006270874A; DE102006014009B4; CN1838545A; US7471938B2; US20060227906A1

Abstract

Durch die vorliegende Erfindung wird eine Leistungsbegrenzungsschaltung und ein Leistungsbegrenzungsverfahren bereitgestellt. Eine Leistungsbegrenzungsschaltung weist auf: eine Auswahleinrichtung, die ein Basisbandsignal empfängt und das Basisbandsignal oder ein Rückkopplungssignal auswählt und das ausgewählte Signal ausgibt, eine Quadrat-Begrenzungsschaltung, die das ausgewählte Signal empfängt, eine Amplitude des ausgewählten Signals begrenzt und ein amplitudenbegrenztes Signal ausgibt, eine Phasendrehungsschaltung, die das amplitudenbegrenzte Signal empfängt, eine Phase des amplitudenbegrenzten Signals dreht und ein phasengedrehtes Signal als Rückkopplungssignal an die Auswahleinrichtung ausgibt, eine Amplitudenskalierungsschaltung, die das phasengedrehte Signal empfängt, die Amplitude das phasengedrehte Signal einstellt, um eine Amplitudendifferenz zwischen dem phasengedrehten Signal und dem amplitudenbegrenzten Signal zu kompensieren, und ein amplitudenskaliertes Signal ausgibt, und eine Steuerschaltung zum Steuern der Auswahleinrichtung, der Quadrat-Begrenzungsschaltung, der Phasendrehungsschaltung und der Amplitudenskalierungsschaltung.

Description

Die vorliegende Patentanmeldung beansprucht die Priorität der japanischen Patentanmeldung Nr. 089595/2005, eingereicht am 25. März 2005 im Japanischen Patentamt, auf deren Offenbarung hierin in ihrer Gesamtheit Bezug genommen wird.

Die vorliegende Erfindung betrifft eine Leistungsbegrenzungs(Power Clipping)schaltung, die in einer Basisbandsignaleinheit einer Basisstation und ähnlichen Einrichtungen verwendet wird, die ein W-CDMA- [Breitband-Codemultiplex-Vielfachzugriff (Wideband-Code Division Multiple Access)] Funkkommunikationssystem verwenden. Im Fall von Funkkommunikationsgeräten, wie beispielsweise Mobiltelefonen, eines Funkkommunikationssystems ist es vorteilhaft, wenn ein in einer linearen digitalen Modulationsschaltung verwendeter Leistungsverstärker eine ausgezeichnete Linearität und eine hohe Effizienz bezüglich einer Amplitude eines übertragenen Signals aufweist. Die Verwendung eines Leistungsverstärkers mit einer ausgezeichneten Linearität für jedes übertragene Signal führt jedoch zu Problemen hinsichtlich einer entsprechenden Zunahme einer Schaltungsgröße, einer Kostenerhöhung, des Leistungsverbrauchs, usw. Aus diesem Grunde wird in diesem Bereich typischerweise der folgende Verstärkertyp verwendet. Zwar sind gegenwärtig verwendete Leistungsverstärker bis zu einem bestimmten Wert linear, jenseits dieses bestimmten Wertes können jedoch Nichtlinearitäten auftreten, so dass sie nichtlineare Signale ausgeben.

Im Fall eines Kommunikationsverfahrens, in dem mehrere Sendeträger gemultiplext werden, z.B. in einem CDMA- (Code Division Multiples Access) und OFDM- (Orthogonal Frequency Division Multiplex) Verfahren, weisen die gemultiplexten Signale eine hohe Spitzenleistung auf. Als Ergebnis einer Ver stärkung von Signalen mit einer großen Spitzenleistung unter Verwendung eines nichtlinearen Leistungsverstärkers treten nichtlineare Störungen oder Verzerrungen auf. Infolgedessen kann Außerbandstrahlung auftreten. Daher nimmt die Modulationsgenauigkeit aufgrund von Interchannel-Interferenz ab. Infolgedessen wird eine Fehlerratencharakteristik verschlechtert.

Hinsichtlich dieses Sachverhalts ist eine Begrenzungsschaltung zum Unterdrücken von Spitzenleistungen von phasengleichen oder Gleichtaktsignalen (I) bzw. Orthogonalsignalen (Q) in einer Basisbandsignaleinheit als Einrichtung zum Vermeiden des Auftretens nichtlinearer Ausgangssignale in einem Leistungsverstärker vorgeschlagen worden (vergl. JP-A-2004-032450 und JP-A-2004-349941). Typische Beispiele der Begrenzungsschaltung sind Quadrat- und Kreis-Begrenzungsschaltungen.

Ein Quadrat-Begrenzungsprozess kann durch eine sehr kleinformatige Schaltung ausgeführt werden. Im Quadrat-Begrenzungsprozess wird der Begrenzungsprozess jedoch auf ein I-Signal und ein Q-Signal getrennt angewendet. Aus diesem Grunde wird, wenn eines der beiden Signale einen Begrenzungspegel nicht überschreitet, der Begrenzungsprozess nur auf das andere Signal angewendet. Dadurch treten im I-Signal bzw. im Q-Signal Phasenfehler auf. Durch diese Phasenfehler wird die Modulationsgenauigkeit der jeweiligen modulierten Wellen und auch die Fehlerratencharakteristik verschlechtert.

Im Fall des Kreis-Begrenzungsprozesses wird dagegen der Begrenzungsprozess sowohl auf das I-Signal als auch auf das Q-Signal entlang ihrer jeweiligen Phasen angewendet. Aus diesem Grunde wird durch den Kreis-Begrenzungsprozess ein Vorteil dahingehend erhalten, dass der Phasenfehler, der beim Quadrat-Begrenzungsprozess ein Problem darstellt, im Kreis-Begrenzungsprozess nicht auftritt. Im Kreis-Begrenzungsprozess nimmt jedoch der Aufwand für die Rechenverarbeitung, die Datenleseverarbeitung und ähnliche Verarbeitun gen in Verbindung mit einer Erhöhung der Bitzahl des I- und des Q-Signals zu. Dadurch nehmen die Schaltungsgröße und der Leistungsverbrauch zu.

Außer dem Quadrat-Begrenzungsprozess und dem Kreis-Begrenzungsprozess ist auch ein Polygon-Begrenzungsprozess (Polygon-Clipping-Prozess) bekannt. 1 zeigt ein Blockdiagramm zum Darstellen einer Konfiguration einer herkömmlichen Hexadecagon-Begrenzungsschaltung. Die Hexadecagon-Begrenzungsschaltung besteht aus einer Quadrat-Begrenzungsschaltung 301, einer Phasendrehungsschaltung 302, einer Quadrat-Begrenzungsschaltung 303, einer Phasendrehungsschaltung 304, einer Quadrat-Begrenzungsschaltung 305, einer Phasendrehungsschaltung 306, einer Quadrat-Begrenzungsschaltung 307, einer Phasendrehungsschaltung 308 und einer Amplitudenskalierungsschaltung 309. Die Quadrat-Begrenzungsschaltung 301 wendet einen Quadrat-Begrenzungsprozess mit einem Begrenzungspegel RL auf die empfangenen I- und Q-Signale an. Die Phasendrehungsschaltung 302 dreht die Phasen des I- und des Q-Signals, auf die der Quadrat-Begrenzungsprozess durch die Quadrat-Begrenzungsschaltung 301 angewendet worden ist, jeweils um +π/4. Die Quadrat-Begrenzungsschaltung 303 wendet einen Quadrat-Begrenzungsprozess auf das I- und das Q-Signal, deren Phasen um +π/4 gedreht worden sind, mit einem Begrenzungspegel RL ×(2)^1/2 an. Die Phasendrehungsschaltung 304 dreht die Phase des I- und des Q-Signals, auf die der Quadrat-Begrenzungsprozess durch die Quadrat-Begrenzungsschaltung 303 angewendet worden ist, um –π/8. Die Quadrat-Begrenzungsschaltung 305 wendet einen Quadrat-Begrenzungsprozess auf das I- und das Q-Signal, deren Phasen um –π/8 gedreht worden sind, mit einem Begrenzungspegel RL × 2 × {2-(2)^1/2}^1/2 an. Die Phasendrehungsschaltung 306 dreht die Phase des I- und des Q-Signals, auf die der Quadrat-Begrenzungsprozess durch die Quadrat-Begrenzungsschaltung 305 angewendet worden ist, um –π/4. Die Quadrat-Begrenzungsschaltung 307 wendet einen Quadrat-Begrenzungsprozess auf das I- und das Q-Signal, deren Phasen um –π/4 gedreht worden sind, mit einem Begrenzungspegel RL × 2 × (2)^1/2 × {2 – (2)^1/2}^1/2 an. Die Phasendrehungsschaltung 308 dreht die Phase des I- und des Q-Signals, auf die der Quadrat-Begrenzungsprozess durch die Quadrat-Begrenzungsschaltung 307 angewendet worden ist, um +π/8. Die Amplitudenskalierungsschaltung 309 stellt die Amlituden des I- und des Q-Signals ein, deren Phasen um +π/8 gedreht worden sind, und gibt die erhaltenen Signale aus.

Wie vorstehend beschrieben wurde, besteht beim herkömmlichen Quadrat-Begrenzungsprozess ein Problem dahingehend, dass im I- und im Q-Signal jeweils ein Phasenfehl auftritt.

Im Kreis-Begrenzungsprozess besteht ein Problem dahingehend, dass die Schaltungsgröße und der Leistungsverbrauch zunehmen.

Im Fall des Polygon-Begrenzungsprozesses müssen mehrere Basisschaltungsmodule, die jeweils aus einer Quadrat-Begrenzungsschaltung und einer Phasendrehungsschaltung bestehen, in Serie geschaltet werden. Aus diesem Grunde besteht beim Polygon-Begrenzungsprozess ein Nachteil dahingehend, dass die Schaltungsgröße zunimmt. Insbesondere sind für einen Triacontakaidigon- und einen Hexacontakaitetragon-Begrenzungsprozess eine große Anzahl von Basisschaltungen erforderlich. Infolgedessen nimmt die Schaltungsgröße erheblich zu.

Es ist Aufgabe der vorliegenden Erfindung, die vorstehend erwähnten Probleme zu lösen und eine Leistungsbegrenzungsschaltung bereitzustellen, gemäß der das Auftreten von Phasenfehlern vermieden werden kann, die beim Quadrat-Begrenzungsprozess ein Problem darstellen, und gleichzeitig die Schaltungsgröße vermindert werden kann. Diese Aufgabe wird durch die Merkmale der Patentansprüche gelöst.

Erfindungsgemäß weist die Leistungsbegrenzungsschaltung eine erste Auswahlschaltung, eine Quadrat-Begrenzungsschaltung, eine Phasendrehungsschaltung, eine Amplitudenskalierungsschaltung und eine Steuerschaltung auf. Die Leistungsbegrenzungsschaltung ist dazu geeignet, die erste Auswahlschaltung zu veranlassen, Auswahloperationen auszuführen, die Quadrat-Begrenzungsschaltung zu veranlassen, einen Begrenzungsprozess auszuführen, die Phasendrehungsschaltung zu veranlassen, eine Phasendrehung auszuführen, und die Steuerschaltung zu veranlassen, die Begrenzungspegel und Steuersignale für jeden Zyklus der empfangenen Basisbandsignale N/4-mal zu schalten. Dadurch kann ein Polygon-Begrenzungsprozess mit einer kleineren Schaltungsgröße als bei einer herkömmlichen Schaltung realisiert werden. Aus diesem Grunde kann unter Verwendung der erfindungsgemäßen Leistungsbegrenzungsschaltung beispielsweise eine Störung oder Verzerrung der Ausgangssignale mit einer relativ kleinen Schaltungsgröße unterdrückt werden. Eine derartige Verzerrung der Ausgangssignale tritt auf, wenn ein Spitzenleistungssignal, das durch ein CDMA-Signal verursacht wird, das durch Multiplexen mehrerer Kanäle erhalten wird, einem Leistungsverstärker in einer Sendevorrichtung zugeführt wird. Außerdem kann durch Realisieren des Polygon-Begrenzungsprozesses das Auftreten von Phasenfehlern vermieden werden, die bei einem Quadrat-Begrenzungsprozess ein Problem darstellen. Außerdem können erfindungsgemäß verschiedenartige Begrenzungsprozesse im Bereich von einem Quadrat-Begrenzungsprozess bis zu einem Quasi-Kreis-Begrenzungsprozess in Abhängigkeit von Verhältnissen und dem vorgesehenen Anwendungszweck leicht realisiert werden, ohne dass die Schaltungskonfiguration geändert werden muss, indem der Begrenzungspegel und das Steuersignal, die von der Steuerschaltung ausgegeben werden, sowie die Anzahl der Rückkopplungen, die für jeden Zyklus der empfangenen Basisbandsignale ausgeführt werden, geändert werden.

Erfindungsgemäß kann durch Bereitstellen einer Zeiteinstellungsschaltung, einer Vergleichsschaltung und einer zweiten Auswahlschaltung vermieden werden, dass der Polygon-Begrenzungsprozess bei einem niedrigeren Signalpegel, für den keine Leistungsregelung erforderlich ist, auf die empfangenen Basisbandsignale angewendet wird.

Die vorstehenden und andere Merkmale und Vorteile der vorliegenden Erfindung werden anhand der nachstehenden ausführlichen Beschreibung exemplarischer Ausführungsformen un ter Bezug auf die beigefügten Zeichnungen verdeutlicht; es zeigen:
1 ein Blockdiagramm zum Darstellen einer Konfiguration einer herkömmlichen Hexadecagon-Begrenzungsschaltung;
2 ein Blockdiagramm zum Darstellen einer exemplarischen Ausführungsform einer erfindungsgemäßen Leistungsbegrenzungsschaltung;
3 ein Blockdiagramm zum Darstellen einer Konfiguration einer Polygon-Begrenzungsschaltung in der exemplarischen Ausführungsform der erfindungsgemäßen Leistungsbegrenzungsschaltung;
4 ein Ablaufdiagramm zum Darstellen einer Verarbeitung der exemplarischen Ausführungsform der erfindungsgemäßen Leistungsbegrenzungsschaltung;
5 ein Zeitdiagramm zum Darstellen von Operationen der exemplarischen Ausführungsform der erfindungsgemäßen Leistungsbegrenzungsschaltung; und
6 ein Diagramm zum Darstellen eines durch die Polygon-Begrenzungsschaltung von 3 ausgeführten Polygon-Begrenzungsprozesses auf zweidimensionalen Koordinatenachsen.
In der erfindungsgemäßen Leistungsbegrenzungsschaltung werden ein I-Signal (gleichphasiges oder Gleichtaktsignal) und ein Q-Signal (Orthogonalsignal) von Basisbandsignalen einer Polygon-Begrenzungsschaltung zugeführt. Die Polygon-Begrenzungsschaltung besteht aus einer Quadrat-Begrenzungsschaltung, einer Phasendrehungsschaltung und einer Amplitudenskalierungsschaltung. In der Polygon-Begrenzungsschaltung werden das I- und das Q-Signal, die die empfangenen Signale darstellen, der Quadrat-Begrenzungsschaltung zugeführt und durch den Quadrat-Begrenzungsprozess verarbeitet. Das I- und das Q-Signal, für die die Quadrat-Begrenzungsschaltung den Quadrat-Begrenzungsprozess ausgeführt hat, werden der Phasendrehungsschaltung zugeführt. Das I- und das Q-Signal, deren Phasen gedreht worden sind, werden zurückgekoppelt und der Quadrat-Begrenzungsschaltung erneut zugeführt. Die Amplituden der zurückgekoppelten Signale sind aufgrund der Drehung ihrer Phasen jeweils größer als die ursprünglichen Amplituden. Aus diesem Grunde wird unter Berücksichtigung dieser Amplitudenzunahme eine Steuerung ausgeführt, um den durch die Rückkopplung erhaltenen Begrenzungspegel in der Quadrat-Begrenzungsschaltung extern zu korrigieren, Es wird eine Auswahleinrichtung verwendet, die auswählt, ob der Quadrat-Begrenzungsschaltung die empfangenen I- und Q-Signale oder die Rückkopplungssignale zugeführt werden sollen. Im Fall eines Hexadecagon-Begrenzungsprozesses werden die I- und Q-Signale, die durch den ersten Quadrat-Begrenzungsprozess erhalten werden, zurückgekoppelt, nachdem die Phasen der Signale um +π/4 gedreht worden sind. Hinsichtlich des zweiten Quadrat-Begrenzungsprozesse werden die I- und Q-Signale durch den Quadrat-Begrenzungsprozess in einer Quadrat-Begrenzungsschaltung mit einem Begrenzungspegel verarbeitet, der sich von demjenigen des ersten Quadrat-Begrenzungsprozesses unterscheidet, und anschließend werden die Phasen des I- und des Q-Signals um –π/8 gedreht. Die Phasen werden im dritten Quadrat-Begrenzungsprozess um –π/4 und im vierten Quadrat-Begrenzungsprozess um +π/8 gedreht. Auf diese Weise werden die ursprünglichen Phasen wiederhergestellt. Dadurch kann ein Hexadecagon-Begrenzungsprozess realisiert werden. Für einen Octagon-Begrenzungsprozess sind zwei Rückkopplungen erforderlich. Für einen Triacontakaidigon-Begrenzungsprozess sind 8 Rückkopplungen erforderlich. Daher sind für einen N-gon-Begrenzungsprozess (N = 2⁽ⁿ⁺²⁾: n = 0, 1, 2, ...) N/4 Rückkopplungen für jeden Zyklus der I- und Q-Signale erforderlich.
Aufgrund der durch die Rückkopplungsschaltung ausgeführten Phasendrehung sind die durch die Polygon-Begrenzungsschaltung erhaltenen Amplitudenwerte größer als die ursprünglichen Amplitudenwerte. Aus diesem Grunde werden die durch die Polygon-Begrenzungsschaltung erhaltenen Amplitudenwerte durch die Amplitudenskalierungsschaltung derart korrigiert, dass die Amplitudenwerte den ursprünglichen Amplitudenwerten gleichen. Die Signale, die durch die Amplitu denskalierungsschaltung eingestellt worden sind, werden Signale, die von der Polygon-Begrenzungsschaltung ausgegeben werden sollen.
Für eine in 1 dargestellte herkömmliche Hexadekagon-Begrenzungsschaltung sind vier Quadrat-Begrenzungsschaltungen und vier Phasendrehungsschaltungen erforderlich. Wenn die Triacontakaidigon-Begrenzungsschaltung und die Hexacontakaitetragon-Begrenzungsschaltung realisiert werden sollen, entsteht ein Problem dadurch, dass die Schaltungsgröße dieser Schaltungen weiter zunimmt. Durch die vorliegende Erfindung wird ein Vorteil dahingehend erhalten, dass nur eine Quadrat-Begrenzungsschaltung und eine Phasendrehungsschaltung ausreichen, um die Polygon-Begrenzungsschaltung zu realisieren.
Nachstehend wird eine exemplarische Ausführungsform der vorliegenden Erfindung unter Bezug auf die Zeichnungen beschrieben. 2 zeigt ein Blockdiagramm zum Darstellen einer Konfiguration der exemplarischen Ausführungsform der erfindungsgemäßen Leistungsbegrenzungsschaltung. Die exemplarische Ausführungsform der Leistungsbegrenzungsschaltung besteht aus einer Polygon-Begrenzungsschaltung 107, einer Begrenzungspegelsteuerungseinheit 102, einer Steuereinheit 103 für einen Koeffizienten A, einer Steuereinheit 104 für einen Koeffizienten B, einer ersten Rückwärtsdrehungssteuerungseinheit 105, einer zweiten Rückwärtsdrehungssteuerungseinheit 106, einer Zeiteinstellungseinheit 101, einer Absolutwertberechnungsschaltung 108, einer I/Q-Addierschaltung 109, einer Vergleichsschaltung 110, einer Auswahleinrichtung (SEL) 111, die als zweite Auswahlschaltung dient, und einer logischen Multiplikationsschaltung (nachstehend als "UND-Schaltung" bezeichnet) 112. Ein Controller 113 weist die Begrenzungspegelsteuerungseinheit 102, die Steuereinheit 103 für einen Koeffizienten A, die Steuereinheit 104 für einen Koeffizienten B, die erste Rückwärtsdrehungssteuerungseinheit 105 und die zweite Rückwärtsdrehungssteuerungseinheit 106 auf. Begrenzungspegel RL und RLx werden von der Begrenzungspegelsteuerungseinheit 102 des Controllers 113 ausgegeben.
Bei dieser exemplarischen Ausführungsform sind die empfangenen Signale I- und Q-Signale, die durch eine Basisbandsignalverarbeitung verarbeitet worden sind. Die durch eine Basisbandsignalverarbeitung verarbeiteten I- und Q-Signale werden der Polygon-Begrenzungsschaltung 107, der Zeiteinstellungsschaltung 101 und der Absolutwertberechnungsschaltung 108 zugeführt.
Steuersignale von der Begrenzungspegelsteuerungseinheit 102, der Steuereinheit 103 für einen Koeffizienten A, der Steuereinheit 104 für einen Koeffizienten B, der ersten Rückwärtsdrehungssteuerungseinheit 105 und der zweiten Rückwärtsdrehungssteuerungseinheit 106 werden in Verbindung mit Operationen dieser Schaltungen der Polygon-Begrenzungsschaltung 107 zugeführt. Die Steuersignale sind vom jeweiligen Polygontyp abhängig. Aus diesem Grunde werden Setzwerte dieser Steuersignale im Voraus in einen nicht dargestellten RAM-Speicher geschrieben. Dann werden die Setzwerte ausgelesen und der Polygon-Begrenzungsschaltung 107 zugeführt.
3 zeigt eine Konfiguration einer Polygon-Begrenzungsschaltung 107 dieser exemplarischen Ausführungsform. Die Polygon-Begrenzungsschaltung 107 weist Auswahleinrichtungen 201 und 202, die als erste Auswahlschaltungen dienen, eine Polygon-Begrenzungsschaltung 203, eine Phasendrehungsschaltung 204, D-Flipflop-Schaltungen (nachstehend als D-FF-Schaltungen bezeichnet) 205 und 207, eine Amplitudenskalierungsschaltung 206 und Amplitudenverminderungseinheiten 208 und 209 auf.
Die Phasendrehungsschaltung 204 besteht aus einem Multiplizierer 240, einem Multiplizierer 241, Amplitudenverminderungseinheiten 242 und 243, Invertiereinheiten 244 und 245, einem Addierer 246 und einem Addierer 247. Der Multiplizierer 240 multipliziert das von der Quadrat-Begrenzungsschaltung 203 ausgegebene I-Signal mit einem Koeffizienten A. Der Multiplizierer 241 multipliziert das von der Quadrat-Begrenzungsschaltung 203 ausgegebene Q-Signal mit einem Koeffizienten A. Die Amplitudenverminderungseinheiten 242 bzw. 243 vermindern die Amplituden der von den Addierern 240 und 241 ausgegebenen Signale jeweils im Verhältnis 1/256. Die Invertiereinheiten 244 und 245 invertieren die von den Amplitudenverminderungseinheiten 242 bzw. 243 ausgegebenen Signale oder nicht und geben die erhaltenen Signale aus. Der Addierer 246 addiert das von der Quadrat-Begrenzungsschaltung 203 ausgegebene I-Signal und das vom Invertierer 245 ausgegebene Signal. Der Addierer 247 addiert das von der Quadrat-Begrenzungsschaltung 203 ausgegebene Q-Signal und das vom Invertierer 244 ausgegebene Signal.
Die Amplitudenskalierungsschaltung 206 besteht aus Multiplizierern 260 und 261, die die von der D-FF-Schaltung 205 ausgegebenen I- und Q-Signale jeweils mit einem Koeffizienten B multiplizieren.
Die Auswahleinrichtungen 201 und 202 wählen zwischen den empfangenen I- und Q-Signalen und den von den D-FF-Schaltung in der vorangehenden Stufe zurückgekoppelten Signalen aus und geben die ausgewählten Signale aus. Die Auswahloperationen der Auswahleinrichtungen 201 und 202 werden synchron mit einem Steuersignal EN ausgeführt. Das Steuersignal hat den gleichen Zyklus wie die empfangenen I- und Q-Signale. Wenn das Steuersignal beispielsweise einen Pegel "H" aufweist, wählen die Auswahleinrichtungen 201 und 202 die I- und Q-Signale aus. Wenn das Steuersignal beispielsweise einen Pegel "L" aufweist, wählen die Auswahleinrichtungen 201 und 202 die von der D-FF-Schaltung 205 zurückgekoppelten Signale aus.
Die Quadrat-Begrenzungsschaltung 203 wendet einen Quadrat-Begrenzungsprozess auf die von den Auswahleinrichtungen 201 und 202 ausgegebenen I- und Q-Signale mit einem Begrenzungspegel RLx an. Weil die exemplarische Ausführungsform für den Fall eines Hexadecagon-Begrenzungsprozesses beschrieben worden ist, sind für jeden Zyklus der I- und Q-Signale vier Rückkopplungen von der D-FF-Schaltung 205 erforderlich. Daher gibt die Begrenzungspegelsteuereinheit 102 einen Begrenzungspegel RLx, der durch viermaliges Schalten der Begrenzungspegel erhalten wird, an die Quadrat-Begrenzungsschaltung 203 aus.
Ein durch den ersten Schaltvorgang erhaltener Begrenzungspegel wird durch RL und ein durch den zweiten Schaltvorgang erhaltener Begrenzungspegel durch RL × (2)^1/2 dargestellt. Ein durch den dritten Schaltvorgang erhaltener Begrenzungspegel wird durch RL × 2 × {2 – (2)^1/2}^1/2 und ein durch den vierten Schaltvorgang erhaltener Begrenzungspegel durch RL × 2 × (2)^1/2 × {2 – (2)^1/2}^1/2 dargestellt. Die Begrenzungspegel werden synchron mit einem nicht dargestellten Taktsignal CLK geschaltet. Das Taktsignal CLK ist mit dem Steuersignal EN synchronisiert und weist bezüglich den empfangenen I- und Q-Signalen die vierfache Frequenz auf. Im Fall eines N-gon-Begrenzungsprozesses kann die Frequenz des Taktsignals CLK auf das N/4-fache der Frequenz der I- und Q-Signale gesetzt werden.
Anschließend dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen der I- und Q-Signale, für die die Quadrat-Begrenzungsschaltung 203 den ersten Begrenzungsprozess ausgeführt hat, um +π/4. Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um +π/4 gedreht worden sind, synchron mit dem folgenden Taktsignal CLK und koppelt das I- und das Q-Signal an die Auswahleinrichtungen 201 bzw. 202 zurück.
Die Auswahleinrichtungen 201 bzw. 202 wählen die von der D-FF-Schaltung 205 zurückgekoppelten Signale aus und geben sie aus. Im Fall des durch die Quadrat-Begrenzungsschaltung 203 ausgeführten zweiten Quadrat-Begrenzungsprozesses wird, um Signale zu begrenzen, deren Amplituden aufgrund der Verarbeitung der Phasendrehungsschaltung 204 größer geworden sind als die ursprüngliche Amplitude der Signale, der Begrenzungspegel RLx auf den Begrenzungspegel RL2 geschaltet, der größer ist als der Begrenzungspegel RL1. Wie vorstehend beschrieben wurde, ist der zweite Begrenzungspegel RL2 in der Größenordnung von (2)^1/2-mal so groß wie der erste Begrenzungspegel RL1.
Die Phasendrehungsschaltung 204 dreht die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den zweiten Begrenzungsprozess ausgeführt hat, um –π/8. Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um –π/8 gedreht worden sind, synchron mit dem folgenden Taktsignal CLK und koppelt das I- und das Q-Signal zu den Auswahleinrichtungen 201 bzw. 202 zurück. Im durch die Quadrat-Begrenzungsschaltung 203 ausgeführten dritten Quadrat-Begrenzungsprozess wird der Begrenzungspegel RLx auf den Begrenzungspegel RL3 geschaltet.
Anschließend dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den dritten Begrenzungsprozess ausgeführt hat, um –π/4. Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um –π/4 gedreht worden sind, synchron mit dem folgenden Taktsignal CLK und koppelt das I- und das Q-Signal an die Auswahleinrichtungen 201 bzw. 202 zurück. Im durch die Quadrat-Begrenzungsschaltung 203 ausgeführten vierten Quadrat-Begrenzungsprozess wird der Begrenzungspegel RLx auf den Begrenzungspegel RL4 geschaltet.
Anschließend dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den vierten Begrenzungsprozess ausgeführt hat, um +π/8. Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um +π/8 gedreht worden sind, synchron mit dem folgenden Taktsignal CLK.
Auf diese Weise dreht die Phasendrehungsschaltung 204 die Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 Begrenzungsprozesse ausgeführt hat, nacheinander um +π/4, –π/8, –π/4 und +π/8. Aus diesem Grunde schaltet die Steuereinheit 103 für einen Koeffizienten A den Koeffizient A synchron mit dem Taktsignal CLK, schaltet die erste Rückwärtsdrehungssteuerungseinheit 105 die Steuersignale CTL1 synchron mit dem Taktsignal CLK und schaltet die zweiten Rückwärtsdrehungssteuerungseinheit 106 die Steuersignale CTL2 synchron mit dem Taktsignal CLK.
Im ersten Drehungsprozess hat der Koeffizient A den Wert 1,0 × 2⁸, das Steuersignal CTL1 den Wert null (normale Drehung) und das Steuersignal CTL2 den Wert eins (Rückwärtsdrehung). Im zweiten Drehungsprozess hat der Koeffizient A den Wert {(2)^1/2 – 1} × 2⁸, das Steuersignal CTL1 den Wert eins (Rückwärtsdrehung) und das Steuersignal CTL2 den Wert null (normale Drehung). Im dritten Drehungsprozess hat der Koeffizient A den Wert 1,0 × 2⁸, das Steuersignal CTL1 den Wert eins (Rückwärtsdrehung) und das Steuersignal CTL2 den Wert null (normale Drehung). Im vierten Drehungsprozess hat der Koeffizient A den Wert {(2)^1/2 – 1} × 2⁸, das Steuersignal CTL1 den Wert null (normale Drehung) und das Steuersignal CTL2 den Wert eins (Rückwärtsdrehung).
Die Invertiereinheit 244 in der Phasendrehungsschaltung 204 gibt ein Signal, das von der Amplitudenverminderungseinheit 242 empfangen worden ist, unverändert aus, wenn das Steuersignal CTL1 den Wert null hat. Wenn das Steuersignal CTL1 den Wert eins hat, invertiert die Invertiereinheit 244 das empfangene Signal und gibt das erhaltene Signal aus. Ähnlicherweise gibt die Invertiereinheit 245 ein Signal, das von der Amplitudenverminderungseinheit 243 empfangen worden ist, unverändert aus, wenn das Steuersignal CTL2 den Wert null hat. Wenn das Steuersignal CTL2 den Wert eins hat, invertiert die Invertiereinheit 245 das empfangene Signal und gibt das erhaltene Signal aus.
Die Phasen des I- und des Q-Signals, die durch den vierten Quadrat-Begrenzungsprozess und den Phasendrehungsprozess verarbeitet worden sind, werden wieder auf die jeweiligen Phasen der ursprünglichen Signale zurückgestellt. Die Amplitudenwerte der Signale werden jedoch größer. Aus diesem Grunde werden die erhaltenen Amplituden unter Verwendung der Amplitudenskalierungsschaltung 206 und der Amplitudenverminderungseinheiten 208 und 209 auf die ursprünglichen Amplituden zurückgestellt. Die Multiplizierer 260 und 261 der Amplitudenskalierungsschaltung 206 multiplizieren das I- und das Q-Signal, die von der D-FF-Schaltung 205 ausgegeben worden sind, jeweils mit dem Koeffizient B. Der von der Steuereinheit 104 für einen Koeffizienten B ausgegebene Koeffizient B hat den Wert {RL⁴/(RL1 × RL2 × RL3 × RL4)} × 2⁸. Die Amplitudenverminderungseinheiten 208 und 209 vermindern die Amplituden der von der Amplitudenskalierungsschaltung 206 ausgegebenen I- und Q-Signale im Verhältnis 1/256. Die D-FF-Schaltung 207 empfängt die von den Amplitudenverminderungseinheiten 208 und 209 ausgegebenen I- und Q-Signale synchron mit dem Steuersignal EN.
Die Absolutwertberechnungsschaltung 108 berechnet die jeweiligen Absolutwerte der I- und Q-Signale. Die I/Q-Addierschaltung 109 addiert den Absolutwert |I| des I-Signals und den Absolutwert |Q| des Q-Signals. Die Vergleichsschaltung 110 vergleicht ein von der I/Q-Addierschaltung 109 ausgegebenes Signal |I| + |Q| mit dem Begrenzungspegel RL bezüglich der Größe und gibt ein Vergleichsergebnis aus. Wenn das Vergleichsergebnis anzeigt, dass die Signalamplitude nicht größer ist als der Begrenzungspegel RL, wird durch die Auswahleinrichtung 111, die mit zwei Eingängen und einem Ausgang konfiguriert ist, ein von der Zeiteinstellungseinheit 101 ausgegebenes Signal ausgegeben. Wenn die Signalamplitude größer ist als der Begrenzungspegel RL, wird ein von der Polygon-Begrenzungsschaltung 107 ausgegebenes Signal ausgewählt. Die UND-Schaltung 112 berechnet die logische Multiplikation eines Befehlssignals CTL3 vom Controller 113 und eines Vergleichsergebnissignals von der Vergleichsschaltung 110, um zu ermöglichen, dass der Polygon-Begrenzungsprozess extern ein- und ausgeschaltet werden kann. Daher wird das Ergebnis der logischen Multiplikation als Steuersignal für die Auswahleinrichtung 111 verwendet.
Nachstehend wird die Arbeitsweise der exemplarischen Ausführungsform der erfindungsgemäßen Leistungsbegrenzungs-Schaltung beschrieben. 3 zeigt die Arbeitsweise der Leistungsbegrenzungsschaltung. Der Zyklus, der Schritte 404, 405, 406 und 407 aufweist, wird N/4-mal wiederholt, wenn die Polygon-Begrenzungsschaltung 107 als N-gon-Begrenzungsschaltung arbeitet.
Die Polygon-Begrenzungsschaltung 107 wählt zunächst das Basisbandsignal oder ein Rückkopplungssignal von der D-FF-Schaltung 205 aus (Schritt 404). Insbesondere wählt die Auswahleinrichtung 201 ein I-Signal oder ein Rückkopplungssignal aus, und die Auswahleinrichtung 202 wählt ein Q-Signal oder ein Rückkopplungssignal aus. Diese Auswahlverarbeitung wird basierend auf einem vom Controller 113 zugeführten Steuersignal EN ausgeführt. Die Verarbeitungen der Auswahleinrichtungen 201 und 202 sind synchronisiert.
In Schritt 404 prüft der Controller 113, ob dieser Zyklus der erste Zyklus der N/4 Zyklen ist (Schritt 401). Wenn der vorliegende Zyklus der erste Zyklus ist, wählen die Auswahleinrichtungen 201 und 202 das Basisbandsignal aus (Schritt 403). Bei anderen Zyklen wählen die Auswahleinrichtungen 201 und 202 ein Rückkopplungssignal von der Phasendrehungsschaltung 204 aus (Schritt 402).
Dann begrenzt die Quadrat-Begrenzungsschaltung 203 eine Amplitude des von den Auswahleinrichtungen 201 und 202 zugeführten Eingangssignals (Schritt 405). Der Grad der Begrenzung wird in Antwort auf den Grad einer Amplitudenänderung durch die nächste Drehungsverarbeitung bestimmt. Dieser Grad kann im Voraus berechnet und im Controller 113 gespeichert werden. Die Quadrat-Begrenzungsschaltung 203 überträgt das begrenzte Signal an die Phasendrehungsschaltung 204.
Die Phasendrehungsschaltung 204 dreht das von der Quadrat-Begrenzungsschaltung 203 empfangene Signal (Schritt 406). Das Maß der Phasendrehung kann auf der Zykluszahl basieren, wie nachstehend beschrieben wird. Die Phasendrehungsschaltung 204 gibt das gedrehte Signal an die D-FF-Schaltung 205 aus. Das phasengedrehte Signal wird wie in 3 dargestellt zu den Auswahleinrichtungen 201 und 202 zurückgekoppelt. Bis zum letzten Zyklus der N/4 Zyklen werden die Verarbeitungen der Schritte 404 bis 407 wiederholt. Wenn der Zyklus der Folge von Arbeitsschritten der letzte Zyklus (N/4-te Zyklus) ist, wird das phasengedrehte Signal von der D-FF-Schaltung 207 an die Auswahleinrichtung 111 ausgegeben (Schritt 408).
Nachstehend werden Verarbeitungen der exemplarischen Ausführungsform der Leistungsbegrenzungsschaltung beschrieben. 5 zeigt ein Zeitdiagramm zum Darstellen von Verarbeitungen der exemplarischen Ausführungsform der Leistungsbegrenzungsschaltung.
Zunächst werden die I- und Q-Signale, die durch die Basisbandsignalverarbeitung verarbeitet worden sind, der Polygon-Begrenzungsschaltung 107 zugeführt. Die Polygon-Begrenzungsschaltung 107 kann verschiedenartige Polygon-Begrenzungsprozesse unter Verwendung von Signalen von der Begrenzungspegelsteuerungseinheit 102, der Steuereinheit 103 für einen Koeffizienten A, der Steuereinheit 104 für einen Koeffizienten B, der ersten Rückwärtsdrehungssteuerungseinheit 105 und der zweiten Rückwärtsdrehungssteuerungseinheit 106 ausführen.
Die Anzahl der Schaltvorgänge eines Ausgangswertes von der Begrenzungspegelsteuerungseinheit 102, der Steuereinheit 103 für einen Koeffizienten A, der ersten Rückwärtsdrehungssteuerungseinheit 105 bzw. der zweiten Rückwärtsdrehungssteuerungseinheit 106 ist vom Type des Polygon-Begrenzungsprozesses abhängig. Im Fall eines Octagon-Begrenzungsprozesses wird jeder Ausgangswert für jeden Zyklus der I- und Q-Signale zweimal geschaltet. Im Fall eines Hexadecagon-Begrenzungsprozesses wird jeder Ausgangswert für jeden Zyklus der I- und Q-Signale viermal geschaltet. Im Fall eines Triacontakaidigon-Begrenzungsprozesses wird jeder Ausgangswert für jeden Zyklus der I- und Q-Signale achtmal geschaltet. Die Schaltprozesse für jeden Ausgangswert und der Leseprozess von der Polygon-Begrenzungsschaltung 107 müssen mit der Zeitsteuerung der Rückkopplung in der Polygon-Begrenzungsschaltung 107 synchronisiert sein. Aus diesem Grunde werden der Schalt- und der Leseprozess synchron mit dem Taktsignal CLK ausgeführt, wie in 5(b) dargestellt ist.
Nachstehend werden Verarbeitungen der Polygon-Begrenzungsschaltung 107 unter Bezug auf die 3 und 5 ausführlich beschrieben. Die in 5(c) dargestellten empfangenen I- und Q-Signale, die durch die Basisbandsignalverar beitung verarbeitet worden sind, werden den Auswahleinrichtungen 201 bzw. 202 in der Polygon-Begrenzungsschaltung 107 zugeführt. Die Auswahleinrichtungen 201 bzw. 202 wählen die (durch #1 in 5(c) bezeichneten) empfangenen I- und Q-Signale zu einem Zeitpunkt t1, zu dem das in 5(a) dargestellte Steuersignal EN den Pegel "H" aufweist, aus und geben sie aus.
Die Polygon-Begrenzungsschaltung 107 muss mit einem Zyklus betrieben werden, der kürzer ist als derjenige der empfangenen I- und Q-Signale. Dies ist der Fall, weil die Auswahleinrichtungen 201 und 202, wie nachstehend beschrieben wird, von der D-FF-Schaltung 205 zurückgekoppelte Signale auswählen, während der Begrenzungsprozess ausgeführt wird. Im Fall eines Hexadecagon-Begrenzungsprozesses muss die Polygon-Begrenzungsschaltung 107 mit einer Geschwindigkeit betrieben werden, die viermal so hoch ist wie diejenige der empfangenen I- und Q-Signale. Wie vorstehend beschrieben wurde, ist das Taktsignal auf eine Frequenz eingestellt worden, die viermal so hoch ist wie diejenige der empfangenen I- und Q-Signale.
Die Quadrat-Begrenzungsschaltung 203 wendet auf die von den Auswahleinrichtungen 201 bzw. 202 ausgegebenen I- und Q-Signale einen separaten Begrenzungsprozess mit dem Begrenzungspegel RLx an. Wie vorstehend beschrieben wurde, ändern sich die Typen der Begrenzungspegel RLx in Abhängigkeit von den Typen der Begrenzungsprozesse. Im Fall eines Hexadecagon-Begrenzungsprozesses werden von der Begrenzungspegelsteuerungseinheit 102 vier Typen von Begrenzungspegeln RLx ausgegeben. Ein in einer Zeitperiode von einem Zeitpunkt t1 bis zu einem Zeitpunkt t2 ausgegebener Begrenzungspegel ist RL1 = RL. Daher wendet die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess auf die von den Auswahleinrichtungen 201 bzw. 202 ausgegebenen I- und Q-Signale mit dem Begrenzungspegel RL1 an.
Anschließend dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess ausge führt hat. In der Zeitperiode vom Zeitpunkt t1 zum Zeitpunkt t2 hat ein von der Steuereinheit 103 für einen Koeffizienten A ausgegebener Koeffizient A den Wert 1,0 × 2⁸, ein von der ersten Rückwärtsdrehungssteuerungseinheit 105 ausgegebenes Steuersignal CTL1 den Wert null (normale Drehung) und ein von der zweiten Rückwärtsdrehungssteuerungseinheit 106 ausgegebenes Steuersignal CTL2 den Wert eins (Rückwärtsdrehung). Daher dreht die Phasendrehungsschaltung 204 die Phasen des I- und des Q-Signals jeweils um +π/4.
Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um +π/4 gedreht worden sind, synchron mit dem Taktsignal CLK zum folgenden Zeitpunkt t2 und koppelt das I-und das Q-Signal zu den Auswahleinrichtungen 201 bzw. 202 zurück. Die Auswahleinrichtungen 201 und 202 wählen die von der D-FF-Schaltung 205 zurückgekoppelten I- und Q-Signale zum Zeitpunkt t2, zu dem das Steuersignal EN den Pegel "L" aufweist, aus und geben sie aus.
Die jeweiligen Amplituden des I- und des Q-Signals, deren Phasen durch die Phasendrehungsschaltung 204 um +π/4 gedreht worden sind, und die von der D-FF-Schaltung 205 zurückgekoppelt worden sind, sind (2)^1/2-mal so groß wie diejenigen der ursprünglichen Signale, die zum Zeitpunkt t1 empfangen wurden. Aus diesem Grunde gibt die Begrenzungspegelsteuerungseinheit 102 innerhalb einer Zeitperiode vom Zeitpunkt t2 bis zum Zeitpunkt t3 einen Begrenzungspegel aus, der (2)^1/2-mal so groß ist wie der Begrenzungspegel RL1 = RL zum Zeitpunkt t1, oder RL2 = RL × (2)^1/2. Dadurch wendet die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess auf die von der D-FF-Schaltung 205 zurückgekoppelten I- und Q-Signale mit dem Begrenzungspegel RL2 an.
In der Zeitperiode vom Zeitpunkt t2 bis zum Zeitpunkt t3 hat ein von der Steuereinheit 103 für einen Koeffizienten A ausgegebener Koeffizient A den Wert {(2)^1/2 – 1} × 2⁸, ein von der ersten Rückwärtsdrehungssteuerungseinheit 105 ausgegebenes Steuersignal CTL1 den Wert eins (Rückwärtsdrehung) und ein von der zweiten Rückwärtsdrehungssteuerungseinheit 106 ausgegebenes Steuersignal CTL2 den Wert null (normale Dre hung). Daher dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess ausgeführt hat, um –π/8.
Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um –π/8 gedreht worden sind, synchron mit dem Taktsignal CLK zum folgenden Zeitpunkt t3. Die Auswahleinrichtungen 201 und 202 wählen die von der D-FF-Schaltung 205 zurückgekoppelten I- und das Q-Signale zum Zeitpunkt t3, zu dem das Steuersignal EN den Pegel "L" aufweist, aus und geben sie aus.
Die jeweiligen Amplituden des I- und des Q-Signals, deren Phasen durch die Phasendrehungsschaltung 204 um –π/8 gedreht worden sind, und die von der D-FF-Schaltung 205 zu rückgekoppelt worden sind, sind 2 × {2 – (2)^1/2}^1/2-mal so groß wie diejenigen der ursprünglichen Signale, die zum Zeitpunkt t1 empfangen wurden. Aus diesem Grunde gibt die Begrenzungspegelsteuerungseinheit 102 innerhalb einer Zeitperiode vom Zeitpunkt t3 bis zum Zeitpunkt t4 einen Begrenzungspegel aus, der 2 × {2 – (2)^1/2}^1/2-mal so groß ist wie der Begrenzungspegel RL1 = RL zum Zeitpunkt t1, oder RL3 = RL × 2 × {2 – (2)^1/2}^1/2. Dadurch wendet die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess auf die von der D-FF-Schaltung 205 zurückgekoppelten I- und Q-Signale mit dem Begrenzungspegel RL3 an.
In der Zeitperiode vom Zeitpunkt t3 bis zum Zeitpunkt t4 hat ein von der Steuereinheit 103 für einen Koeffizienten A ausgegebener Koeffizient A den Wert 1,0 × 2⁸, ein von der ersten Rückwärtsdrehungssteuerungseinheit 105 ausgegebenes Steuersignal CTL1 den Wert eins (Rückwärtsdrehung) und ein von der zweiten Rückwärtsdrehungssteuerungseinheit 106 ausgegebenes Steuersignal CTL2 den Wert null (normale Drehung). Daher dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess ausgeführt hat, um –π/4.
Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um –π/4 gedreht worden sind, synchron mit dem Taktsignal CLK zum folgenden Zeitpunkt t4. Die Auswahleinrichtungen 201 und 202 wählen die von der D-FF-Schaltung 205 zurückgekoppelten I- und das Q-Signale zum Zeitpunkt t4, zu dem das Steuersignal EN den Pegel "L" aufweist, aus und geben sie aus.
Die jeweiligen Amplituden des I- und des Q-Signals, deren Phasen durch die Phasendrehungsschaltung 204 um –π/4 gedreht worden sind, und die von der D-FF-Schaltung 205 zurückgekoppelt worden sind, sind 2 × (2)^1/2 × {2 –(2)^1/2}^1/2-mal so groß wie diejenigen der ursprünglichen Signale, die zum Zeitpunkt t1 empfangen wurden. Aus diesem Grunde gibt die Begrenzungspegelsteuerungseinheit 102 innerhalb einer Zeitperiode vom Zeitpunkt t4 bis zum Zeitpunkt t5 einen Begrenzungspegel aus, der 2 × (2)^1/2 × {2 – (2)^1/2}^1/2-mal so groß ist wie der Begrenzungspegel RL1 = RL zum Zeitpunkt t1, oder RL3 = RL × 2 × 2^1/2 × {2 – (2)^1/2}^1/2. Dadurch wendet die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess auf die von der D-FF-Schaltung 205 zurückgekoppelten I- und Q-Signale mit dem Begrenzungspegel RL4 an.
In der Zeitperiode vom Zeitpunkt t4 bis zum Zeitpunkt t5 hat ein von der Steuereinheit 103 für einen Koeffizienten A ausgegebener Koeffizient A den Wert {(2)^1/2 – 1} × 2⁸, ein von der ersten Rückwärtsdrehungssteuerungseinheit 105 ausgegebenes Steuersignal CTL1 den Wert null (normale Drehung) und ein von der zweiten Rückwärtsdrehungssteuerungseinheit 106 ausgegebenes Steuersignal CTL2 den Wert eins (Rückwärtsdrehung). Daher dreht die Phasendrehungsschaltung 204 die jeweiligen Phasen des I- und des Q-Signals, für die die Quadrat-Begrenzungsschaltung 203 den Begrenzungsprozess ausgeführt hat, um +π/8.
Die D-FF-Schaltung 205 empfängt das I- und das Q-Signal, deren Phasen um +π/8 gedreht worden sind, synchron mit dem Taktsignal CLK zum folgenden Zeitpunkt t5. Wie vorstehend beschrieben worden ist, werden aufgrund des Quadrat- Begrenzungsprozesses und des Phasendrehungsprozesses zum Zeitpunkt t4 die jeweiligen Phasen der I- und Q-Signale auf die entsprechenden Phasen der zum Zeitpunkt t1 empfangenen ursprünglichen Signale zurückgestellt. Aufgrund der Verarbeitung der Phasendrehungsschaltung 204 sind die Werte der jeweiligen Amplituden der I- und Q-Signale jedoch erhöht. Aus diesem Grunde werden die jeweiligen Amplituden der I- und Q-Signale durch die Amplitudenskalierungsschaltung 206 und die Amplitudenverminderungseinheiten 208 und 209 eingestellt, um die durch die Phasendrehung verursachte Erhöhung der Signalamplituden zu kompensieren. Die D-FF-Schaltung 207 empfängt die durch die Amplitudenverminderungseinheiten 208 und 209 ausgegebenen I- und Q-Signale synchron mit dem Steuersignal EN zum Zeitpunkt t5. Dadurch werden die ausgegebenen I- und Q-Signale (#1 in 5(d)) wie in 5(d) dargestellt von der D-FF-Schaltung 207 ausgegeben.
Der Zeitpunkt t5 ist ein Zeitpunkt, zu dem die nächsten I- und Q-Signale (#2 in 5(d)) empfangen werden. Die Auswahleinrichtungen 201 und 202 wählen die empfangenen I- und Q-Signale in Antwort auf das Steuersignal EN zum Zeitpunkt t5 auf die gleiche Weise wie zum Zeitpunkt t1 aus. Daher werden ab dem Zeitpunkt t5 die gleichen Verarbeitungen wie ab dem Zeitpunkt t1 wiederholt.
6 zeigt ein Diagramm zum Darstellen eines durch die Polygon-Begrenzungsschaltung 107 gemäß der exemplarischen Ausführungsform ausgeführten Polygon-Begrenzungsprozesses. In 6 bezeichnet Bezugszeichen α einen Bereich, in dem Amplitudenwerte der I- und Q-Signale ohne Phasenverschiebung liegen. Bezugszeichen β bezeichnet einen Bereich, in dem Amplitudenwerte der I- und Q-Signale, die durch den Begrenzungsprozess verarbeitet worden sind, nach einer Phasendrehung der I- und Q-Signale um +π/4 liegen. Bezugszeichen γ bezeichnet einen Bereich, in dem Amplitudenwerte der I- und Q-Signale, die durch den Begrenzungsprozess verarbeitet worden sind, nach einer Phasendrehung der I- und Q-Signale um –π/8 liegen. Bezugszeichen δ bezeichnet einen Be reich, in dem Amplitudenwerte der I- und Q-Signale, die durch den Begrenzungsprozess verarbeitet worden sind, nach einer Phasendrehung der I- und Q-Signale um –π/4 liegen. Durch diese Verarbeitungen der Polygon-Begrenzungsschaltung 107 wird veranlasst, dass die I- und Q-Signale in ein Hexadecagon (Sechzehneck) verarbeitet werden, wie durch diagonale Linien dargestellt ist.
Andererseits werden die empfangenen I- und Q-Signale parallel zur Verarbeitung durch die Polygon-Begrenzungsschaltung 107 der Absolutwertberechnungsschaltung 108 zugeführt. Die Absolutwertberechnungsschaltung 108 berechnet die jeweiligen Absolutwerte der I- und Q-Signale. Die I/Q-Addierschaltung 109 addiert den Absolutwert |I| des I-Signals zum Absolutwert |Q| des Q-Signals und gibt das Additionsergebnis an die Vergleichsschaltung 110 aus.
Die Vergleichsschaltung 110 vergleicht das von der I/Q-Addierschaltung 109 ausgegebene Signal |I| + |Q| mit dem Begrenzungspegel RL hinsichtlich der Größe und gibt das Vergleichsergebnis aus. Die UND-Schaltung 112 erzeugt die logische Multiplikation des von der Vergleichsschaltung 110 ausgegebenen Vergleichsergebnissignals und eines Befehlssignals CTL3 vom Controller, das anzeigt, ob der Begrenzungsprozess ausgeführt wird oder nicht, und gibt ein Ergebnis der logischen Multiplikation aus. In Antwort auf ein von der UND-Schaltung 112 ausgegebenes Signal wählt die Auswahleinrichtung 111 zwischen den von der Polygon-Begrenzungsschaltung 107 ausgegebenen I- und Q-Signalen und den von der Zeiteinstellungseinheit 101 ausgegebenen I- und Q-Signalen.
Die Zeiteinstellungseinheit 101 ist eine Schaltung, die als Puffer zum Handhaben einer Verzögerungszeit konfiguriert ist, die zwischen einem Eingangssignal und einem Ausgangssignal der Polygon-Begrenzungsschaltung 107 auftritt. Die Zeiteinstellungseinheit 101 ist eine Schaltung zum Verzögern der I- und Q-Signale, um zu veranlassen, dass ein Zeitpunkt, zu dem die I- und Q-Signale, die die Polygon-Begrenzungsschaltung 107 durchlaufen haben, der Auswahleinrichtung 111 zugeführt werden, und ein Zeitpunkt, zu dem die I- und Q- Signale, die die Zeiteinstellungseinheit 101 durchlaufen haben, der Auswahleinrichtung 111 zugeführt werden, miteinander übereinstimmen. Die UND-Schaltung 112 dient zum externen Ein- und Ausschalten des durch die Polygon-Begrenzungsschaltung 107 ausgeführten Begrenzungsprozesses.
Wenn beispielsweise das vom Controller 113 empfangene Befehlssignal CT3 den Wert null hat (ausgeschaltet), hat das von der UND-Schaltung 112 ausgegebene Signal ebenfalls den Wert null. In diesem Fall wählt die Auswahleinrichtung 111 die von der Zeiteinstellungseinheit 101 ausgegebenen I- und Q-Signale aus. Wenn dagegen das Befehlssignal CTL1 den Wert eins hat (eingeschaltet), und gleichzeitig das Vergleichsergebnissignal von der Vergleichsschaltung 110 ebenfalls den Wert eins hat (|I| + |Q| ist größer als der Begrenzungspegel RL), hat das von der UND-Schaltung 112 ausgegebene Signal den Wert eins. In diesem Fall wählt die Auswahleinrichtung 111 die von der Polygon-Begrenzungsschaltung 107 ausgegebenen I- und Q-Signale aus. Wenn das Befehlssignal CTL3 den Wert eins hat und gleichzeitig das Vergleichsergebnissignal von der Vergleichsschaltung 110 den Wert null hat (|I| + |Q| ist nicht größer als der Begrenzungspegel RL), hat das von der UND-Schaltung 112 ausgegebene Signal den Wert null. In diesem Fall wählt die Auswahleinrichtung 111 die von der Zeiteinstellungseinheit 101 ausgegebenen I- und Q-Signale aus.
Daher werden, wenn die jeweiligen Amplituden der I- und Q-Signale in einem durch ε bezeichneten Bereich liegen, das I- und das Q-Signal ausgewählt, die die Zeiteinstellungseinheit 101 durchlaufen haben und nicht durch den Begrenzungsprozess verarbeitet worden sind. Wenn die jeweiligen Amplituden der empfangenen I- und Q-Signale in einem Bereich außerhalb des durch ε bezeichneten Bereichs liegen, werden die I- und Q-Signale ausgewählt, die die Polygon-Begrenzungsschaltung 107 durchlaufen haben. Der Grund, warum basierend auf dem Begrenzungspegel RL bestimmt wird, ob der Begrenzungsprozess ausgeführt werden soll oder nicht, liegt darin, dass die Anwendung des Begrenzungsprozesses auf I- und Q-Signale, deren Pegel so niedrig sind, dass für diese Signale keine Leistungsregelung erforderlich ist, vermieden werden soll.
Wie vorstehend beschrieben wurde, weist die exemplarische Ausführungsform der Leistungsbegrenzungsschaltung die Polygon-Begrenzungsschaltung 107 sowie die Begrenzungspegelsteuerungsschaltung 102, die Steuereinheit 103 für einen Koeffizienten A, die Steuereinheit 104 für einen Koeffizienten B, die erste Rückwärtsdrehungssteuerungseinheit 105 und die zweite Rückwärtsdrehungssteuerungseinheit 106 auf, die die Polygon-Begrenzungsschaltung 107 steuern. Die Rückkopplung in der Polygon-Begrenzungsschaltung 107 und die Schaltoperation für die Begrenzungspegel und die Steuersignale durch die Steuereinheit werden für jeden Zyklus der I- und Q-Signale N/4-mal ausgeführt. Infolgedessen ist es ausreichend, wenn die Polygon-Begrenzungsschaltung 107 nur eine Quadrat-Begrenzungsschaltung und eine Phasendrehungsschaltung aufweist. Dadurch kann der Polygon-Begrenzungsprozess mit einer Schaltungsgröße realisiert werden, die kleiner ist als diejenige herkömmlicher Leistungsbegrenzungsschaltungen. Außerdem können in der exemplarischen Ausführungsform durch eine Änderung der Begrenzungspegel RLx, der Koeffizienten A und B und der Steuersignale CTL1 und CTL2 sowie eine Änderung der Anzahl der Rückkopplungen in Abhängigkeit von Bedingungen und vom vorgesehenen Anwendungszweck leicht verschiedenartige Begrenzungsprozesse im Bereich vom Quadrat-Begrenzungsprozess bis zu einem Quasi-Kreis-Begrenzungsprozess ohne Modifikation der Schaltungsgröße realisiert werden.
Die vorliegende Erfindung kann auf eine Basisbandsignaleinheit in einer Basistsation in einem W-CDMA-Funkkommunikationssystem angewendet werden.

Claims

Leistungsbegrenzungsschaltung mit: einer Auswahleinrichtung, die ein Basisbandsignal empfängt, das Basisbandsignal oder ein Rückkopplungssignal auswählt und das ausgewählte Signal ausgibt; einer Quadrat-Begrenzungsschaltung, die das ausgewählte Signal empfängt, eine Amplitude des ausgewählten Signals begrenzt und ein amplitudenbegrenztes Signal ausgibt; einer Phasendrehungsschaltung, die das amplitudenbegrenzte Signal empfängt, eine Phase des amplitudenbegrenzten Signals dreht und ein phasengedrehtes Signal als Rückkopplungssignal an die Auswahleinrichtung ausgibt; einer Amplitudenskalierungsschaltung, die das phasengedrehte Signal empfängt, das phasengedrehte Signal einstellt, um eine Amplitudendifferenz zwischen dem phasengedrehten Signal und dem amplitudenbegrenzten Signal zu kompensieren, und das amplitudenskalierte Signal ausgibt; und einer Steuerschaltung zum Steuern der Auswahleinrichtung, der Quadrat-Begrenzungsschaltung, der Phasendrehungsschaltung und der Amplitudenskalierungsschaltung.
Schaltung nach Anspruch 1, wobei die Auswahleinrichtung einmal von jeweils N/4 Malen (N = 2⁽ⁿ⁺²⁾: n = 0, 1, 2, ...) das Basisbandsignal und die anderen Male von jeweils N/4 Malen das Rückkopplungssignal auswählt.
Schaltung nach Anspruch 2, wobei die Auswahlverarbeitung der Auswahleinrichtung, die Begrenzungsverarbeitung der Quadrat-Begrenzungsschaltung, die Phasendrehverarbeitung der Phasendrehschaltung und die Einstellverarbeitung der Amplitudenskalierungsschaltung für ei ne Periode des Basisbandsignals N/4-mal ausgeführt werden.
Schaltung nach Anspruch 3, wobei die Auswahleinrichtung ferner aufweist: eine erste Auswahleinrichtung, die ein phasengleiches oder Gleichtaktsignal des Basisbandsignals empfängt; und eine zweite Auswahleinrichtung, die ein Orthogonalsignal des Basisbandsignals empfängt.
Schaltung nach Anspruch 2, 3 oder 4, wobei der Grad der Amplitudenbegrenzung des ausgewählten Signals in Antwort auf eine Amplitudenänderung während der Drehverarbeitung in der Phasendrehungsschaltung bestimmt wird.
Schaltung nach Anspruch 1, 2, 3, 4 oder 5, ferner mit: einer Zeiteinstellungsschaltung, die das Basisbandsignal empfängt, eine Zeitverzögerung des Basisbandsignals einstellt und das zeitverzögerte Basisbandsignal ausgibt; einer Vergleichsschaltung, die das Basisbandsignal empfängt, das Basisbandsignal mit einem vorgegebenen Schwellenwert vergleicht und das Vergleichsergebnis ausgibt; und einer dritten Auswahlschaltung, die das zeitverzögerte Basisbandsignal und das amplitudenskalierte Signal empfängt und basierend auf dem Vergleichsergebnis das zeitverzögerte Basisbandsignal oder das amplitudenskalierte Signal ausgibt.
Schaltung nach einem der Ansprüche 1 bis 6, wobei die Leistungsbegrenzungsschaltung eine Hexadecagon-Begrenzungsschaltung ist.
Schaltung nach einem der Ansprüche 1 bis 7, wobei die Leistungsbegrenzungsschaltung eine Triacontakaidigon-Begrenzungsschaltung ist.
Leistungsbegrenzungsverfahren mit den Schritten: Auswählen eines Basisbandsignals oder eines Rückkopplungssignals; Begrenzen einer Amplitude des ausgewählten Signals; Drehen einer Phase des begrenzten Signals; und Einstellen des phasengedrehten Signals zum Kompensieren einer Amplitudendifferenz zwischen dem phasengedrehten Signal und dem begrenzten Signal; wobei der Auswahlschritt, der Begrenzungsschritt und der Drehungsschritt mehr als einmal ausgeführt werden.
Verfahren nach Anspruch 9, wobei im Auswahlschritt einmal von jeweils N/4 Malen (N = 2⁽ⁿ⁺²⁾: n = 0, 1, 2, ...) das Basisbandsignal und die anderen Male von jeweils N/4 Malen das Rückkopplungssignal ausgewählt wird.
Verfahren nach Anspruch 10, wobei die Auswahlverarbeitung, die Begrenzungsverarbeitung, die Phasendrehverarbeitung und die Einstellverarbeitung für eine Periode des Basisbandsignals N/4-mal ausgeführt werden.
Verfahren nach Anspruch 10 oder 11, wobei der Grad der Amplitudenbegrenzung des ausgewählten Signals in Antwort auf eine Amplitudenänderung während des Drehschritts bestimmt wird.
Verfahren nach einem der Ansprüche 9 bis 12, ferner mit den Schritten: Verzögern des Basisbandsignals; Vergleichen des Basisbandsignals mit einem vorgegebenen Schwellenwert; und Auswählen des eingestellten Signals oder des verzögerten Signals basierend auf dem Vergleichsergebnis.
Verfahren nach einem der Ansprüche 9 bis 13, wobei das Basisbandsignal ein hexadecagon-begrenztes Signal ist.
Verfahren nach einem der Ansprüche 9 bis 14, wobei das Basisbandsignal ein triacontakaidigon-begrenztes Signal ist.