DE102008021415B4

DE102008021415B4 - Selbstanpassender nachführender Analog/Digital-Wandler und HF-Sender

Info

Publication number: DE102008021415B4
Application number: DE102008021415.9A
Authority: DE
Inventors: Michael Feltgen; Giuseppe Li Puma; Christian VEITH
Original assignee: Intel Mobile Communications GmbH
Current assignee: Intel Deutschland GmbH
Priority date: 2007-05-02
Filing date: 2008-04-29
Publication date: 2015-02-05
Anticipated expiration: 2028-04-30
Also published as: US20080272951A1; DE102008021415A1; US7492295B2

Abstract

Nachführender Analog/Digital-Wandler (1), der folgende Merkmale aufweist: einen Durchflusspfad mit einem Komparator (30) und einem mit demselben gekoppelten digitalen Integrator (10), der dazu konfiguriert ist, ansprechend auf das Ausgangssignal des Komparators (30) ein erstes Datenwort zu liefern; einen Rückkopplungspfad, der einen Digital/Analog-Wandler (60) aufweist, der einen mit einem ersten Eingang des Komparators (30) gekoppelten Ausgang aufweist; einen Spannungsteiler (40), der ein Teilerverhältnis aufweist, das ansprechend auf ein erstes Auswahlsignal wählbar ist, wobei der Spannungsteiler (40) in Verarbeitungsrichtung davorliegend mit einem zweiten Eingang des Komparators (30) gekoppelt ist; eine Skalierungsvorrichtung (70), die mit einem Ausgang des digitalen Integrators (10) verbunden ist und dazu konfiguriert ist, dem Rückkopplungspfad ein zweites Datenwort zu liefern, wobei das zweite Datenwort ansprechend auf ein Skalierungsverhältnis, das durch ein zweites Auswahlsignal ausgewählt ist, von dem ersten Datenwort abgeleitet ist; und eine Steuerschaltung (50), die dazu konfiguriert ist, das erste und das zweite Auswahlsignal ansprechend auf das erste Datenwort oder das zweite Datenwort bereitzustellen.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf einen selbstanpassenden nachführenden Analog/Digital-Wandler und auf einen Sender, der eine Leistungsregelschleife mit einem derartigen Wandler umfasst.
HINTERGRUND
Analog/Digital-Wandler gewannen in den letzten Jahren auf Grund der Vielzahl unterschiedlicher Anwendungen, bei denen sie eingesetzt werden, an Bedeutung. Ein Analog/Digital-Wandler wandelt ein analoges Eingangssignal in einen digitalen Wert um, wobei der digitale Wert eine spezifische Auflösung aufweist. Auf der Basis der Anwendung können der Dynamikbereich des Analog/Digital-Wandlers sowie die erforderliche Auflösung variieren.
US 4584558 A beschreibt einen Digital-Analog-Wandler (2) mit einem digitalen Integrator (1) der dem Digital-Analog-Wandler (2) nachgeschaltet ist. Ein Subtrahierglied (5) bildet aus dem Ausgangssignal eines Eingangsverstärkers (3) und demjenigen des Digital-Analog-Wandlers (2) ein Differenzsignal, aufgrund dessen eine Nachführschaltung (6) Nachführsignale für den Integrator (1) erzeugt. Zur Vergrößerung der Dynamik enthält der Eingangsverstärker (3) vier Skalierungsverstärker (7a, b, c, d), von denen jeweils einer durch einen Wahlschalter (8) mit dem Ausgang des Eingangsverstärkers (3) verbunden ist. Die Skalierungsfaktoren des zweiten Skalierungsverstärkers (7b), des dritten Skalierungsverstärkers (7c) und des vierten Skalierungsverstärkers (7d) betragen 1/4, 1/16 bzw. 1/64 von demjenigen des ersten Skalierungsverstärkers (7a).
US 5568143 A beschreibt ein Analog-Digital-Wandlungssystem mit einer Integratorstufe. Das System umfasst einen Analog-Digital-Wandler, einen Mikroprozessor und eine Schnittstellenschaltung zum Bereitstellen einer Kommunikation zwischen dem Mikroprozessor und einem Host-Computer.
US 7176819 B1 beschreibt einen Analog-Digital-Wandler. Ein Delta-Sigma-Wandler hat grobe und feine Analog-Digital-Wandler. Ein integriertes Fehlersignal wird dem groben Analog-Digital-Wandler zugeführt, dessen Ausgang an einen Digital-Analog-Wandler gekoppelt ist. Die grobe Analog-Digital-Wandler liefert die höchstwertigen Bits des Ergebnisses.
Die Aufgabe der vorliegenden Erfindung besteht darin, nachführende Analog/Digital-Wandler und einen Sender mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch nachführende Analog/Digital-Wandler gemäß Anspruch 1 oder 13 und einen Sender gemäß Anspruch 21 gelöst.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein erstes Ausführungsbeispiel eines selbstanpassenden nachführenden Analog/Digital-Wandlers,
2 ein zweites Ausführungsbeispiel eines selbstanpassenden nachführenden Analog/Digital-Wandlers,
3 ein drittes Ausführungsbeispiel eines selbstanpassenden nachführenden Analog/Digital-Wandlers,
4 eine exemplarische Veranschaulichung eines Datenausgangs während eines zunehmenden Eingangssignals,
5 ein Ausführungsbeispiel einer Skalierungseinheit, die bei einem Ausführungsbeispiel eines selbstanpassenden nachführenden Analog/Digital-Wandlers verwendet wird,
6 ein Ausführungsbeispiel eines Komparators und eines mit demselben verbundenen Stufenkompensators,
7 ein generisches Sender- und Leistungsverstärker-Blockdiagramm für verschiedene HF-Signale,
8 ein Leistungsbereichsdiagramm von Signalen gemäß dem GSM- und dem EDGE-Mobilkommunikationsstandard,
9 ein erstes Ausführungsbeispiel eines HF-Senders mit einem selbstanpassenden nachführenden Analog/Digital-Wandler,
10 ein zweites Ausführungsbeispiel eines HF-Senders mit einem selbstanpassenden nachführenden Analog/Digital-Wandler, und
11 ein Ausführungsbeispiel eines Verfahrens zum Umwandeln eines analogen Signals in ein digitales Datenwort.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
In der folgenden Beschreibung werden weitere Aspekte und Ausführungsbeispiele der Erfindung offenbart. Außerdem wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Bestandteil des vorliegenden Dokuments bilden und die auf veranschaulichende Weise verschiedene Beispiele zeigen, bei denen die Erfindung praktiziert werden kann. Die Ausführungsbeispiele der Zeichnungen liefern eine Erörterung, um ein besseres Verständnis eines oder mehrerer Aspekte der vorliegenden Erfindung zu vermitteln. Die Offenbarung soll das Merkmal oder die Schlüsselelemente der Erfindung nicht auf ein spezifisches Ausführungsbeispiel beschränken. Vielmehr können die verschiedenen, in den Ausführungsbeispielen offenbarten Elemente, Aspekte und Merkmale von Fachleuten auf unterschiedliche Weise kombiniert werden, um einen oder mehrere Vorteile der vorliegenden Erfindung zu erzielen. Es versteht sich, dass andere Ausführungsbeispiele verwendet werden können und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der Erfindung abzuweichen. Die Elemente der Zeichnungen sind in Bezug aufeinander nicht unbedingt maßstabsgetreu. Zu Veranschaulichungszwecken können manche Elemente in den Zeichnungen eine kurze Beschreibung ihrer Funktionalität umfassen. Die vorliegende Beschreibung soll das spezifische Element nicht auf die genannte Funktionalität beschränken. Vielmehr beschreibt sie eine mögliche Funktion ungeachtet anderer Funktionen. Ferner werden manche Frequenzbereiche und Kommunikationsstandards spezifiziert. Die Bereiche sowie die Kommunikationsstandards sind nicht auf die hierin offenbarten Ausführungsbeispiele beschränkt. Auch andere Frequenz- und Leistungsbereiche oder Kommunikationsstandards können angewendet werden, um verschiedene Aspekte der vorliegenden Erfindung zu erzielen. Gleiche Bezugszeichen benennen entsprechende ähnliche Teile.
1 veranschaulicht ein Ausführungsbeispiel eines selbstanpassenden nachführenden Analog/Digital-Wandlers 1, der in der Lage ist, einen breiten dynamischen Leistungsbereich für Eingangssignale abzudecken. Der Analog/Digital-Wandler 1 weist einen Eingangssignalanschluss 4 auf, an dem ein analoges Eingangssignal Vdet(t) angelegt werden kann. Der Anschluss 4 ist mit einem steuerbaren Spannungsteiler 40 verbunden, der die Eingangsspannung des analogen Signals Vdet(t) durch ein Verhältnis teilt, das über ein Steuersignal an einem Anschluss 42 auswählbar ist.
Der Ausgang des Spannungsteilers 40 wird an einen Komparator 30 angelegt, der das geteilte Signal mit einem Referenzsignal vergleicht, das durch einen Digital/Analog-Wandler 60 in einem Rückkopplungspfad bereitgestellt wird. Der folgende Kompensatorblock 20 kann ein auswählbares Verhalten einer schrittweisen Nachführung aufweisen, wodurch verschiedene Schrittbreiten zum Kompensieren der Spannungsteilung des Teilers 40 ausgewählt werden. Beispielsweise wird die Schrittbreite, die durch den Kompensatorblock 20 ausgewählt wird, an den Spannungsdivisor des Teilers 40 angepasst. Bei der auswählbaren Schrittbreite des Blocks 20 kann der selbstanpassende Analog/Digital-Wandler 1 zwischen einem schnellen Nachführungsmodus für eine geringe Auflösung und einem sehr empfindlichen Nachführungsmodus für eine hohe Auflösung hin- und hergeschaltet werden.
Der Steuereingangsanschluss 25 des Schrittkompensatorblocks 20 ist mit einer Steuerschaltung 50 an einem Anschluss 53 gekoppelt. Der digitale Integrator 10 weist eine Addierschaltung 12 mit einem ersten Eingangsanschluss, der mit dem Ausgang des Blocks 20 verbunden ist, auf. Ein zweiter Eingangsanschluss v ist dahin gehend angepasst, ein durch einen Puffer 13 bereitgestelltes Datenwort zu empfangen. Der Puffer 13 weist ein oder eine Mehrzahl von Flip-Flops auf, von denen jedes einen Datenausgang Q, einen Dateneingang D und einen Referenztaktsignaleingang aufweist. An den Datenausgängen Q wird mit jedem Takt des Taktsignals f_clk an einem Anschluss 3 durch die Flip-Flops ein einzelnes Bit des Datenwortes geliefert. Der Dateneingang des Puffers 13 ist mit dem Datenausgang der Addierschaltung 12 verbunden.
Die Addierschaltung 12 stellt die Summe der digitalen Wörter an den Eingangsanschlüssen u bzw. v an dem Ausgangsanschluss 11 des digitalen Integrators bereit. Das Datenwort wird auch an den Dateneingang der Puffereinheit 13 angelegt.
Der Ausgangsanschluss 11 des digitalen Integrators 10 ist mit einem Ausgang 2 gekoppelt, um ein digitales Datenwort y(k) zu liefern. Das Datenwort weist eine Länge von N + W Bits auf, wobei N den ersten N wertigen und W den restlichen Bits des Datenwortes y(k) entspricht. Der Ausgangsanschluss 11 des digitalen Integrators 10 ist ferner mit einem auswählbaren Skalierer oder einer auswählbaren Skalierungseinheit 70 verbunden. Der Steuereingang 71 des Skalierers 70 ist mit einem Anschluss 53 einer Steuerschaltung 50 gekoppelt, die ansprechend auf die ersten N Bits von y(k) an einem Eingangsanschluss 52 ein Skalierungsauswahlsignal bereitstellt. Dieses Skalierungsauswahlsignal wird auch an den Schrittkompensatorblock 20 angelegt. Der Ausgangsanschluss 74 des Skalierers 70 ist mit dem Eingangsanschluss 52 der Steuerschaltung sowie mit einem Eingangsanschluss des Digital/Analog-Wandlers 60 verbunden.
Während des Betriebs des selbstanpassenden nachführenden Analog/Digital-Wandlers wird ein analoges Spannungssignal Vdet(t) an dem Anschluss 4 angelegt. Das analoge Spannungssignal wird durch den Spannungsteiler 40 geteilt und an einen ersten Eingang des Komparators 30 angelegt. Der Komparator 30 liefert ein Ergebnissignal, das der Differenz der an beide Eingangsanschlüsse angelegten Signale entspricht. Das Ergebnis wird in dem Schrittkompensationsblock 20 mit einem spezifischen Faktor multipliziert, der durch das Auswahlsignal der Steuerlogik 50 ermittelt wird. Wenn beispielsweise die Spannung durch den Teiler durch den Faktor zwei geteilt wird, multipliziert der Schrittkompensatorblock 20 das Ausgangsergebnis des Komparators 30 mit demselben Faktor, was zu einer Schrittbreite von zwei führt. Mit anderen Worten kann der bei dem Kompensator 20 verwendete Multiplikationsfaktor der Kehrwert des Teilungsfaktors des Teilers 40 sein. Während dies die Auflösung in dem digitalen Integrator verringern kann, wird die Gesamtgeschwindigkeit der Anordnung aufrechterhalten. Folglich wird die Schrittbreite Δ durch eine ordnungsgemäße Auswahl an dem Anschluss 25 des Blocks 20 gewählt und dazu verwendet, den Analog/Digital-Wandler 1 in einen Schnellnachführungsmodus oder einen Modus mit hoher Auflösung zu schalten.
Der Ausgang des digitalen Integrators 10 wird an einen Anschluss 72 des Skalierers 70 angelegt. Der Skalierer 70 skaliert das Datenwort neu und liefert ein Ausgangsdatenwort mit einer geringeren Bitlänge im Vergleich zu dem Eingangsdatenwort y(k). Wenn das an dem Anschluss 11 des digitalen Integrators 10 bereitgestellte Datenwort beispielsweise eine Bitlänge von n + w aufweist, verwendet der Skalierer 70 lediglich n Bits des Eingangsdatenwortes. Das skalierte Ausgangsdatenwort wird an eine Steuereinheit 50 und an den Digital/Analog-Wandler 60 angelegt.
Für langsame, variierende Eingangssignale ist der Wandler in der Lage, das analoge Eingangssignal Vdet(t) nachzuführen. Falls das analoge Eingangssignal sehr klein ist, wird das Spannungsteilerverhältnis D auf einen niedrigen Wert eingestellt, beispielsweise auf ein Teilerverhältnis 1. Demgemäß wird das analoge Signal Vdet(t) nicht geteilt, sondern direkt an den Eingangsanschluss des Komparators 30 angelegt. Das Ergebnis des Ausgangssignals des Komparators wird direkt an den Integrator 10 angelegt und in dem digitalen Integrator summiert. Sobald die analoge Eingangsspannung zunimmt und ein durch ein zunehmendes Datenwort y(k) angegebenes bestimmtes Niveau erreicht hat, kann das Spannungsteilerverhältnis D des Teilers 40 erhöht werden. Das Schalten des Spannungsteilerverhältnisses wird auf eine selbstanpassende Weise durch den Analog/Digital-Wandler 1 selbst gesteuert. Zu diesem Zweck führt der Steuerblock 50 die durch den Skalierer 70 bereitgestellten ersten N niedrigstwertigen Bits nach, die von dem Ausgangsdatenwort y(k) des digitalen Integrators 10 abgeleitet sind. Sobald das Datenwort über einen vordefinierten Schwellwert ansteigt, stellt die Steuerschaltung 50 an einem Anschluss 51 ein erstes Steuersignal bereit, um ein anderes Teilerverhältnis auszuwählen. Ein zweites Steuerwort wird an dem Anschluss 53 bereitgestellt, um gleichzeitig ein neues Skalierungsverhältnis für den Skalierer 70 und den Schrittkompensatorblock 20 auszuwählen, um den Datenausgang y(k) momentan unbeeinflusst zu lassen.
Falls das analoge Spannungssignal abnimmt, nehmen das entsprechende digitale Ausgangswort y(k) und das skalierte Datenwort N ebenfalls ab. Wenn der digitale Vergleich des Datenwortes N mit einem entsprechenden Schwellwert bei der Steuerschaltung 50 einen Abfall unter den Schwellwert angibt, liefert die Steuerschaltung 50 Steuersignale, die den Spannungsteiler 40 auf ein höheres Verhältnis schalten und den Skalierungsfaktor des Skalierers 70 und des Blocks 20 um denselben Faktor verändern.
Folglich schaltet der Analog/Digital-Wandler dynamisch zwischen verschiedenen Auflösungsmodi, wenn er zunehmende oder abnehmende analoge Signale misst, beispielsweise während einer rampenförmigen Erhöhung oder einer rampenförmigen Senkung der Leistung, was somit zu einer Fähigkeit einer selbstanpassenden Nachführung führt. Das skalierte Datenwort N, das den ersten N wertigen Bits des Ausgangsdatenwortes y(k) entspricht, ermöglicht die Implementierung eines sehr schnellen Digital/Analog-Wandlers 60, ohne die Gesamtauflösung zu verringern. Insbesondere wird ein Analog/Digital-Wandler mit einer hohen Auflösung für einen hohen Dynamikbereich mit dem Spannungsteiler 40, dem Kompensatorblock 20 und dem Skalierer 70 verwirklicht. Falls die Spannung des analogen Signals an dem Spannungsteiler zunimmt, schaltet der Analog/Digital-Wandler dynamisch in einen Modus einer geringeren Auflösung. Im Fall einer abnehmenden Spannung des analogen Eingangssignals schaltet der Analog/Digital-Wandler anhand des selbstanpassenden Steuermechanismus adaptiv zu einer höheren Auflösung. Der selbstanpassende Analog/Digital-Wandler ermöglicht den Entwurf verschiedener Anwendungen mit einem Minimum an Siliziumfläche.
2 veranschaulicht ein weiteres Ausführungsbeispiel eines selbstanpassenden, schnell nachführenden Analog/Digital-Wandlers. Das Ausführungsbeispiel kann beispielsweise bei einer Leistungsregelschleife für eine Sender- oder eine Empfängeranordnung bei Mobilkommunikationsvorrichtungen verwendet werden. Der Analog/Digital-Wandler kann auch bei anderen Endprodukten wie z. B. Computersystemen, MP3-Playern, DVD- oder CD-Playern und dergleichen verwendet werden. Bei diesem exemplarischen Ausführungsbeispiel wird ein 8Bit-Digital/Analog-Wandler 60 verwendet. Der Spannungsteiler 40a weist einen auswählbaren Widerstandsteiler mit einer Auswahl des Teilerverhältnisses von 1:1 und 1:6,4 auf. Je nach der Ausgangsspannung des Digital/Analog-Wandlers kann die Auflösung im Bereich einiger mV liegen, falls der Spannungsteiler auf ein Teilerverhältnis von 1:1 geschaltet wird. Ein Modus einer geringeren Auflösung mit dem gewählten Verhältnis von 1:6,4 kann für analoge Eingangssignale Vdet(t) mit höheren Leistungspegeln ausreichend sein. Die Auflösung nimmt bei dem Modus der niedrigen Auflösung um den Faktor 6,4 ab.
Das Spannungsteilerverhältnis von 1:6,4 ist äquivalent zu der Summe von 1/8 + 1/32. Das Verhältnis kann unter Verwendung des Skalierers 70, der zwei Bitverschieber 74 und 75 aufweist, ohne weiteres in dem digitalen Bereich verwirklicht werden. Das digitale Ausgangswort y(k) weist eine Bitlänge von 11 Bits auf und wird an dem Anschluss 72, der mit den Bitverschiebern 74 und 75 verbunden ist, bereitgestellt. Der Bitverschieber 74 verschiebt das Datenwort an seinem Eingang um drei Bits, wodurch er die ersten drei wertigen Bits außer Acht lässt. Folglich liefert der Ausgang des Bitverschiebers 74 ein Datenwort, wobei y(k) durch 8 geteilt ist. Der zweite Bitverschieber 75 verschiebt das Eingangsdatenwort y(k) um fünf Bits und liefert an seinem Ausgang ein 11Bit-Signal. Beide Signale werden in der Vorrichtung 76 summiert und an einem Eingang einer Multiplexereinheit 73 bereitgestellt, die lediglich die 8 niedrigstwertigen Bits verwendet.
Ein zweiter Eingangsanschluss der Multiplexereinheit 73 ist direkt mit dem Anschluss 11 des digitalen Integrators 10 verbunden. Die Multiplexereinheit 73 wird durch ein entsprechendes Steuersignal an dem Eingangsanschluss 71, das durch die Steuerlogik 50 bereitgestellt wird, gesteuert. Der Ausgang der Multiplexereinheit 73 liefert ein 8Bit-Wort u(k), das an den Digital/Analog-Wandler 60 und an die Steuerlogik 50 angelegt wird.
Während des Betriebs vergleicht die Steuerlogik 50 das Datenwort u(k) mit mehreren Schwellwerten. Falls die analoge Eingangsspannung Vdet(t) an dem Anschluss 4 zunimmt, nimmt das digitale Datenwort y(k) an dem Ausgang des digitalen Integrators 10 entsprechend zu. An einem gewissen Punkt schaltet die Steuerlogik 50 den Multiplexer 73 zu dem zweiten Eingangsanschluss, wobei derselbe das Ausgangsdatenwort des Skalierers 70 empfängt. Gleichzeitig wird das Teilerverhältnis des Spannungsteilers 40a zu dem Verhältnis 1:6,4 geschaltet. Der Multiplikationsfaktor bei dem Schrittkompensationsblock 20 wird ebenfalls auf 6,4 eingestellt. Dadurch wird die Gesamtverarbeitungsgeschwindigkeit der Anordnung im Wesentlichen konstant gehalten. Auf Grund des durch den Skalierer 70 skalierten Faktors wird das Datenwort y(k) um denselben Faktor 6,4 bitverschoben. Folglich gibt der Wandler 60 ein analoges Signal aus, das ebenfalls um den Faktor 6,4 reduziert ist.
Das Umschalten zwischen dem Modus einer hohen Auflösung und dem Modus einer niedrigen Auflösung wird während der Zunahme oder Abnahme des analogen Eingangssignals ansprechend auf das Vergleichsergebnis mit den Schwellwerten dynamisch bewerkstelligt. Das Umschalten kann zwischen zwei aufeinander folgenden Taktflanken des Taktsignals f_clk an dem Anschluss 3 des digitalen Integrators verwirklicht werden. Diese Vorgehensweise kann Verzerrungseffekte des Ausgangsdatenwortes y(k), die auf das Umschaltereignis zurückzuführen sind, verringern.
Die Steuerlogik 50 weist auch zusätzliche Schwellwerte auf, die bei einem Ausführungsbeispiel dazu verwendet werden, eine Hysteresekurve zu implementieren. Die Hysteresekurve wird dazu verwendet, zu verhindern, dass die Steuerlogik auf Grund von Verzerrungseffekten oder Variationen bezüglich des Datenwortes y(k) oder des analogen Eingangssignals zurückschaltet. Die für die Hysteresekurve verwendeten zusätzlichen Schwellwerte berücksichtigen das ausgewählte Teilerverhältnis.
3 veranschaulicht ein weiteres Ausführungsbeispiel eines selbstanpassenden, schnell nachführenden Analog/Digital-Wandlers mit zumindest vier Betriebsmodi. Das Teilerverhältnis des Spannungsteilers 40b kann aus vier verschiedenen Werten ausgewählt werden, die durch 2^–i gegeben sind, wobei i = 0, 1, 2, 3. Ansprechend auf das Steuersignal an dem Anschluss 42 teilt der Spannungsteiler 40b folglich die Eingangsspannung des analogen Signals Vdet(t) durch einen Faktor 1, 2, 4 oder 8. Der Bitverschieber 74 verschiebt das 11Bit-Datenwort y(k) ansprechend auf ein durch die Steuerlogik 50 an dem Anschluss 71 bereitgestelltes Steuersignal um 0, 1, 2 oder 3 Bits. Zusätzlich liefert der Schrittkompensatorblock 20 ansprechend auf das Steuersignal der Steuerlogik verschiedene Multiplikationsfaktoren 1, 2, 4 und 8.
Das 8Bit-Datenwort u(k) wird durch ein Extrahieren der entsprechenden 8 Bits direkt von dem Datenwort y(k) abgeleitet. Beispielsweise entspricht das 8Bit-Datenwort u(k) bei der „0-Anpassung” des Bitverschiebers 70 den ersten acht niedrigstwertigen Bits des Ausgangsdatenworts y(k). Falls der Analog/Digital-Wandler 1 durch die Steuerlogik 50 auf den Modus der niedrigsten Auflösung eingestellt wird, teilt der Spannungsteiler 40b eine Eingangsspannung um den Faktor 8 und stellt die geteilte Spannung an dem Eingangsanschluss des Komparators 30 bereit. In dieser Position liefert der Bitverschieber das Datenwort u(k), das den ersten acht höchstwertigen Bits des Ausgangsdatenwortes y(k) entspricht. Außerdem multipliziert der Schrittkompensatorblock 20 die Ausgangsergebnisse des Komparators mit demselben Faktor.
4 zeigt ein Beispiel des Ausgangsdatenwortes y(k), das den Schwell- und den Datenwortwert veranschaulicht, bei dem der Spannungsteiler und der Bitverschieber zu der nächsten Auflösung geschaltet werden. Der Ausgang y(k) ist für verschiedene Ausgangszyklen eines zunehmenden Eingangssignals Vdet(t) veranschaulicht. Die an den Digital/Analog-Wandler 60 angelegten aktiven acht Bits entsprechen den acht niedrigstwertigen Bits [00000000] in den Zeilen R1 bis R4.
Das dem Schwellwert entsprechende Datenwort u(k) ist in der Zeile R5 zu sehen. Die zunehmende Spannung initialisiert eine Umschaltung des Spannungsteilers zu der nächsten Auflösung und eine Bitverschiebung des dem Digital/Analog-Wandler bereitgestellten Datenworts u(k) um ein Bit. Dies ist in Zeile R6 zu sehen, bei der das niedrigstwertige Bit auf der rechten Seite außer Acht gelassen wird. Das dem Digital/Analog-Wandler 60 bereitgestellte Datenwort u(k) weist nun den Wert [00111101] auf. Das niedrigstwertige Bit wird in den nächsten vier Reihen R7 bis R10 völlig außer Acht gelassen. Der nächste Schwellwert in der Zeile R10 entspricht dem Datenwort u(k) = [01111011]. Falls das analoge Eingangssignal immer noch zunimmt, wird das Datenwort y(k) erneut um ein Bit nach links verschoben, wodurch zu der nächst niedrigeren Auflösung geschaltet wird, wie in Zeile R11 zu sehen ist. Der Spannungsteiler wird auf ein Teilungsverhältnis von 1:4 ausgewählt.
Falls das analoge Eingangssignal abnimmt, schaltet die Steuerlogik den Bitverschieber auf den nächst niedrigeren Wert, was zu einer Bitverschiebung von einem Bit nach rechts führt. Dementsprechend wird das Spannungsteilerverhältnis auf das nächst niedrigere Niveau ausgewählt.
5 veranschaulicht ein mögliches Ausführungsbeispiel eines Bitverschiebers, wie er bei dem Ausführungsbeispiel gemäß 3 zu sehen ist. Der Bitverschieber 70 weist vier Puffer 700 bis 703 auf, die eine Länge von acht Bits aufweisen und deren Eingangsanschlüsse mit dem Anschluss 72 verbunden sind. Bei dem ersten Register 700 werden die ersten acht niedrigstwertigen Bits gepuffert. Folglich können in den folgenden Registern 700 bis 703 die nächsten acht nachfolgenden Bits gepuffert werden. Die Ausgänge der Register 700 bis 703 sind über einen Multiplexer 704 mit einem Ausgangsanschluss 74 verbunden. Der Multiplexer wählt eines der Register aus und stellt den entsprechenden Registerinhalt an seinem Ausgangsanschluss bereit.
Jedes der Register weist jeweils einen Auswahlanschluss 71a bis 71d auf. Die Auswahlanschlüsse sind mit der entsprechenden Steuerlogik verbunden. Ansprechend auf ein Auswahlsignal stellt eines der Register das Datenwort an seinem Eingang an dem Ausgangsanschluss 74 bereit. Selbstverständlich können auch andere Möglichkeiten von Bitverschiebern oder Skalierereinheiten verwendet werden. Beispielsweise können auch Multiplizierer oder Teiler verwendet werden, die das Datenwort durch das entsprechende Spannungsteilerverhältnis teilen. Falls das Spannungsteilerverhältnis auf einen Faktor 1/2 eingestellt ist, muss ein Teiler in der Skalierereinheit 70 auf denselben Faktor eingestellt werden, wodurch das Datenwort y(k) durch einen Faktor 2 geteilt wird.
6 zeigt ein Ausführungsbeispiel eines Schrittkompensatorblocks 20 mit einem auswählbaren Kompensationsparameter. Die Kompensationsparameter werden dazu verwendet, die Schrittbreite für den digitalen Integrator 10 einzustellen, wodurch die Integration in jedem Schritt gemäß dem Teilungsfaktor des Spannungsteilers 40 beibehalten wird. Falls beispielsweise der Spannungsteiler auf einen Teilungsfaktor N eingestellt wird, wird eine Spannungszunahme oder -abnahme durch diesen Faktor geteilt. Um die Spannungsänderung zu reproduzieren, muss die Zunahme oder Abnahme dem digitalen Integrator 10 bereitgestellt werden. Deshalb multipliziert der Schrittkompensatorblock 20 den Ausgangswert des Komparators mit demselben Faktor.
Bei diesem Ausführungsbeispiel weist der Schrittkompensatorblock 20 eine Multiplizierereinheit 200 mit einem ersten Eingang, der mit dem Ausgang des Komparators 30 gekoppelt ist, auf. Ein zweiter Eingang des Multiplizierers 200 ist mit einer Multiplexereinheit 210 verbunden. Der Multiplexer 210 wählt einen der Multiplikationswerte aus und legt den Wert ansprechend auf das Steuersignal an dem Anschluss 25 an dem Multiplizierer 200 an. Bei diesem Ausführungsbeispiel sind die Werte 1, 2, 4 und 8 feststehend und können in Registern des Multiplexers gespeichert werden. Selbstverständlich können auch andere Werte verwendet werden, beispielsweise 1 und 6, 4, wie bei dem Ausführungsbeispiel gemäß 2 erwähnt wurde. Der Multiplizierer multipliziert die durch den Komparator bereitgestellten Werte +1, –1 mit dem Multiplikationsfaktor, wodurch die Schrittbreite geändert wird. Das Ergebnis wird an den digitalen Integrator 10 angelegt.
7 veranschaulicht einen generischen Leistungsverstärkerblock gemäß einem Ausführungsbeispiel. Der Verstärkerblock kann einen, zwei oder eine Mehrzahl von Verstärkersignalpfaden aufweisen, von denen jeder eine Leistungsverstärkerkette aufweist, wobei ein Anpassungsnetzwerk in Verarbeitungsrichtung davor und danach angeschlossen ist. Das Anpassungsnetzwerk sowie die Leistungsverstärkerkette der Signalverstärkerpfade können bezüglich eines spezifischen Frequenz- und/oder Leistungsbereichs optimiert werden. Bei diesem Ausführungsbeispiel ist der erste Verstärkersignalpfad an Verstärker-HF-Signale innerhalb eines Unterbandfrequenzbereichs angepasst.
Der zweite Verstärkersignalpfad verstärkt ein HF-Signal HFIN2 in einem Oberbandfrequenzbereich.
Beide Verstärkersignalpfade können einen oder mehrere Leistungsverstärker mit einer variablen und auswählbaren Verstärkung aufweisen. Zu diesem Zweck weist der Leistungsverstärker einen Verstärkungsteuereingang auf, der mit einem Vorspannungs- und Leistungssteuerschaltungsblock verbunden ist. Außerdem ist in dem letzten Verstärkersignalpfad ein Leistungsdetektor, der hier zu Veranschaulichungszwecken nicht gezeigt ist, angeordnet, um die Ausgangsleistung der entsprechenden Signalpfade zu messen und zu ermitteln. Die gemessene Leistung wird als analoges Signal Vdet bereitgestellt. Die Steuereinheit wählt die richtige Verstärkung in den jeweiligen Leistungsverstärkern ansprechend auf ein externes Steuersignal Vramp aus. Dieses Signal kann beispielsweise dazu verwendet werden, eine rampenförmige Leistungserhöhungs- oder eine rampenförmige Leistungssenkungsfunktion zu erzeugen, falls gepulste Signale gesendet werden sollen. Außerdem ist die Steuereinheit in der Lage, die entsprechenden Verstärkersignalpfade abzuschalten, indem sie beispielsweise die jeweiligen Leistungsverstärker vorspannt.
In den letzten Jahren gewann eine Ausgangsleistungssteuerung für Handapparatvorrichtungen an Bedeutung. Eine optimale Effizienz bezüglich der Ausgangsleistung soll erhalten werden, um in den zellularen Netzen eine effiziente Verkehrslast zu ermöglichen und dadurch die Anzahl von Benutzern pro Zelle zu erhöhen. Die Anforderungen einer strikten spezifischen Ausgangsleistung erfordern eine automatische Steuerregelschleife bei den Transmitterlösungen für die Handapparatvorrichtungen. Um die abgestrahlte Ausgangsleistung an der Antenne zu steuern, wird oft ein bidirektionaler Koppler verwendet, der die einfallende und die reflektierte Welle misst. Der Koppler liefert einen Teil der einfallenden Welle an einen Detektor, der die Regelschleife befähigt, die Ausgangsleistung anzupassen.
Außerdem erfordern manche Mobiltelekommunikationsstandards einen Zeitduplexsendemodus, der gepulste Signale zur Datenübertragung erzeugt. Derartige Telekommunikationsstandards können beispielsweise den GSM- oder den EDGE-Standard sowie den Breitband-CDMA/TDD-Kommunikationsstandard der dritten Generation umfassen. Jedoch kann das rampenförmige Erhöhen und Senken der Leistung während einer Datenübertragung gepulster Signale Störabschnitte in benachbarten Kanälen erzeugen. Folglich steuern die Leistungsregelschleifen nicht nur die Ausgangsleistung während einer Datenübertragung, sondern sie steuern auch das rampenförmige Verändern von Leistung am Anfang und am Ende der gepulsten Übertragung.
8 liefert einen Überblick über den Dynamikbereich für die Telekommunikationsstandards GSM und EDGE innerhalb der Unterbandfrequenz von GSM900 bei ungefähr 900 MHz und der Oberbandfrequenz DCS1900 bei 1,9 GHz. Während die Mobilkommunikationsstandards GSM und EDGE während einer Datenübertragung unterschiedliche Leistungspegel aufweisen, die im Unterfrequenzband zwischen +5 und +33 dBm liegen, liegt die Leistungssteuerung im Oberfrequenzband zwischen 0 dBm und +30 dBm. Trotzdem muss die Leistungsregelschleife auch den Dynamikbereich für das rampenförmige Verändern der Leistung berücksichtigen. Folglich beträgt der gesamte erforderliche Dynamikbereich etwa 46 dB.
9 veranschaulicht ein Beispiel eines HF-Senders mit einer automatischen Regelschleife, die in der Lage ist, den erforderlichen hochdynamischen Bereich zu erzielen. Der HF-Sender weist eine HF-Vorrichtung 90 auf, die in Verarbeitungsrichtung davorliegend mit einer Leistungsverstärkervorrichtung 900 verbunden ist. Die Leistungsverstärkervorrichtung 900 weist einen oder mehrere Leistungsverstärker 910 mit einer auswählbaren Verstärkung auf. Der Ausgangsanschluss des letzten Leistungsverstärkers ist mit einem bidirektionalen Koppler 920 verbunden, um ein Signal zu liefern, das der einfallenden Leistung entspricht. Der Leistungspegel wird durch einen Spitzenhüllkurvendetektor 940 ermittelt, der ein entsprechendes analoges Signal Vdet liefert. Der Ausgang des Kopplers 920 wird an einen Anschluss 930 angelegt, der mit einer hierin nicht gezeigten Antenne gekoppelt sein kann.
Die HF-Einheit 90 weist die automatische Verstärkungsregelschleife sowie verschiedene Schaltungen zur HF-Modulation auf. Die zu sendenden Daten werden als digitale Basisband-I- und -Q-Signale angelegt und über einen Cordic-Transformator 81 (Cordic = coordinate rotation digital computer; Koordinatendrehung-Digitalcomputer) in eine polare Darstellung umgewandelt. Die polare Darstellung weist einen Phasenabschnitt φ und einen Amplitudenabschnitt r auf. Der Phasenabschnitt φ wird an eine Phasenregelschleife 82 angelegt, wodurch ein phasenmoduliertes Signal bei der gewünschten HF-Frequenz erzeugt wird. Der Amplitudenabschnitt r wird an einen Amplitudenmodulationspfad 83 angelegt, der verschiedene Filter, Interpolatoren, manche Leistungssteuerelemente und dergleichen aufweisen kann.
Ein Mischer 84 ist an seinem ersten Eingang mit der Phasenregelschleife 82 und an einem zweiten Eingang mit dem Amplitudenmodulationspfad 83 verbunden. Der Mischer 84 mischt den vorverarbeiteten Amplitudenabschnitt mit dem bereits phasenmodulierten HF-Signal und liefert das amplituden- und phasenmodulierte Signal an einen ersten Ausgangsverstärker 85.
Für das rampenförmige Verändern der Leistung sowie die automatische Ausgangsleistungssteuerung wird ein selbstanpassender, schnell nachführender Analog/Digital-Wandler eines der Ausführungsbeispiele gemäß 1 bis 3 geliefert, der an seinem Eingangsanschluss mit dem Leistungsdetektor 940 verbunden ist. Der Digital/Analog-Wandler 1 liefert ein digitales Datenwort, das eine andere Auflösung aufweist, ansprechend auf den Pegel des analogen Signals Vdet. Das Datenwort wird an einen Addierer 93 angelegt, der das Datenwort von einem Wort subtrahiert, das in dem Rampenförmiges-Verändern-RAM 92 gespeichert ist. Die Differenz zwischen dem Datenwort aus dem Rampenförmiges-Verändern-RAM 92 und dem Datenwort aus dem Digital/Analog-Wandler 1 wird an eine Steuerung 94 angelegt. Der Ausgang der Steuerung 94 ist mit einem Multiplizierer 95 verbunden, der das ausgegebene Wort der Steuerung um einen Faktor α skaliert. Der Ausgang des Multiplizierers 95 ist mit einem Digital/Analog-Wandler gekoppelt. Das umgewandelte analoge Signal wird durch das Tiefpassfilter 97 gefiltert und an einen Anschluss 945 der Leistungsverstärkervorrichtung 900 als analoges Signal Vramp angelegt. Die Digitalsignalverarbeitung in der Leistungsregelschleife führt zu einer höheren Genauigkeit und mehr Unabhängigkeit bezüglich externer Parameter wie z. B. Temperatur- oder Prozessschwankungen. Die Leistungssteuerung 94 kann als einzelner digitaler Integrator oder alternativ dazu als Proportional- und Integratorsteuerung verwirklicht sein.
10 veranschaulicht ein weiteres Ausführungsbeispiel eines HF-Senders, der für die Mobilkommunikationsstandards GSM und EDGE verwendet wird. Die HF-Einheit 90 des HF-Senders weist einen polaren Modulator mit einem ersten Signalpfad für den Amplitudenabschnitt r und einem zweiten Signalpfad für den Phasenabschnitt φ auf. Der Cordic-Transformator 81 empfängt die digitalen I- und Q-Signale und wandelt sie in einen digitalen Amplitudenabschnitt r und einen entsprechenden digitalen Phasenabschnitt φ um. Der Phasenabschnitt φ wird an ein Vorverzerrungsfilter 820 angelegt, das einige digitale Filter und einen ΣΔ-Modulator aufweist. Der ΣΔ-Modulator wandelt den gefilterten und vorverarbeiteten digitalen Phasenabschnitt in ein analoges Signal um. Der analoge Phasenabschnitt wird zum Zweck einer Phasen- und Frequenzmodulation des entsprechenden HF-Trägersignals an eine Phasenregelschleife 82 angelegt.
Der Ausgang des Cordic 81 für den Amplitudenabschnitt r ist mit einem Interpolator 830 und einem digitalen Filter 831 verbunden. Der Ausgang des Filters 831 ist mit einem digitalen Multiplizierer gekoppelt, der in Verarbeitungsrichtung danach mit einem Digital/Analog-Wandler 832 verbunden ist. Der umgewandelte analoge Amplitudenabschnitt wird tiefpassgefiltert und an einen basisbandprogrammierbaren Verstärker 834 angelegt. Der Ausgang des Verstärkers 834 ist mit dem Mischer 84 verbunden. Die Kette des Interpolators 830 zu dem Verstärker 834 entspricht dem Amplitudenmodulationspfad 83.
Der basisbandprogrammierbare Verstärker 834 sowie der programmierbare HF-Verstärker 85 wird beispielsweise dazu verwendet, die Dämpfung des Amplitudenabschnitts r oder des analogen HF-Ausgangssignals zu kompensieren.
Die Leistungsregelschleife weist den selbstanpassenden nachführenden Analog/Digital-Wandler 1 auf, dessen Ausgang mit einem ersten Schalter 931 verbunden ist. Je nach dem Betriebsmodus wird der Ausgang des selbstanpassenden nachführenden Analog/Digital-Wandlers 1 an einen ersten Addierer 932 oder einen zweiten Addierer 934 angelegt. Einerseits wird das Datenwort des Analog/Digital-Wandlers 1 von einem Zielleistungspegel subtrahiert, der durch den Speicher 933 in dem Addierer 932 bereitgestellt wird, und an einen Multiplizierer 936 angelegt. Der zweite Eingang des Multiplizierers 936 ist mit einem Interpolator 938 verbunden, der mit einem zweiten Speicher 939 gekoppelt ist, in dem die Rampenform-Werte gespeichert sind. Der Ausgang des Multiplizierers 936 ist über einen ersten Addierer 937 und einen zweiten Addierer 934 mit der Steuerung 94 verbunden. Andererseits wird das Datenwort des Analog/Digital-Wandlers 1 direkt an das Element 934 angelegt, wobei das Datenwort von dem Datenwort subtrahiert wird, das an dem anderen Eingang des Elements 934 bereitgestellt wird.
Der Ausgang der Steuerung 94 wird an zwei Schalter angelegt. Ein Schalter koppelt die Steuerung 94 mit dem Digital/Analog-Wandler 96. Der andere Schalter ist mit dem Multiplizierer 836 des Amplitudenmodulationspfades 83 verbunden. Während der Funktion des rampenförmigen Erhöhens und Senkens der Leistung verbinden beide Schalter die Steuerung 94 mit dem Eingang des Digital/Analog-Wandlers 96 oder des Multiplizierers 836. In Abhängigkeit von dem Mobilkommunikationsstandard, der für die tatsächliche Datenübertragung gewählt wird, können die Schalter auch entweder die Einheit 835 oder die Einheit 837 mit der jeweiligen Schaltung 836 bzw. 96 verbinden. Genauer gesagt, falls der GSM-Mobilkommunikationsstandard ausgewählt wird, wird die Vorrichtung 835, die einen Speicher für GSM-festgelegte Pegel aufweist, mit dem Multiplizierer 836 gekoppelt.
Gleichzeitig ist die Steuerung 94 trotzdem noch mit dem Eingang des Digital/Analog-Wandlers 96 zur Leistungssteuerung gekoppelt. Falls der Telekommunikationsstandard EDGE gewählt wird und ein 8PSK-Modulationstyp verwendet wird, ist die Vorrichtung 837 mit dem Speicher, der die erforderlichen EDGE-Leistungspegel speichert, zur Leistungssteuerung während der Datenübertragung mit dem Digital/Analog-Wandler 96 verbunden.
11 veranschaulicht ein Ausführungsbeispiel eines Verfahrens zum Umwandeln eines analogen Signals in ein digitales Datenwort. Obwohl das Verfahren und andere Verfahren der Erfindung nachstehend als Serie von Handlungen oder Ereignissen veranschaulicht und beschrieben werden, wird es einleuchten, dass die vorliegende Erfindung nicht durch die veranschaulichte Reihenfolge derartiger Handlungen oder Ereignisse eingeschränkt ist. Beispielsweise können manche Handlungen in unterschiedlicher Reihenfolge und/oder gleichzeitig mit anderen Handlungen oder Ereignissen als den hierin veranschaulichten und/oder beschriebenen, gemäß der Erfindung, erfolgen. Außerdem sind eventuell nicht alle veranschaulichten Handlungen erforderlich, um eine Methodologie gemäß der Erfindung zu implementieren.
Bei S1 wird das analoge Signal an einen Spannungsteiler angelegt und um einen Faktor skaliert. Der Faktor kann beispielsweise 1 sein, was bedeutet, dass das analoge Signal überhaupt nicht skaliert wird. Der Skalierungsfaktor kann auch größer als eins sein, was zu einer Dämpfung des Signals um den Skalierungsfaktor führt. Falls der Skalierungsfaktor kleiner ist als eins, wird das analoge Signal um den Skalierungsfaktor verstärkt.
Das geteilte analoge Signal wird anschließend bei S2 mit einem Rückkopplungssignal verglichen. Das Ergebnis eines derartigen Vergleichs stellt die Differenz zwischen dem geteilten analogen Signal und dem Rückkopplungssignal dar. Dieses Differenzsignal wird bei S3 digital integriert, um ein erstes Datenwort zu liefern. Und es kann anfänglich um einen Faktor, beispielsweise eine Inverse des bei S1 verwendeten Faktors, skaliert werden. Das erste Datenwort kann eine erste Wortlänge aufweisen, die eine Anzahl von Bits aufweist.
Bei S4 wird aus dem ersten Datenwort ein zweites Datenwort erzeugt. Beispielsweise wird das erste Datenwort durch einen Skalierungsfaktor geteilt, wodurch die Wortlänge des Datenwortes reduziert wird, um das zweite Datenwort zu liefern. Der Skalierungsfaktor kann derselbe sein wie der bei Schritt S1 verwendete Skalierungsfaktor. Es ist auch möglich, einfach N Bits aus dem ersten Datenwort zu extrahieren, wobei diese N Bits das zweite Datenwort darstellen. Beispielsweise können die ersten N niedrigst- oder höchstwertigen Bits des ersten Datenwortes genommen werden, wobei die anderen Bits außer Acht gelassen werden. Eine weitere Möglichkeit besteht darin, manche Bits des ersten Datenwortes außer Acht zu lassen und die anderen für das zweite Datenwort zu nehmen. Es ist auch möglich, eine Bitoperation an dem ersten Datenwort durchzuführen, beispielsweise eine Bitverschiebung nach links oder rechts.
Bei S5 wird das erste Datenwort oder das zweite Datenwort mit zumindest einem Schwellwert verglichen. Bei einem Ausführungsbeispiel kann eine gewisse Hysterese hinzugefügt werden, um ein unerwünschtes Umschalten zwischen den verschiedenen Skalierungsfaktoren auf Grund geringer Verzerrungseffekte oder Variationen des ersten Datenworts oder des analogen Signals zu verhindern. In Abhängigkeit von dem Vergleich wird der Faktor für die Spannungsteilung bei S1 geändert. Wenn beispielsweise das zweite Datenwort über die Schwellwerte ansteigt, soll eine geringere Auflösung ausgewählt werden. Zu diesem Zweck wird ein neuer und größerer Skalierungsfaktor ausgewählt, und der Teiler wird entsprechend angepasst. Gleichzeitig wird der Skalierungsfaktor bei S4 entsprechend angepasst. Beispielsweise werden nun andere Bits aus dem ersten Datenwort extrahiert, um das zweite Datenwort zu liefern. Auch eine Bitverschiebung kann geändert werden. Es ist auch möglich, nun ein weiteres Bit der höchst- oder niedrigstwertigen Bits außer Acht zu lassen.
Durch entsprechendes Ändern des Skalierungsfaktors des Spannungsteilers und des Skalierungsfaktors der Skalierung bei S4 ändert sich das Rückkopplungssignal auf dieselbe Weise wie das geteilte analoge Signal. Folglich bleibt das während der digitalen Integration bereitgestellte erste Datenwort von der Änderung des Skalierungsfaktors unbeeinflusst.
Die verschiedenen Elemente und Vorrichtungen bei den hierin offenbarten diversen Ausführungsbeispielen können kombiniert werden. Wie Fachleuten bekannt ist, kann der selbstanpassende nachführende Analog/Digital-Wandler bei HF-Sendern nicht nur für eine Leistungsregelschleife, sondern auch in anderen Schaltungsblöcken des Senders verwendet werden. Ferner kann der hierin gezeigte Sender auf unterschiedliche Weise modifiziert werden, um an eine Übertragung von Signalen gemäß anderen Kommunikationsstandards angepasst zu werden. Die verschiedenen Vorrichtungen und Schaltungen können ausgetauscht oder modifiziert werden, um an verschiedene Anforderungen und Anwendungen angepasst zu werden.

Claims

Nachführender Analog/Digital-Wandler (1), der folgende Merkmale aufweist: einen Durchflusspfad mit einem Komparator (30) und einem mit demselben gekoppelten digitalen Integrator (10), der dazu konfiguriert ist, ansprechend auf das Ausgangssignal des Komparators (30) ein erstes Datenwort zu liefern; einen Rückkopplungspfad, der einen Digital/Analog-Wandler (60) aufweist, der einen mit einem ersten Eingang des Komparators (30) gekoppelten Ausgang aufweist; einen Spannungsteiler (40), der ein Teilerverhältnis aufweist, das ansprechend auf ein erstes Auswahlsignal wählbar ist, wobei der Spannungsteiler (40) in Verarbeitungsrichtung davorliegend mit einem zweiten Eingang des Komparators (30) gekoppelt ist; eine Skalierungsvorrichtung (70), die mit einem Ausgang des digitalen Integrators (10) verbunden ist und dazu konfiguriert ist, dem Rückkopplungspfad ein zweites Datenwort zu liefern, wobei das zweite Datenwort ansprechend auf ein Skalierungsverhältnis, das durch ein zweites Auswahlsignal ausgewählt ist, von dem ersten Datenwort abgeleitet ist; und eine Steuerschaltung (50), die dazu konfiguriert ist, das erste und das zweite Auswahlsignal ansprechend auf das erste Datenwort oder das zweite Datenwort bereitzustellen.
Nachführender Analog/Digital-Wandler (1) gemäß Anspruch 1, bei dem die Skalierungsvorrichtung (70) einen Multiplizierer (200) mit einem auswählbaren Multiplikationsfaktor aufweist.
Nachführender Analog/Digital-Wandler (1) gemäß Anspruch 1 oder 2, bei dem die Skalierungsvorrichtung (70) eine Bitverschiebungsschaltung aufweist, die dazu konfiguriert ist, das zweite Datenwort zu liefern, indem sie das erste Datenwort um eine Anzahl von Bits verschiebt.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 3, bei dem die Skalierungseinheit (70) einen Multiplexer (73) aufweist, der einen ersten Eingangsanschluss und zumindest einen zweiten Eingangsanschluss aufweist, wobei der erste Anschluss mit dem Ausgang des digitalen Integrators (10) gekoppelt ist.
Nachführender Analog/Digital-Wandler (1) gemäß Anspruch 4, bei dem die Skalierungseinheit (70) zumindest eine Bitverschiebungsschaltung aufweist, die mit dem zumindest einen zweiten Eingangsanschluss verbunden ist.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 5, bei dem die Skalierungseinheit (70) dazu konfiguriert ist, das zweite Datenwort mit einer verringerten Wortlänge bezüglich einer Wortlänge des ersten Datenwortes bereitzustellen.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 6, bei dem das erste Auswahlsignal und das zweite Auswahlsignal dasselbe Auswahlsignal sind.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 7, bei dem der Durchflusspfad eine zwischen dem Ausgang des Komparators (30) und dem Eingang des digitalen Integrators (10) angeordnete Schrittkompensatoreinheit aufweist, wobei der Schrittkompensator dazu konfiguriert ist, die Komparatorergebnisse mit einem auswählbaren Multiplikationsfaktor bereitzustellen.
Nachführender Analog/Digital-Wandler (1) gemäß Anspruch 8, bei dem die Schrittkompensatoreinheit einen mit der Steuerschaltung (50) gekoppelten Steuereingangsanschluss aufweist.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 9, bei dem die Steuerschaltung (50) einen ersten Komparator aufweist, der dazu konfiguriert ist, das Auswahlsignal ansprechend auf einen Vergleich des ersten oder des zweiten Datenworts mit einem ersten Schwellwert bereitzustellen.
Nachführender Analog/Digital-Wandler (1) gemäß Anspruch 10, bei dem die Steuerschaltung (50) einen zweiten Komparator aufweist, der dazu konfiguriert ist, das Auswahlsignal ansprechend auf einen Vergleich des ersten oder des zweiten Datenwortes mit einem zweiten Schwellwert bereitzustellen.
Nachführender Analog/Digital-Wandler (1) gemäß einem der Ansprüche 1 bis 11, bei dem der Spannungsteiler (40) einen oder eine Mehrzahl von auswählbaren Widerständen aufweist.
Nachführender Analog/Digital-Wandler, der folgende Merkmale aufweist: einen digitalen Integrator (10), der dazu konfiguriert ist, ein erstes Datenwort mit einer ersten Wortlänge bereitzustellen; eine mit dem digitalen Integrator (10) gekoppelte Skalierungsvorrichtung (70), die dazu konfiguriert ist, ein zweites Datenwort bereitzustellen, das bezüglich der ersten Wortlänge eine verringerte zweite Wortlänge aufweist, wobei das zweite Datenwort ansprechend auf ein Auswahlsignal von dem ersten Datenwort abgeleitet ist; einen Digital/Analog-Wandler (60), der dazu konfiguriert ist, ein von dem zweiten Datenwort abgeleitetes analoges Signal bereitzustellen; einen Spannungsteiler (40), der ein auswählbares Teilerverhältnis aufweist, wobei das Teilerverhältnis ansprechend auf das Auswahlsignal ausgewählt ist, und der dazu konfiguriert ist, ein analoges Eingangssignal durch das Teilerverhältnis zu teilen; einen Komparator (30), der dazu konfiguriert ist, ein Differenzergebnissignal bereitzustellen, wobei der Komparator (30) an seinen Eingängen mit dem Spannungsteiler (40) beziehungsweise dem Digital/Analog-Wandler (60) gekoppelt ist und an seinem Ausgang mit dem digitalen Integrator (10) gekoppelt ist; und eine Steuerschaltung (50), die dazu konfiguriert ist, das Auswahlsignal ansprechend auf das erste oder das zweite Datenwort bereitzustellen.
Nachführender Analog/Digital-Wandler gemäß Anspruch 13, bei dem die Skalierungsvorrichtung (70) einen Multiplizierer mit einem auswählbaren Multiplikationsfaktor aufweist.
Nachführender Analog/Digital-Wandler gemäß Anspruch 13 oder 14, bei dem die Skalierungsvorrichtung (70) eine Bitverschiebungsschaltung aufweist, die dazu konfiguriert ist, das zweite Datenwort zu erzeugen, indem sie das erste Datenwort um eine Anzahl von Bits verschiebt.
Nachführender Analog/Digital-Wandler gemäß einem der Ansprüche 13 bis 15, bei dem die Skalierungseinheit (70) folgende Merkmale aufweist: einen Multiplexer, der einen ersten Eingangsanschluss und zumindest einen zweiten Eingangsanschluss aufweist, wobei der erste Anschluss mit dem Ausgang des digitalen Integrators (10) gekoppelt ist; und zumindest eine Bitverschiebungsschaltung, die mit dem zumindest einen zweiten Eingangsanschluss verbunden ist.
Nachführender Analog/Digital-Wandler gemäß einem der Ansprüche 13 bis 16, bei dem die Steuerschaltung (50) einen ersten Komparator aufweist, der dazu konfiguriert ist, das erste oder das zweite Datenwort mit einem ersten Schwellwert zu vergleichen, und einen zweiten Komparator aufweist, der dazu konfiguriert ist, das erste oder das zweite Datenwort mit einem zweiten Schwellwert zu vergleichen, wobei die Steuerschaltung (50) dazu konfiguriert ist, das Auswahlsignal ansprechend auf die Vergleichsergebnisse des ersten und des zweiten Komparators bereitzustellen.
Nachführender Analog/Digital-Wandler gemäß einem der Ansprüche 13 bis 17, bei dem der Spannungsteiler (40) einen oder eine Mehrzahl von auswählbaren Widerständen aufweist.
Nachführender Analog/Digital-Wandler gemäß einem der Ansprüche 13 bis 18, der ferner eine zwischen den Komparator (30) und den digitalen Integrator (10) gekoppelte Schrittkompensatoreinheit aufweist, wobei der Schrittkompensator dazu konfiguriert ist, ein von dem Ergebnis des Komparators (30) und einem Multiplikationsfaktor abgeleitetes Ausgangssignal ansprechend auf das Auswahlsignal an einem Steuereingang bereitzustellen.
Nachführender Analog/Digital-Wandler gemäß Anspruch 19, bei dem der Schrittkompensator einen Multiplexer aufweist, der dazu konfiguriert ist, ansprechend auf das Auswahlsignal einen Faktor aus zumindest zwei Multiplikationsfaktoren auszuwählen.
Sender, der folgende Merkmale aufweist: einen ersten Signalpfad, der dazu konfiguriert ist, ein moduliertes HF-Signal bereitzustellen; zumindest einen Leistungsverstärker mit einer auswählbaren Verstärkung, der mit dem ersten Signalpfad gekoppelt ist; eine mit dem zumindest einen Leistungsverstärker gekoppelte Leistungsregelschleife, die dazu konfiguriert ist, ein Signal zu empfangen, das die Leistung des HF-Signals angibt, und ansprechend auf das Signal dem zumindest einen Verstärker ein Leistungsregelsignal bereitzustellen, wobei die Leistungsregelschleife einen nachführenden Analog/Digital-Wandler aufweist, der folgende Merkmale aufweist: einen digitalen Integrator (10), der dazu konfiguriert ist, ein erstes Datenwort mit einer ersten Wortlänge bereitzustellen; eine mit dem digitalen Integrator (10) gekoppelte Skalierungsvorrichtung (70), die dazu konfiguriert ist, ein zweites Datenwort bereitzustellen, das bezüglich der ersten Wortlänge eine verringerte zweite Wortlänge aufweist, wobei das zweite Datenwort ansprechend auf ein Auswahlsignal von dem ersten Datenwort abgeleitet ist; einen Digital/Analog-Wandler (60), der dazu konfiguriert ist, ein von dem zweiten Datenwort abgeleitetes analoges Signal bereitzustellen; einen Spannungsteiler (40), der ein auswählbares Teilerverhältnis aufweist, das ansprechend auf das Auswahlsignal ausgewählt ist; einen Komparator (30), der dazu konfiguriert ist, ein Differenzergebnissignal bereitzustellen, und der an seinen Eingängen mit dem Spannungsteiler (40) beziehungsweise dem Digital/Analog-Wandler (60) gekoppelt ist und an seinem Ausgang mit dem digitalen Integrator (10) gekoppelt ist; und eine Steuerschaltung (50), die dazu konfiguriert ist, das Auswahlsignal ansprechend auf das erste oder das zweite Datenwort bereitzustellen.
Sender gemäß Anspruch 21, bei dem der erste Signalpfad einen polaren Modulator, einen polaren Sender oder einen I/Q-Modulator aufweist.
Sender gemäß Anspruch 21 oder 22, bei dem der erste Signalpfad einen Cordic-Wandler aufweist, der dazu konfiguriert ist, eine Komponente eines ersten Digitalsignals und eine Komponente eines zweiten Digitalsignals in ein drittes Digitalsignal beziehungsweise ein viertes Digitalsignal umzuwandeln, wobei das dritte Digitalsignal einen Amplitudenabschnitt darstellt und das vierte Digitalsignal einen Phasenabschnitt darstellt.
Sender gemäß einem der Ansprüche 21 bis 23, bei dem die Leistungsregelschleife einen Speicher aufweist, der dazu konfiguriert ist, Werte, die eine Leistungsrampe darstellen, in demselben zu speichern.
Sender gemäß einem der Ansprüche 21 bis 24, bei dem die Leistungsregelschleife ferner eine Steuerschaltung (50) aufweist, die mit dem nachführenden Analog/Digital-Wandler gekoppelt ist und dazu konfiguriert ist, das Leistungssteuersignal ansprechend auf das erste Datenwort und in einer Speichervorrichtung gespeicherte digitale Werte bereitzustellen.
Sender gemäß einem der Ansprüche 21 bis 25, bei dem die Skalierungsvorrichtung (70) einen Multiplizierer mit einem auswählbaren Multiplikationsfaktor aufweist.
Sender gemäß einem der Ansprüche 21 bis 26, bei dem die Skalierungsvorrichtung (70) eine Bitverschiebungsschaltung aufweist, die dazu konfiguriert ist, das zweite Datenwort zu liefern, indem sie das erste Datenwort um eine Anzahl von Bits verschiebt.
Sender gemäß einem der Ansprüche 21 bis 27, bei dem die Skalierungseinheit (70) folgende Merkmale aufweist: einen Multiplexer, der einen ersten Eingangsanschluss und zumindest einen zweiten Eingangsanschluss aufweist, wobei der erste Anschluss mit dem Ausgang des digitalen Integrators (10) gekoppelt ist; und zumindest eine Bitverschiebungsschaltung, die mit dem zumindest einen zweiten Eingangsanschluss verbunden ist.
Sender gemäß einem der Ansprüche 21 bis 28, bei dem die Steuerschaltung (50) einen ersten Komparator aufweist, der dazu konfiguriert ist, das erste oder das zweite Datenwort mit einem ersten Schwellwert zu vergleichen, und einen zweiten Komparator aufweist, um das erste oder das zweite Datenwort mit einem zweiten Schwellwert zu vergleichen, wobei die Steuerschaltung (50) dazu konfiguriert ist, das Auswahlsignal ansprechend auf die Vergleichsergebnisse des ersten und des zweiten Komparators bereitzustellen.
Sender gemäß einem der Ansprüche 21 bis 29, bei dem der Spannungsteiler (40) einen oder eine Mehrzahl von auswählbaren Widerständen aufweist.
Sender gemäß einem der Ansprüche 21 bis 30, bei dem der Analog/Digital-Wandler einen Schrittkompensator aufweist, der zwischen den Komparator (30) und den digitalen Integrator (10) gekoppelt ist und dazu konfiguriert ist, ein von dem Ausgangssignal des Komparators (30) und einem Multiplikationsfaktor abgeleitetes Signal dem digitalen Integrator (10) bereitzustellen, wobei der Multiplikationsfaktor ansprechend auf das Auswahlsignal ausgewählt ist.