DE102006011976A1

DE102006011976A1 - Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen, insbesondere Phasenwechselspeicherzellen, und Speichervorrichtung

Info

Publication number: DE102006011976A1
Application number: DE102006011976A
Authority: DE
Inventors: Ulrike von Schwerin Dr. Gruening
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-03-15
Filing date: 2006-03-15
Publication date: 2007-09-20

Abstract

Offenbart wird ein Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen, wobei jede Speicherzelle eine Säule (2) aufweist, welche einen Bereich eines aktiven Materials (3) enthält, wobei das Verfahren die folgenden Schritte aufweist: Abscheiden mindestens einer thermisch isolierenden Grundschicht (11; 12) auf einer Oberfläche, welche die Säulen (2) aufweist; Abscheiden einer oberen Schicht (13) auf der Grundschicht (11; 12), wobei die Grundschicht (11) einen höheren Widerstand gegen Polieren aufweist als die obere Schicht (13); und Planarisieren einer oberen Oberfläche durch Polieren dergestalt, dass mindestens die Teile der Grundschicht (11; 12) oberhalb der Säulen (2) freigelegt werden.

Description

Die Erfindung betrifft ein Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen, insbesondere Phasenwechselspeicherzellen, und eine Speichervorrichtung mit einer Vielzahl von Speicherzellen, insbesondere PCM-Speicherzellen.
Im Fall herkömmlicher Speichervorrichtungen, insbesondere herkömmlicher Halbleiterspeichervorrichtungen, unterscheidet man zwischen so genannten funktionalen Speichervorrichtungen (z. B. PLAs, PALs usw.) und so genannten Tabellenspeichervorrichtungen, z. B. ROM-Vorrichtungen (ROM = "Read Only Memory"; Nur-Lese-Speicher – im Besonderen PROMs, EPROMs, EEPROMs, Flash-Speichern usw.) und RAM-Vorrichtungen (RAM = "Random Access Memory" oder Schreib-Lese-Speicher, z. B. DRAMs und SRAMs).
Eine RAM-Vorrichtung ist ein Speicher zum Speichern von Daten unter einer vorbestimmten Adresse und zum späteren Auslesen der Daten unter dieser Adresse.
Im Fall von SRAMs (SRAM = "Static Random Access Memory"; statischer Schreib/Lese-Speicher) besteht die einzelne Speicherzelle aus beispielsweise wenigen, beispielsweise sechs, Transistoren und im Fall so genannter DRAMs (DRAM = "Dynamic Random Access Memory"; dynamischer Schreib/Lese-Speicher) im Allgemeinen nur aus einem einzigen, entsprechend gesteuerten kapazitiven Element (z. B. dem Gate/Source-Kondensator eines MOSFETs), wobei mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Diese Ladung verbleibt jedoch nur für eine kurze Zeit. Daher muss ein so genannter "refresh" bzw. eine Auffrischung regelmäßig durchgeführt werden, beispielsweise ungefähr alle 64 ms.
Im Gegensatz dazu muss im Fall von SRAMs kein "refresh" durchgeführt werden, d. h., dass die in der Speicherzelle gespeicherten Daten so lange gespeichert werden wie eine geeignete Versorgungsspannung an den SRAM angelegt wird.
Im Fall von nicht-flüchtigen Speichervorrichtungen ("nonvolatile memory devices"; NVMs), beispielsweise EPROMs, EEPROMs und Flash-Speichern, verbleiben die gespeicherten Daten jedoch sogar dann, wenn die Versorgungsspannung ausgeschaltet wird.
Ferner sind in neuerer Zeit sogenannte "resistive" oder "resistiv schaltende" Speichervorrichtungen bekannt geworden, beispielsweise sogenannte Phasenwechselspeicher ("Phase Change Memories"; PCMs).

Im Fall der "resistiven" oder "resistiv schaltenden" Speichervorrichtungen wird ein "aktives" oder "schaltaktives" Material – welches beispielsweise zwischen zwei geeigneten Elektroden (d. h., einer Anode und einer Kathode) angeordnet wird – durch geeignete Schaltabläufe in einen mehr oder weniger leitfähigen Zustand versetzt (wobei z. B. der leitfähigere Zustand einer gespeicherten logischen "Eins" und der weni ger leitfähige Zustand einer gespeicherten logischen "Null" entspricht, oder umgekehrt). Dies kann beispielsweise der logischen Anordnung eines Bits entsprechen.

Im Fall von Phasenwechselspeichern (PCRAMs) kann beispielsweise eine geeignete Chalcogenidverbindung als ein "schaltaktives" Material verwendet werden, das zwischen zwei entsprechenden Elektroden angeordnet ist (z. B. eine Ge-Sb-Te ("GST") oder eine Ag-In-Sb-Te-Verbindung).

Das Chalcogenidverbindungsmaterial ist daran angepasst, in einen amorphen, d. h., einen relativ schwach leitenden, oder in einen kristallinen, d. h., in einen relativ stark leitenden Zustand, durch geeignete Schaltprozesse gebracht zu werden (wobei z. B. der relativ stark leitende Zustand einer gespeicherten logischen "Eins" entsprechen kann und der relativ schwach leitende Zustand einer gespeicherten logischen "Null" entspricht, oder umgekehrt.

Phasenwechselspeicherzellen sind beispielsweise aus G. Wicker, "Nonvolatile, High Density, High Performance Phase Change Memory", SPIE Conference on Electronics and Structures for MEMS, Band 3891, Queensland, 2, 1999, und beispielsweise aus Y.N. Hwang et al., "Completely CMOS Compatible Phase Change Non-volatile RAM Using NMOS Cell Transistors", IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003 sowie S. Lai et al., "OUM-a 180 nm nonvolatile memory cell element technology for stand alone and embedded applications", IEDM 2001, usw. bekannt.

Um mit einer entsprechenden Speicherzelle eine Änderung von einem amorphen, d. h. einem relativ schwach leitenden Zustand des schaltaktiven Materials, zu einem kristallinen, d. h. einem relativ stark leitenden Zustand, zu erreichen, kann ein geeigneter Heizstrompuls an die Elektroden angelegt werden, wobei der Heizstrompuls dazu führt, dass das schaltaktive Material über die Kristallisationstemperatur hinaus aufgeheizt wird und kristallisiert ("Schreibprozess" oder "Setzen").

Umgekehrt kann eine Zustandsänderung des schaltaktiven Materials von einem kristallinen, d. h. einem relativ stark leitenden Zustand, zu einem amorphen, d. h. einem relativ schwach leitenden Zustand, beispielsweise dadurch erreicht werden, dass, wiederum mittels eines geeigneten Heizstrompulses das schaltaktive Material über die Schmelztemperatur hinaus aufgeheizt und folgend in einen amorphen Zustand durch schnelles Abkühlen "abgeschreckt" wird ("Löschvorgang" oder "Zurücksetzen").

Typischerweise muss die Temperatur für den Löschvorgang einen höheren Pegel erreichen als diejenige für den Schreibvorgang, kann aber von kürzerer Dauer sein.

Phasenwechsel-Speicherzellen, die auf diesem oder einem entsprechenden Prinzip basieren, sind beispielsweise in der Veröffentlichung Y. Ha et al.: "An edge contact type cell for phase change RAM featuring very low power consumption", VLSI 2003 und beispielsweise in H. Horii et al: "A novel cell technology using N-doped GeSbTe films for phase change RAM", VLSI 2003, Y. Hwang et al.: "Full integration and reliability evaluation of phase-change RAM based on 0.24μm-CMOS technologies", VLSI 2003, und S. Ahn et al.: "Highly Manufacturable High Density Phase Change Memory of 64Mb and beyond", IEDM 2004, usw. beschrieben.

Damit eine zugehörige Speichervorrichtung verlässlich arbeiten kann, müssen die oben beschriebenen Ströme zum Schreiben bzw. Löschen relativ genau vorbestimmt sein.

Die Transistoren, welche die Lösch- oder Schreib-Heizstrompulse antreiben, beispielsweise durch geeignete Bit – und Masseleitungen, müssen daher geeignet dimensioniert sein.

Die Größe des zum zuverlässigen Setzen oder Zurücksetzen benötigten Stroms hängt von der Größe des Heizelements bzw. des aktiven Materials ab. Es ist deshalb gewünscht, kleine, sublithographische Strukturgrößen für die Speicherzelle und das aktive Material zu verwenden.

Ein Beispiel für eine Herstellung der Speicherzellen ist die sogenannte "Säulenzelle" (sog. "pillar cell"), bei der die Speicherzelle durch Ätzen von Speicherelementschichten ausgebildet wird, was zu länglichen Schichtstapeln ("Säulen") führt, wobei die Säulen eine Längsachse senkrecht zum darunter liegenden Substrat aufweisen, also senkrecht auf dem Substrat stehen. Die Säulen enthalten das entsprechende aktive Material/aktive Bereiche und häufig eine entsprechende obere Elektrode.

Um jedoch mit dem Verarbeiten fortzufahren – und um beispielsweise die oberen Elektrodenkontakte der Säulen elektrisch zu verbinden –, müssen die Säulen mit Füllmaterial umgeben werden, welches eine gute thermische Isolierung bereitstellen sollte (z. B. ein oxidisches Material) und dann an seiner oberen Oberfläche eingeebnet bzw. planarisiert werden muss, was typischerweise mittels eines chemisch-mechanischen Polierens (CMP) geschieht.

Dabei ist es zur Zeit ein Nachteil, dass das CMP die obere Elektrode als eine Stoppschicht verwenden muss. Ein zu geringes Polieren würde zu Kontaktunterbrechungen führen, während ein zu kräftiges Polieren einen Teil der oder die gesamte obere Elektrode entfernt, was ebenfalls zu einem ungenügenden Kontakt führt. Ein weiterer zur Zeit vorhandener Nachteil ist die kleine Größe der oberen Elektrodenschicht, welche den möglichen Widerstand der Stoppschicht, d. h., der oberen Elektrodenschicht, gegen Abtragung verschlechtert. Auch muss eine dicke obere Elektrode abgeschieden werden, um einen Sicherheitsbereich bezüglich eines übermäßigen Polierens bereitzustellen, was wiederum zu Haftproblemen aufgrund von Spannungseffekten führt.

Es ist eine Aufgabe der Erfindung, eine neuartige Speichervorrichtung mit einer Vielzahl von Speicherzellen, insbesondere PCM-Speicherzellen, und ein neuartiges Verfahren zum Bilden einer solchen Speichervorrichtung bereitzustellen, insbesondere in Verfahren und eine Speichervorrichtung, mittels derer die oben genannten Nachteile verringert werden können.

Die Aufgabe wird mittels eines Verfahrens nach Anspruch 1 und einer Speichervorrichtung nach Anspruch 23 gelöst. Besonders vorteilhafte Ausgestaltungen sind unter anderem in den Unteransprüchen allein oder in Kombination aufgeführt.

Unter einem Gesichtspunkt der Erfindung wird ein Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen bereitgestellt, welches zumindest folgende Schritte umfasst: Abscheiden bzw. Aufbringen mindestens einer Grundschicht auf die Oberfläche, welche die Säulen umfasst bzw. trägt, wobei die Grundschicht mindestens eine thermisch – und vorzugsweise auch eine elektrisch – isolierende Eigenschaft aufweist; und Abscheiden einer oberen Schicht auf die Grundschicht. Die Grundschicht weist eine stärkere Polierstoppende Eigenschaft (beispielsweise gegenüber einem CMP-Polieren) als die obere Schicht auf, d. h., dass sie einen größeren Widerstand gegen ein Polieren aufweist. Dadurch kann man sowohl eine ausreichende thermische – und vorzugsweise auch elektrische – Isolierung der Speicherzelle erreichen als auch eine verbesserte Stoppfähigkeit für den CMP-Prozess, welcher der Bildung der Speicherzelle bzw. der Abscheidung der Schichten folgt.

Die obere Elektrode ist während eines folgenden Planarisierungsschritts geschützt und wird vorteilhafterweise nach der Planarisierung bzw. Einebnung in einem gut definierten selektiven Ätzschritt geöffnet. Dies erlaubt eine Verringerung der Dicke der oberen Elektrode, was zum Spannungsabbau und zur Verringerung der Säulenhöhe vorteilhaft ist.

Es wird besonders bevorzugt, falls die Grundschicht aus mindestens zwei aufeinander folgenden (Teil-)Schichten besteht, d. h., einer ersten Schicht, die auf der Oberfläche abgeschieden wird, welche die Säulen enthält, und einer zweite Schicht, welche auf der ersten Schicht abzuscheiden ist. Die obere Schicht entspricht dann einer dritten Schicht. Durch Verwenden mehrerer (Grund-)Schichten kann man die Eigenschaften der Schichten besser festsetzen, da es vergleichsweise schwierig ist, ein Grundschichtmaterial zu finden, wel ches alle notwendigen Bedingungen erfüllt. Dementsprechend kann die erste Schicht dazu verwendet werden, sowohl die Säulenbreite zu erhöhen als auch als eine thermisch, und bevorzugt auch elektrisch, isolierende Schicht zu bilden. Die zweite Schicht wird meist als ein CMP-Stopp verwendet, und ihre Dicke wird dementsprechend so ausgewählt, dass sie ausreichend dick ist, um als eine CMP-Stoppschicht zu dienen. Folglich sollte der CMP-Widerstand der zweiten Schicht größer sein als derjenige der oberen/dritten Schicht, während ihre Isolatoreigenschaften vernachlässigbar sein können. Umgekehrt kann die CMP-Stoppeigenschaft der ersten Schicht vernachlässigbar sein.

Vorteilhafterweise kann eine obere (z. B. dritte) Schicht abgeschieden werden, um die übrige Topographie bzw. Fläche aufzufüllen. Diese Schicht kann dann eingeebnet bzw. planarisiert werden, z. B. mittels eines Anhaltens eines CMP-Verfahrens an der zweiten Schicht.

Aufgrund der Anordnung der Säulen-PCRAM-Zellen in einem Feld bzw. Array kann die Dicke der ersten beiden Schichten so gewählt werden, dass der nächste Abstand zwischen benachbarten Zellen bzw. Säulen aufgefüllt wird, wodurch sich die zugehörige Größe der Oberfläche erheblich erhöht.

Im Folgenden wird eine bevorzugte Ausführungsform einer Säulen-PCRAM-Zelle zusammen mit den beigefügten schematischen, nicht maßstabsgerechten Zeichnungen genauer beschrieben. Gleiche funktionale Elemente werden mit den gleichen Bezugsziffern bezeichnet.
1A und 1B zeigen Querschnittsansichten einer beispielhaften Struktur einer resistiv schaltenden Speicherzelle bei unterschiedlichen Verarbeitungsschritten nach dem Stand der Technik;
2 zeigt eine Draufsicht auf die Struktur nach 1B;
3A bis 3C zeigen Querschnittsansichten ähnlich zu 1A und 1B einer beispielhaften Struktur einer resistiv schaltenden Speicherzelle bei unterschiedlichen Verarbeitungsabschnitten gemäß einer Ausführungsform der Erfindung;
4 zeigt eine Draufsicht auf die Struktur aus 3.
1A zeigt eine Querschnittsansicht aus einem Ausschnitt einer bekannten resistiv schaltenden Speichervorrichtung bei einem ersten Verarbeitungs- bzw. Produktionsschritt. Zu diesem Zeitpunkt sind auf einem Substrat 1 Säulen 2 ausgeformt, welche ein aktives Phasenwechselmaterial 3 und darauf ein Elektrodenmaterial 4 umfassen. Die Säulen 2 sind oben und an ihren Seiten von einer Isolierschicht 5 bedeckt, welche die Säulen 2 thermisch und elektrisch isoliert. Mit seinem Boden ist das aktive Phasenwechselmaterial 3 mit dem Substrat 1 verbunden, genauer: mit einem Kontakt ("contact-to-array") 6 zu einer Seite eines Source/Drain-Pfads 6 eines Transistors. Allgemein ist das Substrat 1 multifunktional und umfasst verschiedene Komponenten, von denen beispielhaft die folgenden gezeigt sind: eine Gate-Leiterelektrode 9 eines Transistors; ein aktives Gebiet des Substrats 1, ein Source/Drain-Gebiet 7 im Substrat, welches mit dem aktiven Phasenwechselmaterial 3 über den Kontakt 6 verbunden ist und isolierende Gates 10, welche in einer Ausführungsform dauernd ausgeschaltet sind und zwei benachbarte Speicherelemente voneinander isolieren. Die Funktionen und Zusammenarbeit dieser und weiterer Komponenten des Substrats sind dem Fachmann bekannt.
Die Speichervorrichtung dieses Produktionsschritts muss weiter bearbeitet werden, um u. a. weitere funktionale Elemente, wie Bitleitungen usw., auf dem Elektrodenmaterial 4 hinzuzufügen. Um dies zu erreichen, wird die Isolierschicht 5 nach unten bis zu einem Niveau, das durch die Linie I-I dargestellt ist, entfernt, was das Elektrodenmaterial 4 für eine weitere elektrische Kontaktierung öffnet und die obere Oberfläche auf diesem Niveau planarisiert (siehe 1B). Dies wird häufig mittels CMP durchgeführt.
1B zeigt eine Querschnittsansicht eines Ausschnitts einer resistiv schaltenden Speicherzelle bei einem zweiten Verarbeitungs-/Herstellungs-Schritt, welcher einem Zustand nach einem CMP-Polieren der in 1 gezeigten Speicherzelle entspricht. Hier können weitere Elemente, wie ebene Schichten usw., hinzugefügt werden.
2 zeigt eine Draufsicht auf die polierte obere Oberfläche der resistiv schaltenden Speicherzelle aus 1B mit Gebieten aus Elektrodenmaterial 4 innerhalb der Isolierschicht 5. Der Ausschnitt der 1A und 1B wird durch die Linie II-II angedeutet, deren Begrenzung durch die Pfeile angedeutet ist.
Falls ein CMP-Polieren bis herunter zum Oberflächeniveau I-I durchgeführt wird (beginnend von einem oberen Oberflächenniveau, bei dem nur die Isolierschicht 4 vorhanden ist; siehe 1A) sollte der Polierablauf eine ausreichende Empfind lichkeit zwischen dem Isoliermaterial 5 und dem Elektrodenmaterial 4 aufweisen, um den Planarisationsablauf auf dem Elektrodenmaterial 4 oben anzuhalten bzw. anhalten zu können, ohne zu viel von diesem Material 4 zu entfernen.
Beginnend vom Bearbeitungszustand nach 1, hängt die Fähigkeit, das CMP-Polieren aufzuhalten (oder was darin eingeschlossen ist, den Widerstand der Oberfläche in Bezug auf den Polierprozess so zu verändern, beispielsweise zu erhöhen, dass die Änderung der Zusammensetzung/des Aufbaus der Oberfläche erfasst und im Folgenden der Polierablauf gestoppt bzw. angehalten werden kann) u.a. von der relativen Oberfläche des Elektrodenmaterials ab und seinem unterschiedlichen Widerstand gegen ein Polieren verglichen mit der Isolierschicht 5.
In der gezeigten herkömmlichen Anordnung der Oberfläche des Elektrodenmaterials 4 ist dessen Fläche viel kleiner als die Fläche der Isolierschicht 5, so dass der CMP-Prozess nicht mit der benötigten Genauigkeit durchgeführt werden kann. Dies kann zu einem Überpolieren führen. Falls der Polierprozess nach einer vorbestimmten Zeit oder Tiefe gestoppt wird, kann sowohl Über- als auch Unterpolieren auftreten.
3A zeigt eine Querschnittsansicht eines Ausschnitts einer bevorzugten Ausführungsform einer erfindungsgemäßen resistiv schaltenden Speichervorrichtung bei einem ersten Verarbeitungs-/Herstellungs-Schritt.
Hier sind das Substrat 1 und die Säulen 2 die gleichen wie in den 1A und 1B, aber nun sind die Säulen 2 von drei aufeinander folgenden Schichten 11, 12, 13 bedeckt. Eine erste Schicht 11 ist auf einer Oberfläche abgeschieden worden, welche das Substrat 1 und die Säulen 2 umfasst.
Die erste Schicht 11 ist zumindest wärmeisolierend (mit einer Wärmeleitfähigkeit von vorzugsweise weniger als 1,3 W/K m) und bedeckt das Substrat 1 als auch die Säulen 2; die Säulen 2 sind nun vollständig an ihren vorher freien Flächen bedeckt, d. h., oben und an den Seiten. Die erste Schicht 11 kann jedes geeignete zumindest thermisch – und vorzugsweise elektrisch – isolierende Material enthalten, wie beispielsweise ein geeignetes dielektrisches Material, unter anderem ein Oxidmaterial usw., wie beispielsweise auch (z. B. poröses) SiO₂, FSG, BPSG, BSG, Aerogele und Xerogele, weitere Niedrig-k-Materialien usw., und zwar allein oder in Kombination, wobei in dieser Ausführung Oxidmaterial bevorzugt wird.
Die Dicke der ersten Schicht ist kleiner als der Abstand der Säulen 2 in mindestens einer seitlichen Richtung, so dass nach Abscheiden der ersten, isolierenden Schicht 11 freier Raum in mindestens einer Richtung zwischen den Säulen 2 verbleibt.
Die zweite Schicht 12 hat die Fähigkeit, als eine Stoppschicht für das CMP-Polieren zu dienen, d. h., dass die CMP-Polierrate wesentlich geringer ist als für das Material (siehe weiter unten), welches später planarisiert werden soll.
Daher können die erste Schicht 11 und die zweite Schicht 12 als zwei Teilschichten angesehen werden, welche in Kombination eine thermisch isolierende und ggf. elektrisch isolierende Grundschicht mit erhöhter CMP-Stoppwirkung darstellen.
Die Dicke der ersten Schicht 11 und der zweiten Schicht 12 zusammen (d. h., einer Grundschicht) ist kleiner als der seitliche Raum/Abstand der Säulen 2 zumindest in einer Richtung so, dass nach Abscheiden der Schichten 11, 12 weiterhin ein offener Raum zwischen den Säulen 2 verbleibt.
Die zweite Schicht 12 kann SiN enthalten.
Die dritte Schicht 13 bedeckt die zweite Schicht 12 und wird u.a. dazu verwendet, den übrigen Raum zwischen den Säulen 2 aufzufüllen. Die dritte Schicht 13 kann aus dem gleichen Material zu bestehen wie die erste Schicht 11, z. B. aus einem Oxid.
Daher ist in dieser bevorzugten Ausführungsform die dritte Schicht 13 einfacher zu polieren als die zweite Schicht 12, welche einen größeren Widerstand gegenüber einem Polieren zeigt.
Die Dicke der Grundschicht, d. h., der kombinierten ersten und zweiten Schichten 11, 12, bewegt sich in diesem Beispiel im Bereich von 100 nm oder mehr. Vorzugsweise liegt die Dicke jeder Schicht der kombinierten ersten und zweiten Schicht 11, 12 im Bereich von 100 nm oder mehr.
Nachdem die dritte Schicht 13 abgeschieden worden ist, wird sie poliert, d. h., planarisiert, beispielsweise durch CMP-Polieren, bis hinunter auf die zweite Schicht 12, wie durch die Linie III-III angedeutet. Weil die zweite Schicht 12 einen relativ starken Widerstand gegen ein Polieren aufweist (SiN ist ein relativ hartes Material), wird das Polieren dann beendet. Die obere Oberfläche umfasst nun Bereiche der zwei ten Schicht 12 und Bereiche der dritten Schicht 13, welche in dem Raum zwischen der zweiten Schicht 12 eingefüllt worden ist (nicht gezeigt). Falls es für eine verbesserte Topographie gewünscht wird, kann die Schicht 13 durch ein Nass- oder Trockenätzen auf das Niveau der Oberseite der Elektrode 4 zurückgesetzt bzw. abgebaut werden (in den Zeichnungen nicht gezeigt).
Um in der Lage zu sein, die oberen Kontakte 4 zu öffnen, wird die zweite Schicht 12 geätzt statt poliert, wobei ein Überätzen ("overetching") erlaubt ist.
3B zeigt den Zustand der Speicherzelle, nachdem die zweite Schicht 12 durch ein Ätzmittel geätzt worden ist, das empfindlich auf das Material der zweiten Schicht 12, aber nicht auf das Material der ersten Schicht 11 reagiert (und in dieser Ausführungsform auch nicht die dritte Schicht 13 ätzt, welche aus dem gleichen Oxidmaterial wie die erste Schicht 11 besteht). Das Ätzen entfernt die zweite Schicht 12 vollständig von der ersten Schicht 11 in einem Bereich oberhalb der Säulen 2, aber nicht aus dem Raum zwischen den Säulen 2. Diese Figur zeigt auch ein leichtes Überätzen, d. h., dass die obere Oberfläche der zweiten Schicht 12 niedriger liegt als die Oberseite der Säulen 2.
3C zeigt den Zustand der Speichervorrichtung, nachdem die erste Schicht 12' durch eine Ätze geätzt worden ist, welche empfindlich auf das Material der ersten Schicht 11', aber nicht auf das Material der zweiten Schicht 12' reagiert (und in dieser Ausführungsform auch die planarisierte dritte Schicht 13'' ätzt, welche aus dem gleichen Oxidmaterial wie die erste Schicht 11' besteht). Dieser zweite Ätzschritt ent fernt die erste Schicht 11' von den Kontakten 4, welche nun freiliegen. Dies erlaubt eine Verminderung der Dicke der oberen Elektrode, was vorteilhaft in Bezug auf Spannungen und eine Säulenhöhe ist.
An diesem Punkt kann die Speichervorrichtung/-zelle mit weiteren Elementen, wie beispielsweise Bitleitungen, ausgerüstet werden, die mit den Säulen 2 zu verbinden sind.
4 zeigt eine Draufsicht auf einen Ausschnitt einer ersten Speichervorrichtung nach 3C. Die Ansicht nach 3C ist durch die gestrichelte Linie und die Pfeile angedeutet. Diese Figur zeigt – in der hier dargestellten 6F²-Konfiguration – die Kontakte 4, die durch das Material der ersten Schicht 11' und weiter durch das Material der zweiten Schicht 12' umgeben sind. Zwischen den Gebieten der zweiten Schicht 12' befindet sich das Material der planarisierten und geätzten dritten Schicht 13''.
Da die Oberfläche der zweiten Schicht 12, 12' den Widerstand gegen ein Polieren beeinflusst, kann man durch Festsetzen der Dicke der zweiten Schicht 12 das CMP-Prozessfenster optimieren, während man andere Randbedingungen, wie beispielsweise eine Lückenfüllfähigkeit und eine Maskenentfernungstoleranz, berücksichtigt.
Unter der Annahme einer 6F²-Zellgröße, so wie in 4 gezeigt (wobei F die minimale Strukturgröße bezeichnet), kann dann, falls eine Säule auf eine Größe von 0,5F (oder allgemeiner beispielsweise auf 0,3F bis 1F) im Durchmesser verkleinert wird, dies zu einer Fläche von ungefähr 0,2F² in Bezug auf 6F² führen (z. B. 0,25F² im Fall einer Säule mit rechteckigem Querschnitt oder ungefähr 0,196F² im Fall einer zylindrischen Säule), was wiederum zu einer (relativen) Musterdichte von weniger als 4 % (ca. 0,2F²/6F²) führt. In dem gezeigten Layout beträgt ein minimaler Abstand der Säulen typischerweise 2F. Falls es für eine Auffüllfähigkeit gewünscht ist, dass keine Lücken aufzufüllen sind, die erheblich kleiner als 1F sind, sollte dann die Dicke der Grundschicht (d. h., der kombinierten ersten und zweiten Schicht) zwischen 0,1 und 0,3F gewählt werden (wobei der minimale zu füllende Raum bzw. Abstand dann 1,3F bzw. 0,9F für 0,5F-Säulen mit einem 2F-Abstand bzw. -Pitch beträgt), was zu einer Musterdichte von 6 % bzw. 16 % führt.
5 zeigt eine Draufsicht ähnlich zu 4, wobei nun – in einer alternativen Ausführungsform – die zweite Schicht 12' dicker ist als diejenige in der Ausführungsform nach
4, was zu einer größeren Oberfläche der geätzten zweiten Schicht 12' führt. Dementsprechend bleibt auch eine größere Oberfläche der geätzten zweiten Schicht 12' aufgrund der größeren Dicke übrig. Die Dicke der geätzten zweiten Schicht 12' kann so groß sein, dass Lücken zwischen benachbarten Säulen 2 vollständig ausgefüllt werden, in dieser Darstellung in einer Richtung.
In diesem Fall – wobei der Abstand zum nächsten Nachbarn vollständig mit der Grundschicht (d. h., der ersten und der zweiten Teilschicht) aufgefüllt wird, beträgt der zu füllende Abstand typischerweise 2F oder 1F, wobei dann eine Dicke der Grundschicht vorzugsweise zwischen 0,75F bzw. 1,25F gewählt wird, was zu einer Musterdichte von 52 % oder 83 % führt.
Abhängig vom genauen Zellenlayout und grundsätzlichen Layoutregeln sollte eine Dicke der Grundschicht vorzugsweise zwischen 0,1F und 0,2F variieren, oder größer als 100 nm sein, was immer auch größer ist.
Allgemein kann man durch Verwenden geeigneter Kombinationen der ersten und zweiten Schichten 11 bzw. 12 in Bezug beispielsweise auf Materialeigenschaften und entsprechende Schichtdicken die Stoppeigenschaften einstellen und sie für verschiedene Polierumgebungen oder -methoden anpassen. In extremen Fällen können die Schicht 11 und 12 in eine einheitliche Schicht kombiniert werden, falls thermische, elektrische und CMP-prozessbezogene Anforderungen gleichzeitig erfüllt werden können.
Obwohl die Erfindung anhand derjenigen Ausführungsform beschrieben worden ist, welche zur Zeit als die bevorzugte angesehen wird, wird der Fachmann innerhalb des Umfangs der Erfindung verschiedene Anpassungen und Modifikationen durchführen können.
Beispielsweise können mehr als zwei oder drei Schichten verwendet werden, beispielsweise kann die erste thermisch isolierende Schicht auf einer dünnen elektrisch isolierenden Schicht liegen. Insbesondere kann die Grundschicht aus mehr als zwei Schichten gebildet werden.
Allgemein sind Chalcogenidverbindungen, welche ein oder mehrere der Elemente aus Gruppe VI des Periodensystems aufweisen, als Phasenwechselmaterialien nützlich. In einer Ausführungsform ist das Phasenwechselmaterial eines Phasenwechselelements aus einem Chalcogenidverbindungsmaterial, wie bei spielsweise GeSbTe, SbTe, GeTe oder AgInSbTe, aufgebaut. In einer weiteren Ausführungsform ist das Phasenwechselmaterial Chalcogen-frei, und zwar unter Verwendung aktiver Materialien wie beispielsweise GeSb, GaSb, InSb oder GeGaInSb. In anderen Ausführungsformen kann das Phasenwechselmaterial aus jedem weiteren geeigneten Material aufgebaut sein, einschließlich einem oder mehrerer der Elemente Ge, Sb, Te, Ga, As, In, Se und S.
Bezüglich der zweiten Schicht 12 können statt SiN andere Materialien, wie beispielsweise Al₂O₃ und dergleichen, verwendet werden.

1: Substrat
2: Säule
3: Aktives Material
4: Elektrode
5: Isolierschicht
6: Kontakt
7: Source/Drain-Gebiet
8: Aktive Substratschicht
9: Gateleiterelektrode
10: Isoliergate
11: Erste Schicht
12: Zweite Schicht
13: Dritte Schicht
11': Erste Schicht (geätzt)
12': Zweite Schicht (geätzt)
13': Dritte Schicht (planarisiert)
13'': Dritte Schicht (geätzt)

Claims

Verfahren zum Bilden einer Speichervorrichtung mit einer Vielzahl von Speicherzellen, wobei jede Speicherzelle eine Säule (2) aufweist, welche einen Bereich eines aktiven Materials (3) enthält, wobei das Verfahren die folgenden Schritte aufweist: – Abscheiden mindestens einer thermisch isolierenden Grundschicht (11; 12) auf einer Oberfläche, welche die Säulen (2) aufweist; – Abscheiden einer oberen Schicht (13) auf der Grundschicht (11; 12), wobei die Grundschicht (11) einen höheren Widerstand gegen Polieren aufweist als die obere Schicht (13); und – Planarisieren einer oberen Oberfläche durch Polieren dergestalt, dass mindestens die Teile der Grundschicht (11; 12) oberhalb der Säulen (2) freigelegt werden.
Verfahren nach Anspruch 1, wobei der Schritt des Abscheidens einer oberen Schicht (13) ein Abscheiden der oberen Schicht (13) auf der Grundschicht (11; 12) zum durchgehenden Auffüllen von Raum zwischen den Säulen (2) umfasst.
Verfahren nach Anspruch 1 oder 2, weiterhin umfassend den Schritt: – Entfernen der Grundschicht (11; 12) zumindest oberhalb der Säulen (2).
Verfahren nach Anspruch 3, wobei der Schritt des Entfernens der Grundschicht (11; 12) mittels Ätzens durchgeführt wird.
Verfahren nach Anspruch 3, weiterhin umfassend den Schritt eines Kontaktierens der Säulen (2).
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Grundschicht (11; 12) auch elektrisch isolierend ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das aktive Material (3) ein resistiv schaltendes Material ist.
Verfahren nach Anspruch 7, wobei das aktive Material (3) ein Phasenwechselmaterial ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Polierablauf ein chemisch mechanischer Polierablauf (CMP) ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die obere Schicht (13, 13', 13'') ein oxidisches Material enthält.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Säulen (2) auf einem ebenen Substrat (1) ausgebildet sind.
Verfahren nach Anspruch 11, wobei das Substrat (1) ein multifunktionales Substrat ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Säulen (1) jeweils eine Elektrode (4) oberhalb des aktiven Materials (3) umfassen.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt des Abscheidens mindestens der thermisch isolierenden Grundschicht (11; 12) umfasst: – Abscheiden einer thermisch isolierenden ersten Schicht (11) auf der Oberfläche, welche die Säulen (2) umfasst; – Abscheiden einer zweiten Schicht 812) auf der ersten Schicht (11); – wobei die zweite Schicht (12) einen höheren Widerstand gegen ein Polieren aufweist als die obere Schicht (13) und insbesondere auch als die erste Schicht (11).
Verfahren nach Anspruch 14, wobei der planarisierende Schritt umfasst: Planarisieren einer oberen Oberfläche durch Polieren so, dass mindestens die Teile der zweiten Schicht (12, 12') oberhalb der Säulen (2) freigelegt sind.
Verfahren nach Anspruch 15, umfassend den weiteren Schritt: – Entfernen der zweiten Schicht (12, 12') zumindest oberhalb der Säulen (2):
Verfahren nach Anspruch 16, wobei der Schritt des Entfernens der zweiten Schicht (12, 12') durch Ätzen durchgeführt wird.
Verfahren nach Anspruch 16 oder 17, umfassend den weiteren Schritt: – Entfernen der ersten Schicht (11, 11') zumindest oberhalb der Säulen (2).
Verfahren nach Anspruch 18, wobei der Schritt des Entfernens der ersten Schicht (11, 11') durch Ätzen durchgeführt wird.
Verfahren nach einem der Ansprüche 14 bis 19, wobei die zweite Schicht (12) elektrisch isolierend ist.
Verfahren nach einem der Ansprüche 14 bis 20, wobei die erste Schicht (11, 11') ein oxidisches Material enthält.
Verfahren nach einem der Ansprüche 14 bis 21, wobei die zweite Schicht (12, 12') Siliziumnitrid enthält.
Speichervorrichtung mit einer Vielzahl von Speicherzellen, wobei jede Speicherzelle eine Säule (2) aufweist, welche einen Bereich eines aktiven Materials (3) enthält, wobei die Speichervorrichtung umfasst: – ein thermisch isolierendes erstes Material, das mindestens das aktive Material (3) der Säulen (2) seitlich umgibt; und – ein zweites Material, welches das erste Material seitlich umgibt.
Speichervorrichtung nach Anspruch 23, wobei das zweite Material seitlich zumindest teilweise von einem weiteren Material umgeben ist, wobei das zweite Material einen höheren Widerstand gegen ein Polieren aufweist als das weitere Material.
Speichervorrichtung nach Anspruch 23 oder 24, wobei das erste Material ein oxidisches Material enthält.
Speichervorrichtung nach einem der Ansprüche 23 bis 25, wobei das zweite Material Siliziumnitrid enthält.
Speichervorrichtung nach einem der Ansprüche 24 bis 26, wobei das weitere Material ein oxidisches Material enthält.
Speichervorrichtung nach einem der Ansprüche 23 bis 27, wobei die Säulen ein Elektrodenmaterial (4) oberhalb des aktiven Materials (3) enthalten.
Speichervorrichtung nach einem der Ansprüche 23 bis 28, wobei ein Flächenverhältnis innerhalb einer zu den Säulen (2) senkrechten Ebene des ersten und des zweiten Materials zu einer Gesamtfläche größer als 5 % ist.
Speichervorrichtung nach Anspruch 29, wobei das Flächenverhältnis größer als 15 % ist.
Speichervorrichtung nach Anspruch 30, wobei das Flächenverhältnis größer oder gleich 50 % beträgt.
Speichervorrichtung nach Anspruch 31, wobei das Flächenverhältnis zwischen 50 % und 85 % liegt.
Speichervorrichtung nach einem der Ansprüche 23 bis 28, wobei eine seitliche Dicke des ersten und des zweiten Materials zwischen 0,1 F und 0,3 F liegt.
Speichervorrichtung nach einem der Ansprüche 23 bis 28, wobei eine seitliche Dicke des ersten und des zweiten Materials zwischen 0,75F und 1,25F liegt.
Speichervorrichtung nach einem der Ansprüche 23 bis 28, wobei eine seitliche Dicke des ersten Materials und des zweiten Materials zusammen mindestens 100 nm beträgt.
Speichervorrichtung nach Anspruch 35, wobei eine seitliche Dicke des ersten Materials und des zweiten Materials mindestens 100 nm beträgt.
Speichervorrichtung nach einem der Ansprüche 23 bis 36, wobei das erste Material elektrisch isoliert ist.