DE102006000883A1 - Betriebsverfahren für ein Speicherbauelement - Google Patents
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Abstract
Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines integrierten Schaltkreisspeicherbauelements, bei dem eine erste Adresse (ADD1) und ein erster Befehl (CMD1) dem Speicherbauelement zugeführt werden. DOLLAR A Erfindungsgemäß wird eine zweite Adresse (ADD2) und/oder ein zweiter Befehl (CMD2) dem Speicherbauelement vor Abschluss der Ausführung des ersten Befehls während der Ausführung des ersten Befehls zugeführt. DOLLAR A Verwendung z. B. in der Flashspeichertechnologie.
Description
- Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines integrierten Schaltkreisspeicherbauelements, insbesondere eines Flashspeicherbauelements.
- Integrierte Schaltkreisspeicherbauelemente werden typischerweise in zwei Kategorien unterteilt, und zwar in Direktzugriffsspeicher(RAM)-Bauelemente und Festwertspeicher(ROM)-Bauelemente. RAM-Bauelemente sind typischerweise flüchtig speichernde Bauelemente, die ihre Daten verlieren, wenn die Energieversorgung unterbrochen wird. ROM-Bauelemente sind hingegen typischerweise nichtflüchtig speichernde Bauelemente, die ihre Daten auch bei einer Unterbrechung der Energieversorgung behalten. Beispiele von Direktzugriffsspeichern sind dynamische RAM (DRAM) und statische RAM (SRAM). Beispiele nichtflüchtiger Speicher sind programmierbare ROM (PROM), lösch- und programmierbare ROM (EPROM) und elektrisch lösch- und programmierbare ROM (EEPROM). Flashspeicher sind ein inzwischen weit verbreiteter Typ von EEPROM-Bauelementen, wobei Flashspeicher in solche vom NAND-Typ und solche vom NOR-Typ klassifiziert werden.
-
1 veranschaulicht das Timing einer Abfolge von drei Operationen Operation 1, Operation 2, Operation 3 innerhalb eines Speicherbauelements. Jede diese Operationen repräsentiert z.B. einen Lese-, Schreib- oder Löschvorgang. Um eine solche Operation auszuführen, wird dem Speicherbauelement nacheinander eine Adresse und ein Befehl zugeführt. Dies kann durch einen Host-Prozessor erfolgen, der mit dem Speicherbauelement elektrisch über einen Bus und/oder andere Steuerleitungen verbunden ist. Nach Empfang eines Befehls führt das Speicherbauelement entsprechende Operationen aus. In der Timingsequenz von1 werden vom Speicherbauelement nacheinander eine erste Adresse ADD1 und ein erster Befehl CMD1 empfangen. Als Reaktion darauf führt das Speicherbauelement zugehörige erste Vorgänge EXE1 aus. Wenn z.B. der erste Befehl ein Lesebefehl ist, führt das Speicherbauelement einen Lesezugriff auf ein internes Speicherfeld an einer durch die erste Adresse definierten Stelle aus und leitet gelesene Daten an einen Ausgangsanschluss des Speicherbauelements. Wenn der erste Befehl ein Schreibbefehl ist, schreibt das Speicherbauelement neue Daten in das interne Speicherfeld an eine von der ersten Adresse definierten Stelle. Wenn der erste Befehl ein Löschbefehl ist, wird die zugewiesene erste Adresse, z.B. eine Zeilenadresse oder Seitenadresse, innerhalb des internen Speicherfeldes gelöscht. Sobald die mit dem ersten Befehl verknüpften Operationen vollständig ausgeführt worden sind, kann die Sequenz des Empfangens einer neuen Adresse und eines neuen Befehls wiederholt werden. Dies ist in1 dadurch veranschaulicht, dass nach Abschluss der mit dem ersten Befehl CMD1 verknüpften Vorgänge EXE1 eine zweite Adresse ADD2 empfangen wird und nach Abschluss von mit einem zugehörigen zweiten Befehl CMD2 verknüpften Vorgängen einen dritte Adresse ADD3 empfangen wird. - Der Erfindung liegt als technisches Problem die Bereitstellung eines Speicherbauelement-Betriebsverfahrens zugrunde, das eine vergleichsweise effiziente Zeitsteuerung des Speicherbauelements ermöglicht.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Betriebsverfahrens mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Erfindungsgemäß werden wenigstens eine zweite Adresse und ein zweiter Befehl vor Abschluss der Ausführung eines ersten Befehls zugeführt, was die Timingeffizienz durch Reduzieren von Verzögerungen steigert, die mit der Ausführung jedes neuen Befehls verknüpft sind.
- Vorteilhafte Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert, in denen zusätzlich das zum besseren Verständnis der Erfindung oben erläuterte herkömmliche Ausführungsbeispiel dargestellt ist. Es zeigen:
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1 ein schematisches Timing-Diagramm zur Veranschaulichung der Zeitsteuerung von Vorgängen innerhalb eines herkömmlichen Speicherbauelements und -
2 ein schematisches Timing-Diagramm zur Veranschaulichung von Vorgängen innerhalb eines Speicherbauelements gemäß der Erfindung. - Speziell veranschaulicht
2 das Timing einer Abfolge von drei Operationen Operation 1, Operation 2, Operation 3 innerhalb eines Speicherbauelements gemäß der Erfindung, wobei jede dieser Operationen z.B. einen Lese-, Schreib- oder Löschbefehl repräsentieren kann. Bei dem Speicherbauelement kann es sich insbesondere um ein Flashspeicherbauelement handeln. Es sei beispielsweise angenommen, dass es sich in2 beim ersten Vorgang um einen Lesevorgang, beim zweiten Vorgang um einen Schreibvorgang und beim dritten Vorgang um einen Löschvorgang handelt. Während des ersten Vorgangs wird eine erste Adresse ADD1, d.h. in diesem Fall eine Leseadresse, in ein Adressregister innerhalb des Speicherbauelements geladen, und dann wird ein erster Befehl CMD1, d.h. in diesem Fall ein Lesebefehl, in ein Befehlsregister innerhalb des Speicherbauelements geladen. Auf diese Schritte folgt eine Ausführung erster Vorgänge EXE1, in diesem Fall von Lesevorgängen, um den Lesebefehl auszuführen. Um die Timingeffizienz zu verbessern, wird vor Abschluss dieser ersten Vorgänge EXE1 eine zweite Adresse ADD2, d.h. in diesem Fall eine Schreibadresse, in ein Adressregister innerhalb des Speicherbauelements geladen. Danach wird ein zweiter Befehl CMD2, d.h. in diesem Fall ein Schreibbefehl, in ein Befehlsregister innerhalb des Speicherbauelements geladen. Auf diese Schritte folgt dann das Ausführen zweiter Vorgänge EXE2, d.h. von Schreibvorgängen, um den Schreibbefehl auszuführen. Um die Timingeffizienz zu steigern, wird vor Abschluss dieser zweiten Vorgänge EXE2 eine dritte Adresse ADD3, d.h. im betrachteten Beispiel eine Löschadresse, in ein Adressregister innerhalb des Speicherbauelements geladen. Anschließend wird in ein Befehlsregister innerhalb des Speicherbauelements ein dritter Befehl CMD3 geladen, d.h. in diesem Fall ein Löschbefehl. Auf diese Schritte folgt dann die Ausführung dritter Vorgänge EXE3, d.h. von Löschvorgängen, um den Löschbefehl auszuführen. - In alternativen Ausführungsformen der Erfindung ist der gezeigte Zeitsteuerungsüberlapp zwischen dem Ausführen eines Befehls und dem Laden einer nächsten Adresse durch einen entsprechenden Timingüberlapp zwischen dem Ausführen eines Befehls und dem Laden eines nächsten Befehls ersetzt. Übertragen auf
2 bedeutet dies, dass der Timingüberlapp zwischen dem Laden der zweiten Adresse ADD2 und dem letzten Teil von mit der Ausführung des Lesebefehls verknüpften Vorgängen durch einen Überlapp zwischen dem Laden des zweiten Befehls CMD2 und des letzten Teils von mit der Ausführung des Lesebefehls verknüpften Vorgängen ersetzt ist. In gleicher Weise kann der Zeitsteuerungsüberlapp zwischen dem Laden der dritten Adresse ADD3 und einem letzten Teil von mit der Ausführung des Schreibbefehls verknüpften Vorgängen durch einen Überlapp zwischen dem Laden des dritten Befehls CMD3 und dem letzten Teil von mit der Ausführung des Schreibbefehls verknüpften Vorgängen ersetzt sein.
Claims (5)
- Verfahren zum Betrieb eines integrierten Schaltkreisspeicherbauelements, bei dem – eine erste Adresse (ADD1) und ein erster Befehl (CMD1) dem Speicherbauelement zugeführt werden, dadurch gekennzeichnet, dass – eine zweite Adresse (ADD2) und/oder ein zweiter Befehl (CMD2) dem Speicherbauelement während der Ausführung (EXE1) des ersten Befehls (CMD1) vor Abschluss der Ausführung des ersten Befehls zugeführt wird.
- Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die erste Adresse und anschließend der erste Befehl sequentiell dem Speicherbauelement zugeführt werden.
- Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die zweite Adresse dem Speicherbauelement vor Abschluss der Ausführung des ersten Befehls zugeführt wird und der zweite Befehl dem Speicherbauelement nach Abschluss der Ausführung des ersten Befehls zugeführt wird.
- Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der zweite Befehl dem Speicherbauelement vor Abschluss der Ausführung des ersten Befehls zugeführt wird und die zweite Adresse dem Speicherbauelement nach Abschluss der Ausführung des ersten Befehls zugeführt wird.
- Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das integrierte Schaltkreisspeicherbauelement ein Flashspeicherbauelement ist, der erste Befehl ein Lese-, Schreib- oder Löschbefehl für das Flashspeicherbauelement ist, der zweite Befehl ein Lese-, Schreib- oder Löschbefehl für das Flashspeicherbauelement ist und eine dritte Adresse und/oder ein dritter Befehl in Form eines Lese-, Schreib- oder Löschbefehls dem Flashspeicherbauelement vor Abschluss der Ausführung des zweiten Befehls während der Ausführung des zweiten Befehls zugeführt wird.
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