DE102005011702A1

DE102005011702A1 - Halbleiterbauelement, insbesondere Diode, und zugehöriges Herstellungsverfahren

Info

Publication number: DE102005011702A1
Application number: DE200510011702
Authority: DE
Inventors: Heinz Dr. Mitlehner; Dietrich Dr. Stephani
Original assignee: SiCED Electronics Development GmbH and Co KG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-11
Filing date: 2005-03-11
Publication date: 2005-09-29
Also published as: WO2005088729A2; WO2005088729A3

Abstract

Dioden mit Avalanche-Verhalten sind bekannt. Gemäß der Erfindung sind insbesondere zur Realisierung einer pn-Diode in einer dünnen Schicht unter der p-Anode (2) gebietsweise Bereiche (12_ik, i = 1 - m, k = 1 - n) vorhanden, in denen die Konzentration der n-Dotierung über der Konzentration der n-Dotierung der epitaktischen Schicht (11) liegt. Zur Herstellung eines solchen Bauelementes werden Epitaxie- und/oder Implantationsmethoden angewandt.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement, insbesondere Diode mit Avalanche-Stromverhalten. Daneben bezieht sich die Erfindung auch auf ein Herstellungsverfahren für ein solches Bauelement.

In bipolaren pn-Dioden müssen die hohen Feldstärken in Abhängigkeit von der für die gewünschte Sperrspannung vorgegebenen Grunddotierung an der Oberfläche stabil gehalten werden, so dass z.B. bei auftretenden Überspannungen diese sicher im Bauelement bis zu der vom jeweiligen Design bestimmten Sperrspannung blockiert werden können. Es dürfen weder dielektrische Überschläge an der Oberfläche auftreten noch darf es infolge hoher lokaler Verlustleistung zu einem Zusammenbruch der Sperrfähigkeit der Diode kommen.

Mit wachsenden Anforderungen an die Sperrfähigkeit von Dioden, wie sie insbesondere bei Dioden auf der Basis von Siliciumcarbid erreicht wird (SiC, z.B. > 3,5 kV), ist die Forderung nach zuverlässigem und robustem Verhalten auf Grund der großen Energie ∝ e V_BD immer schwieriger zu erfüllen.

In der Praxis wird bisher die erläuterte Problematik allgemein durch so genannte Randabschlüsse gelöst, deren spezifische Ausführungsform durch die verwendete Bauelemente-Technologie bestimmt ist. Als Beispiel ist die sog. MESA-Technologie oder Randätzung eines positiven bzw. negativen Winkels bei Scheibenbauelementen wie GTOs und Thyristoren sowie deren zugehörige Dioden anzuführen. Der Winkel wird so angeschrägt, dass die maximale Feldstärke zwar lokal begrenzt, jedoch im Innern des Bauelementes liegt. Bei Chip-Bauelementen werden fast ausschließlich planare Ränder eingesetzt, die als Feldringe oder Feldplatten mit unterschiedlich dicken Oxiden ausgebildet sind. Bei Erreichen der Sperrspannung kommt es im Randbereich zu einer maximalen Feldstärke, die einen sog. Avalanche-Strom auslöst.

Die Avalanche-Festigkeit bei Dioden ist abhängig von der Verteilung der maximalen Feldstärke und deren Ausdehnung im Randbereich. Folglich müssen dort lokale Feldspitzen vermieden werden, um hohe, sich lokal ausbildende Leistungsdichten zu vermeiden.

Aus der DE 100 19 813 A1 ist bereits ein Avalanche-festes Bauelement bekannt, bei dem zur Verminderung der Durchbruchspannung im Zellbereich unterhalb eines Kontaktloches und einer in diesem Kontaktloch kontaktierten und entgegengesetzt zu dem Halbleiterkörper dotierten Halbleiterzone ein Halbleitergebiet vorgesehen ist, das den gleichen Leitungstyp wie der Halbleiterkörper hat, jedoch höher als dieser dotiert ist. Praktische Ergebnisse hierzu sind nicht bekannt.

Davon ausgehend ist es Aufgabe der Erfindung, ein verbessertes Halbleiterbauelement mit Avalanche-Stromverhalten zu schaffen. Daneben soll ein zugehöriges Herstellungsverfahren für derartige Bauelemente angegeben werden.

Die Aufgabe ist bei einem Halbleiterbauelement der eingangs genannten Art erfindungsgemäß durch die Merkmale des Patentanspruches 1 gelöst. Zugehörige Herstellungsverfahren für ein derartiges Bauelement sind in den nebengeordneten Patentansprüchen 12 und 13 angegeben. Weiterbildungen des Halbleiterbauelementes und der Herstellungsverfahren sind Gegenstand der jeweiligen Unteransprüche.

Mit der Erfindung ist für ein Halbleiterbauelement eine Problemlösung realisiert, die einen bei Überspannung auftretenden Avalanche-Strom in lokalen Bereichen mit dementsprechend hohen Stromdichten verhindert. Stattdessen kann auf Grund der vorgeschlagenen Einstellung des elektrischen Feldes im Volumen der Diode der Avalanche-Strom großflächig im erfindungsgemäßen Zellenfeld hervorgerufen werden.

Besonders geeignet ist eine Anwendung der Erfindung für Halbleiterbauelemente, bei denen das Halbleitermaterial Siliciumcarbid (SiC) ist. Dies gilt insbesondere bei bipolaren SiC-Dioden, da hier eine – verglichen mit Silicium – etwa 10fach höhere Feldstärke beherrscht werden muss.

Die Erfindung geht von der Erkenntnis aus, dass Avalanchefeste Dioden speziell im höheren Spannungsbereich nur dadurch sicher zu realisieren sind, dass der Avalanche-Strom im gesamten Anodenbereich der Diode nahezu gleichzeitig auftritt. Denn nur eine homogene Verlustleistungsdichte über den gesamten Bauelemente-Bereich lässt kurzzeitig auch hohe Avalanche-Ströme zu, ohne den sicheren Betriebsbereich des Bauelementes zu verlassen.

Zur Realisierung der verbesserten Avalanche-Festigkeit von pn-Dioden ist erfindungsgemäß die n-Dotierung in einer dünnen Schicht unter der p-Anode gebietsweise über die Konzentration der n-Dotierung in der epitaktischen Schicht, die im kathodenseitigen Teil der Diode durch die gewünschte Sperrfähigkeit der Diode gegeben ist, angehoben. Die gebietsweise Anhebung der Dotier-Konzentration kann eine Zellstruktur bilden und Zellen in vorteilhafterweise rechteck- oder kreisförmiger Geometrie, insbesondere in Form von Quadraten, unter der Anodenfläche ausgeführt sein. Aber auch andere geometrische Formen sind möglich.

Die gebietsweise Anhebung der n-Dotierung ist in praxisgerechter Anwendung vorzugsweise als Zellenfeld über der gesamten Anodenfläche verteilt. Dies bedeutet, dass die ursprünglich im Anodenbereich homogene Diode durch die Dotierungsanhebung in eine Diode mit vielen parallel geschalteten Zellen umgewandelt ist. Die Dotierungsanhebung in der Zelle senkt die Sperrspannung der Zelle – verglichen mit dem niedriger dotierten Bereich – entsprechend der Konzentration der Anhebung definiert ab. Dabei muss die abgesenkte Spannung unterhalb der Sperrfähigkeit des Randabschlusses liegen.

In vorteilhafter Weiterbildung bedeckt die Dotierungsanhebung in den Zellen die Hälfte der Anodenfläche, wodurch gleichmäßig in jeder der Zellen der Avalanche-Strom bei einer durch die Dotierungsanhebung genau definierten Spannung auftritt.

Im Rahmen der Erfindung kann die Anhebung der Dotierung durch einen maskierten Implantationsschritt ausgeführt werden. Es sind aber auch andere Maßnahmen zur Realisierung denkbar, wie z.B. eine maskierte Diffusion in Silicium(Si). Wenn aber im Rahmen der Erfindung als Halbleitermaterial vorteilhafterweise Siliciumcarbid(SiC) gewählt ist, werden erfindungsgemäß pn-Dioden meist als Epitaxialdioden realisiert. Bei einer derartigen Technologie kann auch während des n-Epitaxieschrittes an der Oberfläche des Bauelementes eine genau eingestellte Schicht mit Erhöhung der Ladungsträger abgeschieden werden, wobei die Schicht anschließend z.B. mittels Fototechnik und Ätzung als Zellendiode in der oben erläuterten Weise strukturiert wird.

Durch die zellenartige Diodenstruktur werden überraschenderweise die bisher beobachteten Schwankungen in der lokalen Sperrfähigkeit der Dioden über die Statistik ausgeglichen. Dadurch gibt es immer einen genügend großen Bereich der Diode, in dem der Avalanche-Strom einsetzt, da dieser in der Zellmitte ausgelöst wird.

Bei der Erfindung ist die Avalanche-Spannung bei Herstellung der erfindungsgemäßen Bauelemente über die Implantationsdosis in einem weiten Bereich sehr genau einstellbar. Das statische Durchlassverhalten wird bei optimaler Einstellung des Zelldesigns nicht nachteilig verändert. Das dynamische Abschaltverhalten kann dagegen durch die zusätzliche lokale Störstellenkonzentration in Richtung niedrigerer Schaltverluste weiter verbessert werden. Speziell in SiC kann durch Realisierung des anodenseitigen Zelldesigns der Einfluss etwaiger Defektzentren nahe des Überganges Wafer/Epitaxieschicht deutlich reduziert werden. Durch ein robust eingestelltes Avalanche-Verhalten wird die Ausbeute von Dioden verbessert.

Weitere Einzelheiten und Vorteile der Erfindung ergeben sich aus der nachfolgenden Figurenbeschreibung von Ausführungsbeispielen anhand der Zeichnung in Verbindung mit den Patentansprüchen. Es zeigen in jeweils schematischer Darstellung
1 einen Querschnitt durch eine Zellenfeld-Diode,
2 die Draufsicht auf die Zellenfelddiode gemäß 1,
3 Sperrkennlinien der Zellenfeld-Diode gemäß 1/2,
4 eine Durchlasskennlinie der Zellenfeld-Diode gemäß 1/2 und
5 durch Simulation berechnete Strukturen der Feldverteilung im Zellenfeld der Diode gemäß 1/2.
In 1 ist die Schichtstruktur einer als pn-Diode realisierten Halbleiteranordnung dargestellt. Es bedeuten 1 die metallische Kathode und 2 die metallische Anode der Halbleiterleiteranordnung. Zwischen Kathode 1 und Anode 2 befinden sich Schichten aus Halbleitermaterial, wobei das Halbleitermaterial Siliciumcarbid (SiC) ist. Im Einzelnen befindet sich auf der Kathode 1 ein SiC-n⁺-Wafer 10, auf dem durch Epitaxie eine n-Schicht 11 aufgewachsen ist, welche in der Figur nicht maßstäblich dargestellt ist und nachfolgend auch kurz als Epi-Schicht 11 bezeichnet wird. Die Epi-Schicht 11 grenzt an eine p-Emitterschicht 21 an, auf der sich die Anode 2 befindet.
In der 1 sind zwischen der n-Schicht und p-Schicht zellenartige Gebiete 12a, 12b, ... vorhanden, in denen die n-Dotierung gegenüber der Epi-Schicht 11 angehoben ist. Beispielsweise sind bei einer SiC-Epitaxialdiode mit u_sperr > 4 kV, einer Dicke von d = 40 μm, die n-Konzentration n = 1·10¹⁵/cm³ und die Konzentration der n-Anhebung n_angehoben = 1 bis 2·10¹⁷/cm³ gewählt.
Aus der 2 ergibt sich in der Draufsicht die Strukturierung der zellenförmigen Anhebungen 12a, 12b, ... gemäß 1. Erkennbar sind bei einem Zellenfeld mit Rastermaß von beispielsweise 50 μm bei einer SiC-Epitaxialdiode die einzelnen mit n-Anhebungen versehen Bereiche 12a, 12b, ... die spe ziell in 2 in Form von Quadraten insgesamt ein etwa schachbrettartiges Muster bilden. Allgemein gilt bei einem Zellenfeld für ein einzelnes Gebiet 12_ik mit i = 1 – m und k = 1 – n.
Die Struktur von 1 kann ganz entsprechend mit einzelnen Rechtecken, Kreise oder ähnlichen geometrischen Elementaranordnungen unter der Anode ausgeführt sein.
In der 3 sind Sperrkennlinien der Zellenfeld-Diode aus 1/2 als Funktion Von n_angehoben wiedergegeben. Auf der Abszisse ist die Sperrspannung V_B in Volt und auf der Ordinate die Stromdichte J in Ampere/cm² aufgetragen. Es sind die gleichen Randbedingungen wie in 1 und 2 gewählt. Für unterschiedliche Dotierungen ergeben sich einzelne Kennlinien 31 bis 34.
Im Einzelnen stellt 31 die Kennlinie einer Standard-pn-Diode mit 40 μm n-Epi-Schicht dar. Demgegenüber kennzeichnen die Bezugszeichen 32 die Kennlinie einer neuen Diode mit n = 1·10¹⁷ cm^–3 unter dem p++-Emitter, 33 die Kennlinie einer neuen Diode mit n = 1,5·10¹⁷ cm^–3 und 34 die Kennlinie einer neuen Diode mit n = 2,0·10¹⁷ cm^–3. Ersichtlich ist, dass die Sperrspannung V_B zu den jeweils an den Kennlinien angegebenen Werten verschoben ist.
Die Durchlasskennlinie der neuen Zellenfeld-Dioden ist in der 4 wiedergegeben. Als Abszisse ist die Durchlassspannung V_F in Volt und als Ordinate in der Zelle 12_ik die Stromdichte J in Ampere/cm² aufgetragen. Es gelten die gleichen Randbedingungen wie in der Darstellung gemäß 3. Die Kennlinie für die Durchlassspannung ist mit 41 bezeichnet.
In der 5 sind Simulationsrechnungen anhand eines Modells wiedergegeben. Die Simulation zeigt, dass durch Anhebung der Dotierung in der Zelle 12_ik eine Anhebung des Feldes erreicht wird, wodurch der Avalanche-Strom bewirkt wird. Da der Avalanche-Strom im Bereich des größten Feldes ausgelöst wird, kommt es zu dessen großflächigen Ausprägung.
Aus der Darstellung der 5 ergibt sich die Feldverteilung mit beispielhaft angedeuteten Linien 51 bis 54 gleicher Feldstärke („Äquipotential"-Feldlinien). Insbesondere der schraffierte Bereich 55 im Zellenfeld 12_ik gibt den Bereich maximaler Feldstärke wieder. In diesem Zellenfeld wird der Avalanche-Strom bei der Diode gemäß 1/2 nach Erreichen der Durchbruchspannung ausgelöst.
Wesentlich ist also, dass im Bereich der n⁺-Anhebung die Feldstärke am größten ist und dass sich hier der Avalanche-Strom verteilt.

Claims

Halbleiterbauelement, insbesondere Diode mit Avalanche-Verhalten, mit einer Anode und einer Kathode sowie dazwischen angeordneten Schichten aus unterschiedlich dotiertem Halbleitermaterial, von denen zumindest eine Schicht durch epitaktisches Wachstum auf einem n-leitenden Halbleiter-Wafer erzeugt ist, wobei die Schichten einen pn-Übergang enthalten, dadurch gekennzeichnet, dass in einer dünnen Schicht (12) unter der Anode (2) die n-Dotierung gebietsweise (12_ik , i = 1 – m, k = 1 – n) über der Konzentration der n-Dotierung in der epitaktisch erzeugten Schicht (11) liegt.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleitermaterial Siliciumcarbid (SiC) ist.
Halbleiterbauelement Anspruch 2, gekennzeichnet durch die Realisierung als pn-Diode mit Avalanche-Verhalten auf der Basis von SiC.
Halbleiterbauelement Anspruch 1, dadurch gekennzeichnet, dass die Anhebung der Dotierkonzentration unterhalb der Anode (2) in diskreten Gebieten (12_ik , i = 1 – mn, k = 1 – n) vorliegt.
Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die Gebiete (12_ik , i = 1 – m, k = 1 – n) gleichmäßig verteilt sind.
Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die Gebiete (12_ik , i = 1 – m, k = 1 – n) nahe am Rand liegen.
Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass die Gebiete (12_ik , i = 1 – m, k = 1 – n) im Mittenbereich liegen.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die gebietsweise Anhebung (12_ik , i = 1 – m, k = 1 – n) der Konzentration der n-Dotierung in der dünnen Schicht (12) un terhalb der Anode (2) in rechteckiger, kreisförmiger oder anderer vorgegebener Geometrie unterhalb der Anode (2) vorliegt.
Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die rechteckförmige Geometrie Quadrate bildet.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass durch die gebietsweise Dotierungsanhebung die Diode aus einer Vielzahl parallel geschalteter Zellen besteht.
Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass die Dotierungsanhebung die Hälfte der Anodenfläche der Diode abdeckt und dass in jeder der Zellen der Avalanche-Strom bei einer durch die Konzentration der Dotierungs-Anhebung genau definierten Spannung auftritt.
Halbleiterbauelement nach Anspruch 10 oder Anspruch 11, dadurch gekennzeichnet, dass im gesamten Anodenrandbereich der Diode ein Randabschluss (30) vorhanden ist und dass durch gleichzeitiges Auftreten des Avalanche-Stromes eine homogene Verlustleistungsdichte über die gesamte Diode vorliegt.
Verfahren zur Herstellung eines Halbleiterbauelementes nach Anspruch 1 oder einem der Ansprüche 2 bis 12, unter Verwendung eines n-dotierten Wafers mit Kathode und einer auf dem Wafer epitaktisch aufgewachsenen Schicht (Epi-Schicht) mit vorgegebener n-Konzentration, mit folgenden Maßnahmen nach Herstellung der Epi-Schicht: – durch epitaktisches Wachstum wird in der oberen Grenzfläche der Epi-Schicht (11) die n-Konzentration auf einen vorgegebenen Wert angehoben, – die Zwischenbereiche werden weggeätzt – der anodenseitige Emitter (12_ik ) wird durch weiteres epitaktisches Wachstum abgeschieden, – es wird eine Anode (2) gebildet.
Verfahren zur Herstellung eines Halbleiterbauelementes nach Anspruch 1 oder einem der Ansprüche 2 bis 12, unter Verwendung eines n-dotierten Wafers mit Kathode und einer auf dem Wafer epitaktisch aufgewachsenen Schicht (Epi-Schicht) mit vorgegebener n-Konzentration, mit folgenden Maßnahmen nach Herstellung der Epi-Schicht: – durch maskierte Implantation wird in der oberen Grenzfläche der Epi-Schicht (11) die n-Konzentration auf einen vorgegebenen Wert angehoben, – die Zwischenbereiche werden weggeätzt – der anodenseitige Emitter (12_ik ) wird durch die Implantation gebildet, – es wird eine Anode (2) gebildet.
Herstellungsverfahren nach Anspruch 13 oder Anspruch 14, wobei als Halbleitermaterial Siliciumcarbid (SiC) verwendet wird, dadurch gekennzeichnet, dass zur Dotierungsanhebung eine Diffusion von Dotierungsmaterial im n-dotierten Siliciumcarbid (SiC) erfolgt.